KR101787615B1

KR101787615B1 - 단일 명령어에 응답하여 회전 및 xor을 수행하기 위한 시스템들, 장치들, 및 방법들

Info

Publication number: KR101787615B1
Application number: KR1020157005035A
Authority: KR
Inventors: 비노드 고팔; 길버트 엠. 울리치; 제임스 디. 길포드; 커크 에스. 얍
Original assignee: 인텔 코포레이션
Priority date: 2012-09-28
Filing date: 2013-06-21
Publication date: 2017-10-19
Also published as: DE112013003735T5; CN104583980A; US20140095844A1; WO2014051763A1; CN108563465B; GB201500864D0; GB2520855B; KR101934760B1; JP2015535982A; KR20150038407A; CN104583980B; US9128698B2; CN108563465A; DE112013003735B4; GB2581103A; GB2520855A; KR20170118250A; GB202007017D0; JP6088655B2; JP2017134840A

Abstract

컴퓨터 프로세서에서 단일 XOR 및 회전 명령어에 응답하여 회전 및 XOR을 실행하는 방법들, 시스템들, 및 장치들이 본 명세서에 개시되는데, 여기서 회전 및 XOR 명령어는 제1 및 제2 소스 피연산자들, 목적지 피연산자, 및 즉치 값을 포함한다.

Description

단일 명령어에 응답하여 회전 및 XOR을 수행하기 위한 시스템들, 장치들, 및 방법들{SYSTEMS, APPARATUSES, AND METHODS FOR PERFORMING ROTATE AND XOR IN RESPONSE TO A SINGLE INSTRUCTION}

본 발명의 분야는 일반적으로 컴퓨터 프로세서 아키텍처에 관한 것인데, 보다 상세하게는 실행되었을 때 특정 결과를 초래하는 명령어들에 관한 것이다.

블레이크 보안 해싱 알고리즘(Blake Secure Hashing algorithm)은 새로운 NIST SHA-3 표준이 될 5개의 알고리즘 중 하나이다. BLAKE는 4개의 해시 함수의 패밀리이다: BLAKE-224, BLAKE-256, BLAKE-384, 및 BLAKE-512. BLAKE-256 및 BLAKE-224는 32 비트 워드들에 기초하는 반면에, BLAKE-512 및 BLAKE-384는 64 비트 워드들에 기초한다. BLAKE-256은 32 비트 워드들, 14회 라운드, 및 256 비트 출력을 가진 BLAKE이고 BLAKE-512는 64 비트 워드들, 16회 라운드, 및 512 비트 출력을 가진 BLAKE이다.

BLAKE의 압축 함수는 32 비트 또는 64 비트 워드들 중 어느 하나의 4 × 4 행렬에 의해 표현되는 상태에 기초한다. BLAKE의 한 라운드는 상태 행렬의 대각선 성분들의 독립적 갱신들이 뒤따라오는 독립적 열 갱신들을 실행하는 것으로 구성된다. 각각의 열 및 대각선 갱신에 대해, 두 개의 메시지 워드 및 두 개의 미리 정해진 상수가 상태에 입력된다.

v0 내지 v15의 16개 워드 상태는 다음과 같이 행렬 형태로 표현된다:

BLAKE의 한 라운드는 함수(function):

상태 행렬 열들 G0(v0, v4, v8 , v12) G1(v1 , v5 , v9, vl3) G2(v2, v6, v10, v14) G3(v3, v7, v11, v15)를 먼저 갱신하고 및 이후 상태 행렬의 대각선들 G4(v0, v5, v10, v15) G5(v1, v6, v11, v12) G6(v2, v7, v8, v13) G7(v3, v4, v9, v14)을 갱신하기 위한 G(a,b,c,d)를 이용하는 v0 내지 v15 상태 행렬의 변환이다. 이것이 도 1에 예시된다.

G 함수는 8개의 종속적 단계로 구성된다:

여기서 m_r(2i) 및 m_r(2i+1)는 각각의 라운드에서 입력되는 16개의 메시지 워드 중 두 개이고, c_r(2i) 및 c_r(2i+1)은 16개의 상수 중 두 개이다.

열 갱신 함수들 G0, G1, G2, G3은 독립이고, 병렬로 실행될 수 있다. 열 갱신들의 완료 시에, 대각선 갱신 함수들 G4, G5, G6, G7이 실행된다. G4, G5, G6, G7도 완전 독립이고, 병렬로 실행될 수 있다.

G 함수는 도 2에 예시된 대로 6회 XOR, 6회 가산, 및 4회 회전(rotate)을 요구한다. 그러므로 8 G 함수로 구성되는 라운드는 48회 XOR, 48회 가산, 및 32회 회전을 요구하여, 라운드당 총 128회 연산을 요구한다. 부가적 28회 XOR이 초기화 및 최종 작업에 대해 필요하다. 예로서, BLAKE-512는 16회 라운드 및 16*128= 2048 + 28 = 2076회 연산을 요구한다.

Skein 알고리즘(skein algorithm)이 NIST SHA3 보안 해시 표준에서 5개의 남아있는 알고리즘 중 또 다른 것이다. Skein은 3개의 주요 함수인, MIX, Permute, 및 Sub-Key 가산으로 구성된다. MIX 함수는 64 비트 워드들의 쌍에 대한 XOR, Rotate, 및 캐리 전파 가산(carry propagate addition)들인 세 개의 수학적 연산만을 이용한다. 예시적 MIX 함수가 도 3에 예시된다.

각각의 MIX 함수는 두 개의 64 비트 입력을 가산하여 결과의 첫 번째 64 비트를 산출하고, 가산 결과를 제2 입력의 회전된 버전과 XOR하여 결과의 두 번째 64 비트를 산출한다. MIX 함수는 128 비트 폭을 가지고, Skein-256에 대해 라운드당 두 개의 MIX 함수, Skein-512에 대해 라운드당 4개의 MIX 함수, 및 Skein-1024에 대해 라운드당 8개를 요구한다.

Skein 알고리즘의 한 라운드는 256, 512 또는 1024 비트들에 걸쳐 있는 MIX 함수들에 이어서 64 비트 워드들의 Permute가 따라오는 것이다. 제1 라운드 전에 및 이후 네 개의 라운드마다 후에 Sub-key 가산을 가진 MIX/Permute의 72회 라운드가 있다. Skein-256의 4회 라운드를 그린 도 4는 Skein 해시 함수 패밀리 문서에 있는 것이다.

본 발명은 유사한 참조번호가 유사한 요소들을 가리키는 첨부된 도면들의 그림들에서 한정을 위한 것이 아니라 예를 들기 위해 도해된다.
도 1은 Blake 보안 해싱 알고리즘의 일부를 도해한다.
도 2는 Blake 보안 해싱 알고리즘의 일부를 도해한다.
도 3은 Skein 보안 해싱 알고리즘의 일부를 도해한다.
도 4는 Skein 보안 해싱 알고리즘의 일부를 도해한다.
도 5는 예시적 ROTATEandXOR 명령어의 연산의 예시적 도해를 예시한다.
도 6은 예시적 ROTATEandXOR 명령어의 연산의 또 다른 예시적 도해를 예시한다.
도 7a-c는 프로세서에서의 ROTATEandXOR 명령어의 실행의 여러 상이한 실시예들을 도해한다.
도 8a-c는 ROTATEandXOR 명령어를 처리하기 위한 방법의 실시예들을 도해한다.
도 9는 ROTATEandXOR 명령어를 위한 의사 코드의 실시예를 도해한다.
도 10은 본 발명의 일 실시예에 따른 레지스터 아키텍처(1000)의 블록도이다.
도 11a는 본 발명의 실시예들에 따른 예시적인 순차적 파이프라인 및 예시적 레지스터 리네이밍, 비순차적 발행/실행 파이프라인 모두를 도해하는 블록도이다.
도 11b는 본 발명의 실시예들에 따른 프로세서에 포함되는 순차적 아키텍처 코어의 예시적 실시예 및 예시적인 레지스터 리네이밍, 비순차적 발행/실행 아키텍처 코어 모두를 도해하는 블록도이다.
도 12a-b는 그 코어가 칩 내의 (동일 유형의 및/또는 상이한 유형들의 다른 코어들을 포함하는) 여러 개의 로직 블록들 중 하나일 수 있는, 더 특정적인 예시적 순차적 코어 아키텍처의 블록도를 도해한다.
도 13은 본 발명의 실시예들에 따라 하나보다 많은 코어를 가질 수 있고, 통합 메모리 컨트롤러를 가질 수 있고, 및 통합 그래픽을 가질 수 있는 프로세서(1300)의 블록도이다.
도 14-17은 예시적 컴퓨터 아키텍처들의 블록도들이다.
도 18은 본 발명의 실시예들에 따라 소스 명령어 세트에서의 이진 명령어들을 타깃 명령어 세트에서의 이진 명령어들로 변환하는 소프트웨어 명령어 변환기의 사용을 대비하는 블록도이다.

후속하는 설명에서, 수많은 특정 세부 사항들이 제시된다. 그러나, 본 발명의 실시예들이 이러한 특정한 세부 사항들 없이도 실시될 수 있다는 것이 이해된다. 다른 사례들에서, 공지된 회로들, 구조들 및 기술들은 이 설명의 이해를 모호하게 하지 않기 위해 상세히 보여지지 않았다.

본 명세서에서 "일 실시예", "실시예", 또는 "예시적 실시예", 기타 등등을 참조하는 것은 기술된 실시예가 특정한 특징, 구조, 또는 특성을 포함할 수 있지만, 모든 실시예마다 반드시 그 특정한 특징, 구조, 또는 특성을 포함할 필요는 없을 것임을 나타낼 것이다. 더욱이, 이러한 구문들이 동일한 실시예를 반드시 가리키는 것도 아니다. 또한, 특정한 특징, 구조, 또는 특성이 일 실시예와 관련하여 기술되었을 때, 그러한 것들이 명시적으로 기술되었든지 그렇지 않든지 간에 다른 실시예들과 관련하여 특정한 특징, 구조, 또는 특성을 달성하는 것은 관련 분야의 통상의 기술자의 지식 범위에 속한다는 것을 말해 두고자 한다.

SHA1/2와 같은 기존 암호용 해시 알고리즘들은 회전 및 XOR 연산들과 Blake 및 Skein 해싱 알고리즘들을 이용하고, 전용의 회전 및 XOR 명령어로부터 혜택을 입을 것이다. XOR 및 회전 연산을 조합하는 정수 명령어는 G 함수에서의 수 연산(number operation)들을 4만큼(16에서 12로) 감소시키거나 또는 ∼25%의 절약을 이룰 것이다. 연산들이 이런 유형들의 해싱 함수들로 직렬화된다면, 성능 이득은 XOR-회전 연산들이 데이터 처리의 중요 경로(critical path)상에 있음에 따라 더 커질 수 있다. 정수 IA 명령어들로 Skein-512의 4회 라운드를 처리하는 것은 16 가산, 16 회전, 16 xor, 및 12 서브-키 가산(4는 서브-키를 전개하기 위해 더해지고, 8은 매 4 라운드마다 상태를 갱신하기 위해 더해짐)을 요구하여, 총 60 명령어를 요구하게 된다. 회전 및 XOR 연산을 조합시키기 위한 명령어는 이 총계를 44로 감소시킬 것이거나, 또는 ∼36%의 절약을 이룰 것이다.

도 5는 예시적 ROTATEandXOR 명령어의 연산의 예시적 도해를 도시한다. 이 도시에서, 두 개의 8 비트 소스 레지스터(SRC1 501 및 SRC2 503)가 있다. 이해가 용이하도록, 이러한 레지스터들의 내용들은 SRC1(501)에서의 xAB 및 SRC2(503)에서의 xB0인 16진수 값들로서 보여진다. 하기에서 상세하게 설명됨에 따라, 본 발명의 실시예들은 8 비트 소스들에만 제한되지 않고, 이들은 8 비트, 16 비트, 32 비트, 64 비트, 128 비트, 기타 등등을 포함하지만, 이것들에만 한정되지는 않는 임의의 소스 사이즈로 활용될 수 있다.

이 예에서, 2개의 소스(501, 503)는 XOR 로직(505)을 이용하여 함께 XOR(exclusive-OR)된다. XOR의 결과는 이후 회전 로직(507)에 의해 위치들의 세트 수만큼 회전된다. 예시된 실시예에서는 회전이 비트 위치들의 세트 수만큼의 좌측 회전이지만, 다른 실시예들에서는 회전이 비트 위치들의 세트 수만큼의 우측 회전일 수 있다. 회전시키기 위한 비트 위치들의 수는 ROTATEandXOR 명령어의 즉치(immediate)에서 비트들의 수에 의해 결정된다. 이 예에서, 즉치의 6개의 최하위 비트가 회전시키기 위한 비트들의 수를 결정하는데 사용되고, 그런 비트들의 값은 1이다. 이에 따라, XOR로부터의 x1B 값은 1 비트만큼 좌측으로 회전되어 목적지(509)에 저장되는 x37의 새 값을 낳는다. 덧붙여, 몇몇 실시예들에서, 회전은 XOR의 비트들이 시프팅 아웃(shift out)될 때(예를 들어, 모든 0들 또는 1들이 시프팅 인(shift in)됨) 세트 값을 가져오는 시프트이다. 이 명령어의 실행은 특히 Blake 보안 해싱 알고리즘에서 유용하다.

도 6은 예시적 ROTATEandXOR 명령어의 연산의 또 다른 예시적 도해를 도시한다. 이 예는 회전이 임의의 XOR 연산에 앞서서 발생한다는 점에서 이전 예와는 다르다. 이 도시에서 두 개의 8 비트 소스 레지스터(SRC1 601 및 SRC2 603)가 있다. 이해가 용이하도록, 이러한 레지스터들의 내용들은 SRC1(601)에서의 xAB 및 SRC2(603)에서의 xB0인 16진수 값들로서 도시된다. 하기에서 상세하게 설명됨에 따라, 본 발명의 실시예들은 8 비트 소스들에만 제한되지는 않고, 이들은 8 비트, 16 비트, 32 비트, 64 비트, 128 비트, 기타 등등을 포함하지만 이것들에만 한정되지는 않는 임의의 소스 사이즈로 활용될 수 있다.

이 예에서, 제1 소스들(601)은 회전 로직(605)에 의해 명령어의 즉치로부터 결정되는 비트 위치들의 세트 수만큼 좌측으로 회전된다. 이전 예와 유사하게, 다른 실시예들에서 회전은 비트 위치들의 세트 수만큼의 우측 회전일 수 있다. 이 예에서, 즉치의 6개의 최하위 비트는 회전시키기 위한 비트들의 수를 결정하는데 사용되는데, 그런 비트들의 값은 1이다. 이에 따라, 제1 소스(601)로부터의 xAB 값은 1 비트만큼 좌측으로 회전되어 x57의 새 값을 낳는다. 덧붙여, 일부 실시예들에서, 회전은 XOR의 비트들이 시프팅 아웃될 때(예를 들어, 모든 0들 또는 1들이 시프팅 인됨) 세트 값을 가져오는 시프트이다.

회전의 결과는 이후 XOR 로직(607)을 이용하여 제2 소스(603)로부터의 데이터와 XOR된다. 따라서, x57은 xB0과 XOR되어 xE7의 결과를 낳고 목적지(609)에 저장된다. 이 명령어의 실행은 Skein 해싱 알고리즘의 일부로서 특히 유용하다.

예시적 포맷

이 명령어의 예시적 포맷은 "ROTATEandXOR DEST, SRC1, SRC2, IMM"인데, 여기서 피연산자 DEST는 목적지 레지스터(8 비트, 16 비트, 32 비트, 64 비트 등의 레지스터와 같음) 또는 메모리 로케이션이고, SRC1 및 SRC2는 레지스터들, 메모리 로케이션들, 또는 목적지와 동일한 사이즈의 양쪽의 조합 중 어느 하나일 수 있는 소스들이다. IMM은 명령어의 즉치이고 또한 임의 수의 비트들일 수 있지만, 일 실시예에서 IMM은 8 비트 값이다. ROTATEandXOR은 명령어의 opcode이다.

실행의 예시적인 방법들

도 7a-c는 프로세서의 ROTATEandXOR 명령어의 실행의 여러 상이한 실시예들을 도해한다.

도 7a에서, 2개의 소스 피연산자(레지스터들, 메모리 로케이션들, 또는 둘 모두), 목적지 피연산자(레지스터 또는 메모리 로케이션 중 어느 하나임), opcode, 및 즉치를 갖는 ROTATEandXOR 명령어가 701에서 페치된다.

ROTATEandXOR 명령어는 703에서 디코딩 로직에 의해 디코딩된다. 명령어의 포맷에 의존하여, 다양한 데이터가 이 단에서 어느 레지스터들에 기입하고 어느 레지스터들을 검색할지, 어느 메모리 주소에 액세스할지 등과 같이 해석될 수 있다.

소스 피연산자의 값들이 705에서 검색되고/판독된다. 예를 들어, 소스 레지스터들이 판독된다. 소스 피연산자들 중 어느 것이든 메모리 피연산자라면, 해당 피연산자와 연관되는 데이터가 검색된다.

ROTATEandXOR 명령어(또는 마이크로 연산들과 같은 그러한 명령어를 포함하는 연산들)가 두 개의 모드 중 하나, 즉 (도 5에 예시된 것과 같이) XOR된 값을 생성하고 이후 XOR된 값을 회전시키기 위해 제1 및 제2 소스 피연산자들의 값들을 XOR하는 제1 모드, 또는 (도 6에 예시된 것과 같이) 제1 소스 피연산자의 값을 회전시키고 이후 해당 회전된 값을 제2 피연산자의 값에 의해 XOR하는 제2 모드를 수행하기 위해 ROTATEandXOR 명령어를 실행하도록 707에서의 하나 이상의 함수 유닛(functional unit)들과 같은 실행 리소스들에 의해 실행된다. 앞서 언급한 바와 같이, 회전은 구현에 의존하여 좌측 또는 우측일 수 있다.

회전시키기 위한 비트 위치들의 수는 즉치의 하나 이상의 값들에 의해 결정된다. 몇몇 실시예들에서, 즉치의 하위 6 비트가 이 결정을 하기 위해 이용된다. 이런 실시예들에서, 이러한 비트들의 10진수 값(decimal value)은 회전시키기 위한 비트 위치들의 수이다.

덧붙여, 어느 모드를 이용할지에 대한 결정이 즉치의 하나 이상의 비트들에 의해 설정된다. 몇몇 실시예들에서, 즉치의 최상위 비트가 이 목적을 위해 사용된다. 예를 들어, 값이 1이라면 제1 모드가 선택되고, 값이 0이라면 제2 모드가 선택된다. 물론 정반대 관례도 이용될 수 있다.

709에서, (어느 모드이든 이것의) XOR 및 회전의 결과는 목적지 피연산자와 연관되는 로케이션에 저장된다. 707 및 709가 별개로 예시되어 있지만, 몇몇 실시예들에서 이들은 명령어의 실행의 일부로서 함께 수행된다.

도 7b에서, 2개의 소스 피연산자(레지스터들, 메모리 로케이션들, 또는 둘 모두), 목적지 피연산자(레지스터 또는 메모리 로케이션 중 어느 하나), opcode, 및 즉치를 가진 ROTATEandXOR 명령어가 711에서 페치된다.

ROTATEandXOR 명령어는 713에서 디코딩 로직에 의해 디코딩된다. 명령어의 포맷에 의존하여, 다양한 데이터가 이 단에서 어느 레지스터들에 기입하고 어느 레지스터들을 검색할지, 어느 메모리 주소에 액세스할지 등과 같이 해석될 수 있다.

소스 피연산자의 값들이 715에서 검색/판독된다. 예를 들어, 소스 레지스터들이 판독된다. 소스 피연산자들 중 어느 것이든 메모리 피연산자라면, 해당 피연산자와 연관되는 데이터가 검색된다.

ROTATEandXOR 명령어(또는 마이크로 연산들과 같은 그러한 명령어를 포함하는 연산들)는 (도 5에 예시된 것과 같이) XOR된 값을 생성하고 이후 XOR된 값을 회전시키기 위해 제1 및 제2 소스 피연산자들의 값들을 XOR하는 ROTATEandXOR 명령어를 실행하도록 717에서의 하나 이상의 함수 유닛들과 같은 실행 리소스들에 의해 실행된다. 앞서 언급한 바와 같이, 회전은 구현에 의존하여 좌측 또는 우측일 수 있다.

회전시키기 위한 비트 위치들의 수는 즉치의 하나 이상의 값들에 의해 결정된다. 몇몇 실시예들에서, 즉치의 하위 6 비트가 이 결정을 하기 위해 이용된다. 이런 실시예들에서, 이러한 비트들의 10진수 값은 회전시키기 위한 비트 위치들의 수이다.

719에서, XOR 및 회전의 결과는 목적지 피연산자와 연관되는 로케이션에 저장된다. 717 및 719가 별개로 예시되어 있지만, 몇몇 실시예들에서 이들은 명령어의 실행의 일부로서 함께 수행된다.

도 7c에서, 2개의 소스 피연산자(레지스터들, 메모리 로케이션들, 또는 둘 모두), 목적지 피연산자(레지스터 또는 메모리 로케이션 중 어느 하나), opcode, 및 즉치를 가진 ROTATEandXOR 명령어기 721에서 페치된다.

ROTATEandXOR 명령어는 723에서 디코딩 로직에 의해 디코딩된다. 명령어의 포맷에 의존하여, 다양한 데이터가 이 단에서 어느 레지스터들에 기입하고 어느 레지스터들을 검색할지, 어느 메모리 주소에 액세스할지 등과 같이 해석될 수 있다.

소스 피연산자의 값들이 725에서 검색/판독된다. 예를 들어, 소스 레지스터들이 판독된다. 소스 피연산자들 중 어느 것이든 메모리 피연산자라면, 해당 피연산자와 연관되는 데이터가 검색된다.

ROTATEandXOR 명령어(또는 마이크로 연산들과 같은 그러한 명령어를 포함하는 연산들)는 (도 6에 예시된 것과 같이) 제1 소스 피연산자의 값을 회전시키고 이후 해당 회전된 값을 제2 피연산자의 값에 의해 XOR하는 ROTATEandXOR 명령어를 실행하도록 727에서의 하나 이상의 함수 유닛들과 같은 실행 리소스들에 의해 실행된다. 앞서 언급한 바와 같이, 회전은 구현에 의존하여 좌측 또는 우측일 수 있다.

729에서, XOR 및 회전의 결과는 목적지 피연산자와 연관되는 로케이션에 저장된다. 727 및 729가 별개로 예시되어 있지만, 몇몇 실시예들에서 이들은 명령어의 실행의 일부로서 함께 수행된다.

도 8a-c는 ROTATEandXOR 명령어를 처리하기 위한 방법의 실시예들을 도해한다. 이런 실시예들에서, 연산들인 페치, 디코딩, 및 검색 단계들의 전부는 아니더라도 그 일부가 더 조기에 수행될 수 있다는 것이 가정되지만, 이들은 하기 제시된 상세 사항들을 모호하게 하지 않기 위해 보여지지 않는다.

도 8a에서, 801에서, ROTATEandXOR 명령어의 즉치가 XOR/Rotate 또는 Rotate/XOR 연산이 수행되어야 하는지를 표시하는지에 대한 결정이 이루어진다. 몇몇 실시예들에서, 즉치의 최상위 비트가 (앞서 상술한 것처럼) 모드를 결정한다.

XOR/Rotate 모드가 표시된다면, 제1 및 제2 소스들로부터의 데이터가 803에서 중간 결과를 생성시키기 위해 XOR 된다. 이 중간 결과는 805에서 X 비트 위치만큼 회전된다. 비트 위치들의 수, X는 앞서 상술한 것처럼 즉치의 하나 이상의 비트들에 의해 결정된다. 예를 들어, 6개의 최하위 비트의 10진수 값이 수 X를 낳을 수 있다.

XOR 및 회전 연산들의 결과는 811에서 목적지 피연산자에 의해 표시되는 목적지 로케이션에 저장된다.

Rotate/XOR 모드가 표시되면, 제1 소스의 데이터는 807에서 X 비트 위치만큼 회전된다. 비트 위치들의 수, X는 앞서 상술한 것처럼 즉치의 하나 이상의 비트들에 의해 결정된다. 예를 들어, 6개의 최하위 비트의 10진수 값은 수 X를 낳을 수 있다.

이 회전된 값은 809에서 제2 소스의 데이터와 XOR된다.

도 8b에서, 813에서 제1 및 제2 소스들로부터의 데이터는 8에서 중간 결과를 생성시키기 위해 XOR된다. 이 중간 결과는 815에서 X 비트 위치만큼 회전된다. 비트 위치들의 수, X는 앞서 상술한 것처럼 즉치의 하나 이상의 비트들에 의해 결정된다. 예를 들어, 6개의 최하위 비트의 10진수 값이 수 X를 낳을 수 있다.

XOR 및 회전 연산들의 결과는 816에서 목적지 피연산자에 의해 표시되는 목적지 로케이션에 저장된다.

도 8c에서, 제1 소스의 데이터는 817에서 X 비트 위치만큼 회전된다. 비트 위치들의 수, X는 앞서 상술한 것처럼 즉치의 하나 이상의 비트들에 의해 결정된다. 예를 들어, 6개의 최하위 비트의 10진수 값은 수 X를 낳을 수 있다.

이 회전된 값은 819에서 제2 소스의 데이터와 XOR된다.

XOR 및 회전 연산들의 결과는 820에서 목적지 피연산자에 의해 표시되는 목적지 로케이션에 저장된다.

도 9는 ROTATEandXOR 명령어를 위한 의사 코드의 실시예를 예시한다.

예시적인 레지스터 아키텍처

도 10은 본 발명의 일 실시예에 따른 레지스터 아키텍처(1000)의 블록도이다. 예시된 실시예에서는, 폭이 512 비트인 32개의 벡터 레지스터(1010)가 존재하고; 이들 레지스터들은 zmm0 내지 zmm31로서 참조된다. 하위 16 zmm 레지스터들의 하위 256 비트는 레지스터들 ymm0-16상에 오버레잉된다(overlaid). 하위 16 zmm 레지스터들의 하위 128 비트(ymm 레지스터들의 하위 128 비트)는 레지스터들 xmm0-15상에 오버레잉된다.

범용 레지스터(1025) - 예시된 실시예에서, 메모리 피연산자들을 어드레싱하기 위해 기존의 x86 어드레싱 모드들과 함께 이용되는 16개의 64 비트 범용 레지스터가 있다. 이런 레지스터들은 RAX, RBX, RCX, RDX, RBP, RSI, RDI, RSP, 및 R8 내지 R15라는 명칭들로 참조된다.

MMX 패킹된 정수 플랫 레지스터 파일(1050)이 그 상에 에일리어싱(aliasing)되는 스칼라 부동 소수점 스택 레지스터 파일(x87 스택)(1045) - 예시된 실시예에서, x87 스택은 x87 명령어 세트 확장을 사용하여 32/64/80 비트 부동 소수점 데이터에 대해 스칼라 부동 소수점 연산들을 수행하는데 사용되는 8 요소 스택인 반면, MMX 레지스터들은 64 비트 패킹된 정수 데이터에 대한 연산들을 수행할 뿐만 아니라, MMX 레지스터와 XMM 레지스터 사이에 수행되는 몇몇 연산들에 대한 피연산자들을 홀드하는데 사용된다.

본 발명의 대안적인 실시예들은 더 넓거나 더 좁은 레지스터들을 이용할 수 있다. 부가적으로, 본 발명의 대안적인 실시예들은 더 많거나, 더 적거나, 상이한 레지스터 파일들 및 레지스터들을 이용할 수 있다.

예시적인 코어 아키텍처들, 프로세서들, 및 컴퓨터 아키텍처들

프로세서 코어들은 상이한 방식으로, 상이한 목적들을 위해, 및 상이한 프로세서들에서 구현될 수 있다. 예를 들어, 이런 코어들의 구현은 다음을 포함할 수 있다: 1) 범용 컴퓨팅에 대해 의도된 범용 순차적 코어; 2) 범용 컴퓨팅에 대해 의도된 고성능 범용 비순차적 코어; 3) 그래픽 및/또는 과학 분야 (처리량) 컴퓨팅에 대해 주로 의도된 특수 목적 코어. 상이한 프로세서들의 구현들은 다음을 포함할 수 있다: 1) 범용 컴퓨팅에 대해 의도된 하나 이상의 범용 순차적 코어들 및/또는 범용 컴퓨팅에 대해 의도된 하나 이상의 범용 비순차적 코어들을 포함하는 CPU; 및 2) 그래픽 및/또는 과학 분야(처리량)에 대해 주로 의도된 하나 이상의 특수 목적 코어들을 포함하는 보조프로세서. 그와 같은 상이한 프로세서들은, 다음을 포함할 수 있는 상이한 컴퓨터 시스템 아키텍처들로 이끈다: 1) CPU와는 별개의 칩상의 보조프로세서; 2) CPU가 있는 것과 동일한 패키지 내의 별개의 다이상의 보조프로세서; 3) CPU가 있는 것과 동일한 다이상의 보조프로세서(이 경우에, 그러한 보조프로세서는 때때로 통합 그래픽 및/또는 과학 분야(처리량) 로직과 같은 특수 목적 로직, 또는 특수 목적 코어들이라고 지칭됨); 및 4) 동일한 다이상에, 기술된 CPU(때때로 애플리케이션 코어(들) 또는 애플리케이션 프로세서(들)라고 지칭함), 전술한 보조프로세서, 및 부가적인 기능성을 포함할 수 있는 SoC(system on a chip). 예시적인 코어 아키텍처들이 다음으로 기술되고, 예시적인 프로세서들 및 컴퓨터 아키텍처들의 설명들이 뒤따라 온다.

예시적 코어 아키텍처들

순차적 및 비순차적 코어 블록도

도 11a는 본 발명의 실시예들에 따른 예시적인 순차적(in-order) 파이프라인과 예시적인 레지스터 리네이밍 비순차적(out-of-order) 발행/실행 파이프라인 모두를 예시하는 블록도이다. 도 11b는 본 발명의 실시예들에 따른 프로세서에 포함될 순차적 아키텍처 코어의 예시적 실시예와 예시적인 레지스터 리네이밍 비순차적 발행/실행 아키텍처 코어 모두를 예시하는 블록도이다. 도 11a 및 도 11b에서의 실선 박스들은 순차적 파이프라인 및 순차적 코어를 예시하는 반면에, 점선 박스들의 옵션적인 추가는 레지스터 리네이밍 비순차적 발행/실행 파이프라인 및 코어를 예시한다. 순차적 양태가 비순차적 양태의 부분 집합이라는 것을 고려하여, 비순차적 양태가 설명될 것이다.

도 11a에서, 프로세서 파이프라인(1100)은, 페치 단(fetch stage)(1102), 길이 디코딩 단(1104), 디코딩 단(1106), 할당 단(1108), 리네이밍 단(1110), (디스패치 또는 발행이라고도 알려진) 스케줄링 단(1112), 레지스터 판독/메모리 판독 단(1114), 실행 단(1116), 라이트 백(write back)/메모리 기입 단(1118), 예외 처리 단(1122), 및 커밋 단(1124)을 포함한다.

도 11b는 실행 엔진 유닛(1150)에 결합된 프론트 엔드 유닛(front end unit)(1130)을 포함하는 프로세서 코어(1190)를 도시하며, 양자 모두는 메모리 유닛(1170)에 결합된다. 코어(1190)는 RISC(reduced instruction set computing) 코어, CISC(complex instruction set computing) 코어, VLIW(very long instruction word) 코어, 또는 복합형 또는 대안 코어 타입일 수 있다. 또 다른 옵션으로서, 코어(1190)는, 예를 들어, 네트워크 또는 통신 코어, 압축 엔진, 보조프로세서 코어, 범용 컴퓨팅 그래픽 프로세싱 유닛(GPGPU) 코어, 그래픽 코어 또는 그와 유사한 것과 같은 특수 목적 코어일 수 있다.

프론트 엔드 유닛(1130)은, 디코딩 유닛(1140)에 결합되는 명령어 페치 유닛(1138)에 결합되는 명령어 TLB(translation lookaside buffer)(1136)에 결합되는 명령어 캐시 유닛(1134)에 결합되는 분기 예측 유닛(1132)을 포함한다. 디코딩 유닛(1140)(또는 디코더)은 명령어들을 디코딩할 수 있으며, 또한 최초 명령어들로부터 디코딩되거나 다른 경우에는 이들을 반영하거나, 또는 이들로부터 도출되는, 하나 이상의 마이크로 연산들, 마이크로 코드 엔트리 포인트들, 마이크로 명령어들, 기타 명령어들 또는 다른 제어 신호들을 출력으로서 생성할 수 있다. 디코딩 유닛(1140)은 다양하고 상이한 메커니즘들을 이용하여 구현될 수 있다. 적절한 메커니즘들의 예들은 룩업 테이블들, 하드웨어 구현들, PLA들(programmable logic arrays), 마이크로 코드 ROM들(read only memories), 기타 등등을 포함하지만 이것들에만 한정되지는 않는다. 일 실시예에서, 코어(1190)는 특정 매크로 명령어들에 대한 마이크로 코드를 저장하는 마이크로 코드 ROM 또는 다른 매체를 (예를 들어, 디코딩 유닛(1140) 내에 또는 그렇지 않은 경우에는 프론트 엔드 유닛(1130) 내에) 포함한다. 디코딩 유닛(1140)은 실행 엔진 유닛(1150)에서의 리네이밍/할당기 유닛(1152)에 결합된다.

실행 엔진 유닛(1150)은, 리타이어먼트 유닛(1154) 및 하나 이상의 스케줄러 유닛(들)(1156)의 세트에 결합되는 리네이밍/할당기 유닛(1152)을 포함한다. 스케줄러 유닛(들)(1156)은, 명령어 대기열들(reservations stations), 중앙 명령어 윈도, 기타 등등을 포함하는 임의 수의 상이한 스케줄러들을 나타낸다. 스케줄러 유닛(들)(1156)은 물리적 레지스터 파일(들) 유닛(들)(1158)에 결합된다. 물리적 레지스터 파일(들) 유닛들(1158) 각각은 하나 이상의 물리적 레지스터 파일들을 나타내고, 이들 중 상이한 것들은 스칼라 정수, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점, 상태(예로서, 실행될 다음 명령어의 어드레스인 명령어 포인터) 등과 같은 하나 이상의 상이한 데이터 타입들을 저장한다. 일 실시예에서, 물리적 레지스터 파일(들) 유닛(1158)은 벡터 레지스터 유닛, 기입 마스크 레지스터 유닛, 및 스칼라 레지스터 유닛을 포함한다. 이러한 레지스터 유닛들은 아키텍처 벡터 레지스터들, 벡터 마스크 레지스터들, 및 범용 레지스터들을 제공할 수 있다. 레지스터 리네이밍 및 비순차적 실행이 구현될 수 있는 다양한 방식들[예컨대, 리오더 버퍼(들) 및 리타이어먼트 레지스터 파일(들)을 사용하는 것; 장래 파일(future file)(들), 이력 버퍼(history buffer)(들), 및 리타이어먼트 레지스터 파일(들)을 사용하는 것; 레지스터 맵 및 레지스터들의 풀(pool)을 사용하는 것 등]을 예시하기 위해, 물리적 레지스터 파일(들) 유닛(들)(1158)이 리타이어먼트 유닛(1154)과 중첩되어 있다. 리타이어먼트 유닛(1154) 및 물리적 레지스터 파일(들) 유닛(들)(1158)은 실행 클러스터(들)(1160)에 결합된다. 실행 클러스터(들)(1160)는 하나 이상의 실행 유닛(1162)의 세트, 및 하나 이상의 메모리 액세스 유닛들(1164)의 세트을 포함한다. 실행 유닛들(1162)은 다양한 타입의 데이터(예로서, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점)에 대해 다양한 연산들(예로서, 시프트, 가산, 감산, 승산)을 수행할 수 있다. 몇몇 실시예들은 특정한 기능이나 기능 세트에 전용된 복수의 실행 유닛을 포함할 수 있지만, 다른 실시예들은 단 하나의 실행 유닛, 또는 모두가 모든 기능들을 수행하는 다중 실행 유닛을 포함할 수도 있다. 스케줄러 유닛(들)(1156), 물리적 레지스터 파일(들) 유닛(들)(1158), 및 실행 클러스터(들)(1160)는 가능하게는 복수 개인 것으로 도시되어 있는데, 그 이유는 특정 실시예들은 특정 타입들의 데이터/연산들에 대해 별개의 파이프라인들(예를 들어, 스칼라 정수 파이프라인, 스칼라 부동 소수점/패킹된 정수/패킹된 부동 소수점/벡터 정수/벡터 부동 소수점 파이프라인, 및/또는 각각이 자신의 스케줄러 유닛, 물리적 레지스터 파일(들) 유닛, 및/또는 실행 클러스터를 갖는 메모리 액세스 파이프라인, 여기서 별개의 메모리 액세스 파이프라인의 경우에 이 파이프라인의 실행 클러스터만이 메모리 액세스 유닛(들)(1164)을 갖는 특정 실시예들이 구현됨)을 생성할 수 있기 때문이다. 별개의 파이프라인들이 이용되는 경우, 이들 파이프라인들 중 하나 이상은 비순차적 발행/실행이고 나머지는 순차적일 수 있다는 점도 이해하여야 한다.

메모리 액세스 유닛들(1164)의 세트는 메모리 유닛(1170)에 결합되고, 메모리 유닛은 레벨 2(L2) 캐시 유닛(1176)에 결합된 데이터 캐시 유닛(1174)에 결합된 데이터 TLB 유닛(1172)을 포함한다. 하나의 예시적 실시예에서, 메모리 액세스 유닛들(1164)은 로드 유닛, 저장 어드레스 유닛, 및 저장 데이터 유닛을 포함할 수 있으며, 이들 각각은 메모리 유닛(1170)에서의 데이터 TLB 유닛(1172)에 결합된다. 명령어 캐시 유닛(1134)은 메모리 유닛(1170)에서의 레벨 2(L2) 캐시 유닛(1176)에 추가로 결합된다. L2 캐시 유닛(1176)은 하나 이상의 다른 레벨의 캐시에 그리고 결국에는 주 메모리에 결합된다.

예시로서, 예시적인 레지스터 리네이밍, 비순차적 발행/실행 코어 아키텍처는 다음과 같이 파이프라인(1100)을 구현할 수 있다: 1) 명령어 페칭(1138)이 페치 및 길이 디코딩 단(1102 및 1104)을 수행하고, 2) 디코딩 유닛(1140)이 디코딩 단(1106)을 수행하고, 3) 리네이밍/할당기 유닛(1152)이 할당 단(1108) 및 리네이밍 단(1110)을 수행하고, 4) 스케줄러 유닛(들)(1156)이 스케줄링 단(1112)을 수행하고, 5) 물리적 레지스터 파일(들) 유닛(들)(1158) 및 메모리 유닛(1170)이 레지스터 판독/메모리 판독 단(1114)을 수행하고, 실행 클러스터(1160)가 실행 단(1116)을 수행하고, 6) 메모리 유닛(1170) 및 물리적 레지스터 파일(들) 유닛(들)(1158)이 라이트 백/메모리 기입 단(1118)을 수행하고; 7) 다양한 유닛들이 예외 처리 단(1122)에 수반될 수 있고, 및 8) 리타이어먼트 유닛(1154) 및 물리적 레지스터 파일(들) 유닛(들)(1158)이 커밋 단(1124)을 수행한다.

코어(1190)는, 여기 기술된 명령어(들)를 포함하여, 하나 이상의 명령어 세트들[예컨대, (보다 최신의 버전으로 추가된 몇몇 확장을 갖는) x86 명령어 세트; 미국 캘리포니아주 서니베일 소재의 MIPS 테크노롤지사의 MIPS 명령어 세트; 미국 캘리포니아주 서니베일 소재의 ARM 홀딩스사의 (NEON 등의 선택적 부가 확장을 갖는) ARM 명령어 세트]를 지원할 수 있다. 일 실시예에서, 코어(1190)는 패킹된 데이터 명령어 세트 확장(예로서, AVX1, AVX2 및/또는 앞서 설명된 일반적 벡터 친화적 명령어 포맷(U=0 및/또는 U=1)의 일부 형태)을 지원하기 위한 로직을 포함하며, 그에 따라 많은 멀티미디어 애플리케이션들에 의해 사용되는 연산들이 패킹된 데이터를 이용하여 수행되는 것을 가능하게 한다.

코어는 멀티스레딩(연산들 또는 스레드들의 2개 이상의 병렬 세트들을 실행하는 것)을 지원할 수 있고 또한 시분할 멀티스레딩(time sliced multithreading), (물리적 코어가 동시 멀티스레딩하고 있는 스레드들 각각에 대해 단일의 물리적 코어가 논리적 코어를 제공하는) 동시 멀티스레딩, 또는 이들의 조합(예를 들어, Intel®Hyperthreading 기술에서와 같은 타임 슬라이스 페칭 및 디코딩 및 그 이후의 동시 멀티스레딩)을 포함하는 다양한 방식으로 멀티스레딩을 지원할 수 있다는 것을 이해하여야 한다.

레지스터 리네이밍이 비순차적 실행의 맥락에서 설명되었지만, 레지스터 리네이밍은 순차적 아키텍처에서 이용될 수도 있다는 점을 이해하여야 한다. 프로세서의 예시된 실시예는 또한 별개의 명령어 및 데이터 캐시 유닛들(1134/1174) 및 공유된 L2 캐시 유닛(1176)을 포함하고 있지만, 대안적 실시예들은 명령어와 데이터 모두에 대해 단일의 내부 캐시, 예를 들어, 레벨 1(L1) 내부 캐시를 가지거나 복수 레벨의 내부 캐시를 가질 수 있다. 몇몇 실시예들에서, 시스템은 내부 캐시와 코어 및/또는 프로세서의 외부에 있는 외부 캐시의 조합을 포함할 수 있다. 대안적으로, 캐시 모두가 코어 및/또는 프로세서에 대해 외부적일 수 있다.

특정의 예시적인 순차적 코어 아키텍처

도 12a-b는 더욱 구체적이고 예시적인 순차적 코어 아키텍처의 블록도를 도시하는데, 이 코어는 칩 내의 (동일한 타입 및/또는 상이한 타입들의 다른 코어들을 포함하는) 여러 개의 로직 블록들 중 하나일 수 있다. 로직 블록들은 애플리케이션에 의존하여, 어떤 고정 기능 로직, 메모리 I/O 인터페이스들, 및 다른 필요한 I/O 로직에 의해 고 대역폭 상호 접속 네트워크(예를 들어, 링 네트워크)를 통해서 통신한다.

도 12a는 본 발명의 실시예들에 따라, 온 다이 상호 접속 네트워크(1202)에게의 접속부 및 레벨 2(L2) 캐시의 로컬 서브세트(1204)와 함께 단일 프로세서 코어를 블록도로 도시한 것이다. 일 실시예에서, 명령어 디코더(1200)는 패킹된 데이터 명령어 세트 확장을 갖는 x86 명령어 세트를 지원한다. L1 캐시(1206)는 스칼라 유닛 및 벡터 유닛 내로의 캐시 메모리에 대한 저 지연(low-latency) 액세스를 허용한다. (설계를 간략화하기 위한) 일 실시예에서, 스칼라 유닛(1208) 및 벡터 유닛(1210)은 별개의 레지스터 세트(제각기, 스칼라 레지스터들(1212) 및 벡터 레지스터들(1214))를 사용하고, 이들 사이에 전송되는 데이터는 메모리에 기입되고 이후 레벨 1(L1) 캐시(1206)로부터 리드 백(read back)되는 반면, 본 발명의 대안 실시예들은 상이한 접근법을 사용할 수 있다(예를 들어, 단일 레지스터 세트를 사용하거나, 또는 기입 및 리드 백되지 않고 데이터가 2개의 레지스터 파일 사이에서 전송되게 허용하는 통신 경로를 포함함).

L2 캐시의 로컬 서브세트(1204)는 별개의 로컬 서브세트들이 되도록 분할되는 글로벌 L2 캐시의 일부로서, 프로세서 코어당 하나이다. 각각의 프로세서 코어는 L2 캐시의 그 자신의 로컬 서브세트(1204)로의 직접 액세스 경로를 갖는다. 프로세서 코어에 의해 판독되는 데이터는 그 L2 캐시 서브세트(1204)에 저장되고 또한 이들 자신의 로컬 L2 캐시 서브세트들에 액세스하는 다른 프로세서 코어들과 병렬로, 빠르게 액세스될 수 있다. 프로세서 코어에 의해 기입되는 데이터는 그 자신의 L2 캐시 서브세트(1204)에 저장되고 또한 필요하다면 다른 서브세트들로부터 플러싱된다. 링 네트워크는 공유 데이터에 대한 코히런시(coherency)를 보장한다. 링 네트워크는 양방향성이어서 프로세서 코어들, L2 캐시들 및 다른 로직 블록들과 같은 에이전트들이 칩 내에서 서로 통신하는 것을 허용한다. 각각의 링 데이터 경로는 방향당 1012 비트 폭이다.

도 12b는 본 발명의 실시예들에 따른 도 12a에서의 프로세서 코어의 부분의 확대도이다. 도 12b는 벡터 유닛(1210) 및 벡터 레지스터(1214)에 대한 더 상세한 부분뿐만 아니라 L1 캐시(1204)의 L1 데이터 캐시(1206A) 부분을 포함한다. 구체적으로, 벡터 유닛(1210)은 16 폭 벡터 프로세싱 유닛(VPU)(16 폭 ALU(1228) 참조)이며, 이것은 정수 명령어, 단정밀도 부동 명령어, 및 배정밀도 부동 명령어 중 하나 이상을 실행한다. VPU는 스위즐링 유닛(1220)에 의한 레지스터 입력들의 스위즐링(swizzling), 수치 변환 유닛(1222A-B)에 의한 수치 변환, 및 메모리 입력에 대한 복제 유닛(1224)에 의한 복제를 지원한다.

통합 메모리 컨트롤러 및 그래픽을 갖는 프로세서

도 13은 본 발명의 실시예들에 따라 2 이상의 코어를 가질 수 있고, 통합 메모리 컨트롤러를 가질 수 있고, 및 통합 그래픽을 가질 수 있는 프로세서(1300)의 블록도이다. 도 13의 실선 박스들은 단일 코어(1302A), 시스템 에이전트(1310), 하나 이상의 버스 컨트롤러 유닛들(1316)의 세트를 구비한 프로세서(1300)를 예시하는 반면, 점선 박스들의 옵션적 추가는 다중 코어(1302A 내지 1302N), 시스템 에이전트 유닛(1310) 내의 하나 이상의 통합 메모리 컨트롤러 유닛(들)(1314)의 세트, 및 특수 목적 로직(1308)을 구비한 대안 프로세서(1300)를 예시한다.

그러므로, 프로세서(1300)의 상이한 구현들은 다음을 포함할 수 있다: 1) (하나 이상의 코어들을 포함할 수 있는) 통합 그래픽 및/또는 과학분야 (처리량) 로직인 특수 목적 로직(1308) 및 하나 이상의 범용 코어들(예를 들어, 범용 순차적 코어들, 범용 비순차적 코어들, 이 둘의 조합)인 코어(1302A 내지 1302N)를 구비한 CPU; 2) 그래픽 및/또는 과학용(처리량)을 위해 주로 의도된 많은 수의 특수 목적 코어들인 코어들(1302A 내지 1302N)을 구비한 보조프로세서; 및 3) 많은 수의 범용 순차적 코어들인 코어들(1302A 내지 1302N)을 구비한 보조프로세서. 그러므로, 프로세서(1300)는 범용 프로세서, 예를 들어 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU(general purpose graphics processing unit), 고 처리량의 MIC(many integrated core) 보조프로세서(30개 이상의 코어를 포함함), 임베디드 프로세서와 같은 보조프로세서 또는 특수 목적 프로세서, 또는 그와 유사한 것일 수 있다. 프로세서는 하나 이상의 칩들상에 구현될 수 있다. 프로세서(1300)는 예를 들어, BiCMOS, CMOS, 또는 NMOS와 같은 다수의 프로세스 기술 중 어느 하나를 이용하여 하나 이상의 기판들의 일부가 될 수 있고 및/또는 이들 기판상에 구현될 수 있다.

메모리 계층 구조는 코어들 내의 하나 이상의 레벨의 캐시, 공유 캐시 유닛들(1306)의 세트 또는 하나 이상의 공유 캐시 유닛들, 및 통합 메모리 컨트롤러 유닛들(1314)의 세트에 결합된 외부 메모리(도시 안됨)를 포함한다. 공유 캐시 유닛들(1306)의 세트는 레벨 2(L2), 레벨 3(L3), 레벨 4(L4), 또는 다른 레벨의 캐시와 같은 하나 이상의 중간 레벨 캐시, 최종 레벨 캐시(LLC), 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서 링 기반 상호 접속 유닛(1312)이 통합 그래픽 로직(1308), 공유 캐시 유닛들(1306)의 세트, 및 시스템 에이전트 유닛(1310)/통합 메모리 컨트롤러 유닛(들)(1314)을 상호 접속하지만, 대안 실시예에서는 이러한 유닛들을 상호 접속하기 위한 공지 기법들 중 임의의 것을 사용할 수 있다. 일 실시예에서, 하나 이상의 캐시 유닛들(1306)과 코어들(1302A 내지 1302N) 사이의 코히런시가 유지된다.

몇몇 실시예들에서, 코어들(1302A 내지 1302N) 중 하나 이상은 멀티스레딩을 할 수 있다. 시스템 에이전트(1310)는 코어들(1302A 내지 1302N)을 조정하고 동작시키는 그런 컴포넌트들을 포함한다. 시스템 에이전트 유닛(1310)은 예를 들어 전력 제어 유닛(PCU) 및 디스플레이 유닛을 포함할 수 있다. PCU는 코어들(1302A 내지 1302N) 및 통합 그래픽 로직(1308)의 전력 상태를 조절하는데 필요한 로직 및 컴포넌트일 수 있거나 이들을 포함할 수 있다. 디스플레이 유닛은 하나 이상의 외부적으로 접속된 디스플레이를 구동하기 위한 것이다.

코어들(1302A 내지 1302N)은 아키텍처 명령어 세트의 관점에서 동질적이거나 이질적일 수 있다; 즉 코어들(1302A 내지 1302N) 중 2개 이상은 동일한 명령어 세트를 실행할 수 있는 한편, 그 외의 것들은 해당 명령어 세트의 서브세트 또는 상이한 명령어 세트만을 실행할 수 있다.

예시적인 컴퓨터 아키텍처들

도 14 내지 도 17은 예시적인 컴퓨터 아키텍처들의 블록도이다. 랩톱들, 데스크톱들, 핸드헬드 PC들, PDA들(personal digital assistants), 엔지니어링 워크스테이션들, 서버들, 네트워크 디바이스들, 네트워크 허브들, 스위치들, 임베디드 프로세서들, DSP들(digital signal processors), 그래픽 디바이스들, 비디오 게임 디바이스들, 셋톱박스들, 마이크로 컨트롤러들, 휴대 전화들, 휴대용 미디어 플레이어들, 핸드헬드 디바이스들, 및 다양한 그 밖의 전자 디바이스들에 대해 본 기술 분야에 알려진 다른 시스템 설계들 및 구성들도 적합하다. 일반적으로, 본 명세서에 개시된 바와 같은 프로세서 및/또는 다른 실행 로직을 수용할 수 있는 매우 다양한 시스템들 또는 전자 디바이스들이 일반적으로 적합하다.

이제 도 14를 참조하면, 본 발명의 일 실시예에 따른 시스템(1400)의 블록도가 도시된다. 시스템(1400)은 하나 이상 프로세서들(1410, 1415)을 포함할 수 있고, 이 프로세서들은 컨트롤러 허브(1420)에 결합된다. 일 실시예에서, 컨트롤러 허브(1420)는 (별개의 칩들상에 있을 수 있는) 입력/출력 허브(IOH; 1450) 및 그래픽 메모리 컨트롤러 허브(GMCH; 1490)를 포함하고; GMCH(1490)는 메모리(1440)와 보조프로세서(1445)가 결합되어 있는 메모리 컨트롤러 및 그래픽 컨트롤러를 포함하고; IOH(1450)는 입력/출력(I/O) 디바이스들(1460)을 GMCH(1490)에 결합한다. 대안적으로, 메모리 컨트롤러와 그래픽 컨트롤러 중 하나 또는 모두는 (여기 기술된) 프로세서 내에 통합되고, 메모리(1440) 및 보조프로세서(1445)는 프로세서(1410), 및 IOH(1450)와 단일 칩 내에 있는 컨트롤러 허브(1420)에 직접 결합된다.

추가 프로세서들(1415)의 옵션적 속성은 도 14에서 파선으로 표시되어 있다. 각각의 프로세서(1410, 1415)는 여기서 기술된 프로세싱 코어들 중 하나 이상을 포함할 수 있고, 프로세서(1300)의 어떤 버전일 수 있다.

메모리(1440)는, 예를 들어, DRAM(dynamic random access memory), PCM(phase change memory), 또는 이 둘의 조합일 수 있다. 적어도 하나의 실시예에 대해, 컨트롤러 허브(1420)는 FSB(frontside bus)와 같은 멀티 드롭 버스, QPI(QuickPath Interconnect)와 같은 포인트 투 포인트 인터페이스, 또는 유사한 접속부(1495)를 통해 프로세서(들)(1410, 1415)와 통신한다.

일 실시예에서, 보조프로세서(1445)는, 예를 들어, 고처리량 MIC 프로세서, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU, 임베디드 프로세서, 또는 그와 유사한 것과 같은 특수 목적 프로세서이다. 일 실시예에서, 컨트롤러 허브(1420)는 통합 그래픽 가속기를 포함할 수 있다.

아키텍처, 마이크로아키텍처, 열, 전력 소비 특성, 및 그와 유사한 것을 포함하여 이점에 대한 여러 기준들의 관점에서 물리적인 리소스들(1410, 1415) 간에 다양한 차이가 있을 수 있다.

일 실시예에서, 프로세서(1410)는 일반 타입의 데이터 처리 연산들을 제어하는 명령어들을 실행한다. 명령어들 내에는 보조프로세서 명령어들이 임베디드될 수 있다. 프로세서(1410)는 이들 보조프로세서 명령어들이 소속된 보조프로세서(1445)에 의해 실행되어야 하는 타입인 것으로 인식한다. 따라서, 프로세서(1410)는 보조프로세서 버스 또는 다른 상호 접속부상에서 이러한 보조프로세서 명령어들(또는 보조프로세서 명령어들을 나타내는 제어 신호들)을 보조프로세서(1445)에게 발행한다. 보조프로세서(들)(1445)는 수신된 보조프로세서 명령어들을 수용하고 실행한다.

이제 도 15를 참조하면, 본 발명의 일 실시예에 따른 제1의 더 특정적인 예시적 시스템(1500)의 블록도가 도시된다. 도 15에 도시된 바와 같이, 멀티프로세서 시스템(1500)은 포인트 투 포인트 인터커넥트 시스템이고, 포인트 투 포인트 인터커넥트(1550)를 통해 결합된 제1 프로세서(1570) 및 제2 프로세서(1580)를 포함한다. 프로세서(1570) 및 프로세서(1580) 각각은 프로세서(1300)의 어떤 버전일 수 있다. 본 발명의 일 실시예에서, 프로세서들(1570 및 1580)은 제각기 프로세서들(1410 및 1415)인 한편, 보조프로세서(1538)는 보조프로세서(1445)이다. 또 다른 실시예에서, 프로세서들(1570 및 1580)은 제각기 프로세서(1410) 및 보조프로세서(1445)이다.

프로세서들(1570 및 1580)이 통합 메모리 컨트롤러(IMC) 유닛들(1572 및 1582)을 제각기 포함하는 것으로 도시되어 있다. 프로세서(1570)는 그 버스 컨트롤러 유닛들의 일부로서 포인트 투 포인트(P-P) 인터페이스들(1576 및 1578)을 포함할 수 있고, 이와 유사하게 제2 프로세서(1580)는 P-P 인터페이스들(1586 및 1588)을 포함한다. 프로세서들(1570 및 1580)은 P-P 인터페이스 회로들(1578 및 1588)을 사용하여 포인트 투 포인트(P-P) 인터페이스(1550)를 통해 정보를 교환할 수 있다. 도 15에 도시된 바와 같이, IMC들(1572, 1582)은 프로세서들을 제각기 메모리들, 즉 메모리(1532) 및 메모리(1534)에 결합시키며, 이 메모리들은 제각기 프로세서들에게 국지적으로 소속된 주 메모리의 부분들일 수 있다.

프로세서들(1570, 1580)은 각각 포인트 투 포인트 인터페이스 회로들(1576, 1594, 1586, 1598)을 이용하여 개별 P-P 인터페이스들(1552, 1554)을 통해서 칩셋(1590)과 정보를 교환할 수 있다. 칩셋(1590)은 옵션으로서 고성능 인터페이스(1539)를 통해 보조프로세서(1538)와 정보를 교환할 수 있다. 일 실시예에서, 보조프로세서(1538)는 예를 들어, 고 처리량 MIC 프로세서, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU, 임베디드 프로세서, 또는 그와 유사한 것과 같은 특수 목적 프로세서이다.

공유 캐시(도시 안됨)는 어느 한 프로세서에 포함되거나, 양쪽 프로세서의 외부이지만 여전히 P-P 상호 접속부를 통해 프로세서들과 접속될 수 있어서, 프로세서가 저전력 모드에 놓이는 경우 양쪽 프로세서의 어느 한쪽 또는 모두의 국지적 캐시 정보가 공유 캐시에 저장될 수 있다.

칩셋(1590)은 인터페이스(1596)를 통해 제1 버스(1516)에게 결합될 수 있다. 일 실시예에서, 제1 버스(1516)는 PCI 버스, 또는 PCI 익스프레스 버스, 또는 또 다른 3세대 I/O 상호 접속 버스와 같은 버스일 수 있는데, 본 발명의 범위는 이것들에만 한정되는 것은 아니다.

도 15에 도시되는 바와 같이, 다양한 I/O 디바이스들(1514)이, 제1 버스(1516)를 제2 버스(1520)에 결합하는 버스 브리지(1518)와 함께, 제1 버스(1516)에 결합될 수 있다. 일 실시예에서, 보조프로세서들, 고 처리량 MIC 프로세서들, GPGPU들, 가속기들(예를 들어, 그래픽 가속기들 또는 디지털 신호 처리(DSP) 유닛들과 같은 것), FPGA들(field programmable gate arrays), 또는 임의의 다른 프로세서와 같은 하나 이상의 추가 프로세서(들)(1515)가 제1 버스(1516)에 결합된다. 일 실시예에서, 제2 버스(1520)는 LPC(Low Pin Count) 버스일 수 있다. 일 실시예에서, 예를 들어, 키보드 및/또는 마우스(1522), 통신 디바이스들(1527), 및 디스크 드라이브 또는 명령어들/코드 및 데이터(1530)를 포함할 수 있는 다른 대용량 저장 디바이스와 같은 저장 유닛(1528)을 포함하는 다양한 디바이스들이 제2 버스(1520)에 결합될 수 있다. 또한, 오디오 I/O(1524)는 제2 버스(1520)에 결합될 수 있다. 다른 아키텍처들도 가능하다는 점에 유의한다. 예를 들어, 도 15의 포인트 투 포인트 아키텍처 대신에, 시스템은 멀티 드롭 버스 또는 다른 그러한 아키텍처를 구현할 수 있다.

도 16을 이제 참조하면, 본 발명의 일 실시예에 따른 제2의 더 특정적인 예시적 시스템(1600)의 블록도가 도시된다. 도 15 및 도 16의 동일한 구성요소들은 동일한 참조 부호들을 가지며, 도 15의 특정 양태들은 도 16의 다른 양태들을 불명확하게 하는 것을 피하기 위해 도 16으로부터 생략되었다.

도 16은 프로세서들(1570, 1580)이 통합 메모리 및 I/O 제어 로직("CL")(1572 및 1582)을 제각기 포함할 수 있다는 것을 예시한다. 따라서, CL(1572, 1582)은 통합 메모리 컨트롤러 유닛들을 포함하고 또한 I/O 제어 로직을 포함한다. 도 16은 메모리들(1532, 1534)이 CL(1572, 1582)에 결합될 뿐만 아니라 I/O 디바이스들(1614)도 제어 로직(1572, 1582)에 결합된다는 것을 예시한다. 레거시 I/O 디바이스들(1615)이 칩셋(1590)에 결합된다.

도 17을 이제 참조하면, 본 발명의 실시예에 따른 SoC(1700)의 블록도가 도시된다. 도 13에 있는 유사한 요소들은 동일한 참조 부호를 갖는다. 또한, 점선 박스들은 더욱 진보된 SoC들에 관한 옵션적 특징들이다. 도 17에서, 상호접속부 유닛(들)(1702)이: 하나 이상의 코어들(202A 내지 202N)의 세트 및 공유 캐시 유닛(들)(1306)을 포함하는 애플리케이션 프로세서(1710); 시스템 에이전트 유닛(1310); 버스 컨트롤러 유닛(들)(1316); 통합 메모리 컨트롤러 유닛(들)(1314); 통합 그래픽 로직, 이미지 프로세서, 오디오 프로세서, 및 비디오 프로세서를 포함할 수 있는 하나 이상의 보조프로세서(1720) 또는 그 세트; SRAM(static random access memory) 유닛(1730); DMA(direct memory access) 유닛(1732); 및 하나 이상의 외부 디스플레이에 결합하기 위한 디스플레이 유닛(1740)에 결합된다. 일 실시예에서, 보조프로세서(들)(1720)는, 예를 들어 네트워크 또는 통신 프로세서, 압축 엔진, GPGPU, 고 처리량 MIC 프로세서, 임베디드 프로세서와 같은 특수 목적 프로세서, 또는 그와 유사한 것을 포함한다.

여기에 개시된 메커니즘들의 실시예들은 하드웨어, 소프트웨어, 펌웨어, 또는 이러한 구현 접근법들의 조합으로 구현될 수 있다. 본 발명의 실시예들은 적어도 하나의 프로세서, (휘발성 및/또는 비휘발성 메모리 및/또는 스토리지 요소들을 포함하는) 스토리지 시스템, 적어도 하나의 입력 디바이스, 및 적어도 하나의 출력 디바이스를 포함하는 프로그램가능 시스템상에서 실행되는 컴퓨터 코드 또는 컴퓨터 프로그램들로서 구현될 수 있다.

도 15에 예시된 코드(1530)와 같은 프로그램 코드는 여기서 기술된 기능들을 수행하고 출력 정보를 생성하도록 입력 명령어들에 적용될 수 있다. 출력 정보는 공지 방식으로 하나 이상의 출력 디바이스들에게 적용될 수 있다. 본 발명의 목적을 위해, 처리 시스템은 예를 들어 DSP(digital signal processor), 마이크로컨트롤러, ASIC(application specific integrated circuit), 또는 마이크로프로세서와 같은 프로세서를 갖는 임의의 시스템을 포함한다.

프로그램 코드는 처리 시스템과 통신하기 위해 고급의 절차적 또는 객체 지향적 프로그래밍 언어로 구현될 수 있다. 프로그램 코드는 또한 원하는 경우 어셈블리어 또는 기계어로 구현될 수 있다. 사실상, 여기 기술된 메커니즘들은 어떠한 특정의 프로그래밍 언어로만 그 범위가 한정되지 않는다. 어느 경우에나, 언어는 컴파일링되거나 인터프리팅된 언어일 수 있다.

적어도 일 실시예의 하나 이상의 양태들은 기계에 의해 판독될 때 기계로 하여금 본 명세서에서 설명되는 기술들을 수행하기 위한 논리를 제조하게 하는, 프로세서 내의 다양한 논리를 표현하는, 기계 판독 가능 매체상에 저장된 대표적인 명령어들에 의해 구현될 수 있다. "IP 코어들"로서 알려진 그러한 표현들은 유형의 기계 판독 가능 매체 상에 저장될 수 있으며, 다양한 고객들 또는 제조 설비에 제공되어, 논리 또는 프로세서를 실제로 제조하는 제조 기계들 내에 로드될 수 있다.

그러한 기계 판독 가능 저장 매체는 하드 디스크들, 임의의 다른 유형의 디스크로서 플로피 디스크들, 광 디스크들, CD-ROM들(compact disk read-only memories), CD-RW들(compact disk rewritable's), 및 광자기 디스크들을 포함하는 디스크, ROM들(read-only memories), 예를 들어 DRAM들(dynamic random access memories), SRAM들(static random access memories)과 같은 RAM들(random access memories), EPROM들(erasable programmable read-only memories), 플래시 메모리, EEPROM들(electrically erasable programmable read-only memories)과 같은 반도체 디바이스들, PCM(phase change memory), 자기 또는 광 카드들, 또는 전자적 명령어들을 저장하기에 적절한 임의의 다른 유형의 매체와 같은 저장 매체를 포함하여, 기계 또는 디바이스에 의해 제조되거나 형성되는 물품들의 비 일시적 유형의 배열들을 포함할 수 있는데, 이것들에만 한정되지는 않는다.

따라서, 본 발명의 실시예들은 명령어들을 포함하거나 또는 본 명세서에 설명된 구조들, 회로들, 장치들, 프로세서들 및/또는 시스템 특징들을 정의하는, HDL(Hardware Description Language)과 같은 설계 데이터를 포함하는 비 일시적인 유형의 기계 판독 가능 매체를 또한 포함한다. 이러한 실시예들은 프로그램 제품들로도 지칭될 수 있다.

에뮬레이션(이진 변환, 코드 모핑 등을 포함함)

몇몇 경우에, 명령어 변환기를 이용하여 소스 명령어 세트로부터 타깃 명령어 세트로 명령어를 변환할 수 있다. 예를 들어, 명령어 변환기는 명령어를, 코어에 의해 처리될 하나 이상의 다른 명령어들로 (예를 들어, 정적 이진 번역, 동적 편집을 포함하는 동적 이진 번역을 이용하여) 번역하고, 모핑(morph)하고, 에뮬레이팅하고, 또는 다른 방식으로 변환할 수 있다. 명령어 변환기는 소프트웨어, 하드웨어, 펌웨어, 또는 이것들의 조합으로 구현될 수 있다. 명령어 변환기는 온 프로세서(on processor), 오프 프로세서(off processor), 또는 부분 온 및 부분 오프 프로세서일 수 있다.

도 18은 본 발명의 실시예들에 따라 소스 명령어 세트에서의 이진 명령어들을 타깃 명령어 세트에서의 이진 명령어들로 변환하는 소프트웨어 명령어 변환기의 사용을 대비하는 블록도이다. 예시된 실시예에서, 명령어 변환기는 소프트웨어 명령어 변환기이지만, 대안적으로 명령어 변환기는 소프트웨어, 펌웨어, 하드웨어, 또는 이것들의 다양한 조합들로 구현될 수 있다. 도 18은 적어도 하나의 x86 명령어 세트 코어를 구비한 프로세서(1816)에 의해 선천적으로 실행될 수 있는 x86 이진 코드(1806)를 생성하기 위해 고급 언어(1802)로 된 프로그램이 x86 컴파일러(1804)를 이용하여 컴파일링될 수 있다는 것을 보여준다. 적어도 하나의 x86 명령어 세트 코어를 구비한 프로세서(1816)는, 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서와 실질적으로 동일한 결과들을 달성하기 위하여, (1) 인텔 x86 명령어 세트 코어의 명령어 세트의 상당한 부분 또는 (2) 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서상에서 실행되는 것을 목표로 하는 애플리케이션들 또는 기타의 소프트웨어의 오브젝트 코드 버전들을 호환 가능하게 실행하거나 기타 방식으로 처리함으로써 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서와 실질적으로 동일한 기능들을 실행할 수 있는 임의의 프로세서를 나타낸다. x86 컴파일러(1804)는, 추가 연계 처리(linkage processing)를 수반하거나 수반하지 않고서 적어도 하나의 x86 명령어 세트 코어를 구비한 프로세서(1816)상에서 실행될 수 있는 x86 이진 코드(1806)(예를 들어, 오브젝트 코드)를 생성하도록 동작할 수 있는 컴파일러를 나타낸다. 유사하게, 도 18은 적어도 하나의 x86 명령어 세트 코어를 구비하지 않은 프로세서(1814)(예컨대, 미국 캘리포니아주 서니베일 소재의 MIPS Technologies의 MIPS 명령어 세트를 실행하는 및/또는 미국 캘리포니아주 서니베일 소재의 ARM Holdings의 ARM 명령어 세트를 실행하는 코어들을 갖는 프로세서)에 의해 선천적으로 실행될 수 있는 대안의 명령어 세트 이진 코드(1810)를 생성하기 위해 고급 언어(1802)로 된 프로그램이 대안의 명령어 세트 컴파일러(1808)를 사용하여 컴파일링될 수 있다는 것을 보여준다. 명령어 변환기(1812)는 x86 이진 코드(1806)를 x86 명령어 세트 코어를 구비하지 않은 프로세서(1814)에 의해 선천적으로 실행될 수 있는 코드로 변환하는데 사용된다. 이 변환된 코드는 대안의 명령어 세트 이진 코드(1810)와 동일할 가능성이 별로 없지만 -그 이유는 이것을 할 수 있는 명령어 변환기를 만들기가 어렵기 때문임 -; 변환된 코드는 일반 연산을 달성할 것이고 대안의 명령어 세트로부터의 명령어들로 구성될 것이다. 따라서, 명령어 변환기(1812)는 에뮬레이션, 시뮬레이션, 또는 임의의 다른 처리를 통해 x86 명령어 세트 프로세서 또는 코어를 갖지 않는 프로세서 또는 다른 전자 디바이스로 하여금 x86 이진 코드(1806)를 실행하도록 허용하는 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 조합을 나타낸다.

Claims

컴퓨터 프로세서에서 단일 XOR 및 회전 명령어에 응답하여 회전 및 XOR을 수행하는 방법으로서 - 상기 단일 XOR 및 회전 명령어는 제1 소스 피연산자 및 제2 소스 피연산자, 목적지 피연산자(destination operand), opcode, 및 즉치(immediate value)를 포함함- :
제1 모드 및 제2 모드 중 하나를 수행하도록 상기 단일 XOR 및 회전 명령어를 실행하는 단계 - 상기 제1 모드에서의 실행은 상기 제1 소스 피연산자 및 제2 소스 피연산자의 값들을 XOR하여 XOR된 값을 생성하고, 그 후 비트 위치들의 수 X만큼 상기 XOR된 값을 회전시키는 것을 야기하고, 상기 제2 모드에서의 실행은 비트 위치들의 수 X만큼 상기 제1 소스 피연산자의 값을 회전시키고 상기 회전된 값을 상기 제2 소스 피연산자로부터의 값과 XOR하는 것을 야기함- ; 및
상기 제1 모드 또는 상기 제2 모드로부터의 결과를 상기 목적지 피연산자와 연관되는 목적지 로케이션 내에 저장하는 단계
를 포함하는 방법.
제1항에 있어서, 상기 비트 위치들의 수 X는 상기 즉치의 하나 이상의 비트들의 10진수 값인 방법.
제2항에 있어서, 상기 즉치의 하나 이상의 비트들은 상기 즉치의 6개의 최하위 비트인 방법.
제1항에 있어서, 상기 회전은 좌측 회전인 방법.
제1항에 있어서, 상기 XOR 및 회전 명령어는 Skein 해싱 알고리즘의 일부인 방법.
제1항에 있어서, 상기 XOR 및 회전 명령어는 Blake 해싱 알고리즘의 일부인 방법.
제1항에 있어서, 상기 제1 소스 피연산자 및 상기 제2 소스 피연산자는 각각이 레지스터와 연관되고, 상기 레지스터의 사이즈들은 8 비트, 16 비트, 32 비트, 또는 64 비트 중 하나인 방법.
제1항에 있어서,
상기 즉치의 한 비트의 값에 기초하여 상기 제1 모드 및 상기 제2 모드 중 어느 것이 수행될 것인지를 결정하는 단계
를 더 포함하는 방법.
명령어의 발생을 저장하는 컴퓨터 판독가능 저장 매체로서,
상기 명령어의 포맷은 제1 소스 피연산자 및 제2 소스 피연산자, 목적지 피연산자, 즉치, 및 opcode를 특정하고,
상기 opcode는, 컴퓨터로 하여금, 단일 명령어의 단일 발생에 응답하여, 제1 모드 및 제2 모드 중 하나를 수행하도록 단일 회전 및 XOR 명령어를 실행하고 - 상기 제1 모드에서의 실행은 상기 제1 소스 피연산자 및 상기 제2 소스 피연산자의 값들을 XOR하여 XOR된 값을 생성하고, 그 후 비트 위치들의 수 X만큼 상기 XOR된 값을 회전시키는 것을 야기하고, 상기 제2 모드에서의 실행은 비트 위치들의 수 X만큼 상기 제1 소스 피연산자의 값을 회전시키고 상기 회전된 값을 상기 제2 소스 피연산자로부터의 값과 XOR하는 것을 야기함 -; 상기 제1 모드 또는 상기 제2 모드로부터의 결과를 상기 목적지 피연산자와 연관되는 목적지 로케이션 내에 저장하도록 명령하는
컴퓨터 판독가능 저장 매체.
제9항에 있어서, 상기 비트 위치들의 수 X는 상기 즉치의 하나 이상의 비트들의 10진수 값인 컴퓨터 판독가능 저장 매체.
제10항에 있어서, 상기 즉치의 하나 이상의 비트들은 상기 즉치의 6개의 최하위 비트인 컴퓨터 판독가능 저장 매체.
제9항에 있어서, 상기 회전은 좌측 회전인 컴퓨터 판독가능 저장 매체.
제9항에 있어서, 상기 명령어는 Skein 해싱 알고리즘의 일부인 컴퓨터 판독가능 저장 매체.
제9항에 있어서, 상기 명령어는 Blake 해싱 알고리즘의 일부인 컴퓨터 판독가능 저장 매체.
제9항에 있어서, 상기 제1 소스 피연산자 및 상기 제2 소스 피연산자는 각각이 레지스터와 연관되고, 상기 레지스터의 사이즈들은 8 비트, 16 비트, 32 비트, 또는 64 비트 중 하나인 컴퓨터 판독가능 저장 매체.
제9항에 있어서, 상기 opcode는 상기 컴퓨터로 하여금 상기 즉치의 한 비트의 값에 기초하여 상기 제1 모드 및 상기 제2 모드 중 어느 것이 수행될 것인지를 결정하도록 추가로 명령하는 컴퓨터 판독가능 저장 매체.
XOR 및 회전을 수행하는 장치로서:
단일 XOR 및 회전 명령어를 디코딩하기 위한 하드웨어 디코더 - 상기 단일 XOR 및 회전 명령어는 제1 소스 피연산자 및 제2 소스 피연산자, 목적지 피연산자, opcode, 및 즉치를 포함함- ; 및
제1 모드 및 제2 모드 중 하나를 실행하고 - 상기 제1 모드에서의 실행은 상기 제1 소스 피연산자 및 상기 제2 소스 피연산자의 값들을 XOR하여 XOR된 값을 생성하고, 그 후 비트 위치들의 수 X만큼 상기 XOR된 값을 회전시키는 것을 야기하고, 상기 제2 모드에서의 실행은 비트 위치들의 수 X만큼 상기 제1 소스 피연산자의 값을 회전시키고 상기 회전된 값을 상기 제2 소스 피연산자로부터의 값과 XOR하는 것을 야기함 - ; 상기 제1 모드 또는 상기 제2 모드로부터의 결과를 상기 목적지 피연산자와 연관되는 목적지 로케이션 내에 저장하기 위한 실행 로직
을 포함하는 XOR 및 회전을 수행하는 장치.
제17항에 있어서, 상기 비트 위치들의 수 X는 상기 즉치의 하나 이상의 비트들의 10진수 값인, XOR 및 회전을 수행하는 장치.
제18항에 있어서, 상기 즉치의 하나 이상의 비트들은 상기 즉치의 6개의 최하위 비트인, XOR 및 회전을 수행하는 장치.
제17항에 있어서, 상기 회전은 좌측 회전인, XOR 및 회전을 수행하는 장치.
XOR 및 회전을 수행하는 장치로서:
단일 명령어를 디코딩하기 위한 하드웨어 디코더 - 상기 단일 명령어는 제1 소스 피연산자 및 제2 소스 피연산자, 목적지 피연산자, opcode, 및 즉치를 포함함- ; 및
제1 모드 및 제2 모드 중 하나를 실행하고 - 상기 제1 모드에서의 실행은 상기 제1 소스 피연산자 및 상기 제2 소스 피연산자의 값들을 XOR하게 하여 XOR된 값을 생성하고, 그 후 비트 위치들의 수 X만큼 상기 XOR된 값을 회전시키게 하고, 상기 제2 모드에서의 실행은 비트 위치들의 수 X만큼 상기 제1 소스 피연산자의 값을 회전시키고 상기 회전된 값을 상기 제2 소스 피연산자로부터의 값과 XOR하게 함 - ; 상기 제1 모드 또는 상기 제2 모드로부터의 결과를 상기 목적지 피연산자와 연관되는 목적지 로케이션 내에 저장하기 위한 실행 로직
을 포함하는 XOR 및 회전을 수행하는 장치.
제21항에 있어서, 상기 비트 위치들의 수 X는 상기 즉치의 하나 이상의 비트들의 10진수 값인, XOR 및 회전을 수행하는 장치.