KR101784489B1 - Semiconductor device having multilayer and the fabrication method thereof - Google Patents

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Abstract

본 발명의 다층 구조를 갖는 반도체 소자는, 수용 웨이퍼 상에 형성되고 수직으로 이격된 복수의 채널층으로 구성된 게이트 영역; 상기 게이트 영역의 양측에 각각 형성되어 상기 채널층들과 연결된 소스/드레인 영역들; 상기 소스/드레인 영역의 각 층과 층 사이에 형성된 선택적 식각층을 포함하는 점에 그 특징이 있다.
본 발명은 게이트 올 어라운드형 반도체 소자의 다층 구조를 형성하는 데 있어서 공정과정을 단순화하여 시간 및 비용을 줄일 수 있다. A semiconductor device having a multilayer structure of the present invention includes: a gate region formed on a receiving wafer and composed of a plurality of vertically spaced channel layers; Source / drain regions formed on both sides of the gate region and connected to the channel layers; And an optional etching layer formed between the respective layers and the layers of the source / drain regions.
The present invention simplifies the process of forming a multi-layered structure of a gate-allround type semiconductor device, thereby reducing time and cost.

Description

다층 구조를 갖는 반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE HAVING MULTILAYER AND THE FABRICATION METHOD THEREOF}TECHNICAL FIELD [0001] The present invention relates to a semiconductor device having a multilayer structure,

본 발명은 다층 구조를 갖는 반도체 소자 및 그 제조방법에 관한 것으로, 특히 게이트 올 어라운드형 반도체 소자의 다층 구조를 형성하는 데 있어서 공정과정을 단순화하여 시간 및 비용을 줄일 수 있는 다층 구조를 갖는 반도체 소자 및 그 제조방법에 관한 것이다. The present invention relates to a semiconductor device having a multilayer structure and a method of manufacturing the same. More particularly, the present invention relates to a semiconductor device having a multi-layered structure capable of reducing time and cost by simplifying a process for forming a multi- And a manufacturing method thereof.

최근 정보통신산업이 급격히 발달함에 따라, 무선통신기술과 관련된 개인 이동통신기, 위성 통신기, 방송통신기, 통신용 중계기, 군사용 레이더 등의 수요가 점차 확대되고 있다. 따라서, 마이크로파(㎛) 또는 밀리미터파(㎜) 대역의 초고속 정보 통신 시스템에 필요한 고속, 고전력의 전자소자가 요구된다. 또한, 고전력의 파워 소자와, 파워소자의 에너지 손실을 감소시키기 위한 연구 및 개발이 요구된다.Recently, as the information and communication industry has rapidly developed, demand for personal mobile communication devices, satellite communication devices, broadcasting communication devices, communication relay devices, and military radar devices related to wireless communication technology is gradually expanding. Therefore, there is a demand for a high-speed, high-power electronic device required for a microwave (탆) or millimeter wave (mm) band high-speed information communication system. Further, research and development are required to reduce energy loss of high-power power devices and power devices.

한편, 반도체 장치가 고 집적화됨에 따라, 소자 형성 영역 특히 액티브 영역의 크기가 감소하고, 액티브 영역에 형성되는 MOS 트랜지스터의 채널 길이가 줄어들게 되었다. MOS 트랜지스터의 채널 길이가 작아지면서 소스/드레인 영역이 채널 영역의 전계에 미치는 영향이 현저해지고 게이트 전극에 의한 채널 구동 능력이 열화되는 단채널 효과(short channel effect)가 나타나게 된다. 뿐만 아니라, 상기 소스/드레인과 상기 게이트 전극이 서로 인접하여 위치함으로써 상기 소스/드레인과 상기 게이트 전극 간에 강한 전계가 발생하게 되고, 이로 인해 게이트 유도 드레인 누설(Gate-Induced Drain Leakage; 이하 GIDL이라 한다)이 증가하게 된다. 이에 더하여, 상기 게이트 전극 자체에 의한 영향으로 인해 소스/드레인에 전류가 흐르게 되는 게이트 누설 전류도 증가하게 된다.On the other hand, as the semiconductor device is highly integrated, the size of the element formation region, particularly, the active region is reduced, and the channel length of the MOS transistor formed in the active region is reduced. As the channel length of the MOS transistor becomes smaller, the influence of the source / drain region on the electric field in the channel region becomes significant, and a short channel effect in which the channel driving ability by the gate electrode is deteriorated appears. In addition, since the source / drain and the gate electrode are adjacent to each other, a strong electric field is generated between the source / drain and the gate electrode, thereby causing gate-induced drain leakage (GIDL) ) Is increased. In addition, the gate leakage current, which causes a current to flow through the source / drain due to the influence of the gate electrode itself, also increases.

이러한 문제점들을 고려하여, 채널 영역을 게이트 전극으로 감싸는 구조의 게이트 올 어라운드(Gate All Around; GAA)형 MOS 트랜지스터가 개발되었다. 상기 GAA형 MOS 트랜지스터는, 상기 게이트 전극이 상기 채널 영역을 감싸도록 형성됨에 따라 소스/드레인이 상기 채널 영역의 전계에 미치는 영향이 줄어들게 되어 단채널 효과를 감소시킬 수 있다.In consideration of these problems, a gate all around (GAA) type MOS transistor having a structure in which a channel region is surrounded by a gate electrode has been developed. In the GAA type MOS transistor, since the gate electrode is formed so as to surround the channel region, the influence of the source / drain on the electric field of the channel region is reduced, and the short channel effect can be reduced.

이러한 다층 구조 형성을 위한 방법으로는 화학기상성장법(Chemical Vapor Deposition : CVD)와 물리증착법(Phisical Vapor Deposition : PVD)등과 같은 증착 방법을 사용하며, 한 층씩 증착하여 원하는 다층 구조를 형성하게 된다. As a method for forming such a multilayer structure, a deposition method such as a chemical vapor deposition (CVD) method and a physical vapor deposition (PVD) method is used, and a desired multi-layer structure is formed by depositing one layer at a time.

그러나 이러한 한 층씩 쌓아 올리는 방식에 있어 다층 구조를 위한 증착 시 게이트 부로 쓰이게 될 Si이 단결정이 아닌 다결정으로 쌓이게 되어 소자의 성능을 떨어뜨리게 되고, 이를 단결정으로 만들기 위해서는 열처리가 필요하므로 고온이라는 단점과 단결정으로 만드는 공정방법이 어렵고 고비용이라는 문제점이 발생된다. However, in such a stacking method, the Si used as a gate in the deposition for a multi-layer structure is accumulated in a polycrystal rather than a single crystal, thereby degrading the performance of the device. In order to make the single crystal, Which is difficult and expensive.

본 발명은 게이트 올 어라운드형 반도체 소자의 다층 구조를 형성하는 데 있어서 공정과정을 단순화하여 시간 및 비용을 줄일 수 있는 다층 구조를 갖는 반도체 소자 및 그 제조방법을 제공하는 것을 목적으로 한다. An object of the present invention is to provide a semiconductor device having a multilayer structure that can reduce the time and cost by simplifying the process of forming a multi-layered structure of a gate-allround type semiconductor device and a method of manufacturing the same.

상기의 과제를 달성하기 위한 본 발명의 일 실시 예에 따른 다층 구조를 갖는 반도체 소자는, 수용 웨이퍼 상에 형성되고 수직으로 이격된 복수의 채널층으로 구성된 게이트 영역; 상기 게이트 영역의 양측에 각각 형성되어 상기 채널층들과 연결된 소스/드레인 영역들; 상기 소스/드레인 영역의 각 층과 층 사이에 형성된 선택적 식각층을 포함하는 점에 그 특징이 있다. According to an aspect of the present invention, there is provided a semiconductor device having a multilayer structure, including: a gate region formed on a receiving wafer and composed of a plurality of vertically spaced channel layers; Source / drain regions formed on both sides of the gate region and connected to the channel layers; And an optional etching layer formed between the respective layers and the layers of the source / drain regions.

여기서, 특히 상기 게이트 영역 및 상기 소스/드레인 영역은 단결정 실리콘으로 형성되는 반도체층인 점에 그 특징이 있다. In particular, the gate region and the source / drain region are semiconductor layers formed of single crystal silicon.

여기서, 특히 상기 게이트 영역은 수직의 다층 구조를 갖는 점에 그 특징이 있다. Here, particularly, the gate region has a vertical multi-layer structure.

여기서, 특히 상기 선택적 식각층은 상기 반도체층보다 식각률이 큰 물질로 형성되는 점에 그 특징이 있다. In particular, the selective etching layer is formed of a material having a higher etching rate than the semiconductor layer.

또한, 상기의 과제를 달성하기 위한 본 발명의 일 실시 예에 따른 다층 구조를 갖는 반도체 소자의 제조방법은, 절연층 및 반도체층이 순차적으로 형성된 기판상에 선택적 식각층을 증착하여 제1결과물을 형성하는 단계; 상기 기판이 상부로 향하도록 위치시키고, 상기 선택적 식각층을 수용 웨이퍼상에 접하여 본딩시키는 단계; 상기 기판 및 절연층을 식각하여 상기 반도체층을 노출시키는 단계; 상기 노출된 반도체층 상에 기판, 절연층, 반도체층 및 선택적 식각층으로 형성된 제2결과물을 접하여 본딩시킨 후, 상기 반도체층이 노출하도록 식각하는 공정을 반복적으로 수행하여 다층 구조를 형성하는 단계를 포함하는 점에 그 특징이 있다. According to another aspect of the present invention, there is provided a method of fabricating a semiconductor device having a multilayer structure, comprising: depositing a selective etching layer on a substrate on which an insulating layer and a semiconductor layer are sequentially formed, ; Positioning the substrate so that it faces upward, and bonding the selective etching layer on the receiving wafer by bonding; Exposing the semiconductor layer by etching the substrate and the insulating layer; Forming a multilayer structure by repeatedly bonding a substrate, an insulating layer, a semiconductor layer, and a second resultant formed of an optional etching layer on the exposed semiconductor layer, and then etching the exposed semiconductor layer to expose the semiconductor layer; There is a feature in that it includes.

여기서, 특히 상기 다층 구조를 형성하는 단계 이후, 상기 최상단의 반도체층 상에 소정 패턴으로 감광성 물질를 도포한 후, 상기 다층의 반도체층 및 선택적 식각층을 식각하여 게이트 영역 및 소스/드레인 영역을 형성하는 단계를 더 포함하는 점에 그 특징이 있다.In particular, after forming the multi-layer structure, a photosensitive material is applied in a predetermined pattern on the uppermost semiconductor layer, and then the multi-layered semiconductor layer and the selective etching layer are etched to form a gate region and a source / drain region The present invention is characterized in that it further includes a step.

여기서, 특히 상기 게이트 영역 및 소스/드레인 영역을 형성한 후, 게이트 영역의 층과 층 사이의 선택적 식각층을 습식 식각을 이용하여 제거하는 단계를 더 포함하는 점에 그 특징이 있다. Here, the method further includes a step of removing the selective etching layer between the layer and the gate region by wet etching after forming the gate region and the source / drain region.

여기서, 특히 상기 선택적 식각층은 상기 반도체층보다 식각률이 큰 물질로 형성되는 점에 그 특징이 있다. In particular, the selective etching layer is formed of a material having a higher etching rate than the semiconductor layer.

여기서, 특히 상기 반도체층은 단결정 실리콘으로 형성되는 점에 그 특징이 있다. Particularly, the semiconductor layer is characterized by being formed of monocrystalline silicon.

본 발명의 효과는 다음과 같다.The effects of the present invention are as follows.

첫째, 본 발명은 게이트 올 어라운드형 반도체 소자의 다층 구조를 형성하는 데 있어서 공정과정을 단순화하여 시간 및 비용을 줄일 수 있다. First, the present invention simplifies the process of forming a multi-layered structure of gate-allround type semiconductor devices, thereby reducing time and cost.

둘째, SOI 웨이퍼에 선택적 식각을 할 수 있는 층을 증착한 뒤 절연층을 식각하여 수용 웨이퍼로 층들을 전이시키게 되면, SOI의 단결정 Si층을 게이트 층으로 사용할 수 있다. Second, if a layer capable of selective etching is deposited on the SOI wafer, and the insulating layer is etched to transfer the layers to the receiving wafer, the single crystal Si layer of the SOI can be used as the gate layer.

도 1은 본 발명의 일 실시 예에 따른 다층 구조를 갖는 반도체 소자의 구조를 개략적으로 도시한 도면.
도 2a 내지 2i는 본 발명의 다층 구조를 갖는 반도체 소자의 제조방법에 대한 순서를 도시한 공정도.BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 schematically shows the structure of a semiconductor device having a multilayer structure according to an embodiment of the present invention; FIG.
FIGS. 2A to 2I are process drawings showing a sequence of a method of manufacturing a semiconductor device having a multilayer structure according to the present invention.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. While the present invention has been described in connection with certain exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and similarities. It is to be understood, however, that the invention is not to be limited to the specific embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.

본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 본 명세서의 설명 과정에서 이용되는 숫자(예를 들어, 제1, 제2 등)는 하나의 구성요소를 다른 구성요소와 구분하기 위한 식별기호에 불과하다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. In addition, numerals (e.g., first, second, etc.) used in the description of the present invention are merely an identifier for distinguishing one component from another.

또한, 본 명세서에서, 일 구성요소가 다른 구성요소와 "연결된다" 거나 "접속된다" 등으로 언급된 때에는, 상기 일 구성요소가 상기 다른 구성요소와 직접 연결되거나 또는 직접 접속될 수도 있지만, 특별히 반대되는 기재가 존재하지 않는 이상, 중간에 또 다른 구성요소를 매개하여 연결되거나 또는 접속될 수도 있다고 이해되어야 할 것이다. Also, in this specification, when an element is referred to as being "connected" or "connected" with another element, the element may be directly connected or directly connected to the other element, It should be understood that, unless an opposite description is present, it may be connected or connected via another element in the middle.

이하, 첨부된 도면들을 참조하여 본 발명의 실시 예들에 따른 반도체 소자 및 그 제조방법에 관하여 상세히 설명하기로 한다. Hereinafter, a semiconductor device and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시 예에 따른 다층 구조를 갖는 반도체 소자의 구조를 개략적으로 도시한 도면이다. 도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 다층 구조를 갖는 반도체 소자(100)는, 수용 웨이퍼(110) 상에 형성되고 수직으로 이격된 복수의 채널층으로 구성된 게이트 영역(210); 상기 게이트 영역(210)의 양측에 각각 형성되어 상기 채널층들과 연결된 소스/드레인 영역(220,230)들; 상기 소스/드레인 영역(220,230)의 각 층과 층 사이에 형성된 선택적 식각층(130,150,170)을 포함하여 구성된다. 1 is a schematic view showing a structure of a semiconductor device having a multilayer structure according to an embodiment of the present invention. 1, a semiconductor device 100 having a multi-layer structure according to an embodiment of the present invention includes a gate region 210 (gate electrode) formed of a plurality of vertically spaced channel layers formed on a receiving wafer 110 ); Source / drain regions 220 and 230 formed on both sides of the gate region 210 and connected to the channel layers; And an optional etching layer 130, 150, and 170 formed between the respective layers and the source / drain regions 220 and 230.

상기 게이트 영역(210)은 게이트 전극(미도시)을 포함하는 게이트 구조체로 형성되어 있다.The gate region 210 is formed of a gate structure including a gate electrode (not shown).

보다 구체적으로, 상기 게이트 영역(210)은 수직으로 다층의 구조로 형성되고, 각 층이 소정 간격 이격되어 형성된다. 이때, 상기 게이트 영역(210)으로 사용되는 반도체층(120,140,160)은 형성 방법적인 측면에서 단결정 실리콘 웨이퍼와 같은 단결정 웨이퍼로 형성될 수 있다. 여기서, SOI(Silicon On Insulator)웨이퍼 등 다양한 웨이퍼들이 이용될 수 있다. 즉, SOI 웨이퍼에 선택적 식각을 할 수 있는 층을 증착한 뒤 절연층을 식각하여 수용 웨이퍼로 층들을 전이시키게 되면, SOI의 단결정 Si층을 게이트 층으로 사용할 수 있게 된다. More specifically, the gate region 210 is vertically formed in a multi-layer structure, and each layer is formed with a predetermined spacing. At this time, the semiconductor layers 120, 140 and 160 used as the gate region 210 may be formed of a single crystal wafer such as a single crystal silicon wafer in terms of the formation method. Here, various wafers such as SOI (Silicon On Insulator) wafers can be used. That is, when a layer capable of selectively etching an SOI wafer is deposited, and the insulating layer is etched to transfer the layers to the receiving wafer, the single crystal Si layer of the SOI can be used as a gate layer.

여기서, 다층으로 형성된 게이트 올 어라운드 구조를 갖는 반도체 소자는 채널 및 게이트 부가 나노 와이어의 형태를 띄기 때문에 작은 부피와 적은 결함을 갖게 하는 장점이있으며, 채널을 게이트가 사방으로 덮고 있기 때문에 채널을 형성하기에 정전기적 제어가 용이하게 된다. Here, the semiconductor device having a multi-layered gate all-around structure is advantageous in that it has a small volume and few defects because the channel and the gate portion are in the form of nanowires. Since the gate covers the channel in all directions, The electrostatic control is facilitated.

또한, 다중 게이트를 이용하게 되면 매우 얇은 채널의 효과로 인해 전류 특성과 서브스레숄드 슬로프(subthreshold slope)의 증가 그리고 단채널 효과를 막아주게 된다. Also, the use of multiple gates will prevent current characteristics, increase in subthreshold slope, and short channel effect due to the effect of very thin channels.

이러한, 다층 구조는 선택적 식각층과 반도체층이 반복적으로 쌓여 있는 다층 구조로 형성하고, 선택적 식각을 통하여 다중 게이트를 얻게 되며, Si/SiGe의 경우에는 HF와 H2O2, CH3COOH를 섞은 용액을 통한 습식 식각으로 SiGe층을 선택적으로 식각하여 Si 다중 게이트를 형성하게 된다. Such a multi-layer structure is formed by a multi-layer structure in which an optional etching layer and a semiconductor layer are repeatedly stacked, Gate. In the case of Si / SiGe, the SiGe layer is selectively etched by wet etching through a solution of HF, H 2 O 2 and CH 3 COOH to form a Si multi-gate.

여기서, 상기 다층 구조를 형성을 위한 방법으로는 Chemical Vapor Deposition(CVD)와 Phisical Vapor Deposition(PVD)등과 같은 증착 방법을 이용하여 한 층씩 증착하여 원하는 다층 구조를 형성하게 된다.Here, as a method for forming the multilayer structure, a desired multi-layer structure is formed by depositing one layer by using a deposition method such as Chemical Vapor Deposition (CVD) and Phisical Vapor Deposition (PVD).

또한, 상기 반도체층(120,140,160)은 소스/드레인 영역(220,230) 및 채널 영역을 포함할 수 있다. 도시된 바와 같이 소스/드레인 영역(220,230)은 채널 영역 양측에 배치될 수 있다. In addition, the semiconductor layers 120, 140, and 160 may include source / drain regions 220 and 230 and a channel region. As shown, the source / drain regions 220 and 230 may be disposed on both sides of the channel region.

이러한 반도체층(120,140,160)은 수 내지 수십 ㎛의 두께를 가질 수 있다. 물론, 반도체층(120,140,160)의 두께가 상기 수치에 한정되는 것은 아니다. 채널 영역은 반도체층(120,140,160)을 기반으로 하여 형성되므로, 실리콘 단결정층으로 형성된다. The semiconductor layers 120, 140, and 160 may have a thickness of several to several tens of micrometers. Of course, the thicknesses of the semiconductor layers 120, 140 and 160 are not limited to the above numerical values. Since the channel region is formed based on the semiconductor layers 120, 140, and 160, the channel region is formed of a silicon single crystal layer.

상기 선택적 식각층(130,150,170)은 상기 반도체층(120,140,160) 보다 식각률이 큰 물질로 형성되어 상기 게이트 영역의 선택적 식각층(130,150,170)은 상기 반도체층(120,140,160)과 식각 속도 차이에 의해 형성하게 된다. The selective etching layers 130, 150 and 170 are formed of a material having an etching rate higher than that of the semiconductor layers 120, 140 and 160 so that the selective etching layers 130, 150 and 170 of the gate region are formed by etching rates different from those of the semiconductor layers 120, 140 and 160.

또한, 도 2a 내지 2i는 본 발명의 다층 구조를 갖는 반도체 소자의 제조방법에 대한 순서를 도시한 공정도이다. 2A to 2I are process drawings showing a sequence of a method of manufacturing a semiconductor device having a multilayer structure of the present invention.

먼저, 도 2a에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 다층 구조를 갖는 반도체 소자의 제조방법은, 제1기판(111)상에 제1절연층(112) 및 제1반도체층(120)을 순차적으로 형성하여 마련한다. 즉, SOI 웨이퍼는 silicon-on-insulator 웨이퍼로 절연층 상에 형성된 Si층은 단결정인 상태로 형성되고, 상기 Si 층을 게이트 및 채널 부로 사용된다. 2A, a method of manufacturing a semiconductor device having a multilayer structure according to an embodiment of the present invention includes forming a first insulating layer 112 and a first semiconductor layer (not shown) on a first substrate 111, 120 are sequentially formed. That is, the SOI wafer is formed with a silicon-on-insulator wafer, and the Si layer formed on the insulating layer is formed in a single crystal state, and the Si layer is used as a gate and a channel portion.

상기 제1기판(111)은 여러 가지 Ⅲ-Ⅴ족 화합물 반도체로 형성될 수 있다. 이러한 기판(111)은 수 내지 수십 ㎛의 두께를 가질 수 있다. 물론, 제1기판(111)의 두께가 상기 수치에 한정되는 것은 아니다. The first substrate 111 may be formed of various III-V compound semiconductors. Such a substrate 111 may have a thickness of several to several tens of micrometers. Of course, the thickness of the first substrate 111 is not limited to the above values.

상기 제1절연층(112)은 상기 제1기판(111)상에 2.2 내지 3㎚의 두께로 형성하게 된다. 물론, 제1절연층(112)의 두께가 상기 수치에 한정되는 것은 아니다. 여기서, 상기 제1절연층(112)은 산화층으로 실리콘옥사이드(SiO2)와 같은 산화물 또는 실리콘나이트라이드(SiNx)와 같은 질화물로 형성될 수 있다. 예컨대, 절연층(112)은 하프늄옥사이드(HfO2), 하프늄실리콘옥사이드(HfSiO4), 란타늄옥사이드(La2O3), 란타늄알루미늄옥사이드(LaAlO3), 지르코늄옥사이드(ZrO2), 지르코늄실리콘옥사이드(ZrSiO4), 탄탈룸옥사이드(Ta2O5), 티타늄옥사이드(TiO2), 스트론튬티타늄옥사이드(SrTiO3), 이트륨옥사이드(Y2O3), 알루미늄옥사이드(Al2O3), 레드스칸듐탄탈룸옥사이드(PbSc0.5T0.5aO3), 레드징크니오베이트(PbZnNbO3) 등을 포함할 수 있다. The first insulating layer 112 is formed on the first substrate 111 to a thickness of 2.2 to 3 nm. Of course, the thickness of the first insulating layer 112 is not limited to the above numerical values. Here, the first insulating layer 112 may be formed of an oxide such as silicon oxide (SiO2) or a nitride such as silicon nitride (SiNx) as an oxide layer. For example, the insulating layer 112 may be formed of a material selected from the group consisting of hafnium oxide (HfO2), hafnium silicon oxide (HfSiO4), lanthanum oxide (La2O3), lanthanum aluminum oxide (LaAlO3), zirconium oxide (ZrO2), zirconium silicon oxide (ZrSiO4) (Ta2O5), titanium oxide (TiO2), strontium titanium oxide (SrTiO3), yttrium oxide (Y2O3), aluminum oxide (Al2O3), red scandium tantalum oxide (PbSc0.5T0.5aO3), red zinc niobate (PbZnNbO3) can do.

상기 제1반도체층(120)은 형성 방법적인 측면에서 단결정 실리콘 웨이퍼와 같은 단결정 웨이퍼로 형성될 수 있다. 여기서, SOI(Silicon On Insulator)웨이퍼 등 다양한 웨이퍼들이 이용될 수 있다. The first semiconductor layer 120 may be formed of a single crystal wafer such as a single crystal silicon wafer in terms of the formation method. Here, various wafers such as SOI (Silicon On Insulator) wafers can be used.

상기 제1반도체층(120)은 추후 게이트 영역 및 채널 영역으로 단결정 Si층을 이용하게 되어 채널 영역에는 불순물 이온이 도핑되지 않을 수 있다. 그러나 채널 영역에 불순물 이온이 도핑되는 것을 배제하는 것은 아니다. 예컨대, 채널 영역에 미량의 불순물 이온이 도핑될 수 있다. 한편, 채널 영역은 게이트 영역 전체를 말하는 것이 아니라 소스 영역과 드레인 영역 사이에 채널이 형성되는 부분만을 의미한다. 그에 따라, 채널 영역은 게이트 구조체 하부에 위치하는 매우 얇은 두께 부분만을 의미할 수 있다. 예컨대, 채널 영역은 100㎚ 이하의 두께로 형성될 수 있다. 물론, 채널 영역의 두께가 상기 수치에 한정되는 것은 아니다. The first semiconductor layer 120 may use a monocrystalline Si layer as a gate region and a channel region, and the channel region may not be doped with impurity ions. However, it is not excluded that the channel region is doped with the impurity ions. For example, a small amount of impurity ions may be doped in the channel region. On the other hand, the channel region does not refer to the entire gate region, but refers only to a portion where a channel is formed between the source region and the drain region. Accordingly, the channel region may only refer to a very thin thickness portion located under the gate structure. For example, the channel region may be formed to a thickness of 100 nm or less. Of course, the thickness of the channel region is not limited to the above numerical value.

이어서, 도 2b에 도시된 바와 같이, 상기 제1기판(111)의 제1반도체층(120)상에 제1선택적 식각층(130)을 형성하게 된다. 여기서, 선택적으로 식각이 가능한 물질은 채널층으로 사용하게 될 Si과 전이를 위해 희생되는 층인 SiO2와 큰 식각률 차이를 가진 물질들은 모두 사용 가능하다. 즉, SOI 웨이퍼에 선택적 식각을 할 수 있는 층을 증착한 뒤 절연층을 식각하여 수용 웨이퍼로 층들을 전이시키게 되면, SOI의 단결정 Si층을 게이트 층으로 사용할 수 있게 된다. Subsequently, as shown in FIG. 2B, a first selective etching layer 130 is formed on the first semiconductor layer 120 of the first substrate 111. Here, the selectively etchable material is Si, which is used as a channel layer, and SiO 2 , which is sacrificed for the transition, and materials having a large etch rate difference can be used. That is, when a layer capable of selectively etching an SOI wafer is deposited, and the insulating layer is etched to transfer the layers to the receiving wafer, the single crystal Si layer of the SOI can be used as a gate layer.

이러한 제1선택적 식각층(130)은 CVD(chemical cpor deposition), LPCVD(low presure CVD), APCVD(atmospheric Pressure CVD), LTCVD(low temperature CVD), PECVD(plasma enhanced CVD), ALCVD(atomic layer CVD) 또는 ALD(atomic layer deposition), PVD(physical vapor deposition) 등 다양한 증착 방법으로 형성될 수 있다.The first selective etching layer 130 may be formed by a chemical vapor deposition (CVD) process, a low pressure CVD (LPCVD), an atmospheric pressure CVD (APCVD) process, a low temperature CVD process, a plasma enhanced CVD (PECVD) process, ), Atomic layer deposition (ALD), physical vapor deposition (PVD), or the like.

본 발명을 통한 적층 공정에서의 증착 시, 증착 가능한 모든 물질들을 본 발명의 증착 방법에 사용 가능하기 때문에 SOI 웨이퍼의 Si층 위에 적층되는 물질이 선택적으로 식각이 가능한 물질이라면 그 종류에 구애받지 않고 사용할 수 있다.In the deposition process in the lamination process according to the present invention, all the materials which can be deposited can be used in the deposition method of the present invention. Therefore, if the material deposited on the Si layer of the SOI wafer is a selectively etchable material, .

그리고, 도 2c에 도시된 바와 같이, 상기 제1기판(111)이 상부로 향하도록 위치시키고, 상기 제1선택적 식각층(130)을 수용 웨이퍼(110)상에 접하여 본딩시키게 된다. 여기서, 상기 제1선택적 식각층(130)이 증착된 SOI 웨이퍼인 기판을 뒤집어 수용 웨이퍼(110)에 부착하게 된다. 이때, 두 웨이퍼 간의 부착을 위해서는 웨이퍼 부착에 사용되는 저기압상에서 압축력을 가하는 방식과 소자의 파괴를 유발하지 않는 선상의 온도에서 열처리하는 방법을 사용하는 것이 바람직하다. As shown in FIG. 2C, the first substrate 111 is positioned to face upward, and the first selective etching layer 130 is touched on the receiving wafer 110. Here, the first selective etching layer 130 is an inverted SOI wafer and is attached to the receiving wafer 110 by turning it over. At this time, for attachment between the two wafers, it is preferable to use a method of applying a compressive force on a low pressure used for wafer attachment and a method of heat treatment at a linear temperature that does not cause destruction of the device.

이어, 도 2d에 도시된 바와 같이, 상기 제1기판(111) 및 제1절연층(112)을 식각하여 상기 제1반도체층(120)을 노출시키게 된다. 여기서, 상기 제1선택적 식각층(130)과 수용 웨이퍼(110)의 부착이 이루어진 후 SOI에 있는 제1기판(111) 및 제1절연층(112)을 식각하게 되면 산화층 위의 단결정의 Si층과 선택적 식각이 가능한 증착된 층들이 수용 웨이퍼로 전이된다. 이때, 상기 제1기판(111) 및 제1절연층(112)을 식각하기 위해서는 HF와 buffered oxide etchant(BOE) 등의 해당 절연층의 산화물질을 녹여내는 용액을 이용한 간단한 습식 식각방식을 사용할 수 있다.Next, as shown in FIG. 2D, the first substrate 111 and the first insulating layer 112 are etched to expose the first semiconductor layer 120. If the first substrate 111 and the first insulating layer 112 in the SOI are etched after the first selective etching layer 130 and the receiving wafer 110 are attached to each other, And the selectively etchable deposited layers are transferred to the receiving wafer. In order to etch the first substrate 111 and the first insulating layer 112, a simple wet etching method using a solution for dissolving the oxidized material of the insulating layer such as HF and buffered oxide etchant (BOE) may be used have.

그 다음으로, 도 2e 및 도 2f에 도시된 바와 같이, 상기 노출된 제1반도체층 상에 상기 도 2a 및 도 2b 과정을 거쳐 제2기판(141), 제2절연층(142), 제2반도체층(140) 및 제2선택적 식각층(150)으로 형성된 제2결과물을 접하여 본딩하게 된다. Next, as shown in FIG. 2E and FIG. 2F, the second substrate 141, the second insulating layer 142, the second insulating layer 142, The semiconductor layer 140 and the second resultant formed by the second selective etching layer 150 are touched and bonded.

보다 구체적으로, 상기 제1반도체층(120)이 노출된 수용 웨이퍼(110)상에 상기 도 2a 및 도 2b 과정을 거쳐 형성된 제2결과물을 도 2c 및 도 2d의 과정을 통해 다층 구조를 형성하게 된다. 즉, 상기 제2결과물의 제2선택적 식각층(150)은 상기 노출된 제2반도체층(120)과 접하여 본딩되고, 제2결과물의 제2기판(141) 및 제2절연층(142)은 식각하게 된다. 그러면, 제2결과물의 제2반도체층(140)이 노출된 구조를 형성하게 된다. 이때, 상기 제2, 제3반도체층이 노출하도록 식각하는 공정을 반복적으로 수행하여 원하는 다층 구조를 형성하게 된다. 따라서, SOI 웨이퍼 위로의 증착과 수용 웨이퍼로의 전이 과정을 도 2a 내지 도 2d를 반복하게 되면 한 층씩 적층하여 얻는 것과 형태의 다층 구조를 얻을 수 있다. More specifically, the second resultant formed on the receiving wafer 110 on which the first semiconductor layer 120 is exposed is formed through the steps of FIGS. 2A and 2B to form a multi-layer structure through the processes of FIGS. 2C and 2D do. That is, the second selective etching layer 150 of the second resultant is in contact with and bonded to the exposed second semiconductor layer 120, and the second substrate 141 and the second insulating layer 142 Etched. Then, the second semiconductor layer 140 of the second resultant structure is exposed. At this time, the steps of etching the second and third semiconductor layers to expose the second and third semiconductor layers are repeatedly performed to form a desired multilayer structure. Therefore, when the deposition on the SOI wafer and the transfer process to the receiving wafer are repeated in FIG. 2A to FIG. 2D, a multi-layer structure in which one layer is stacked can be obtained.

이어서, 도 2g 및 도 2h에 도시된 바와 같이, 상기 다층 구조로 형성된 결과물상에 감광성 절연물질을 도포한 후, 상기 게이트 영역(210) 및 상기 소스/드레인 영역(220,230)을 형성하도록 패터닝하게 된다. 여기서, 상기 다층 구조의 결과물상에 감광성 폴리머 등을 스핀 코팅을 이용하여 형성하게 된다. 그리고 마스크를 이용하여 게이트 영역(210) 및 상기 소스/드레인 영역(220, 230)을 형성하기 위해 UV 를 조사하여 노광시켜 다층의 반도체층(120,140,160) 및 선택적 식각층(130,150,170)을 식각하게 된다. Next, as shown in FIGS. 2G and 2H, a photosensitive insulating material is coated on the resultant structure formed in the multi-layer structure, and then patterned to form the gate region 210 and the source / drain regions 220 and 230 . Here, a photosensitive polymer or the like is formed on the resultant multilayer structure using spin coating. In order to form the gate region 210 and the source / drain regions 220 and 230 using a mask, UV light is irradiated to expose the multi-layer semiconductor layers 120, 140 and 160 and the selective etching layers 130, 150 and 170.

마지막으로, 도 2i에 도시된 바와 같이, 상기 게이트 영역(210) 및 소스/드레인 영역(220,230)을 형성한 후, 게이트 영역(210)의 층과 층 사이의 선택적 식각층(130,150,170)을 습식 식각을 이용하여 제거하게 된다.Finally, after forming the gate region 210 and the source / drain regions 220 and 230, as shown in FIG. 2I, the selective etching layers 130, 150, and 170 between the layers of the gate region 210 are wet etched .

보다 구체적으로, 상기 게이트 영역은 다층 구조를 구성하고 있는 층들 중 선택적 식각이 가능한 층들을 식각하여 나노 와이어 형태의 다중 게이트를 얻을 수 있게 된다. 이때, 상기 선택적 식각층(130,150,170)은 상기 반도체층(120,140,160) 보다 식각률이 큰 물질로 형성되어 상기 게이트 영역의 선택적 식각층(130,150,170)은 상기 반도체층(120,140,160)과 식각 속도 차이에 의해 형성하게 된다. More specifically, the gate region can etch the selectively etchable layers among the layers constituting the multi-layer structure to obtain a multi-gate in the form of nanowires. At this time, the selective etching layers 130, 150 and 170 are formed of a material having a higher etching rate than the semiconductor layers 120, 140 and 160, so that the selective etching layers 130, 150 and 170 of the gate region are formed by etching rates different from the etching rates of the semiconductor layers 120, 140 and 160 .

따라서, 본 발명은 종래의 방식과는 달리 Si층을 증착하는 공정이 필요하지 않으므로 공정이 단순화 되어 보다 빠른 적층이 가능하며, Si층들의 특성상 증착을 통한 적층 방식에 비해 균일하게 생성될 수 있다. Therefore, unlike the conventional method, the process for depositing the Si layer is not necessary, so that the process can be simplified and the deposition can be performed more rapidly, and the Si layer can be uniformly produced compared with the deposition method through deposition.

또한, 적층 방식을 통한 다층 구조의 경우 게이트 부가 다결정으로 형성되므로 많은 누설 전류가 발생할 수 있고 이를 막기 위한 단결정화 공정은 어렵고 고비용인 반면에 SOI를 통한 적층의 경우 게이트부로 사용되는 Si가 단결정이므로 누설 전류가 적으며 추가 공정이 필요하지 않기 때문에 보다 효율적이고 경제적으로 비용을 감소시킬 수 있다. In the case of a multilayer structure formed by a stacking method, since a gate portion is formed of a polycrystal, a large amount of leakage current may be generated. In the case of stacking through SOI, the single crystal is a single crystal, Since the current is low and no additional process is required, the cost can be reduced more efficiently and economically.

본 발명의 권리범위는 상술한 실시예에 한정되는 것이 아니라 첨부된 특허청구범위내에서 다양한 형태의 실시예로 구현될 수 있다. 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자라면 누구든지 변형 가능한 다양한 범위까지 본 발명의 청구범위 기재의 범위 내에 있는 것으로 본다. The scope of the present invention is not limited to the above-described embodiments, but may be embodied in various forms of embodiments within the scope of the appended claims. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention as defined by the appended claims.

110 --- 수용 웨이퍼
120, 140, 160 --- 반도체층
130, 150, 170 --- 선택적 식각층
210 --- 게이트 영역
220,230 --- 소스/드레인 영역 110 --- receiving wafer
120, 140, 160 --- semiconductor layer
130, 150, 170 --- Selective layer
210 --- gate area
220, 230 --- source / drain region

Claims (9)

삭제delete 삭제delete 삭제delete 삭제delete 절연층 및 반도체층이 순차적으로 형성된 기판상에 선택적 식각층을 증착하여 제1결과물을 형성하는 단계;
상기 기판이 상부로 향하도록 위치시키고, 상기 선택적 식각층을 수용 웨이퍼상에 접하여 본딩시키는 단계;
상기 기판 및 절연층을 식각하여 상기 반도체층을 노출시키는 단계;
상기 노출된 반도체층 상에 기판, 절연층, 반도체층 및 선택적 식각층으로 형성된 제2결과물을 접하여 본딩시킨 후, 상기 제2결과물의 반도체층이 노출되도록 식각하는 공정을 반복적으로 수행하여 다층 구조를 형성하는 단계를 포함하는 다층 구조를 갖는 반도체 소자의 제조방법.
Depositing an optional etching layer on a substrate on which an insulating layer and a semiconductor layer are sequentially formed to form a first resultant;
Positioning the substrate so that it faces upward, and bonding the selective etching layer on the receiving wafer by bonding;
Exposing the semiconductor layer by etching the substrate and the insulating layer;
A step of repeatedly performing a process of bonding a substrate, an insulating layer, a semiconductor layer, and a second resultant formed of a selective etching layer on the exposed semiconductor layer by bonding and then exposing the semiconductor layer of the second resultant product to expose the multi- And forming a semiconductor layer on the semiconductor substrate.
제5항에 있어서,
상기 다층 구조를 형성하는 단계 이후,
최상단의 반도체층 상에 소정 패턴으로 감광성 물질를 도포한 후, 상기 다층의 반도체층 및 선택적 식각층을 식각하여 게이트 영역 및 소스/드레인 영역을 형성하는 단계를 더 포함하는 다층 구조를 갖는 반도체 소자의 제조방법.
6. The method of claim 5,
After forming the multi-layer structure,
And forming a gate region and a source / drain region by applying a photosensitive material on the uppermost semiconductor layer in a predetermined pattern and then etching the multilayer semiconductor layer and the selective etching layer to form a semiconductor device having a multilayer structure Way.
제6항에 있어서,
상기 게이트 영역 및 소스/드레인 영역을 형성한 후, 상기 게이트 영역의 층과 층 사이의 선택적 식각층을 습식 식각을 이용하여 제거하는 단계를 더 포함하는 다층 구조를 갖는 반도체 소자의 제조방법.
The method according to claim 6,
Further comprising the step of removing the selective etching layer between the layer and the layer of the gate region by wet etching after forming the gate region and the source / drain region.
제7항에 있어서,
상기 선택적 식각층은 상기 반도체층보다 식각률이 큰 물질로 형성되는 것을 특징으로 하는 다층 구조를 갖는 반도체 소자의 제조방법.
8. The method of claim 7,
Wherein the selective etching layer is formed of a material having a higher etching rate than the semiconductor layer.
제5항에 있어서,
상기 반도체층은 단결정 실리콘으로 형성되는 것을 특징으로 하는 다층 구조를 갖는 반도체 소자의 제조방법.6. The method of claim 5,
Wherein the semiconductor layer is formed of monocrystalline silicon.
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