KR101781799B1 - 칩 휘어짐을 방지하기 위한 칩 적층 방법 및 이를 이용한 반도체 패키지 - Google Patents

칩 휘어짐을 방지하기 위한 칩 적층 방법 및 이를 이용한 반도체 패키지 Download PDF

Info

Publication number
KR101781799B1
KR101781799B1 KR1020160100933A KR20160100933A KR101781799B1 KR 101781799 B1 KR101781799 B1 KR 101781799B1 KR 1020160100933 A KR1020160100933 A KR 1020160100933A KR 20160100933 A KR20160100933 A KR 20160100933A KR 101781799 B1 KR101781799 B1 KR 101781799B1
Authority
KR
South Korea
Prior art keywords
chips
chip
thickness
group
stacked
Prior art date
Application number
KR1020160100933A
Other languages
English (en)
Inventor
손종명
Original Assignee
주식회사 바른전자
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 바른전자 filed Critical 주식회사 바른전자
Priority to KR1020160100933A priority Critical patent/KR101781799B1/ko
Application granted granted Critical
Publication of KR101781799B1 publication Critical patent/KR101781799B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

본 발명은 반도체 패키지에서 칩 휘어짐(chip bending) 현상을 방지하기 위한 칩 적층 방법에 관한 것이다. 이를 위해, 본 발명에 따른 칩 적층 방법은 기판상에 제1두께를 가진 제1그룹의 칩들을 계단형으로 적층하는 단계와, 상기 제1그룹의 칩 상에 제1두께보다 두꺼운 제2두께를 가진 제2그룹의 칩들을 계단형으로 적층하는 단계와, 상기 제2그룹의 칩 상에 상기 제1두께를 가진 제3그룹의 칩들을 계단형으로 적층하는 단계와, 상기 순차적으로 적층된 칩들을 덮는 몰딩 수지층을 형성하는 단계를 포함한다.

Description

칩 휘어짐을 방지하기 위한 칩 적층 방법 및 이를 이용한 반도체 패키지{Chip stacking method for preventing chip bending and semiconductor package manufactured using the same}
본 발명은 반도체 패키지에서 칩 휘어짐(chip bending) 현상을 방지하기 위한 칩 적층 방법 및 이를 이용하여 제작된 반도체 패키지에 관한 것이다.
SIP(system in package)는 여러 블록을 개별적인 칩으로 구현한 후 수동 소자들까지 한꺼번에 단일 패키지에 결합시킨 시스템을 말한다. 마이크로프로세서를 포함해 여러 개의 칩으로 구성되는 일종의 다중 칩 모듈(Multi Chip Module)의 하나이다.
SIP는 개발 기간이 짧고 비용이 저렴하며, 다품종 소량 생산이 쉽고, 수율이 높은 장점이 있다. SIP는 여러 다른 기술들과 이종 부품들을 단일 패키지 위에 구현한 점에서 시스템 온 칩(SoC: System On Chip)과 구분되며, 단독 시스템을 위해 개발된다는 점에서 기능이 다른 칩 여러 개가 패키지화된 다중 칩 모듈과 구분된다.
도 1은 SIP를 나타낸 도면으로, 개별 칩으로 구현된 블록 즉, 다이(Die)가 인쇄회로기판 상에 적층(stacking)되어 있는 구조를 도시하고 있다. 여기서 다이와 칩(Chip)은 같은 의미이다.
도 1을 참조하면, 인쇄회로기판(PCB)(1)에 다수의 칩(2)이 적층되고 각 칩(2)은 와이어(3)를 통해 기판(1)과 전기적으로 연결된다. 칩(2) 상에 다른 칩(2)을 적층할 때 DAF(Die Attach Film) 테이프(4)를 이용하여 부착한다.
도 1의 (a)는 칩을 계단 형태로 적층(stair stacking)한 것이고, (b)는 칩을 지그재그 형태로 적층(zigzag stacking)한 것이고, (c)는 칩을 일정하게 적층(same stacking)한 것을 나타낸다.
특히 NAND 메모리와 같은 반도체 칩은 단방향 패드를 가지고 있어서 계단형 적층 방법을 사용하여 도 2와 같이 적층할 수 있다.
계단형 적층 방법은 일정하게 적층되는 방법에 비해 칩 부착(die attach) 및 와이어 본딩(wire bonding) 공정을 최소화할 수 있어 공정 단축뿐만 아니라 이를 통한 수율 개선에도 효과적이다.
그러나 계단형 적층 방법은 칩이 얇고 고단 적층이 되면 몰딩(molding) 중 칩 휘어짐(chip bending) 현상이 발생하여 반도체 성능이 저하되는 문제점이 있다.
도 3을 보면, 몰딩 수지층(5)에 의해 기판(1) 상에 적층된 복수의 칩(2)이 기판(1) 아래쪽으로 휘어져 있음을 알 수 있다.
한국 공개특허 제2014-0027799호
본 발명은 상기와 같은 문제점을 해결하기 위해 창안된 것으로서, 본 발명의 목적은 칩 휘어짐 현상을 방지하여 신뢰성 높은 반도체 패키지를 제조하는 것이다.
이를 위해, 본 발명에 따른 칩 적층 방법은 기판상에 복수의 칩을 계단형으로 적층하는 단계와, 상기 적층된 복수의 칩의 최상단에 칩 크기와 동일한 크기를 가지며 150um~200um의 몰드 마진을 가지는 몰드의 몰딩 압을 견딜 수 있도록 100um-150um의 두께를 가진 지지 부재를 부착하는 단계와, 상기 적층된 복수의 칩과 지지 부재를 덮는 몰딩 수지층을 형성하는 단계를 포함한다.
또한, 본 발명에 따른 칩 적층 방법은 기판상에 제1두께를 가진 제1그룹의 칩들을 계단형으로 적층하는 단계와, 상기 제1그룹의 칩 상에 제1두께보다 두꺼운 제2두께를 가진 제2그룹의 칩들을 계단형으로 적층하는 단계와, 상기 제2그룹의 칩 상에 상기 제1두께를 가진 제3그룹의 칩들을 계단형으로 적층하는 단계와, 상기 순차적으로 적층된 칩들을 덮는 몰딩 수지층을 형성하는 단계를 포함한다.
또한, 본 발명에 따른 반도체 패키지는 기판과, 상기 기판상에 계단형으로 적층된 복수의 칩과, 상기 적층된 복수의 칩의 최상단에 부착된 칩 크기와 동일한 크기를 가지며 150um~200um의 몰드 마진을 가지는 몰드의 몰딩 압을 견딜 수 있도록 100um-150um의 두께를 가진 지지 부재와, 상기 적층된 복수의 칩과 지지 부재를 덮는 몰딩 수지층을 포함한다.
또한, 본 발명에 따른 반도체 패키지는 기판과, 상기 기판상에 계단형으로 적층된 제1두께를 가진 제1그룹의 칩과, 상기 제1그룹의 칩 상에 계단형으로 적층된 제1두께보다 두꺼운 제2두께를 가진 제2그룹의 칩과, 상기 제2그룹의 칩 상에 계단형으로 적층된 상기 제1두께를 가진 제3그룹의 칩과, 상기 순차적으로 적층된 칩을 덮는 몰딩 수지층을 포함한다.
상술한 바와 같이, 본 발명에 따르면 계단형으로 적층된 칩의 최상단에 지지부재를 배치하거나 중간에 적층되는 칩의 두께를 두껍게 함으로써 몰딩 압을 분산산시킬 수 있어서 계단형 적층 구조에서 나타나는 칩 휘어짐 현상을 방지할 수 있는 효과가 있다.
도 1은 칩 적층 구조를 나타낸 도면
도 2는 NAND 메모리에서 계단형으로 적층된 칩 구조를 나타낸 도면.
도 3은 계단형 적층 구조에서 발생한 칩 휘어짐 현상을 나타낸 사진.
도 4는 본 발명의 제1 실시예에 따른 칩 적층 구조를 나타낸 도면.
도 5는 본 발명의 제1 실시예에 따른 지지부재를 나타낸 도면.
도 6은 본 발명의 제2 실시예에 따른 칩 적층 구조를 나타낸 도면.
도 7은 본 발명에 따라 제작된 반도체 패키지에서 칩 휘어짐 현상의 개선을 나타낸 사진.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다. 본 발명의 구성 및 그에 따른 작용 효과는 이하의 상세한 설명을 통해 명확하게 이해될 것이다.
본 발명의 상세한 설명에 앞서, 동일한 구성요소에 대해서는 다른 도면상에 표시되더라도 가능한 동일한 부호로 표시하며, 공지된 구성에 대해서는 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 구체적인 설명은 생략하기로 함에 유의한다.
도 4는 본 발명의 제1 실시예에 따른 칩 적층 구조를 나타낸 것이다.
도 4를 참조하면, 기판(10) 상에 복수의 반도체 칩(20)이 적층되어 있으며 반도체 칩(20)의 최상단에 지지부재(30)가 배치되어 있다.
지지부재(30)는 칩(20)의 최상단에 부착되어 몰딩 시 하부 칩에 전달되는 몰딩 압(molding pressure)을 분산하여 몰딩 압에 의해 칩들이 기판(10) 아래쪽으로 휘어지는 현상을 방지할 수 있다.
지지부재(30)는 칩(20)과 같은 실리콘 재질로 제작할 수 있다. 지지부재(30)는 최상단 칩 크기와 동일한 크기로 하되, 몰드 수지층의 몰드 압을 견딜 수 있도록 100um~150um 의 두께로 제작할 수 있다.
일반적으로 몰드 수지층을 덮을 때 최상단의 칩과 몰드 사이 가격인 몰드 마진(mold margin)은 150um~200um 수준으로 설계되고, 이러한 몰드 마진을 고려할 때 몰드 수지층의 몰드 압을 분산시키며 견딜 수 있는 지지부재(30)의 두께는 100um~150um가 바람직하다.
즉, 지지부재(30)의 두께가 100um 이상은 되어야 몰드 마진에 따른 몰드 압을 견디며 칩 휘어짐 현상의 유의미한 개선이 일어나고, 지지부재(30)의 두께가 150um 이상이 되면 더는 칩 휘어짐 개선 효과가 크지 않고 반도체 패키지의 부피만 커지게 되므로 결국 지지부재(30)의 두께 범위는 100um~150um에서 결정된다.
도 5는 본 발명의 제1 실시예에 따른 지지부재(30)를 나타낸 것이다.
도 5를 참고하면, (a)와 같이 지지부재(30)는 반도체 칩과 동일한 크기를 가지며 몰드 마진을 고려하여 반도체 칩의 일반적 두께인 20um~35um보다 3~7배 이상 두꺼운 두께를 가지고 제작될 수 있다.
한편, 지지부재(30)는 (b)와 같이 일단이 돌출되어 있는 구조를 가질 수 있다. (b)에 도시된 지지부재(30)는 돌출부(32)가 적층된 칩들이 휘어지는 부분의 아래쪽으로 향하도록 배치된다.
도 5의 (b)에 도시된 지지부재(30)는 칩 상에 가해지는 압력을 분산하는 동시에 지지부재(30)의 일단에 형성된 돌출부(32)가 적층된 칩들이 휘어지는 힘에 대항하여 칩들의 휘어짐을 약화시킬 수 있다.
이러한 돌출부(32)는 다양한 형태와 길이로 지지부재(30)의 일단에 형성될 수 있다.
도 6은 본 발명의 제2 실시예에 따른 칩 적층 구조를 나타낸 것이다.
도 6을 참조하면, 기판(10) 상에 제1그룹 칩들(200)이 적층되고, 제1그룹 칩들(200) 상에 제2그룹 칩들(210)이 적층되고, 제2그룹 칩들(210) 상에 제3그룹 칩들(220)이 적층되어 있다.
제1그룹 칩들(200)은 제1두께를 가진 칩들로 구성되어 있고, 제2그룹 칩들(210)은 제2두께를 가진 칩들로 구성되어 있고, 제3그룹 칩들(220)은 제1두께를 가진 칩들로 구성되어 있다. 여기서 제2두께는 제1두께보다 크다. 제1두께는 20-25 um 정도의 두께이고, 제2두께는 30-50um 정도의 두께이다.
본 발명의 제2 실시예에 따른 칩 적층 구조는 20-25 um 두께의 칩을 이용한 16단 이상의 적층구조에서 매우 효과적으로 적용될 수 있다.
이와 같이 계단형 적층 시 중간에 적층되는 칩의 두께를 두껍게 함으로써 몰딩 시 몰딩 압에 의해 상부의 칩들이 아래로 휘어지는 힘에 대항하여 상부의 칩들이 휘어지는 현상을 약화시킬 수 있다.
도 7은 본 발명의 제2 실시예에 따라 칩 두께를 달리하였을 때의 칩 휘어짐 현상이 개선되었음을 나타낸 것이다.
도 7에서, (a)는 모든 칩의 두께를 25um로 하여 적층한 후 몰딩했을 때의 사진을 나타낸 것이다. (a)를 보면 계단형으로 적층된 칩들이 몰딩 수지층의 몰딩 압에 의해 기판 아래쪽으로 완전히 휘어져 있는 것을 알 수 있다.
(b)는 1-4차까지 즉, 기판상에서 4번째까지 칩들의 두께를 40um로 하고 그 이후 나머지 칩들의 두께를 25um로 하여 적층한 후 몰딩했을 때의 사진을 나타낸 것이다. (b)를 보면 (a)에 비해서 칩 휘어짐 현상이 다소 개선되었음을 알 수 있다.
(c)는 1-6차까지 칩들의 두께를 25um로 하고, 7-11차까지 칩들의 두께를 35um로 하고, 12차 이후 나머지 칩들의 두께를 1-6차와 마찬가지로 25um로 하여 적층한 후 몰딩했을 때의 사진을 나타낸 것이다. (c)를 보면 칩 휘어짐 현상이 거의 나타나지 않았음을 알 수 있다.
이와 같이, 중간에 적층되는 칩의 두께를 하부와 상부의 칩들의 두께보다 두껍게 함으로써 두꺼워진 두께만큼 몰딩 수지층의 몰딩 압에 의해 상부의 칩들에 가해지는 힘을 분산시켜 상부의 칩들이 아래로 휘어지는 힘을 약화시킬 수 있어서 계단형 적층 구조에서의 칩 휘어짐 현상을 거의 방지할 수 있게 된다.
현재 가공 가능한 칩의 두께는 20um-35um인데, 이러한 칩 두께로 계단형 적층을 하게 되면 칩 휘어짐 현상이 매우 두드러지게 발생한다. 따라서 중간에 적층되는 칩의 두께를 하부와 상부의 칩의 두께보다 1.4~2배 사이로 두껍게 하면 칩 휘어짐 현상을 유의미하게 개선할 수 있다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다.
따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
10: 기판 20: 칩
30: 지지부재 32: 돌출부
200: 제1그룹 칩 210: 제2그룹 칩
220: 제3그룹 칩

Claims (5)

  1. 삭제
  2. 20-25 um 두께를 가진 칩이 주가 되어 16단 이상으로 적층 구성되는 반도체 패키지의 칩 휘어짐을 방지하기 위한 칩 적층 방법에 있어서,
    기판상에 20-25 um 두께를 가진 제1그룹의 칩들을 계단형으로 적층하는 단계와,
    상기 제1그룹의 칩 상에 20-25 um보다 두꺼운 30-50 um 두께를 가진 제2그룹의 칩들을 계단형으로 적층하는 단계와,
    상기 제2그룹의 칩 상에 20-25 um 두께를 가진 제3그룹의 칩들을 계단형으로 적층하는 단계와,
    상기 순차적으로 적층된 칩들을 덮는 몰딩 수지층을 형성하는 단계를 포함하는 칩 휘어짐을 방지하는 칩 적층 방법.
  3. 삭제
  4. 삭제
  5. 20-25 um 두께를 가진 칩이 주가 되어 16단 이상으로 적층 구성되는 반도체 패키지에 있어서,
    기판과,
    상기 기판상에 계단형으로 적층된 20-25 um 두께를 가진 제1그룹의 칩과,
    상기 제1그룹의 칩 상에 계단형으로 적층된 20-25 um보다 두꺼운 30-50 um 두께를 가진 제2그룹의 칩과,
    상기 제2그룹의 칩 상에 계단형으로 적층된 20-25 um 두께를 가진 제3그룹의 칩과,
    상기 순차적으로 적층된 칩을 덮는 몰딩 수지층을 포함하는 반도체 패키지.
KR1020160100933A 2016-08-08 2016-08-08 칩 휘어짐을 방지하기 위한 칩 적층 방법 및 이를 이용한 반도체 패키지 KR101781799B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160100933A KR101781799B1 (ko) 2016-08-08 2016-08-08 칩 휘어짐을 방지하기 위한 칩 적층 방법 및 이를 이용한 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160100933A KR101781799B1 (ko) 2016-08-08 2016-08-08 칩 휘어짐을 방지하기 위한 칩 적층 방법 및 이를 이용한 반도체 패키지

Publications (1)

Publication Number Publication Date
KR101781799B1 true KR101781799B1 (ko) 2017-09-26

Family

ID=60036868

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160100933A KR101781799B1 (ko) 2016-08-08 2016-08-08 칩 휘어짐을 방지하기 위한 칩 적층 방법 및 이를 이용한 반도체 패키지

Country Status (1)

Country Link
KR (1) KR101781799B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110444528A (zh) * 2018-05-04 2019-11-12 晟碟信息科技（上海）有限公司 包含虚设下拉式引线键合体的半导体装置
US11152337B2 (en) 2019-08-28 2021-10-19 Samsung Electronics Co., Ltd. Semiconductor package

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299548A (ja) 2001-03-29 2002-10-11 Matsushita Electric Ind Co Ltd 積層型半導体装置およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299548A (ja) 2001-03-29 2002-10-11 Matsushita Electric Ind Co Ltd 積層型半導体装置およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110444528A (zh) * 2018-05-04 2019-11-12 晟碟信息科技（上海）有限公司 包含虚设下拉式引线键合体的半导体装置
CN110444528B (zh) * 2018-05-04 2021-04-20 晟碟信息科技（上海）有限公司 包含虚设下拉式引线键合体的半导体装置
US11031372B2 (en) 2018-05-04 2021-06-08 Western Digital Technologies, Inc. Semiconductor device including dummy pull-down wire bonds
US11152337B2 (en) 2019-08-28 2021-10-19 Samsung Electronics Co., Ltd. Semiconductor package

Similar Documents

Publication Publication Date Title
US7705468B2 (en) Stacked semiconductor package that prevents damage to semiconductor chip when wire-bonding and method for manufacturing the same
US7589408B2 (en) Stackable semiconductor package
EP3806168B1 (en) Light-emitting component
US20110272798A1 (en) Chip unit and stack package having the same
US20060270104A1 (en) Method for attaching dice to a package and arrangement of dice in a package
US7939380B2 (en) Method of manufacturing a semiconductor component with a low cost leadframe using a non-metallic base structure
US7598123B2 (en) Semiconductor component and method of manufacture
CN112530880A (zh) 半导体装置及半导体装置的制造方法
KR101781799B1 (ko) 칩 휘어짐을 방지하기 위한 칩 적층 방법 및 이를 이용한 반도체 패키지
US9412722B1 (en) Multichip stacking package structure and method for manufacturing the same
US7269897B2 (en) Manufacturing process of a stacked semiconductor device
US8759978B2 (en) Chip-on-lead package and method of forming
US20080265432A1 (en) Multi-chip package and method of manufacturing the multi-chip package
US20070257345A1 (en) Package structure to reduce warpage
JP2020053655A (ja) 半導体装置及び半導体装置の製造方法
JP4428141B2 (ja) 半導体パッケージの製造方法
CN114787997A (zh) 形成多色磷光体转换led阵列
US20080054431A1 (en) Embedded package in package
US9324686B2 (en) Semiconductor chips having improved solidity, semiconductor packages including the same and methods of fabricating the same
US20050167810A1 (en) Stacked semiconductor device
US20100230826A1 (en) Integrated circuit package assembly and packaging method thereof
KR101685545B1 (ko) 인쇄회로기판을 이용한 멀티 다이 스태킹 방법 및 이를 이용한 반도체 패키지
CN219350202U (zh) 封装模块及智能卡
US20090283896A1 (en) Package structure and method
US20090218703A1 (en) Lamination Tape for Reducing Chip Warpage and Semiconductor Device Containing Such Tape

Legal Events

Date Code Title Description
GRNT Written decision to grant