KR101763709B1 - 판독-기록 경쟁 회로 - Google Patents

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Abstract

여기에 집적 회로의 다양한 실시예가 기술되어 있다. 집적 회로는 각각의 포트에 상응하는 데이터 신호를 수신하도록 구성된 다수의 포트를 갖는 메모리 회로를 포함할 수 있다. 이러한 집적 회로는 포트들 사이에서 판독-기록 경쟁을 검출하는 것에 기초하여 각각의 포트에 대한 경쟁 오버라이드 신호를 제공하는 경쟁 오버라이드 회로를 포할할 수 있다. 집적 회로는 각각의 포트에 대한 기록 패스게이트 및 경쟁 패스게이트를 포함하는 각각의 포트에 대한 다수의 패스게이트를 갖는 기록 회로를 포함할 수 있다. 이러한 기록 패스게이트에는 상응하는 포트로부터 데이터 신호가 입력될 수 있다. 경쟁 패스게이트에는 상대 경쟁 오버라이드 신호에 기초하여 반대 포트로부터 데이터 신호가 입력될 수 있다.

Description

판독-기록 경쟁 회로{READ-WRITE CONTENTION CIRCUITRY}
본원은 여기에 기술된 다양한 기술을 이해하기 위한 정보를 제공하기 위한 것이다. 본원의 명칭이 암시하는 바와 같이, 본원은 종래기술에서 전혀 암시하지 않은 관련 기술에 대해 설명한다. 일반적으로, 관련 기술은 종래기술로서 생각되거나 생각되지 않을 수 있다. 따라서, 본원의 설명은 이러한 관점에서 읽어야 하고 종래기술의 용인으로서 이해되어서는 안된다.
집적회로는 데이터를 저장하고 접근하는 메모리 회로를 포함하고 있다. 멀티포트 메모리는 메모리 컨텐츠에 접근하는 하나 보다 많은 포트를 가질 수 있다. 판독 및 기록 연산 동안, 컨텐츠는 판독 연산이 기록 연산과 동시에 일어날 때 경쟁(contention)이 나타날 수 있다. 경쟁 시나리오의 처리는 연산의 주파수에 대한 영향으로 인해 어려울 수 있다.
다양한 기술의 실시예가 첨부된 도면을 참조하여 여기에 설명되어 있다. 그러나, 첨부된 도면은 여기에 기술된 다양한 실시예만을 설명한 것이고 여기에 기술된 다양한 기술의 실시예를 제한하는 것은 아니다.
도 1은 여기에 기술된 다양한 실시예에 따른 메모리 회로의 블록도이다.
도 2a 내지 도 2b는 여기에 기술된 다양한 실시예에 따른 판독-기록 경쟁 회로의 도면이다.
도 2c는 여기에 기술된 다양한 실시예에 따른 경쟁 오버라이드 회로의 도면이다.
도 3a 내지 도 3b는 여기에 기술된 다양한 실시예에 따른 판독-기록 경쟁 회로의 도면이다.
도 3c는 여기에 기술된 다양한 실시예에 따른 경쟁 오버라이드 회로의 도면이다.
도 4a 내지 도 4b는 여기에 기술된 다양한 실시예에 따른 증폭기 회로의 도면이다.
도 5는 여기에 기술된 다양한 실시예에 따른 판독-기록 경쟁 회로의 제조 방법을 위한 공정 흐름도이다.
여기에 기술된 다양한 실시예는 판독-기록 경쟁을 위한 회로에 관한 것이다. 예를 들어, 이러한 판독-기록 경쟁 회로는 듀얼 포트 SRAM 회로를 포함하는, 예를 들어, 스태틱 랜덤 액세스 메모리(SRAM) 회로와 같은, 다양한 타입의 메모리 회로엣 판독-기록 경쟁을 다루기 위해 구현될 수 있다. 이러한 판독-기록 경쟁은 기록 연산이 판독 연산에 이어지는 것을 가리킬 수 있다. 여기에 기술된 판독-기록 경쟁을 위한 기술에 의해 비경쟁 상태와 비교할 때, 메모리가 판독-기록 경쟁 상태 동안 연산의 주파수에서 또는 적어도 보다 가까이 작동할 수 있다.
이제 여기에 기술된 판독-기록 경쟁 회로의 다양한 실시예를 도 1 내지 도 5를 참조하여 보다 상세하게 설명할 것이다.
도 1은 여기에 기술된 다양한 실시예에 따른 메모리 회로(100)의 블록도이다.
메모리 회로(100)는 데이터를 저장하고 접근하는 집적 회로일 수 있다. 메모리 회로(100)는 행 0, 행 1, ... , 행 N-1을 포함하는, 다수의 행을 갖는 컬럼 비트셀(102)을 포함할 수 있다. 컬럼 비트셀(102)은 여기에 존재하는 데이터를 저장하고 접근하도록 다수의 워드라인 WLA, WLB 및 다수의 비트라인 BLA, NBLA, BLB, NBLB를 사용한다. 또한, 각각의 행 0, 행 1, ... , 행 N-1은 예를 들어, WLA_0, WLA_1, ... , WLA_N-1 및 WLB_0, WLB_1, ... , WLB_N-1와 같은 다수의 상응하는 워드라인 WLA, WLB를 사용할 수 있다. 메모리 회로(100)는 예를 들어, 제1 포트 A 및 제2 포트 B와 같은 다수의 포트를 포함할 수 있다. 제1 포트 A는 제1 비트라인 BLA, NBLA에 상응하는 제1 워드라인 WLA일 수 있다. 제2 포트 B는 제2 비트라인 BLB, NBLB에 상응하는 제2 워드라인 WLB일 수 있다.
메모리 회로(100)는 듀얼 포트 SRAM 비트셀을 포함하는 SRAM 비트셀을 포함할 수 있다. 예를 들어, 듀얼 포트 SRAM은 메모리가 기록되거나 판독될 수 있는 다수의 포트(예를 들어, 포트 A 및 포트 B)를 포함할 수 있고, 각각의 포트는 구조가 유사할 수 있다. 일부 SRAM 비트셀은 0 및 1에 의해 표시된 2개의 안정 상태를 갖는 데이터의 비트를 저장하도록 구성된 교차결합된 인버터를 형성하도록 다수의 트랜지스터(예를 들어, 4개의 트랜지스터)를 사용할 수 있다. 일부 SRAM 비트셀은 판독-기록 연산 동안 비트셀 데이터로의 접근을 제어하기 위해 다수의 트랜지스터(예를 들어, 듀얼 포트 SRAM의 각각의 포트에 대해 2개의 트랜지스터)를 사용할 수 있다. 그래서, 다양한 타입의 SRAM 비트셀이 데이터의 각각의 비트를 저장하고 접근하기 위해 비트셀 마다 6, 8, 10 이상의 트랜지스터를 사용할 수 있다. 하나의 실시예에서, 여기에 기술된 듀얼 포트 SRAM은 도 1에 도시된 바와 같이, 2개의 워드라인(포트 A에 대한 WLA 및 포트 B에 대한 WLB) 및 2개의 차동 비트라인(포트 A에 대한 BLA, NBLA 및, 포트 B에 대한 BLB 및 NBLB)을 채용하는 8개의 트랜지스터 트루 듀얼 포트 비트셀(8T 비트셀)을 채용할 수 있다.
메모리 회로(100)는 각각의 포트(예를 들어, 포트 A, 포트 B)에 상응하는 데이터 신호를 수신하도록 구성될 수 있는 다수의 포트를 위한 판독-기록 회로를 갖는 컬럼 멀티플렉서(먹스) 회로(104)를 포함할 수 있다. 제1 포트 A는 제1 워드라인 WLA의 접근에 기초한 제1 비트라인 BLA, NBLA를 위한 입력으로서 제1 데이터 신호 DA를 수신하도록 구성될 수 있고, 제2 포트 B는 제2 워드라인 WLB의 접근에 기초한 제2 비트라인 BLB, NBLB를 위한 입력으로서 제2 데이터 신호 DB를 수신하도록 구성될 수 있다. 또한, 각각의 포트 A, B는 클록 신호(CLKA, CLKB)를 사용할 수 있다. 도 1에 도시되지 않았지만, 각각의 포트 A, B는 예를 들어, 어드레스 버스 신호(AA, AB), 데이터-인 버스 신호(DA, DB), 및 (칩 인에이블 신호 CENA, CENB 및 기록 인에이블 신호 WENA, WENB를 포함하는) 인에이블 신호를 포함하는, 하나 이상의 다른 신호를 사용할 수 있다. 일부 경우에, 경쟁 시나리오가 AA=AB일 때 발생할 수 있다.
컬럼 먹스 회로(104)는 포트 A, B 사이의 판독-기록 경쟁의 검출에 기초하여 각각의 포트 A, B를 위한 하나 이상의 경쟁 오버라이드 신호(예를 들어, COS_A, COS_B)를 제공하도록 구성될 수 있는 경쟁 오버라이드 회로(도시되지 않음)를 포함할 수 있다. 이러한 경쟁 오버라이드 회로는 제1 및 제2 워드 라인이 동시에 접근될 때 판독-기록 경쟁을 검출하도록 구성될 수 있다. 이러한 경쟁 오버라이드 회로는 아래의 단락에서 보다 상세하게 기술되어 있다.
제1 포트 A는 제1 데이터 신호 DA를 수신하고 하나 이상의 입력 신호에 기초하여 제1 데이터 신호 DA를 제1 비트라인 BLA, NBLA에 제공하기 위한 다수의 데이터 경로를 갖는 제1 판독-기록 회로(104A)를 포함할 수 있다. 제1 포트 A에 대해, 제1 비트라인 BLA, NBLA는 제1 비차동 비트라인 BLA 및 제1 차동 비트라인 NBLA를 포함할 수 있다. 제1 포트 A에 대해, 하나 이상의 입력 신호는 제1 기록 선택 신호 YWA 및 제2 경쟁 오버라이드 신호 COS_B를 포함할 수 있다. 일부 경우에, YWA는 예를 들어, WENA가 액티브 로우(low)일 때와 같이, 로우 값이 특정 사이클에서 CLKA에 의해 샘플링되면, 이러한 특정 사이클에서 어서트될 수 있다.
제1 포트 A는 제1 기록 경로(도시되지 않음) 및 제1 경쟁 경로 FCP를 포함하는 다수의 데이터 경로를 포함할 수 있다. 제1 포트 A에서, 제1 기록 경로는 제1 비트라인 BLA, NBLA로의 입력으로서 제1 데이터 신호 DA를 제공하도록 구성될 수 있다. 예를 들어, 제1 포트 A에서, 제1 기록 경로는 제1 비차동 비트라인 BLA를 위한 제1 비차동 기록 경로 및 제1 차동 비트라인 NBLA를 위한 제1 차동 기록 경로를 포함하는 한 쌍의 제1 기록 경로(도시되지 않음)를 포함할 수 있다. 제1 포트 A로부터, 하나 이상의 경쟁 신호는 제1 경쟁 경로 FCP 및 제1 차동 경쟁 경로 FDCP를 포함할 수 있는 하나 이상의 제1 경쟁 경로를 통해 제2 포트 B와 교환될 수 있다. 여기에 더 설명되는 바와 같이, 제1 경쟁 경로 FCP, FDCP는 제2 경쟁 오버라이드 신호 COS_B에 기초하여 제1 포트 A의 제1 비트라인 BLA, NBLA로의 입력으로서 제2 포트 B로부터 제2 데이터 신호 DB를 제공하도록 구성될 수 있다.
제2 포트 B는 제2 데이터 신호 DB를 수신하고 하나 이상의 입력 신호에 기초하여 제2 데이터 신호 DB를 제2 비트라인 BLB, NBLB에 제공하기 위한 다수의 데이터 경로를 갖는 제2 판독-기록 회로(104B)를 포함할 수 있다. 제2 포트 B에 있어서, 제2 비트라인 BLB, NBLB는 제2 비차동 비트라인 BLB 및 제2 차동 비트라인 NBLB를 포함할 수 있다. 제2 포트 B에 있어서, 하나 이상의 입력 신호는 제2 기록 선택 신호 YWB 및 제1 경쟁 오버라이드 신호 COS_A를 포함할 수 있다.
제2 포트 B는 제2 기록 경로(도시되지 않음) 및 제2 경쟁 경로 SCP를 포함하는 다수의 데이터 경로를 포함할 수 있다. 제2 포트 B에서, 제2 기록 경로는 제2 비트라인 BLB, NBLB로의 입력으로서 제2 데이터 신호 DB를 제공하도록 구성될 수 있다. 예를 들어, 제2 포트 B에서, 제2 기록 경로는 제2 비차동 비트라인 BLB를 위한 제2 비차동 기록 경로 및 제2 차동 비트라인 NBLB를 위한 제2 차동 기록 경로를 포함하는 한 쌍의 제2 기록 경로(도시되지 않음)를 포함할 수 있다. 제2 포트 B로부터, 하나 이상의 경쟁 신호가 제2 경쟁 경로 SCP 및 제2 차동 경쟁 경로 SDCP를 포함할 수 있는 하나 이상의 제2 경쟁 경로를 통해 제1 포트 A와 교환될 수 있다. 여기에 더 설명되는 바와 같이, 제2 경쟁 경로 SCP, SDCP는 제1 경쟁 오버라이드 신호 COS_A에 기초하여 제2 포트 B의 제2 비트라인 BLB, NBLB로의 입력으로서 제1 포트 A로부터 제1 데이터 신호 DA를 제공하도록 구성될 수 있다.
여기에 더 기술되는 바와 같이, 기록 회로(104A, 104B)는 각각의 포트 A, B를 위한 기록 패스게이트(passgate) 및 경쟁 패스게이트를 포함하는 각각의 포트 A, B를 위한 다수의 패스게이트를 포함할 수 있다. 이러한 기록 패스게이트는 상응하는 포트(즉, 동일한 포트)로부터 데이터 신호가 입력되도록 구성될 수 있다. 또한, 이러한 경쟁 패스게이트는 상대 경쟁 오버라이드 신호에 기초하여 상대 포트(즉, 반대 포트)로부터 데이터 신호가 입력되도록 구성될 수 있다.
다양한 시나리오에서, 동일한 메모리 위치가 포트 A 및 포트 B를 통해 동시에 접근될 때, 예를 들어, WLA 및 WLB가 동시에 하이일 때, 경쟁이 나타날 수 있다. 이러한 경쟁은 포트 A를 위한 행 어드레스(예를 들어, AA)가 포트 B를 위한 행 어드레스(예를 들어, AB)와 동일할 때 나타날 수 있다. 일부 예에서, 경쟁은, 양측 포트에 대해 행 어드레스 및 열 어드레스가 동일한 완전한 경쟁을 포함할 수 있다. 다른 예에서, 경쟁은 행 어드레스가 양측 포트에 대해 동일하지만 열 어드레스가 상이한 부분 경쟁을 포함할 수 있다.
다양한 경쟁 시나리오를 다루는 다수의 방법이 있다. 하나의 방법은 다음의 표 1에 도시된 바와 같은 방식으로 판독 연산에서 기록 연산이 성공하도록 보장하는 것이다.
포트 A 포트 B 연산 결과
1 판독 판독 양측 판독 성공
2 판독 기록 판독 실패 기록 성공
3 기록 판독 판독 실패 기록 성공
4 기록 기록 양측 기록 실패
다양한 실시예에서, 여기에 기술된 주제는 예를 들어, 듀얼 포트 SRAM 비트셀과 같은, 메모리의 연산의 주파수에 대한 영향이 감소된 상태로 표 1의 제2 및 제3 조건(2,3)을 다루는 것을 돕도록 구성된 판독-기록 경쟁 회로를 제공한다.
도 2a 내지 도 2b는 여기에 기술된 다양한 실시예에 따른 판독-기록 경쟁 회로의 도면이다. 특히, 도 2a는 메모리 회로(100)의 제1 포트(예를 들어, 포트 A)를 위한 판독-기록 경쟁 회로(200A)의 제1 부분을 도시하고 있고, 도 2b는 메모리 회로(100)의 제2 포트(예를 들어 포트 B)를 위한 판독-기록 경쟁 회로(200B)의 도면의 제2 부분을 도시하고 있다. 도 2c는 여기에 기술된 다양한 실시예에 따른 경쟁 오버라이드 회로(200C)의 도면을 도시하고 있다.
도 2a에 도시된 바와 같이, 제1 포트 A를 위한 제1 판독-기록 경쟁 회로(200A)는 제1 포트 A에 데이터를 기록하도록 구성된 제1 기록 회로(202A), 제 포트 A로부터 데이터를 판독하도록 구성된 제1 판독 회로(206A), 및 제1 프리차지(pre-charge) 회로(208A)를 포함할 수 있다. 도 2b에 도시된 바와 같이, 제2 포트 B를 위한 제2 판독-기록 경쟁 회로(200B)는 제2 포트 B에 데이터를 기록하도록 구성된 제2 기록 회로(202B), 제 포트 B로부터 데이터를 판독하기 위한 제2 판독 회로(206B), 및 제2 프리차지 회로(208B)를 포함할 수 있다. 도 2b에 더 도시된 바와 같이, 제1 및 제2 기록 회로(202A, 202B)의 각각은 제1 포트 A 및 제2 포트 B를 위한 다수의 데이터 경로를 포함할 수 있다.
제1 판독-기록 경쟁 회로(200A)에 있어서, 제1 기록 경로는 제1 포트 A를 위한 제1 비차동 기록 경로 FWP 및 제1 포트 A를 위한 제1 차동 기록 경로 FDWP를 포함할 수 있다. 제1 비차동 기록 경로 FWP는 제1 기록 경로 FWP로 부를 수 있다. 일부 실시예에서, 제1 기록 경로 FWP는 제1 경쟁 경로 FCP에 병렬될 수 있고, 제1 차동 기록 경로 FDWP는 제1 차동 경쟁 경로 FDCP에 병렬될 수 있다.
제1 기록 경로 FWP는 제1 포트 A의 제1 비차동 비트라인 BLA로의 입력으로서 제1 데이터 신호 DA를 제공할 수 있다. FWP에서, 제1 데이터 신호 DA는 예를 들어, 제1 및 제2 NOT 게이트 NGA1, NGA2를 통과한 후에, n형 금속산화물 반도체(NMOS) 트랜지스터일 수 있는 제1 패스게이트 MNA1로의 입력으로서 제공될 수 있다. 제1 패스게이트 MNA1의 게이트는 기록 사이클 동안 제1 기록 선택 신호 YWA에 의해 활성화될 수 있다. 활성시에, 제1 데이터 신호 DA가 제1 포트 A의 제1 비차동 비트라인 BLA로 FWP를 통해 입력으로서 제1 패스게이트 MNA1을 통과할 수 있다.
제1 기록 경로 FWP는 제2 포트 B의 제2 비차동 비트라인 BLB로의 입력으로서 제2 경쟁 경로 SCP에서 제1 데이터 신호 DA를 제2 포트 B로 제공할 수 있다. 도 2a에 도시된 바와 같이, 제2 데이터 신호 DA의 입력은 제1 및 제2 NOT 게이트 NGA1, NGA2를 통해 SCP로 FWP를 따라 추적될 수 있다. 도 2a의 SCP를 따라, 제1 데이터 신호 DA는 도 2b의 제2 포트 B로 더 추적될 수 있다.
제1 차동 기록 경로 FDWP는 제1 포트 A의 제1 차동 비트라인 NBLA로의 차동 입력으로서 제1 데이터 신호 DA를 제공할 수 있다. 이러한 차동 입력은 제1 데이터 신호 DA의 반전 입력으로 부를 수 있다. FDWP에서, 제1 데이터 신호 DA는 예를 들어, 제3 NOT 게이트 NGA3를 통과한 후에, NMOS 트랜지스터일 수 있는 제2 패스게이트 MNA2로의 입력으로서 제공될 수 있다. 제2 패스게이트 MNA2의 게이트는 기록 사이클 동안 제1 기록 선택 신호 YWA에 의해 활성화될 수 있다. 활성시에, 제1 데이터 신호 DA의 차동 신호는 제1 포트 A의 제1 차동 비트라인 NBLA로 FDWP를 통해 차동 입력으로서 제2 패스게이트 MNA2를 통과할 수 있다.
제1 차동 기록 경로 FDWP는 제2 포트 B의 제2 차동 비트라인 NBLB로의 차동 입력으로서 제2 차동 경쟁 경로 SDCP를 통해 제1 데이터 신호 DA를 제2 포트 B로 제공할 수 있다. 도 2a에 도시된 바와 같이, 제1 데이터 신호 DA의 입력은 제3 NOT 게이트 NGA3를 통해 SDCP로 FDWP를 따라 추적될 수 있다. 도 2a의 SDCP를 따라, 제1 데이터 신호 DA의 차동 신호가 도 2b의 제2 포트 B로 더 추적될 수 있다.
제1 판독-기록 경쟁 회로(200A)에 있어서, 제1 경쟁 경로는 제1 포트 A를 위한 제1 비차동 경쟁 경로 FCP 및 제1 포트 A를 위한 제1 차동 경쟁 경로 FDCP를 포함할 수 있다. 제1 비차동 경쟁 경로 FCP는 제1 경쟁 경로 FCP로 부를 수 있다. 일부 실시예에서, 제1 경쟁 경로 FCP는 제1 기록 경로 FWP에 병렬될 수 있고, 제1 차동 경쟁 경로 FDCP는 제1 차동 기록 경로 FDWP에 병렬될 수 있다.
제1 포트 A를 위한 제1 경쟁 경로 FCP는 제2 경쟁 오버라이드 신호 COS_B에 기초하여 제1 포트 A의 제1 비차동 비트라인 BLA로의 입력으로서 제2 데이터 신호 DB를 제공할 수 있다. FCP에서, 제2 데이터 신호 DB는 제2 포트 B로부터 제2 기록 경로 SWP를 통해 통과한 후에 NMOS 트랜지스터를 포함할 수 있는 제3 패스게이트 MNA3로의 입력으로서 제공될 수 있다. 제3 패스게이트 MNA3는 제1 패스게이트 MNA1에 병렬될 수 있어서 병렬 경로 FCP 및 FWP를 제공할 수 있다. 제3 패스게이트 MNA3는 제1 포트 A를 위한 제1 경쟁 패스게이트로 부를 수 있다. 제3 패스게이트 MNA3의 게이트는 기록 사이클 동안 제2 경쟁 오버라이드 신호 COS_B에 의해 선택적으로 활성화될 수 있다. 활성시에, 제2 데이터 신호 DB는 제1 포트 A의 제1 비차동 비트라인 BLA로 FCP를 통해 입력으로서 제3 패스게이트 MNA3를 통과할 수 있다. 제1 경쟁 통로 FCP는 제1 포트 A의 제1 비트라인 BLA를 위한 제1 비트라인 경로를 제공하도록 제1 기록 경로 FWP와 결합될 수 있다.
제1 포트 A를 위한 제1 차동 경쟁 경로 FDCP는 제2 경쟁 오버라이드 신호 COS_B에 기초하여 제1 포트 A의 제1 차동 비트라인 NBLA로의 차동 입력으로서 제2 데이터 신호 DB를 제공할 수 있다. FDCP에서, 제2 데이터 신호 DB는 제2 차동 기록 경로 SDWP를 통해 제2 포트 B로부터 통과한 후에 NMOS 트랜지스터일 수 있는 제4 패스게이트 MNA4로 입력으로서 제공될 수 있다. 제4 패스게이트 MNA4는 제2 패스게이트 MNA2에 병렬되어 병렬 경로 FDCP 및 FDWP를 제공할 수 있다. 제4 패스게이트 MNA4는 제1 포트 A를 위한 제2 경쟁 패스게이트로 부를 수 있다. 제4 패스게이트 MNA4의 게이트는 기록 사이클 동안 제2 경쟁 오버라이드 신호 COS_B에 의해 선택적으로 활성화될 수 있다. 활성시에, 제2 데이터 신호 DB의 차동 신호는 제1 포트 A의 제1 차동 비트라인 NBLA로 FDCP를 통해 입력으로서 제4 패스게이트 MNA4를 통과할 수 있다. 제4 차동 경쟁 경로 FDCP는 제 차동 기록 경로 FDWP와 결합하여 제1 포트 A의 제1 차동 비트라인 NBLA를 위한 제1 차동 비트라인 경로를 제공할 수 있다.
제1 판독-기록 경쟁 회로(200A)는 제1 PMOS 트랜지스터 MPA1 및, 제3 PMOS 트랜지스터 MPA3와 교차 결합된 제2 PMOS 트랜지스터 MA2를 갖는 제1 교차 결합 회로(204A)를 포함하고 있다. 제1 PMOS 트랜지스터 MPA1은 제1 클록 CLKA로부터 게이트 입력을 수신할 수 있다. 제1 교차 결합 회로(204A)는 제1 비트라인 BLA, NBLA를 위한 기록 연산을 돕도록 구성될 수 있다. 제1 PMOS 트랜지스터 MPA1은 기록 사이클 동안 기록 포트를 위한 교차 결합 트랜지스터 MPA2, MPA3를 선택적으로 활성화시키도록 구성될 수 있다. 또한, 제1 PMOS 트랜지스터 MPA1은 교차 결합 장치를 통한 누설을 줄이기 위해 절전 모드에서 비트라인 BLA, NBLA를 부동시키도록 사용될 수 있는 헤더 디바이스로서 구성될 수 있다.
제1 판독 회로(206A)는 제1 포트 A로부터 데이터를 판독하도록 구성될 수 있다. 제1 판독 회로(206A)는 다수의 PMOS 트랜지스터를 포함할 수 있다. 이러한 다수의 PMOS 트랜지스터는 판독 선택 입력 신호 NYRA를 수신하도록 구성된 (제1 판독 패스게이트로서) 제7 PMOS 트랜지스터 MPA7 및 (제2 판독 패스게이트로서) 제8 PMOS 트랜지스터 MPA8를 포함하는 다수의 판독 패스게이트를 포함할 수 있다. 제1 프리차지 회로(208A)는 판독 및 기록 연산을 위해 사용될 수 있다. 제1 프리차지 회로(208A)는 다수의 PMOS 트랜지스터를 포함할 수 있다. 이러한 다수의 PMOS 트랜지스터는 입력 신호 NPRECHA를 수신하고 프리차지 스테이징 회로를 제공하도록 구성된 제4 PMOS 트랜지스터 MPA4, 제5 PMOS 트랜지스터 MPA5, 및 제6 PMOS 트랜지스터 MPA6를 포함할 수 있다. 신호 NRECHA는 액티브(활성) 로우인 프리차지 신호로서 사용될 수 있다. 이러한 신호 NRECHA는 판독 또는 기록 연산을 시작하기 전에 제1 비트라인 BLA 및 NBLA를 VDD로 프리차지하는데 사용될 수 있다. 이러한 신호는 다음 사이클의 준비로 프리차지하기 위해 사이클의 끝에서 활성화되고, 판독 및/또는 기록 연산을 실행하기 위해 사이클의 처음에서 비활성화될 수 있다. 또한, NYRA는 기록 패스게이트 선택 신호 YWA와 마찬가지로 판독 패스게이트 선택 신호로 부를 수 있다. 이러한 신호는 판독 사이클에서 PMOS를 활성화시키기 위해 액티브 로우일 수 있다. 일부 예에서, NYRA, YWA 및 NPRECHA 신호는 메모리의 공통 CLK 블록에서 발생되어 컬럼 멀티플렉서를 관통하여 전송될 수 있다.
제1 판독 회로(206A)는 제1 출력 신호 RDLA 및 제1 출력 신호의 차동 신호 NRDLA를 포함하는, 다수의 출력 신호를 제공하도록 구성될 수 있는 제1 센스 증폭기 회로(210A)를 포함할 수 있다. 제1 센스 증폭기 회로(210A)는 도 2C의 제2 경쟁 오버라이드 회로(220B)가 판독-기록 경쟁을 검출할 때 작동불능되도록 구성될 수 있고, 이것은 여기에서 더 설명되어 있다.
도 2b를 참조하면, 제2 판독-기록 경쟁 회로(200B)에 있어서, 제2 기록 경로는 제2 포트 B를 위한 제2 비차동 기록 경로 SWP 및 제2 포트 B를 위한 제2 차동 기록 경로 SDWP를 포함할 수 있다. 제2 비차동 기록 경로 SWP는 제2 기록 경로 SWP로 부를 수 있다. 일부 실시예에서, 제2 기록 경로 SWP는 제2 경쟁 경로에 병렬일 수 있고, 제2 차동 기록 경로 SDWP는 제2 차동 경쟁 경로 SDCP에 병렬일 수 있다.
제2 기록 경로 SWP는 제2 포트 B의 제2 비차동 비트라인 BLB로의 입력으로서 제2 데이터 신호 DB를 제공할 수 있다. SWP에서, 제2 데이터 신호 DB는 예를 들어, 제1 및 제2 NOT 게이트 NGB1, NGB2를 통과한 후에 NMOS 트랜지스터일 수 있는 제1 패스게이트 MNB1에 입력으로서 제공될 수 있다. 제1 패스게이트 MNB1의 게이트는 기록 사이클 동안 제2 기록 선택 신호 YWB에 의해 활성화될 수 있다. 활성시에, 제2 데이터 신호 DB는 제2 포트 B의 제2 비차동 비트라인 BLB로 SWP를 통해 입력으로서 제1 패스게이트 MNB1을 통과할 수 있다.
제2 기록 경로 SWP는 제1 포트 A의 제1 비차동 비트라인 BLA로의 입력으로서 제1 경쟁 경로 FCP에서 제1 포트 A로 제2 데이터 신호 DB를 제공할 수 있다. 도 2b에 도시된 바와 같이, 제2 데이터 신호 DB의 입력은 제1 및 제2 NOT 게이트 NGB1, NGB2를 통해 FCP로 SWP를 따라 추적될 수 있다. 도 2b의 FCP를 따라, 제2 데이터 신호 DB는 도 2a의 제1 포트 A로 더 추적될 수 있다.
제2 차동 기록 경로 SDWP는 제2 포트 B의 제2 차동 비트라인 NBLB로 차동 입력으로서 제2 데이터 신호 DB를 제공할 수 있다. 이러한 차동 입력은 제2 데이터 신호 DB의 반전 입력으로 부를 수 있다. SDWP에서, 제2 데이터 신호 DB는 예를 들어, 제3 NOT 게이트 NGB3를 통과한 후에 NMOS 트랜지스터일 수 있는 제2 패스게이트 MNB2로 입력으로서 제공될 수 있다. 제2 패스게이트 MNB2의 게이트는 기록 사이클 동안 제2 기록 선택 신호 YWB에 의해 활성화될 수 있다. 일부 예에서, 활성시에, 제2 데이터 신호 DB의 차동 신호는 제2 포트 B의 제2 차동 비트라인 NBLB로 SDWP를 통해 차동 입력으로서 제2 패스게이트 MNB2를 통과할 수 있다.
제2 차동 기록 경로 SDWP는 제1 포트 A의 제1 차동 비트라인 NBLA로의 차동 입력으로서 제1 차동 경쟁 경로 FDCP를 통해 제1 포트 A로 제2 데이터 신호 DB를 제공할 수 있다. 도 2b에 도시된 바와 같이, 제2 데이터 신호 DB의 입력은 제3 NOT 게이트 NGB3를 통해 FDCP로 SDWP를 따라 추적될 수 있다. 도 2b의 FDCP를 따라, 제2 데이터 신호 DB의 차동 신호가 도 2a의 제1 포트 A로 더 추적될 수 있다.
도 2b를 참조하면, 제2 판독-기록 경쟁 회로(200B)에 있어서, 제2 경쟁 경로는 제2 포트 B를 위한 제2 비차동 경쟁 경로 SCP 및 제2 포트 B를 위한 제2 차동 경쟁 경로 SDCP를 포함할 수 있다. 제2 비차동 경쟁 경로 SCP는 제2 경쟁 경로 SCP로 부를 수 있다. 일부 실시예에서, 제2 경쟁 경로 SCP는 제2 기록 경로 SWP에 병렬될 수 있고, 제2 차동 경쟁 경로 SDCP는 제2 차동 기록 경로 SDWP에 병렬될 수 있다.
제2 포트 B를 위한 제2 경쟁 경로 SCP는 제1 경쟁 오버라이드 신호 COS_A에 기초하여 제2 포트 B의 제2 비차동 비트라인 BLB로 입력으로서 제1 데이터 신호 DB를 제공할 수 있다. SCP에서, 제1 데이터 신호 DA는 제1 포트 A로부터 제1 기록 경로 FWP를 통과한 다음 NMOS 트랜지스터를 포함할 수 있는 제3 패스게이트 MNB3로 입력으로서 제공될 수 있다. 제3 패스게이트 MNB3는 제1 패스게이트 MNB1에 병렬될 수 있어서 병렬 경로 SCP 및 SWP를 제공할 수 있다. 제3 패스게이트 MNB3는 제2 포트 B를 위한 제1 경쟁 패스게이트로 부를 수 있다. 제3 패스게이트 MNB3의 게이트는 기록 사이클 동안 제1 경쟁 오버라이드 신호 COS_A에 의해 선택적으로 활성화될 수 있다. 활성시에, 제1 데이터 신호 DA는 SCP를 통해 제2 포트 B의 제2 비차동 비트라인 BLB로 입력으로서 제3 패스게이트 MNB3를 통과할 수 있다. 제2 경쟁 경로 SCP는 제2 기록 경로 SWP와 결합하여 제2 포트 B의 제2 비트라인 BLB를 위한 제2 비트라인 경로를 제공할 수 있다.
제2 포트 B를 위한 제2 차동 경쟁 경로 SDCP는 제1 경쟁 오버라이드 신호 COS_A에 기초하여 제2 포트 B의 제2 차동 비트라인 NBLB로의 차동 입력으로서 제1 데이터 신호 DA를 제공할 수 있다. SDCP에서, 제1 데이터 신호 DA는 제1 포트 A로부터 제1 차동 기록 경로 FDWP를 통과한 후에 NMOS 트랜지스터일 수 있는 제4 패스게이트 MNB4로의 입력으로서 제공될 수 있다. 제4 패스게이트 MNB4는 제2 패스게이트 MNB2에 병렬될 수 있어 병렬 경로 SDCP 및 SDWP를 제공할 수 있다. 제4 패스게이트 MNB4는 제2 포트 B를 위한 제2 경쟁 패스게이트로 부를 수 있다. 제4 패스게이트 MNB4의 게이트는 기록 사이클 동안 제1 경쟁 오버라이드 신호 COS_A에 의해 선택적으로 활성화될 수 있다. 활성시에, 제1 데이터 신호 DA의 차동 신호는 SDCP를 통해 제2 포트 B의 제2 차동 비트라인 NBLB로 입력으로서 제4 패스게이트 MNB4를 통과할 수 있다. 제2 차동 경쟁 경로 SDCP는 제2 차동 기록 경로 SDWP와 결합되어 제2 포트 B의 제2 차동 비트라인 NBLB를 위한 제2 차동 비트라인 경로를 제공할 수 있다.
제2 판독-기록 경쟁 회로(200B)는 제1 PMOS 트랜지스터 MPB1와 제3 PMOS 트랜지스터 MPB3와 교차 결합된 제2 PMOS 트랜지스터 MPB2를 갖는 제2 교차 결합 회로(204B)를 포함하고 있다. 제1 PMOS 트랜지스터 MPB1은 제2 클록 CLKB로부터 게이트 입력을 수신할 수 있다. 제2 교차 결합 회로(204B)는 제2 비트라인 BLB, NBLB를 위한 기록 연산을 돕도록 구성될 수 있다. 제1 PMOS 트랜지스터 MPB1은 기록 사이클 동안 기록 포트를 위해 교차 결합 트랜지스터 MPB2, MPB3를 선택적으로 활성화시키도록 구성될 수 있다. 또한, 제1 PMOS 트랜지스터 MPB1은 교차 결합 장치를 통한 누설을 줄이기 위해 절전 모드에서 비트라인 BLB, NBLB를 부동시키도록 사용될 수 있는 헤더 디바이스로서 구성될 수 있다.
제1 판독 회로(206B)는 제1 포트 B로부터 데이터를 판독하도록 구성될 수 있다. 제1 판독 회로(206B)는 다수의 PMOS 트랜지스터를 포함할 수 있다. 이러한 다수의 PMOS 트랜지스터는 입력 신호 NYRB를 수신하도록 구성된 (제1 판독 패스게이트로서) 제7 PMOS 트랜지스터 MPB7 및 (제2 판독 패스게이트로서) 제8 PMOS 트랜지스터 MPB8를 포함하는 다수의 판독 패스게이트를 포함할 수 있다. 제2 프리차지 회로(208B)는 판독 및 기록 연산을 위해 사용될 수 있다. 제2 프리차지 회로(208B)는 다수의 PMOS 트랜지스터를 포함할 수 있다. 이러한 다수의 PMOS 트랜지스터는 입력 신호 NPRECHB를 수신하고 프리차지 스테이징 회로를 제공하도록 구성된 제4 PMOS 트랜지스터 MPB4, 제5 PMOS 트랜지스터 MPB5, 및 제6 PMOS 트랜지스터 MPB6를 포함할 수 있다. 신호 NRECHB는 액티브 로우인 프리차지 신호로서 사용될 수 있다. 이러한 신호 NRECHB는 판독 또는 기록 연산을 시작하기 전에 제1 비트라인 BLB 및 NBLB를 VDD로 프리차지하는데 사용될 수 있다. 이러한 신호는 다음 사이클의 준비로 프리차지하기 위해 사이클의 끝에서 활성화되고, 판독 및/또는 기록 연산을 실행하기 위해 사이클의 처음에서 비활성화될 수 있다. 또한, NYRB는 기록 패스게이트 선택 신호 YWB와 마찬가지로 판독 패스게이트 선택 신호로 부를 수 있다. 이러한 신호는 판독 사이클에서 PMOS를 활성화시키기 위해 액티브 로우일 수 있다. 일부 예에서, NYRB, YWB 및 NPRECHB 신호는 메모리의 공통 CLK 블록에서 발생되어 컬럼 멀티플렉서를 관통하여 전송될 수 있다.
제2 판독 회로(206B)는 제2 출력 신호 RDLB 및 제2 출력 신호의 차동 신호 NRDLB를 포함하는, 다수의 출력 신호를 제공하도록 구성된 제1 센스 증폭기 회로(210B)를 포함할 수 있다. 제2 센스 증폭기 회로(210B)는 도 2c의 제1 경쟁 오버라이드 회로(220A)가 판독-기록 경쟁을 검출할 때 작동불능되도록 구성될 수 있고, 이것은 여기에서 더 설명되어 있다.
도 2c는 여기에 기술된 다양한 실시예에 따른 경쟁 오버라이드 회로(200C)의 예를 도시하고 있다. 이러한 경쟁 오버라이드 회로(200C)는 판독-기록 경쟁을 검출하고 제1 경쟁 오버라이드 신호 COS_A를 제2 포트 B에 제공하고 제2 경쟁 오버라이드 신호 COS_B를 제1 포트 A에 제공하도록 구성될 수 있다.
이러한 경쟁 오버라이드 회로(200C)는 제1 포트 A를 위한 제1 경쟁 오버라이드 회로(220A)를 포함할 수 있다. 제1 경쟁 오버라이드 회로(220A)는 제1 경쟁 오버라이드 신호 COS_A를 제공하도록 구성될 수 있다. 제1 경쟁 오버라이드 회로(220A)는 기록 사이클 동안 제2 경쟁 패스게이트 MNB3, MNB4를 활성화시키기 위한 제1 경쟁 오버라이드 신호 COS_A를 생성하기 위해 제1 기록 선택 신호 YWA를 충돌 오버라이드 신호 NOVRD와 혼합하도록 구성될 수 있다. 충돌 오버라이드 신호 NOVRD는 포트 A 및 포트 B에 대해 어드레스가 일치된 상태에서 포트 A 또는 포트 B에 대한 기록 상태가 감지될 때 내외적으로 생성될 수 있다. 일부 실시예에서, NOVRD 신호를 생성하는 회로는 어드레스 신호 AA와 AB를 비교하고 AA=AB일 때(예를 들어, AA는 포트 A 어드레스이고, AB는 포트 B 어드레스일 때) NOVRD 신호를 트리거하는 이진 비교기를 포함할 수 있다.
제1 경쟁 오버라이드 회로(220A)는 다수의 입력부 및 적어도 하나의 출력부를 갖는 제1 NOR 게이트(224A)를 포함할 수 있다. 제1 NOR 게이트(224A)는 제1 기록 선택 신호 YWA를 수신하도록 구성된 NOT 입력부로서 제1 입력부를 포함할 수 있다. 제1 NOR 게이트(224A)는 충돌 오버라이드 신호 NOVRD를 수신하도록 구성된 제2 입력부를 포함할 수 있다. 제1 NOR 게이트(224A)는 제1 경쟁 오버라이드 신호 COS_A를 제공하는 적어도 하나의 출력부를 포함할 수 있다. 일부 실시예에서, YWA는 액티브 하이 신호일 수 있고 NOVRD는 액티브 로우일 수 있다. 그래서, NOR 게이트 출력은 YWA=1이고 NOVRD=0일 때 하이(액티브)가 될 수 있다. YWA는 기록 연산에서 하이일 수 있고 NOVRD는 경쟁이 있을 때 로우로 될 수 있다.
경쟁 오버라이드 회로(200C)는 제2 포트 B에 대한 제2 경쟁 오버라이드 회로(200B)를 포함할 수 있다. 제2 경쟁 오버라이드 회로(220B)는 제2 경쟁 오버라이드 신호 COS_B를 제공하도록 구성될 수 있다. 제2 경쟁 오버라이드 회로(220B)는 또한 기록 사이클 동안 제1 경쟁 패스게이트 MNA3, MNA4를 활성시키기 위한 제2 경쟁 오버라이드 신호 COS_B를 생성하도록 제2 기록 선택 신호 YWB를 충돌 오버라이드 신호 NOVRD와 혼합하도록 구성될 수 있다. 위에서 설명된 바와 같이, 충돌 오버라이드 신호 NOVRD는 포트 A 및 포트 B에 대해 어드레스가 일치하는 상태에서 포트 A 또는 포트 B에 대한 기록 상태가 감지될 때 내외적으로 생성될 수 있다. 일부 실시예에서, NOVRD 신호를 생성하는 회로는 어드레스 신호 AA와 AB를 비교하고 AA=AB일 때(예를 들어, AA는 포트 A 어드레스이고, AB는 포트 B 어드레스일 때) NOVRD 신호를 트리거하는 이진 비교기를 포함할 수 있다.
제2 경쟁 오버라이드 회로(220B)는 다수의 입력부 및 적어도 하나의 출력부를 갖는 제2 NOR 게이트(224B)를 포함할 수 있다. 제2 NOR 게이트(224B)는 제2 기록 선택 신호 YWB를 수신하도록 구성된 NOT 입력부로서 제2 입력부를 포함할 수 있다. 제2 NOR 게이트(224B)는 충돌 오버라이드 신호 NOVRD를 수신하도록 구성된 제2 입력부를 포함할 수 있다. 제2 NOR 게이트(224B)는 제2 경쟁 오버라이드 신호 COS_B를 제공하는 적어도 하나의 출력부를 포함할 수 있다. 일부 실시예에서, YWB는 액티브 하이 신호일 수 있고 NOVRD는 액티브 로우일 수 있다. 그래서, NOR 게이트 출력은 YWA=1이고 NOVRD=0일 때 하이(액티브)가 될 수 있다. YWB는 기록 연산에서 하이일 수 있고 NOVRD는 경쟁이 있을 때 로우로 될 수 있다.
도 3a 내지 도 3b는 여기에 기술된 다양한 실시예에 따른 판독-기록 경쟁 회로의 도면이다. 특히, 도 3a는 제1 포트 A에 대한 판독-기록 경쟁 회로(300A)의 도면의 제1 부분을 도시하고 있고, 도 3b는 제2 포트 B에 대한 판독-기록 경쟁 회로(300B)의 도면의 제2 부분을 도시하고 있다. 또한, 도 3c는 여기에 기술된 다양한 실시예에 다른 경쟁 오버라이드 회로(300C)의 도면을 도시하고 있다.
하나의 실시예에서, 도 3a에 도시된 바와 같이, 판독-기록 경쟁 회로(300A)는 PMOS 트랜지스터일 수 있는 제9 트랜지스터 MPA9 및 PMOS 트랜지스터일 수 있는 제10 패스게이트 MPA10가 통합된 도 2a의 판독-기록 경쟁 회로(200A)일 수 있다.
도 3a에서, 제1 포트 A에 대한 제1 경쟁 경로 FCP는 제2 경쟁 오버라이드 신호 NCOS_B 및 COS_B의 차이에 기초하여 제1 포트 A의 제1 비차동 비트라인 BLA로의 입력으로서 제2 데이터 신호 DB를 제공할 수 있다. FCP에서, 제2 데이터 신호 DB는 제2 기록 경로 SWP를 통해 제2 포트 B로부터 통과한 후에 경쟁 패스게이트로서 사용될 수 있는 제9 트랜지스터 MPA9(PMOS 트랜지스터) 및 제3 패스게이트 MNA3(NMOS 트랜지스터)로의 입력으로서 제공될 수 있다. MPA9는 완전한 CMOS 스위치로서 경쟁 패스게이트를 만들 수 있는 MNA3와 병렬 상태가 될 수 있다. 일부 예에서, NMOS로부터 CMOS로 경쟁 패스게이트를 변경함으로써, 이러한 구성은 향상된 성능을 제공할 수 있다. 제9 패스게이트 MPA9의 게이트는 기록 사이클 동안 제2 경쟁 오버라이드 신호 NCOS_B의 차동 신호에 의해 선택적으로 활성화될 수 있다. 활성시에, 제2 데이터 신호 DB는 FCP를 통해 제1 포트 A의 제1 비차동 비트라인 BLA로의 입력으로서 제9 패스게이트 MPA9 및 제3 패스게이트 MNA3를 통과할 수 있다. 제1 경쟁 경로 FCP는 제1 기록 경로 FWP와 결합하여 제1 포트 A의 제1 비트라인 BLA를 위한 제1 비트라인 경로를 제공할 수 있다.
다시, 도 3a를 참조하면, 제1 포트 A에 대한 제1 차동 경쟁 경로 FDCP는 제2 경쟁 오버라이드 신호 NCOS_B 및 COS_B의 차이에 기초하여 제1 포트 A의 제1 차동 비트라인 NBLA로의 차동 입력으로서 제2 데이터 신호 DB를 제공할 수 있다. FDCP에서, 제2 데이터 신호 DB는 제2 포트 B로부터 제2 차동 기록 경로 SDWP를 통과한 다음, 경쟁 패스게이트로서 사용될 수 있는 제4 패스게이트 MNA4(NMOS 트랜지스터) 및 제10 패스게이트 MPA10(PMOS 트랜지스터)로의 입력으로서 제공될 수 있다. MPA10은 완전한 CMOS 스위치로서 경쟁 패스게이트를 만들 수 있는 MNA4와 병렬 상태가 될 수 있다. 일부 예에서, NMOS로부터 CMOS로 이러한 경쟁 패스게이트를 변경함으로써, 이러한 구성은 향상된 성능을 제공할 수 있다. 제10 패스게이트 MPA10의 게이트는 기록 사이클 동안 제2 경쟁 오버라이드 신호 NCOS_B의 차동 신호에 의해 선택적으로 활성화될 수 있다. 활성시에, 제2 데이터 신호 DB의 차동 신호는 제1 포트 A의 제1 차동 비트라인 NBLA로의 입력으로서 FDCP를 통해 제10 패스게이트 MPA10 및 제4 패스게이트 MNA4를 통과할 수 있다. 제1 차동 경쟁 경로 FDCP는 제1 차동 기록 경로 FDWP와 결합하여 제1 포트 A의 제1 차동 비트라인 NBLA를 위한 제1 차동 비트라인 경로를 제공할 수 있다.
도 3a의 제1 판독-기록 경쟁 회로(300A)는 도 2a의 제1 교차 결합 회로(204A)와 유사한 방식으로 작동할 수 있는 제1 교차 결합 회로(304A)를 포함하고 있다. 또한, 도 3a의 제1 판독-기록 경쟁 회로(300A)는 도 2a의 제1 판독 회로(206A)와 유사한 방식으로 작동할 수 있는 제1 판독 회로(306A)를 포함하고 있다.
하나의 실시예에서, 도 3b를 참조하면, 판독-기록 경쟁 회로(300B)는 PMOS 트랜지스터일 수 있는 제9 트랜지스터 MPB9와, PMOS 트랜지스터일 수 있는 제10 패스게이트 MPB10가 통합된 도 2b의 판독-기록 경쟁 회로(200B)일 수 있다.
도 3b에서, 제2 포트 B에 대한 제2 경쟁 경로 SCP는 제1 경쟁 오버라이드 신호 NCOS_A 및 COS_A의 차이에 기초하여 제2 포트 B의 제2 비차동 비트라인 BLB로의 입력으로서 제1 데이터 신호 DA를 제공할 수 있다. SCP에서, 제1 데이터 신호 DA는 제1 기록 경로 FWP를 통해 제1 포트 A로부터 통과한 후에 경쟁 패스게이트로서 사용될 수 있는 제9 트랜지스터 MPB9(PMOS 트랜지스터) 및 제3 패스게이트 MNB3(NMOS 트랜지스터)로의 입력으로서 제공될 수 있다. MPB9는 완전한 CMOS 스위치로서 경쟁 패스게이트를 만들 수 있는 MNB3와 병렬 상태가 될 수 있다. 일부 예에서, NMOS로부터 CMOS로 경쟁 패스게이트를 변경함으로써, 이러한 구성은 향상된 성능을 제공할 수 있다. 제9 패스게이트 MPB9의 게이트는 기록 사이클 동안 제1 경쟁 오버라이드 신호 NCOS_A의 차동 신호에 의해 선택적으로 활성화될 수 있다. 활성시에, 제1 데이터 신호 DA는 SCP를 통해 제2 포트 B의 제2 비차동 비트라인 BLB로의 입력으로서 제9 패스게이트 MPB9 및 제3 패스게이트 MNB3를 통과할 수 있다. 제2 경쟁 경로 SCP는 제2 기록 경로 SWP와 결합하여 제2 포트 B의 제2 비트라인 BLB를 위한 제1 비트라인 경로를 제공할 수 있다.
다시, 도 3b를 참조하면, 제2 포트 B에 대한 제2 차동 경쟁 경로 SDCP는 제1 경쟁 오버라이드 신호 NCOS_A 및 COS_A의 차이에 기초하여 제2 포트 B의 제2 차동 비트라인 NBLB로의 차동 입력으로서 제1 데이터 신호 DA를 제공할 수 있다. SDCP에서, 제1 데이터 신호 DA는 제1 포트 A로부터 제1 차동 기록 경로 FDWP를 통과한 다음, 경쟁 패스게이트로서 사용될 수 있는 제4 패스게이트 MNA4(NMOS 트랜지스터) 및 제10 패스게이트 MPA10(PMOS 트랜지스터)로의 입력으로서 제공될 수 있다. MPA10은 완전한 CMOS 스위치로서 경쟁 패스게이트를 만들 수 있는 MNA4와 병렬 상태가 될 수 있다. 일부 예에서, NMOS로부터 CMOS로 이러한 경쟁 패스게이트를 변경함으로써, 이러한 구성은 향상된 성능을 제공할 수 있다. 제10 패스게이트 MPB10의 게이트는 기록 사이클 동안 제1 경쟁 오버라이드 신호 NCOS_A의 차동 신호에 의해 선택적으로 활성화될 수 있다. 활성시에, 제1 데이터 신호 DA의 차동 신호는 제2 포트 B의 제2 차동 비트라인 NBLB로의 입력으로서 SDCP를 통해 제10 패스게이트 MPB10 및 제4 패스게이트 MNB4를 통과할 수 있다. 제2 차동 경쟁 경로 SDCP는 제2 차동 기록 경로 SDWP와 결합하여 제2 포트 B의 제2 차동 비트라인 NBLB를 위한 제2 차동 비트라인 경로를 제공할 수 있다.
도 3b의 제2 판독-기록 경쟁 회로(300B)는 도 2b의 제2 교차 결합 회로(204B)와 유사한 방식으로 작동할 수 있는 제1 교차 결합 회로(304B)를 포함하고 있다. 또한, 도 3b의 제2 판독-기록 경쟁 회로(300B)는 도 2b의 제2 판독 회로(206B)와 유사한 방식으로 작동할 수 있는 제2 판독 회로(306B)를 포함하고 있다.
도 3c는 여기에 기술된 다양한 실시예에 따른 경쟁 오버라이드 회로(300C)의 예를 도시하고 있다. 이러한 경쟁 오버라이드 회로(300C)는 판독-기록 경쟁을 검출하고 제1 경쟁 오버라이드 신호 COS_A를 제2 포트 B에 제공하고 제 경쟁 오버라이드 신호 NCOS_A의 차동 신호를 제2 포트 B에 제공하도록 구성될 수 있다. 경쟁 오버라이드 회로(300C)는 제2 경쟁 오버라이드 신호 COS_B를 제1 포트 A에 제공하고 제2 경쟁 오버라이드 신호 NCOS_B의 차동 신호를 제1 포트 A에 제공하도록 구성될 수 있다.
이러한 경쟁 오버라이드 회로(300C)는 제1 포트 A를 위한 제1 경쟁 오버라이드 회로(320A)를 포함할 수 있다. 제1 경쟁 오버라이드 회로(320A)는 제1 경쟁 오버라이드 신호 COS_A를 제공하도록 구성될 수 있다. 제1 경쟁 오버라이드 회로(320A)는 기록 사이클 동안 제2 경쟁 패스게이트 MNB3, MNB4를 활성화시키기 위한 제1 경쟁 오버라이드 신호 COS_A를 생성하기 위해 제1 기록 선택 신호 YWA를 충돌 오버라이드 신호 NOVRD와 혼합하도록 구성될 수 있다. 충돌 오버라이드 신호 NOVRD는 포트 A 및 포트 B에 대해 어드레스가 일치된 상태에서 포트 A 또는 포트 B에 대한 기록 상태가 감지될 때 내외적으로 생성될 수 있다. 또한, 제1 경쟁 오버라이드 신호 COS_A는 기록 사이클 동안 제3 경쟁 패스게이트 MPB9, MPB10을 활성화시키기 위한 제1 경쟁 오버라이드 신호의 차동 신호 NNCOS_A를 제공하도록 제1 NOT 게이트(326A)를 통과할 수 있다.
제1 경쟁 오버라이드 회로(320A)는 다수의 입력부 및 적어도 하나의 출력부를 갖는 제1 NOR 게이트(324A)를 포함할 수 있다. 제1 NOR 게이트(324A)는 제1 기록 선택 신호 YWA를 수신하도록 구성된 NOT 입력부로서 제1 입력부를 포함할 수 있다. 제1 NOR 게이트(324A)는 충돌 오버라이드 신호 NOVRD를 수신하도록 구성된 제2 입력부를 포함할 수 있다. 제1 NOR 게이트(324A)는 제1 경쟁 오버라이드 신호 COS_A를 제공하고 제1 NOT 게이트(326A)를 통해 제1 경쟁 오버라이드 신호의 차동 신호 NCOS_A를 제공하는 적어도 하나의 출력부를 포함할 수 있다. 일부 실시예에서, YWA는 액티브 하이 신호일 수 있고 NOVRD는 액티브 로우일 수 있다. 그래서, NOR 게이트 출력은 YWA=1이고 NOVRD=0일 때 하이(액티브)가 될 수 있다. YWA는 기록 연산에서 하이일 수 있고 NOVRD는 경쟁이 있을 때 로우로 될 수 있다.
경쟁 오버라이드 회로(300C)는 제2 포트 B에 대한 제2 경쟁 오버라이드 회로(300B)를 포함할 수 있다. 제2 경쟁 오버라이드 회로(320B)는 제2 경쟁 오버라이드 신호 COS_B를 제공하도록 구성될 수 있다. 제2 경쟁 오버라이드 회로(320B)는 또한 기록 사이클 동안 제1 경쟁 패스게이트 MNA3, MNA4를 활성시키기 위한 제2 경쟁 오버라이드 신호 COS_B를 생성하도록 제2 기록 선택 신호 YWB를 충돌 오버라이드 신호 NOVRD와 혼합하도록 구성될 수 있다. 충돌 오버라이드 신호 NOVRD는 포트 A 및 포트 B에 대해 어드레스가 일치하는 상태에서 포트 A 또는 포트 B에 대한 기록 상태가 감지될 때 내외적으로 생성될 수 있다. 또한, 제2 경쟁 오버라이드 신호 COS_B는 기록 사이클 동안 제3 경쟁 패스게이트 MPA9, MPA10를 활성화시키기 위한 제2 경쟁 오버라이드 신호 NCOS_B의 차이를 제공하도록 제2 NOT 게이트(326B)를 통과할 수 있다.
제2 경쟁 오버라이드 회로(320B)는 다수의 입력부 및 적어도 하나의 출력부를 갖는 제2 NOR 게이트(324B)를 포함할 수 있다. 제2 NOR 게이트(324B)는 제2 기록 선택 신호 YWB를 수신하도록 구성된 NOT 입력부로서 제2 입력부를 포함할 수 있다. 제2 NOR 게이트(324B)는 충돌 오버라이드 신호 NOVRD를 수신하도록 구성된 제2 입력부를 포함할 수 있다. 제2 NOR 게이트(324B)는 제2 경쟁 오버라이드 신호 COS_B를 제공하고 제2 NOT 게이트(326B)를 통해 제2 경쟁 오버라이드 신호의 차동 신호 NCOS_B를 제공하는 적어도 하나의 출력부를 포함할 수 있다. 일부 실시예에서, YWB는 액티브 하이 신호일 수 있고 NOVRD는 액티브 로우일 수 있다. 그래서, NOR 게이트 출력은 YWA=1이고 NOVRD=0일 때 하이(액티브)가 될 수 있다. YWB는 기록 연산에서 하이일 수 있고 NOVRD는 경쟁이 있을 때 로우로 될 수 있다.
도 4a 내지 도 4b는 여기에 설명된 다양한 실시예에 따른 센스 증폭기 회로(400A, 400B)의 도면을 도시하고 있다. 특히, 도 4a는 도 2a의 센스 증폭기 회로(210A) 및/또는 도 3a의 센스 증폭기 회로(310A)로서 사용되도록 구현될 수 있는 제2 센스 증폭기 회로(410A)를 포함하는 제1 센스 증폭기 회로(400A)의 도면을 도시하고 있다. 또한, 도 4b는 도 2b의 센스 증폭기 회로(210B) 및/또는 도 3b의 센스 증폭기 회로(310B)로서 사용되도록 구현될 수 있는 제2 센스 증폭기 회로(410B)를 포함하는 제2 센스 증폭기 회로(400B)의 도면을 도시하고 있다.
도 4a를 참조하면, 제1 센스 증폭기(410A)는 제1 인에이블 신호 SAEA를 통해 작동될 때 입력 라인 RDLA 및 BRDLA에 인가되는 전압차를 증폭시키도록 구성될 수 있다. 제1 센스 증폭기 회로(410A)는 게이트에 인가된 제1 인에이블 신호 SAEA를 사용하는 싱크 NMOS 트랜지스터 MNA7과 함께 (PMOS 트랜지스터 MPA14 및 NMOS 트랜지스터 MNA5를 포함하는 INV_1A 및 (PMOS 트랜지스터 MPA15 및 NMOS 트랜지스터 MNA6를 포함하는) INV_2A의 2개의 교차 결합 인버터를 포함할 수 있다.
제1 센스 증폭기 회로(410A)는 메모리의 판독 경로에서 사용될 수 있다. 판돈 연산 동안, 비트셀(예를 들어, SRAM 셀)에 의해 BLA와 NBLA 사이에 전압차가 생길 수 있다. 제1 센스 증폭기 회로(410A)는 판독 연산의 속도를 높이도록 비트셀에 의해 생긴 전압차를 증폭시키도록 사용될 수 있다. 이러한 전압차는 판독 먹스 게이트(예를 들어, 도 2a의 PMOS 게이트 MPA7 및 MPA8)를 통해 센스 증폭기 입력부 RDLA, NRDLA에 인가될 수 있다. 충분한 전압차가 RDLA 및 NRDLA에 생길 때, 인에이블 신호 SAEA가 어서트되고(예를 들어, HIGH로 되고), 이러한 인에이블 신호 SAEA는 INV_1A 및 INV_2A의 교차 결합 인버터 배열에 포지티브 피드백 액션을 제공한다. 또한, 이것은 분할된 풀 레일(full rail)(VDD)로의 입력부의 전압차를 증폭시킨다. 이러한 전압이 분할된 풀 레일은 입력부 RDLA 및 NRDLA 차이가 인가된 동일한 방향을 가질 수 있다. 일단 풀 레일 차이가 제1 센스 증폭기 회로(410A)에 의해 생성되면, 연산은 완료된다. 일부 예에서, RDLA가 1V이고 NRDLA가 900mV이라면(예를 들어, 비트셀 또는 SRAM 셀에 의해 100mV 전압차가 생성된다면), 센스 증폭기가 SAEA에 의해 인에이블된 후에, RDLA는 1V가 되고 NRDLA는 0V 레벨이 될 수 있다.
일부 실시예에서, 트랜지스터 MPA11 및 MPA12는 로우로 되는 NSA_PRECH_A에 의해 인에이블될 수 있는, RDLA 및 NRDLA를 위한 프리차지 디바이스이다. 또한, 트랜지스터 MPA13은 이퀄라이징 디바이스로서 구현될 수 있다. 이러한 회로는 BLA 및 NBLA를 위한 프리차지 디바이스인, 도 2a의 MPA4, MPA5, MPA6와 동일한 기능을 갖고 있다.
도 4b를 참조하면, 제1 센스 증폭기(410B)는 제1 인에이블 신호 SAEB를 통해 작동될 때 입력 라인 RDLB 및 BRDLB에 인가되는 전압차를 증폭시키도록 구성될 수 있다. 제1 센스 증폭기 회로(410B)는 게이트에 인가된 제1 인에이블 신호 SAEB를 사용하는 싱크 NMOS 트랜지스터 MNB7과 함께 (PMOS 트랜지스터 MPB14 및 NMOS 트랜지스터 MNB5를 포함하는 INV_1B 및 (PMOS 트랜지스터 MPB15 및 NMOS 트랜지스터 MNB6를 포함하는) INV_2B의 2개의 교차 결합 인버터를 포함할 수 있다.
제1 센스 증폭기 회로(410B)는 메모리의 판독 경로에서 사용될 수 있다. 판돈 연산 동안, 비트셀(예를 들어, SRAM 셀)에 의해 BLB와 NBLB 사이에 전압차가 생길 수 있다. 제1 센스 증폭기 회로(410B)는 판독 연산의 속도를 높이도록 비트셀에 의해 생긴 전압차를 증폭시키도록 사용될 수 있다. 이러한 전압차는 판독 먹스 게이트(예를 들어, 도 2b의 PMOS 게이트 MPB7 및 MPB8)를 통해 센스 증폭기 입력부 RDLB, NRDLB에 인가될 수 있다. 충분한 전압차가 RDLB 및 NRDLB에 생길 때, 인에이블 신호 SAEB가 어서트되고(예를 들어, HIGH로 되고), 이러한 인에이블 신호 SAEB는 INV_1B 및 INV_2B의 교차 결합 인버터 배열에 포지티브 피드백 액션을 제공한다. 또한, 이것은 분할된 풀 레일(VDD)로의 입력부의 전압차를 증폭시킨다. 이러한 전압이 분할된 풀 레일은 입력부 RDLB 및 NRDLB 차이가 인가된 동일한 방향을 가질 수 있다. 일단 풀 레일 차이가 제1 센스 증폭기 회로(410B)에 의해 생성되면, 연산은 완료된다. 일부 예에서, RDLB가 1V이고 NRDLB가 900mV이라면(예를 들어, 비트셀 또는 SRAM 셀에 의해 100mV 전압차가 생성된다면), 센스 증폭기가 SAEB에 의해 인에이블된 후에, RDLB는 1V가 되고 NRDLB는 0V 레벨이 될 수 있다.
일부 실시예에서, 트랜지스터 MPB11 및 MPB12는 로우로 되는 NSA_PRECH_B에 의해 인에이블될 수 있는, RDLB 및 NRDLB를 위한 프리차지 디바이스이다. 또한, 트랜지스터 MPB13은 이퀄라이징 디바이스로서 구현될 수 있다. 이러한 회로는 BLB 및 NBLB를 위한 프리차지 디바이스인, 도 2b의 MPB4, MPB5, MPB6와 동일한 기능을 갖고 있다.
하나의 실시예에서, CLKA와 CLKB 사이에 스큐가 있고 포트 A가 판독 연산을 하도록 구성되어 있고 포트 B가 기록 연산을 하도록 구성되어 있고, 기록이 포트 B에서 시작되는 동일한 시간 동안 센스 증폭기(210A)가 포트 A에 대해 시동된다고 하자. 이러한 시나리오에서, 플립 센스 증폭기 데이터가 포트 B의 비트라인(즉, BLB, NBLB)에 노출되고 비트셀을 통해 노출될 수 있다. 이것은 포트 A의 센스 증폭기(즉, 도 2a의 210A)와 포트 B의 기록 드라이버(즉, 도 2b의 NGB2, NGB3) 사이에 충돌을 유발할 수 있다. 또한, 이것은 경쟁 시나리오를 나타낼 수 있고, 포트 B 데이터 DB는 포트 A 경쟁 패스 게이트(즉, 도 2a의 MNA3, NGA4)를 통해 BLA와 NBLA로 밀어붙여질 수 있다. 포트 A의 경쟁 패스 게이트와 포트 B의 기록 드라이버는 기록 연산을 실행하기 위해 포트 A의 센스 증폭기와 경쟁할 수 있다. 일부 예에서, 기록 연산은 센스 증폭기가 그 비트라인에 적절한 데이터를 보내기 위해 센스 증폭기가 작동불능이 될 때까지 기다려야 한다. 이러한 상태를 피하기 위해, 센스 증폭기 인에이블 신호는 경쟁이 검출될 때 종료될 수 있다. 경쟁이 있을 때 판독이 보장되지 않기 때문에, 이것은 기능에 영향을 주지 않는다. 센스 증폭기 인에이블 신호는 경쟁이 있을 때 억제될 수 있다.
요약하면, 종래의 기술의 결함을 극복하기 위해, 병렬 경로(경쟁 패스게이트)가 기록 경로(기록 패스게이트)에 추가될 수 있다. 이러한 예에서, 반대 포트로부터 오는 데이터가 경쟁 오버라이드 신호를 갖는 병렬 경로를 선택적으로 활성화시키도록 사용될 수 있다. 이러한 기술은 기록 패스게이트에서의 임의의 병목현상을 해결하는데 사용될 수 있다. 이러한 반대 데이터 입력부와의 병렬 경로 먹스의 도입은 충돌 동안 기록 시간을 줄이는데 사용될 수 있다.
예를 들어, 도 2a에 도시된 바와 같이, 제1 포트 A의 기록 패스게이트 MNA1, MNA2가 정상 기록 패스게이트로서 사용되고, 제1 포트 A의 경쟁 패스게이트 MNA3, MNA4가 병렬 경로 패스게이트로서 사용될 수 있다. 기록 패스게이트 MNA1, MNA2에는 동일한 (상응하는) 포트 A로부터의 데이터 DA가 입력될 수 있고, 경쟁 패스게이트 MNA3, MNA4에는 반대 포트 B로부터의 데이터 DB가 입력될 수 있다. 기록 패스게이트 MNA1, MNA2는 정상 기록 사이클 동안 활성화될 수 있다. 충돌 오버라이드 신호 NOVRD가 생성되고 기록 선택 신호 YWA와 혼합되어 활성 신호(즉, 경쟁 패스게이트 MNA3, MNA4를 위한 경쟁 오버라이드 신호 COS_B)를 생성할 수 있다.
도 2a를 참조하면, 포트 A를 위한 판독-기록 회로(200A)는 다음과 같은 방식으로 작동할 수 있다. 포트 A로부터의 판독 및 포트 B로의 기록을 갖는 포트 A와 포트 B 사이에 경쟁이 존재한다고 하자. 포트 A와 포트 B의 내부 클록이 중첩되는 기간 동안, NOVRD 신호가 로우가 될 수 있다. YWB는 포트 B에 대한 기록 먹스 선택 신호(반전)이고 YWA는 포트 A를 위한 상응하는 신호이다. YWB는 포트 B의 기록 때문에 하이가 될 수 있다. YWA는 포트 A의 기록 때문에 로우로 남을 수 있다. 이로 인해 COS_B는 하이로 되고 COS_A는 로우로 남을 수 있다. COS_B는 포트 A의 충돌 패스게이트 MNA3, MNA4를 위한 활성 신호일 수 있다. 이러한 예에서, 포트 B 데이터 DB는 경쟁 패스게이트 MNA3, MNA4를 통해 포트 A에 기록될 수 있고 포트 B는 정상 기록 패스게이트 MNB1, MNB2를 통해 포트 B에 기록될 수 있다. 포트 A, B 모두가 기록되고 있기 때문에, 아무런 충돌이 없는 경우의 기록 시간 보다 보다 빠를 수 있고(또는 적어도 다소 빠를 수 있고), 충돌로 인한 사이클-시간에 대한 페널티가 도 2a의 판독-기록 회로(200A)에 의해 제거될 수 있다. 듀얼 포트 메모리에 있어서, 이러한 사이클-시간은 판독-기록 경쟁에 의해 감소될 수 있다. 또한, 경쟁이 존재해도, 병목현상이 제거될 수 있고, 메모리는 비경쟁 상태의 주파수와 동일하거나 적어도 가까울 수 있는 주파수에서 작동될 수 있다.
도 5는 여기에 기술된 다양한 실시예에 따른 판독-기록 경쟁 회로의 제조 방법 500을 위한 순서도이다. 방법 500이 특정 순서의 연산 실행을 나타내고 있지만, 일부 예에서, 연산의 특정 부분은 상이한 순서로, 그리고 상이한 시스템에서 실행될 수도 있다는 것을 이해해야 한다. 일부 다른 예에서, 하나 이상의 추가 연산 및/또는 단계는 방법 500에 추가될 수 있다. 마찬가지로, 일부 연산 및/또는 단계가 생략될 수 있다.
단계 510-530는 도 2a 내지 도 2c를 참조하여 기술된다. 블록 510에서, 방법 500은 각각의 포트에 상응하는 데이터 신호를 수신하도록 구성된 다수의 포트를 갖는 메모리 회로를 만들 수 있다. 이러한 다수의 포트는 제1 포트(예를 들어, 포트 A) 및 제2 포트(예를 들어, 포트 B)를 포함할 수 있다. 제1 포트는 제1 비차동 비트라인(예를 들어, BLA) 및 제1 차동 비트라인(예를 들어, NBLA)을 포함하는 제1 쌍의 비트라인을 포함할 수 있다. 제2 포트는 제2 비차동 비트라인(예를 들어, BLB) 및 제2 차동 비트라인(예를 들어, NBLB)을 포함할 수 있다.
단계 520는 도 2c를 참조하여 기술된다. 블록 520에서, 방법 500은 포트들 사이의 판독-기록 경쟁의 검출에 기초하여 각각의 포트에 대한 경쟁 오버라이드 신호를 제공하도록 구성된 경쟁 오버라이드 회로를 통합할 수 있다. 이러한 경쟁 오버라이드 회로는 기록 사이클 동안 경쟁 오버라이드 신호를 발생시키도록 기록 선택 신호를 충돌 오버라이드 신호와 혼합하도록 구성될 수 있다. 이러한 충돌 오버라이드 신호는 기록 상태가 포트중 어느 하나에 대해 감지될 때 및/또는 양측 포트의 어드레스가 일치하는 경우에 생성될 수 있다.
단계 530은 도 2a 내지 도 2b를 참조하여 기술된다. 블록 530에서, 방법 500은 각각의 포트에 대한 기록 패스게이트 및 경쟁 패스게이트를 포함하는 각각의 포트에 대한 다수의 패스게이트를 갖는 기록 회로를 통합할 수 있다. 이러한 기록 패스게이트에는 상응하는 포트(즉, 동일한 포트)로부터의 데이터 신호가 입력될 수 있고, 경쟁 패스게이트에는 상대 포트(즉, 반대 포트)로부터 데이터 신호가 입력될 수 있는데, 이것은 경쟁 오버라이드 신호에 기초할 수 있다.
일부 실시예에서, 제1 포트를 위한 기록 패스게이트는 제1 쌍의 기록 패스게이트를 포함할 수 있다. 이러한 제1 쌍의 기록 패스게이트는 제1 기록 선택 신호에 기초하여 제1 쌍의 데이터 신호를 제1 포트의 제1 쌍의 비트라인에 제공하도록 구성될 수 있다. 일부 실시예에서, 제1 포트를 위한 경쟁 패스게이트는 제1 쌍의 기록 패스게이트와 병렬로 제1 쌍의 경쟁 패스게이트를 포함할 수 있다. 제1 쌍의 경쟁 패스게이트는 제2 경쟁 오버라이드 신호에 기초하여 제2 쌍의 데이터 신호를 제2 포트로부터 제1 포트의 제1 쌍의 비트라인으로 제공하도록 구성될 수 있다.
일부 실시예에서, 제2 포트를 위한 기록 패스게이트는 제2 쌍의 기록 패스게이트를 포함할 수 있다. 제2 쌍의 기록 패스게이트는 제2 기록 선택 신호에 기초하여 제2 쌍의 데이터 신호를 제2 포트의 제2 쌍의 비트라인에 제공하도록 구성될 수 있다. 제2 포트를 위한 경쟁 패스게이트는 제2 쌍의 기록 패스게이트와 병렬로 제2 쌍의 경쟁 패스게이트를 포함할 수 있다. 제2 쌍의 경쟁 패스게이트는 제1 경쟁 오버라이드 신호에 기초하여 제1 쌍의 데이터 신호를 제1 포트로부터 제2 포트의 제2 쌍의 비트라인으로 제공하도록 구성될 수 있다.
여기에 집적 회로의 다양한 실시예가 기술되어 있다. 하나의 실시예에서, 집적 회로는 데이터에 접근하고 저장하기 위한 다수의 포트를 갖는 메모리 회로를 포함할 수 있다. 이러한 다수의 포트는 제1 데이터 신호를 수신하도록 구성된 제1 포트 및 제2 데이터 신호를 수신하도록 구성된 제2 포트를 포함할 수 있다. 이러한 집적 회로는 판독-기록 경쟁을 검출하고 제1 경쟁 오버라이드 신호 및 제2 경쟁 오버라이드 신호를 제공하도록 구성된 경쟁 오버라이드 회로를 포함할 수 있다. 이러한 집적 회로는 메모리 회로에 데이터를 기록하도록 구성된 기록 회로를 포함할 수 있다. 이러한 기록 회로는 제1 및 제2 포트를 위한 다수의 데이터 경로를 가질 수 있다. 이러한 다수의 데이터 경로는 제1 포트를 위한 제1 기록 경로를 포함할 수 있고, 제1 기록 경로는 제1 데이터 신호를 제1 포트의 제1 비트라인으로의 입력으로서 제공할 수 있다. 이러한 다수의 데이터 경로는 제1 포트를 위한 제1 경쟁 경로를 포함할 수 있고, 제1 경쟁 경로는 제2 데이터 신호를 제2 경쟁 오버라이드 신호에 기초하여 제1 포트의 제1 비트라인으로의 입력으로서 제공할 수 있다. 다수의 데이터 경로는 제2 포트를 위한 제2 기록 경로를 포함할 수 있고, 제2 기록 경로는 제2 데이터 신호를 제2 포트의 제2 비트라인으로의 입력으로서 제공할 수 있다. 이러한 다수의 데이터 경로는 제2 포트를 위한 제2 경쟁 경로를 포함할 수 있고, 제2 경쟁 경로는 제1 경쟁 오버라이드 신호에 기초하여 제1 데이터 신호를 제2 포트의 제2 비트라인으로의 입력으로서 제공할 수 있다.
여기에 집적 회로의 다양한 실시예가 기술되어 있다. 하나의 실시예에서, 집적 회로는 제1 포트 및 제2 포트를 갖는 스태틱 랜덤 액세스 메모리 비트셀을 포함할 수 있다. 제1 포트는 제1 비트라인을 통해 제1 데이터 신호를 수신하도록 구성될 수 있고, 제2 포트는 제2 비트라인을 통해 제2 데이터 신호를 수신하도록 구성될 수 있다. 집적 회로는 판독-기록 경쟁을 검출하고 제1 경쟁 오버라이드 신호 및 제2 경쟁 오버라이드 신호를 제공하도록 구성된 경쟁 오버라이드 회로를 포함할 수 있다. 집적 회로는 메모리 회로에 데이터를 기록하도록 구성된 기록 회로를 포함할 수 있다. 이러한 기록 회로는 제1 경쟁 패스게이트에 병렬로 제1 기록 패스게이트를 포함하는 다수의 패스게이트를 가질 수 있다. 제1 기록 패스게이트는 기록 사이클 동안 제1 데이터 신호를 제1 포트의 제1 비트라인에 입력하도록 구성될 수 있다. 제1 경쟁 패스게이트는 제2 경쟁 오버라이드 신호에 기초하여 기록 사이클 동안 제2 데이터 신호를 제1 포트의 제1 비트라인에 입력하도록 구성될 수 있다. 이러한 기록 회로는 제2 경쟁 패스게이트에 병렬로 제2 기록 패스게이트를 포함하는 다수의 패스게이트를 가질 수 있다. 제2 기록 패스게이트는 기록 사이클 동안 제2 데이터 신호를 제2 포트의 제2 비트라인에 입력하도록 구성될 수 있다. 제2 경쟁 패스게이트는 제1 경쟁 오버라이드 신호에 기초하여 기록 사이클 동안 제1 데이터 신호를 제2 포트의 제2 비트라인에 입력하도록 구성될 수 있다.
여기에 집적 회로의 다양한 실시예가 기술되어 있다. 하나의 실시예에서, 집적 회로는 각각의 포트에 상응하는 데이터 신호를 수신하도록 구성된 다수의 포트를 갖는 메모리 회로를 포함할 수 있다. 이러한 집적 회로는 포트들 사이에서 판독-기록 경쟁을 검출하는 것에 기초하여 각각의 포트에 대한 경쟁 오버라이드 신호를 제공하는 경쟁 오버라이드 회로를 포할할 수 있다. 집적 회로는 각각의 포트에 대한 기록 패스게이트 및 경쟁 패스게이트를 포함하는 각각의 포트에 대한 다수의 패스게이트를 갖는 기록 회로를 포함할 수 있다. 이러한 기록 패스게이트에는 상응하는 포트로부터 데이터 신호가 입력될 수 있다. 경쟁 패스게이트에는 상대 경쟁 오버라이드 신호에 기초하여 반대 포트로부터 데이터 신호가 입력될 수 있다.
여기에 제공된 설명은 특정 실시예에 관한 것이다. 여기에 제공된 설명은 청구범위에 의해 여기에 규정된 임의의 주제를 당업자가 만들고 사용할 수 있도록 할 목적으로 제공되어 있다는 것을 이해해야 한다.
청구범위의 주제는 여기에 제공된 실시예 및 설명에 제한되지 않고 청구범위에 따른 실시예의 일부 및 상이한 실시예의 요소의 조합을 포함하는 수정된 형태의 실시예를 포함한다는 것을 이해해야 한다. 이러한 임의의 실시예의 개발에서, 임의의 공학 또는 설계 프로젝트에서와 같이, 다수의 실시 특정 판단이 실시예마다 다를 수 있는, 시스템 관련 및 사업 관련 제한을 따르는 것과 같은 개발자의 특정 목표를 달성하도록 이루어질 수 있다는 것을 이해해야 한다. 또한, 이러한 개발 노력은 복잡하고 시간이 많이 소요되지만, 이러한 개시를 통해 이익을 취하는 당업자를 위한 설계 및 제조의 일상적인 일이라는 것을 이해해야 한다.
첨부된 도면에서 설명된 다양한 실시예에 대해 상세하게 설명하였다. 다음의 상세한 설명에서, 다수의 특정 상세가 여기에 제공된 개시의 완전한 이해를 위해 제공되어 있다. 그러나, 여기에 기술된 개시는 이러한 특정 세부사항 없이 실시될 수 있다. 일부 다른 예에서, 주지된 방법, 프로시져, 요소, 회로 및 네트워크는 실시예의 세부사항을 불필요하게 흐리지 않도록 상세히 설명되지 않았다.
또한, 용어 제1, 제2등이 다양한 실시 요소를 설명하기 위해 여기에 사용되지만, 이러한 요소는 이러한 용어에 제한되지 않는다는 것을 이해해야 한다. 이러한 용어는 단지 하나의 요소를 다른 요소와 구별하기 위한 것이다. 예를 들어, 제1 요소는 제2 요소로 부를 수도 있고, 마찬가지로, 제2 요소는 제1 요소로도 부를 수 있다. 제1 요소 및 제2 요소는 모두 각각 요소이지만, 동일한 요소는 아니다.
여기에 제공된 설명에서 사용된 용어는 특정 실시예를 설명하기 위한 것이고 여기에 제공된 것을 제한하기 위한 것은 아니다. 여기에 제공된 상세한 설명 및 첨부된 청구범위에 사용된 바와 같이, 단수 형태는 문맥상 분명히 지시하지 않으면 복수의 형태 역시 포함하고 있다. 여기에 사용된 용어 "및/또는"는 하나 이상의 연관된 아이템의 어느 하나 및 모든 가능한 조합을 가리키고 포함하고 있다. 용어 "포함한다", "포함하는", "구비한다" 및/또는 "구비하는"은 본 명세서에서 사용될 때, 기술된 특징, 정수, 단계, 동작, 요소 및/또는 구성요소의 존재를 특정하지만, 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 구성요소 및/또는 그 그룹의 존재 또는 추가를 제외하지 않는다.
여기에 사용된 바와 같이, 용어 "한다면"은 문맥에 따라, "할 때" 또는 "결정에 응답하여" 또는 "검출에 응답하여"를 의미하는 것으로 해석할 수 있다. 마찬가지로, 구 "결정된다면" 또는 "[언급된 상태 또는 이벤트]가 검출된다면"은 문맥에 따라, "결정시에" 또는 "결정에 응답하여" 또는 "[언급된 상태 또는 이벤트] 검출시에' 또는 "[언급된 상태 또는 이벤트]의 검출에 응답하여"를 의미하는 것으로 해석할 수 있다. 용어 "위" 및 "아래"; "상위" 및 "하위"; "상방으로" 및 "하방으로"; "아래에" 및 "위에"; 주어진 포인트 또는 요소 위 또는 아래의 상대적 위치를 나타내는 다른 유사한 용어가 여기에 기술된 다앙한 기술의 일부 실시예와 함께 사용될 수 있다.
상기는 여기에 기술된 다양한 기술의 실시예에 관한 것이지만, 다음의 청구범위에 의해 결정될 수 있는 다른 그리고 추가 실시예가 본 발명에 따라 가능할 수 있다.
본 발명이 구조적 특징 및/또는 방법 동작에 특정된 언어로 기술되었지만, 첨부된 청구범위에 규정된 주제는 상술된 특정 특징 또는 동작에 반드시 제한되는 것은 아니다. 오히려, 상술된 특정 특징 및 동작은 청구범위를 구현하는 형태의 예로서 개시되어 있다.

Claims (20)

  1. 집적 회로에 있어서,
    데이터에 접근하고 저장하기 위한 다수의 포트를 갖는 메모리 회로로서, 상기 다수의 포트는 제1 데이터 신호를 수신하도록 구성된 제1 포트 및 제2 데이터 신호를 수신하도록 구성된 제2 포트를 포함하는 메모리 회로;
    판독-기록 경쟁을 검출하고 제1 경쟁 오버라이드 신호 및 제2 경쟁 오버라이드 신호를 제공하도록 구성된 경쟁 오버라이드 회로; 및
    상기 메모리 회로에 데이터를 기록하도록 구성되어 있고, 상기 제1 포트 및 제2 포트에 대한 다수의 데이터 경로를 갖고 있는 기록 회로를 포함하고,
    상기 다수의 데이터 경로는,
    상기 제1 포트의 제1 비트라인으로의 입력으로서 상기 제1 데이터 신호를 제공하는, 상기 제1 포트에 대한 제1 기록 경로,
    상기 제2 경쟁 오버라이드 신호에 기초하여 상기 제1 포트의 제1 비트라인으로의 입력으로서 상기 제2 데이터 신호를 제공하는, 상기 제1 포트에 대한 제1 경쟁 경로,
    상기 제2 포트의 제2 비트라인으로의 입력으로서 상기 제2 데이터 신호를 제공하는, 상기 제2 포트에 대한 제2 기록 경로, 및
    상기 제1 경쟁 오버라이드 신호에 기초하여 상기 제2 포트의 제2 비트라인으로의 입력으로서 상기 제1 데이터 신호를 제공하는, 상기 제2 포트에 대한 제2 경쟁 경로를 포함하는 것을 특징으로 하는 집적 회로.
  2. 제1항에 있어서, 상기 메모리 회로는 듀얼 포트 스태틱 랜덤 액세스 메모리(SRAM) 비트셀 회로를 포함하는 것을 특징으로 하는 집적 회로.
  3. 제1항에 있어서,
    상기 제1 포트는 상기 제1 비트라인에 상응하는 제1 워드 라인을 포함하고,
    상기 제2 포트는 상기 제2 비트라인에 상응하는 제2 워드 라인을 포함하고,
    상기 경쟁 오버라이드 회로는 상기 제1 워드 라인 및 제2 워드 라인이 동시에 접근될 때 판독-기록 경쟁을 검출하도록 구성되어 있는 것을 특징으로 하는 집적 회로.
  4. 제1항에 있어서,
    상기 제1 비트라인은 제1 비차동 비트라인 및 제1 차동 비트라인을 포함하고,
    상기 제1 기록 경로는 상기 제1 비차동 비트라인에 대한 제1 비차동 기록 경로 및 상기 제1 차동 비트라인에 대한 제1 차동 기록 경로를 갖는 한 쌍의 제1 기록 경로를 포함하는 것을 특징으로 하는 집적 회로.
  5. 제1항에 있어서,
    상기 제2 비트라인은 제2 비차동 비트라인 및 제2 차동 비트라인을 포함하고,
    상기 제2 기록 경로는 상기 제2 비차동 비트라인에 대한 제2 비차동 기록 경로 및 상기 제2 차동 비트라인에 대한 제2 차동 기록 경로를 갖는 한 쌍의 제2 기록 경로를 포함하는 것을 특징으로 하는 집적 회로.
  6. 제1항에 있어서, 각각의 경쟁 경로는 각각의 포트에 대한 각각의 기록 경로에 병렬된 것을 특징으로 하는 집적 회로.
  7. 제1항에 있어서,
    상기 제1 기록 경로 및 제1 경쟁 경로는 결합되어 상기 제1 포트의 제1 비트라인에 대한 제1 비트라인 경로를 제공하고,
    상기 제2 기록 경로 및 제2 경쟁 경로는 결합되어 상기 제2 포트의 제2 비트라인에 대한 제2 비트라인 경로를 제공하는 것을 특징으로 하는 집적 회로.
  8. 제1항에 있어서,
    각각의 기록 경로는 기록 사이클 동안 기록 선택 신호에 의해 활성화되는 기록 패스게이트를 포함하고,
    각각의 경쟁 경로는 상기 기록 사이클 동안 상기 경쟁 오버라이드 신호에 의해 선택적으로 활성화되는 하나 이상의 경쟁 패스게이트를 포함하는 것을 특징으로 하는 집적 회로.
  9. 제8항에 있어서, 상기 경쟁 오버라이드 회로는 상기 기록 사이클 동안 상기 경쟁 패스게이트를 활성화시키기 위한 경쟁 오버라이드 신호를 발생시키기 위해 상기 기록 선택 신호를 충돌 오버라이드 신호와 혼합하도록 구성된 것을 특징으로 하는 집적 회로.
  10. 제9항에 있어서, 상기 충돌 오버라이드 신호는 기록 상태가 양측 포트에 대해 동시에 감지될 때 외부에서 발생되는 것을 특징으로 하는 집적 회로.
  11. 제1항에 있어서, 상기 메모리 회로로부터 데이터를 판독하기 위한 판독 회로를 더 포함하고,
    상기 판독 회로는 상기 제1 포트에 대한 제1 센스 증폭기 및 제2 포트에 대한 제2 센스 증폭기 회로를 포함하고, 각각의 센스 증폭기는 상기 경쟁 오버라이드 회로가 판독-기록 경쟁을 검출할 때 작동 불능이 되도록 구성되는 것을 특징으로 하는 집적 회로.
  12. 집적 회로에 있어서,
    제1 비트라인을 통해 제1 데이터 신호를 수신하도록 구성된 제1 포트 및 제2 비트라인을 통해 제2 데이터 신호를 수신하도록 구성된 제2 포트를 갖는 스태틱 랜덤 액세스 메모리 비트셀;
    판독-기록 경쟁을 검출하고 제1 경쟁 오버라이드 신호 및 제2 경쟁 오버라이드 신호를 제공하도록 구성된 경쟁 오버라이드 회로; 및
    상기 스태틱 랜덤 액세스 메모리 비트셀에 데이터를 기록하도록 구성된 기록 회로를 포함하고,
    상기 기록 회로는,
    제1 경쟁 패스게이트와 병렬되어 있고, 기록 사이클 동안 상기 제1 포트의 상기 제1 비트라인에 상기 제1 데이터 신호를 입력하도록 구성되어 있고, 상기 제1 경쟁 패스게이트가 상기 제2 경쟁 오버라이드 신호에 기초하여 상기 기록 사이클 동안 상기 제1 포트의 제1 비트라인에 상기 제2 데이터 신호를 입력하도록 구성된 제1 기록 패스게이트, 및
    제2 경쟁 패스게이트와 병렬되어 있고, 상기 기록 사이클 동안 상기 제2 포트의 상기 제2 비트라인에 상기 제2 데이터 신호를 입력하도록 구성되어 있고, 상기 제2 경쟁 패스게이트가 상기 제1 경쟁 오버라이드 신호에 기초하여 상기 기록 사이클 동안 상기 제2 포트의 제2 비트라인에 상기 제1 데이터 신호를 입력하도록 구성된 제2 기록 패스게이트를 포함하는 다수의 패스게이트를 갖고 있는 것을 특징으로 하는 집적 회로.
  13. 제12항에 있어서,
    상기 제1 포트에 대한 제1 비트라인은 제1 비차동 비트라인 및 제1 차동 비트라인을 갖는 제1 쌍의 비트라인을 포함하고,
    상기 제2 포트에 대한 제2 비트라인은 제2 비차동 비트라인 및 제2 차동 비트라인을 갖는 제2 쌍의 비트라인을 포함하는 것을 특징으로 하는 집적 회로.
  14. 제13항에 있어서,
    상기 제1 포트에 대한 상기 제1 기록 패스게이트는 제1 기록 선택 신호에 기초하여, 상기 제1 비차동 비트라인 및 제1 차동 비트라인으로 입력으로서 제1 비차동 데이터 신호 및 제1 차동 데이터 신호를 각각 제공하는 제1 쌍의 기록 패스게이트를 포함하고,
    상기 제1 포트에 대한 제1 경쟁 패스게이트는 상기 제1 쌍의 기록 패스게이트에 병렬된 제1 쌍의 경쟁 패스게이트를 포함하고, 상기 제1 쌍의 경쟁 패스게이트는 제2 경쟁 오버라이드 신호에 기초하여, 상기 제2 포트로부터 상기 제1 비차동 비트라인 및 제1 차동 비트라인으로 입력으로서 제2 비차동 데이터 신호 및 제2 차동 데이터 신호를 각각 제공하는 것을 특징으로 하는 집적 회로.
  15. 제13항에 있어서,
    상기 제2 포트에 대한 상기 제2 기록 패스게이트는 제2 기록 선택 신호에 기초하여, 상기 제2 비차동 비트라인 및 제2 차동 비트라인으로 입력으로서 제2 비차동 데이터 신호 및 제2 차동 데이터 신호를 각각 제공하는 제2 쌍의 기록 패스게이트를 포함하고,
    상기 제2 포트에 대한 제2 경쟁 패스게이트는 상기 제2 쌍의 기록 패스게이트에 병렬된 제2 쌍의 경쟁 패스게이트를 포함하고, 상기 제2 쌍의 경쟁 패스게이트는 제2 경쟁 오버라이드 신호에 기초하여, 상기 제1 포트로부터 상기 제2 비차동 비트라인 및 제2 차동 비트라인으로 입력으로서 제1 비차동 데이터 신호 및 제1 차동 데이터 신호를 각각 제공하는 것을 특징으로 하는 집적 회로.
  16. 집적 회로에 있어서,
    각각의 포트에 상응하는 데이터 신호를 수신하도록 구성된 다수의 포트를 갖는 메모리 회로;
    상기 포트 사이에서 판독-기록 경쟁을 검출하고, 상기 포트 사이에서 판독-기록 경쟁을 검출하는 것에 기초하여 각각의 포트에 대한 경쟁 오버라이드 신호를 제공하는 경쟁 오버라이드 회로; 및
    각각의 포트에 대해 기록 패스게이트 및 경쟁 패스게이트를 갖는 각각의 포트에 대한 다수의 패스게이트를 갖는 기록 회로를 포함하고,
    상기 기록 패스게이트에는 상응하는 포트로부터 데이터 신호가 입력되고,
    상기 경쟁 패스게이트에는 상대 경쟁 오버라이드 신호에 기초하여 상대 포트로부터 데이터 신호가 입력되는 것을 특징으로 하는 집적 회로.
  17. 제16항에 있어서, 상기 메모리 회로는 스태틱 랜덤 액세스 메모리(SRAM) 비트셀 회로를 포함하는 것을 특징으로 하는 집적 회로.
  18. 제16항에 있어서,
    상기 다수의 포트는 제1 포트 및 제2 포트를 포함하고,
    상기 제1 포트는 제1 비차동 비트라인 및 제1 차동 비트라인을 포함하는 제1 쌍의 비트라인을 포함하고,
    상기 제2 포트는 제2 비차동 비트라인 및 제2 차동 비트라인을 포함하는 제2 쌍의 비트라인을 포함하는 것을 특징으로 하는 집적 회로.
  19. 제18항에 있어서,
    상기 제1 포트에 대한 기록 패스게이트는 제1 기록 선택 신호에 기초하여 상기 제1 포트의 제1 쌍의 비트라인에 제1 쌍의 데이터 신호를 제공하는 제1 쌍의 기록 패스게이트를 포함하고,
    상기 제1 포트에 대한 경쟁 패스게이트는 상기 제1 쌍의 기록 패스게이트에 병렬된 제1 쌍의 경쟁 패스게이트를 포함하고, 상기 제1 쌍의 경쟁 패스게이트는 제2 경쟁 오버라이드 신호에 기초하여 상기 제2 포트로부터 상기 제1 포트의 제1 쌍의 비트라인으로 제2 쌍의 데이터 신호를 제공하는 것을 특징으로 하는 집적 회로.
  20. 제18항에 있어서,
    상기 제2 포트에 대한 기록 패스게이트는 제2 기록 선택 신호에 기초하여 상기 제2 포트의 제2 쌍의 비트라인에 제2 쌍의 데이터 신호를 제공하는 제2 쌍의 기록 패스게이트를 포함하고,
    상기 제2 포트에 대한 경쟁 패스게이트는 상기 제2 쌍의 기록 패스게이트에 병렬된 제2 쌍의 경쟁 패스게이트를 포함하고, 상기 제2 쌍의 경쟁 패스게이트는 제1 경쟁 오버라이드 신호에 기초하여 상기 제1 포트로부터 상기 제2 포트의 제2 쌍의 비트라인으로 제1 쌍의 데이터 신호를 제공하는 것을 특징으로 하는 집적 회로.
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