KR101762918B1 - eFuse ONE-TIME PROGRAMMABLE MEMORY CIRCUIT USING JUNCTION DIODE - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 36
- 238000009792 diffusion process Methods 0.000 claims abstract description 22
- 230000003071 parasitic effect Effects 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims abstract description 8
- 230000005496 eutectics Effects 0.000 claims description 20
- 238000007664 blowing Methods 0.000 claims description 9
- 239000000872 buffer Substances 0.000 claims description 8
- 238000003491 array Methods 0.000 claims description 6
- 239000011159 matrix material Substances 0.000 claims description 5
- 238000007667 floating Methods 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims 4
- 230000003139 buffering effect Effects 0.000 claims 1
- 238000012546 transfer Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- 238000004088 simulation Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 206010003645 Atopy Diseases 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
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- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/6609—Diodes
- H01L29/66136—PN junction diodes
Abstract
본 발명은 이퓨즈 오티피(eFuse OTP) 메모리의 면적을 줄이고 데이터 센싱 불량율을 줄이는 기술에 관한 것이다. 이를 위해 본 발명에 따른 이퓨즈 오티피 셀은 채널 폭이 작은 엔모스 트랜지스터와 기억소자인 이퓨즈 링크를 구비한다.
프로그램 선택 소자는 채널 폭이 큰 NMOS 트랜지스터 대신 DNW 안에 형성된 채널 폭이 작은 분리된 NMOS 트랜지스터의 바디인 PW과 소스 노드인 n+ 확산층 사이에 기생하는 접합 다이오드를 사용하는 NMOS-Diode eFuse OTP 셀이다.
본 발명에 따른 이퓨즈 오티피 셀은 프로그램 모드에서 NMOS 트랜지스터에 기생하는 접합 다이오드를 이용하여 이퓨즈를 블로잉 시킨다. 그리고 읽기 모드에서는 상기 접합 다이오드를 이용하는 것이 아니고 NMOS 트랜지스터를 이용하기 때문에 다이오드의 접촉전압(contact voltage) 강하 현상이 발생되지 않아 '0' 데이터에 대한 센싱 불량이 제거된다.
또한 읽기 모드에서 채널 폭이 작은 NMOS 트랜지스터를 이용하여 비트라인에 전압을 전달하므로 오티피 셀의 블로잉되지 않은 이퓨즈를 통해 흐르는 읽기 전류가 100㎂ 이내로 억제되어 목적하지 않은 이퓨즈가 블로잉되는 문제를 해결할 수 있다. The present invention relates to a technique for reducing the area of the eFuse OTP memory and reducing the data sensing failure rate. To this end, the eFuse cell according to the present invention includes an eMOS transistor having a small channel width and an eFuse link as a memory device.
The program selection device is an NMOS-Diode eFuse OTP cell that uses a parasitic junction diode between a PW, which is a body of a separated NMOS transistor having a small channel width formed in the DNW, and an n + diffusion layer as a source node, instead of an NMOS transistor having a large channel width.
The eFuse cell according to the present invention blows the eFuse using a junction diode parasitic to the NMOS transistor in the program mode. In the read mode, since the junction diode is not used but an NMOS transistor is used, the contact voltage drop of the diode is not generated, so that the sensing failure of the '0' data is eliminated.
In the read mode, NMOS transistor with small channel width is used to transfer the voltage to the bit line. Therefore, the read current flowing through the unblown eFuse of the apical cell is suppressed to within 100 μA, Can be solved.
Description
본 발명은 이퓨즈(eFuse) 오티피(OTP: One-Time Programmable) 메모리의 블로잉(blowing) 기술에 관한 것으로, 특히 프로그램모드에서 딥엔웰(DNW: Deep N-Well) 안에 형성된 채널 폭이 작은 엔모스 트랜지스터의 바디인 피웰(PW: P-Well)과 n+ 확산층 사이에 기생하는 접합 다이오드를 사용하여 이퓨즈 링크를 블로잉할 수 있도록 한 접합 다이오드를 이용한 이퓨즈 오티피 메모리 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a blowing technique of an eFuse OTP (OTP) memory, and more particularly to a method of blowing an eFuse OTP memory having a small channel width formed in a deep n-well (DNW) And an eutectic memory circuit using a junction diode capable of blowing an e-fuse link using a parasitic diode between a n + diffusion layer and a n-diffusion layer (PW: P-Well), which is a body of a MOS transistor.
시모스(CMOS) 이미지 센서는 렌즈를 통해 입사되는 광자속(photon flux)을 디지털 신호로 변환하는 광전자 소자(opto-electronic device)이다. 입사되는 빛의 광자(photon)가 전하(charge)로 변환되고 집적화(integration)된 전하가 전압으로 변환된다. 그리고 픽셀로부터 독출된 전압은 A/D 변환을 거쳐 디지털 신호로 출력된다. CMOS 이미지 센서는 스마트폰, 디지털 카메라 등 전통 시장을 기반으로 최근에는 무인자동차, 드론, 스마트홈, 웨어러블 기기에 이르는 IoT(Internet of Things) 영역으로 확산이 가속화되고 있다.A CMOS image sensor is an opto-electronic device that converts the photon flux incident through a lens into a digital signal. A photon of incident light is converted into a charge and the integrated charge is converted into a voltage. Then, the voltage read out from the pixel is A / D-converted and outputted as a digital signal. CMOS image sensors have been accelerating into the Internet of Things (IOT) area, which is unmanned vehicles, drones, smart homes, and wearables, based on traditional markets such as smartphones and digital cameras.
CMOS 이미지 센서는 아날로그 회로 트리밍과 캘리브레이션(calibration), 칩 ID, 암호화키(encryption key), SRAM 리페어 어드레스(repair address), 배드 픽셀 어드레스(bad pixel address) 등을 저장하는 용도로 OTP 메모리 IP(Intellectual Property)가 많이 사용되고 있다. CIS(CMOS Image Sensor)에서 사용되는 오티피 메모리는 추가 공정이 필요 없는 이퓨즈나 안티퓨즈(antifuse) 방식의 로직 공정 기반의 이퓨즈 오티피 셀을 필요로 한다. 안티퓨즈 방식의 이퓨즈 오티피 셀은 얇은 게이트 산화막에 항복전압(breakdown voltage)보다 높은 전압을 인가하여 전기적으로 단락시키는 방식으로 프로그램한다. 반면 이퓨즈 방식의 오티피 오티피 셀은 폴리실리콘 퓨즈(polysilicon fuse)나 메탈 퓨즈(metal fuse)에 10mA~30mA 정도의 과전류를 흘려 이퓨즈를 블로잉(blowing)하여 끊어주는 방식으로 프로그램한다.The CMOS image sensor is used to store analog circuit trimming and calibration, chip ID, encryption key, SRAM repair address, bad pixel address, etc. OTP memory IP (Intellectual) Property) is widely used. Optimum memory used in CIS (CMOS Image Sensor) requires an eFuse cell based on an eFuse or an antifuse logic process that does not require additional processing. An antifuse type eutectic cell is programmed by electrically shorting a thin gate oxide film by applying a voltage higher than a breakdown voltage. On the other hand, this fuse type apitiphytic cell is programmed by blowing an over-current of about 10 mA to 30 mA to a polysilicon fuse or a metal fuse and blowing the fuse.
안티퓨즈 방식의 오티피 메모리는 이퓨즈 방식의 오티피 메모리에 비하여 셀의 크기가 작고 프로그램과 읽기 동작을 바이트 단위로 수행하는 장점이 있는 반면, 게이트 산화막의 두께가 얇아지면서 포스트 프로그램(Post-Program) 저항의 값이 수 MΩ까지 나와 센싱 불량이 발생할 가능성이 있다. 그리고 고전압을 만들어주기 위한 전하펌프 회로가 필요하므로 소용량의 오티피 메모리에서는 이퓨즈 오티피 메모리보다 면적이 큰 단점이 있다. 이를 감안하여, 비교적 용량이 작은 오티피 메모리로서 설계가 쉬운 이퓨즈 오티피 메모리가 많이 사용되고 있다. 아래의 [표 1]은 이퓨즈 방식의 오티피 메모리와 안티퓨즈 방식의 오티피 메모리의 특성을 비교한 것이다. The anti-fuse type OTIF memory has advantages in that the cell size is small and the program and the read operation are performed in units of bytes as compared with the eFuse memory of the fuse type. On the other hand, as the thickness of the gate oxide film becomes thin, ) The resistance value reaches up to several MΩ and there is a possibility that the sensing failure occurs. And a charge pump circuit for generating a high voltage is required. Therefore, there is a disadvantage that an area of a small capacity OTFT memory is larger than that of the fuse OTFT memory. In view of this, an eFuse memory which is relatively easy to design and has a relatively small capacity is widely used. Table 1 below compares the characteristics of the eFuse memory of the eFuse type and the OTFT memory of the anti-fuse type.
이퓨즈 오티피 셀은 한 개의 프로그램 선택 소자와 하나의 기억소자(memory element)를 구비한다. 이퓨즈 오티피 셀의 기술개발 동향은 아래의 [표 2]와 같다. 즉, 프로그램 선택 소자로 PMOS 트랜지스터를 사용하는 이퓨즈 오티피 셀 [4], NMOS 트랜지스터를 사용하는 이퓨즈 오티피 셀 [5][6] 및 접합 다이오드를 사용하는 이퓨즈 오티피 셀 [7][8]이 있다. 그리고, 읽기 포트 (read port)와 프로그램 포트(program port)가 분리된 형태인 듀얼 포트 (dual port) 이퓨즈 오티피 셀 [6]이 있다. 듀얼 포트 이퓨즈 오티피 셀은 일정치 이상의 프로그램 전류를 흘릴 수 있는 채널폭을 갖는 NMOS 트랜지스터와 읽기 전류(read current)를 줄일 수 있도록 작은 채널 폭을 갖는 읽기용 NMOS 트랜지스터를 구비한다. 읽기용 NMOS 트랜지스터의 채널 폭을 작게 하는 이유는 프로그램 되지 않은 이퓨즈 오티피 셀을 읽을 때 전류밀도가 일정치 이상의 전류가 이퓨즈 링크(link)에 흐르면서 EM (Electro-Migration) 현상에 의해 블로잉되는 문제를 해결하기 위한 것이다 [6]. 한편, 기억소자로 니켈(Nikel)이나 코발트 실리사이드 폴리실리콘(Cobalt silicide polysilicon), 메탈 컨택(metal contact) 등이 사용되고 있다. 이퓨즈를 블로잉시키기 위해서는 10~30mA의 프로그램 전류가 필요하며, 일정치 이상의 프로그램 전류를 흘리기 위해서는 일정치 이상의 채널 폭을 갖는 MOS 트랜지스터가 필요하므로 그만큼 이퓨즈 오티피 셀의 면적이 커진다. 반면, 다이오드를 프로그램 선택 소자로 사용하는 경우 접합 면적이 작아도 일정치 이상의 전류를 흘릴 수 있어 이퓨즈 오티피 셀의 면적을 줄일 수 있다. 상기 다이오드를 형성하는 방법은 p+ 폴리실리콘과 n+ 폴리실리콘을 부착(contact)한 폴리실리콘 다이오드 [7]와 NW(N-Well) 안의 p+와 NW 사이의 p+/NW 접합 다이오드 [8]가 있다. 읽기 동작 시 블로잉되지 않은 이퓨즈를 통해 일정치 이상의 전류가 흘러 EM 형상에 의해 블로잉되는 문제점을 해결하기 위해서는 비트라인 풀업 저항의 값이 커야한다. 이와 같은 경우 비트라인의 리드아웃(read-out) 전압은 거의 0V 정도가 되어야 한다. 다이오드를 프로그램 선택 소자로 사용하면 이퓨즈 오티피 셀의 사이즈를 줄일 수 있지만, 읽기 모드 시 다이오드의 접촉전압(contact voltage) 강하로 인하여 '0' 데이터에 대한 센싱 불량이 발생할 수 있다. The fuse element cell has one program selection element and one memory element. The technology development trend of this fuse type cell is shown in [Table 2] below. That is, the eFuse cells [4] using PMOS transistors as the program selecting element, the eFuse [5] [6] using the NMOS transistor and the eFuse [7] [8] There is. Also, there is a dual port fuse type cell [6] in which the read port and the program port are separated from each other. The dual port eFuse cell has an NMOS transistor having a channel width capable of flowing a program current of a predetermined value or more and a read NMOS transistor having a small channel width so as to reduce a read current. The reason why the channel width of the read-out NMOS transistor is reduced is that when reading the unprogrammed eutectic cell, a current having a current density equal to or more than a certain value is blown by EM (Electro-Migration) phenomenon while flowing through the eFuse link To solve the problem [6]. On the other hand, nickel, cobalt silicide polysilicon, metal contact, or the like is used as a memory element. A programming current of 10 to 30 mA is required for blowing the fuse and a MOS transistor having a channel width equal to or more than a certain value is required to flow a program current of more than a predetermined value. On the other hand, when the diode is used as a program selection device, even if the junction area is small, a current exceeding a predetermined value can be supplied, thereby reducing the area of the fuse apical cell. The diode is formed by a polysilicon diode with p + polysilicon and n + polysilicon in contact [7] and a p + / NW junction diode between p + and NW in NW (N-Well) In order to solve the problem that a current exceeding a certain value flows through the eFuse that is not blown during the read operation and is blown by the EM shape, the value of the bit line pull-up resistor must be large. In this case, the read-out voltage of the bit line should be about 0V. If the diode is used as a program selection device, the size of the fuse-off cell can be reduced. However, a sensing voltage of '0' data may be deteriorated due to a reduction in the contact voltage of the diode in the reading mode.
도 1은 다이오드를 프로그램 선택 소자로 사용하는 종래 이퓨즈 오티피 셀의 회로를 나타낸 것으로 이에 도시한 바와 같이 비트라인신호(BL)의 단자와 워드라인바신호(WLb)의 단자 사이에 직렬 연결된 이퓨즈(eFuse11) 및 다이오드(D11)를 구비한다. 상기 다이오드(D11)는 폴리실리콘 다이오드로 제조되거나 p+/NW 접합 다이오드로 제조될 수 있다.FIG. 1 shows a circuit of a conventional e-fuse type cell using a diode as a program selecting element. As shown in FIG. 1, a series connection between the terminal of the bit line signal BL and the terminal of the word line bar signal WLb A fuse eFuse 11 and a diode D11. The diode D11 may be made of a polysilicon diode or a p + / NW junction diode.
도 2는 상기 폴리실리콘 다이오드의 구조를 나타낸 단면도로서 이에 도시한 바와 같이 기판(21) 상에 p+ 폴리실리콘층(22)과 n+ 폴리실리콘층(23)을 접착(contact)한 구조로 되어 있다. 2 is a cross-sectional view showing the structure of the polysilicon diode. As shown in FIG. 2, the p +
도 3a 내지 도 3c는 종래의 이퓨즈 오티피 셀에서 p+/NW 접합 다이오드의 구조를 나타낸 단면도이다. 도 3a는 다이오드의 양극(anode)인 p+ 확산층(diffusion layer)(34)과 n+ 확산층(33)을 격리 산화막(STI: Shallow Trench Isolation)(35)을 이용하여 격리한 다이오드의 공정단면도를 나타낸 것이다. 여기서, p+ 확산층(34)과 n+ 확산층(33)의 사이에 기생하는 엔웰(NW)(32)의 저항값은 상기 격리 산화막(35)에 의해 크게 나타난다. 상기 엔웰(32)의 저항값을 줄이는 방법으로써, 도 3b와 도 3c에서와 같이 더미 시모스(dummy CMOS) 게이트와 SBL(Silicide Block Layer) 격리 기술을 이용하여 p+ 확산층(34)과 n+ 확산층(33) 사이의 엔웰 경로를 최소화 하는 방법이 있다.3A to 3C are cross-sectional views illustrating the structure of a p + / NW junction diode in a conventional eutectic cell. 3A shows a process sectional view of a diode in which a p +
한편, 다이오드를 프로그램 선택 소자로 사용하는 경우 이퓨즈 오티피 셀의 사이즈를 줄일 수 있지만, 읽기 동작 시 블로잉되지 않은 이퓨즈를 통해 일정치 아상의 전류가 흘러 EM (Electro-Migration)에 의해 블로잉되는 문제점이 있다. 이와 같은 문제점을 해결하기 위해 비트라인 풀업 로드 저항값이 일정치 이상이 되어야 한다. 이와 같은 경우 비트라인의 리드아웃(read-out) 전압은 거의 0V 부근이 되어야 한다. 다이오드를 프로그램 선택 소자로 사용하면 이퓨즈 오티피 셀의 사이즈를 줄일 수 있지만, 읽기 모드 시 다이오드의 접촉전압 강하로 인하여 '0' 데이터에 대한 센싱 불량이 발생할 수 있다. 아래의 [표 3]은 다이오드를 선택 소자로 사용한 이퓨즈 오티피 셀이 블로잉되지 않은 경우에 대한 비트라인 전압의 모의실험 결과를 나타낸 것으로 0.91V까지 올라가는 것을 알 수 있다.On the other hand, when the diode is used as a program selecting element, the size of the fuse-off cell can be reduced. However, a current of a constant current flows through the eFuse which is not blown during the read operation and is blown by EM (Electro-Migration) There is a problem. To solve such a problem, the bit line pull-up load resistance value must be equal to or more than a fixed value. In this case, the read-out voltage of the bit line should be close to 0V. The use of a diode as a program selection device can reduce the size of the fuse atopy cell, but the sensing voltage for '0' data can be defective due to the contact voltage drop of the diode in the read mode. Table 3 below shows the simulation result of the bit line voltage for the case where the eutectic cell using the diode as the selection device is not blown. It can be seen that it rises to 0.91V.
이와 같이 종래 기술에 의한 이퓨즈 오티피 메모리 회로는 일정치 이상의 프로그램 전류를 흘리기 위해서는 일정치 이상의 채널 폭을 갖는 MOS 트랜지스터가 필요하므로 그만큼 이퓨즈 오티피 셀의 면적이 커지는 문제점이 있다. As described above, the conventional eFuse memory circuit requires a MOS transistor having a channel width equal to or greater than a certain value in order to allow a programming current of more than a predetermined value to flow, which increases the area of the fuse apity cell.
또한, 다이오드를 프로그램 선택 소자로 사용함으로써 이퓨즈 오티피 셀의 사이즈를 줄일 수 있지만, 읽기 모드 시 다이오드의 접촉전압(contact voltage) 강하로 인하여 '0' 데이터에 대한 센싱 불량이 발생하는 문제점이 있다. In addition, although the size of the fuse-off cell can be reduced by using the diode as a program selection device, there is a problem in that a sensing failure of '0' data occurs due to a drop in the contact voltage of the diode in the read mode .
본 발명이 해결하고자 하는 과제는 이퓨즈 오티피 셀의 어레이를 구비한 이퓨즈 오티피 메모리에 있어서, 프로그램 모드에서 딥엔웰 안에 형성된 채널 폭이 작은 엔모스 트랜지스터의 바디인 피웰과 n+ 확산층 사이에 기생하는 접합 다이오드를 사용하여 해당 셀의 이퓨즈 링크를 블로잉하고 읽기 모드에서는 엔모스 트랜지스터를 이용하여 해당 셀에 프로그램된 데이터를 읽어낼 수 있도록 하는데 있다. SUMMARY OF THE INVENTION It is an object of the present invention to provide a novel eutectic memory having an array of fuse-based FET cells, in which a parasitic element is formed between a n + diffusion layer and a well, which is a body of an NMOS transistor having a small channel width formed in a dip- In the read mode, an emmos transistor is used to read the programmed data in the corresponding cell.
상기 기술적 과제를 이루기 위한 본 발명의 실시예에 따른 접합 다이오드를 이용한 이퓨즈 오티피 메모리 회로는, 딥엔웰 안에 형성된 엔모스 트랜지스터의 바디인 피웰과 n+ 확산층 사이에 기생하는 접합 다이오드를 구비한 이퓨즈 오티피 셀이 매트릭스 형태로 배열된 이퓨즈 오티피 셀 어레이를 구비하되, 프로그램 모드에서 상기 접합 다이오드에 의하여 해당 이퓨즈 오티피 셀의 이퓨즈 링크가 블로잉되고, 읽기 모드에서는 상기 엔모스 트랜지스터에 의하여 해당 이퓨즈 오티피 셀의 이퓨즈 링크에 프로그램된 데이터가 읽혀지는 이퓨즈 오티피 셀 어레이부; 제어신호에 따라 상기 이퓨즈 오티피 셀 어레이부에 대한 프로그램 모드, 노멀 리드 모드 및 프로그램 확인 리드 모드에 적합한 내부 제어 신호를 출력하는 컨트롤 로직부; 상기 컨트롤 로직부의 제어하에 행 어드레스를 공급받아 상기 이퓨즈 오티피 셀 어레이부에 리드워드라인신호 및 라이트워드라인바신호를 출력하는 워드라인 드라이버; 상기 컨트롤 로직부의 제어하에 상기 이퓨즈 오티피 셀 어레이부의 소스라인 구동을 위하여, 열 어드레스를 디코딩하여 디코딩된 열 어드레스를 출력하는 컬럼 디코더; 및 상기 열 어드레스 및 상기 컨트롤 로직부의 제어하에 프로그램 모드에서 입력데이터에 대응되는 프로그램데이터를 상기 이퓨즈 오티피 셀 어레이부에 공급하고, 읽기 모드에서는 상기 이퓨즈 오티피 셀 어레이부로부터 공급되는 비트라인신호를 감지 및 증폭하여 그에 따른 출력데이터를 발생하는 소스라인 드라이버 및 센스앰프;를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided an eFuse memory circuit using a junction diode, including an eFuse having a junction diode parasitic between an n + diffusion layer, which is a body of an NMOS transistor formed in a deep- Wherein the eutectic cell array is arranged in a matrix form, wherein the eutectic cell array of the eutectic cell is blown by the junction diode in a program mode, and in the read mode by the emmode transistor An eFuse cell array unit in which data programmed to the eFuse link of the eFuse cell is read; A control logic unit for outputting an internal control signal suitable for a program mode, a normal lead mode and a program check lead mode for the eFuse cell array unit according to a control signal; A word line driver for receiving a row address under the control of the control logic unit and outputting a read word line signal and a write word line bar signal to the eFuse cell array unit; A column decoder for decoding the column address and outputting the decoded column address for driving the source line of the eFuse-Fit cell array unit under the control of the control logic unit; And program data corresponding to input data in a program mode under the control of the column address and the control logic unit is supplied to the fuse-effect cell array unit. In a read mode, a bit line supplied from the fuse- And a source line driver and a sense amplifier for sensing and amplifying a signal and generating output data according to the signal.
본 발명은 이퓨즈 오티피(eFuse OTP) 메모리의 프로그램 모드에서 딥엔웰 안에 형성된 채널 폭이 작은 엔모스 트랜지스터의 바디인 피웰과 n+ 확산층 사이에 기생하는 접합 다이오드를 사용하여 해당 셀의 이퓨즈 링크를 블로잉하고, 읽기 모드에서는 엔모스 트랜지스터를 이용하여 해당 셀에 프로그램된 데이터를 읽어냄으로써, 이퓨즈 오티피 메모리의 면적이 줄어들고 데이터 센싱 불량률이 줄어드는 효과가 있다.The present invention relates to an eFuse OTP memory device that uses a junction diode parasitic between a n + diffusion layer and a well, which is a body of an NMOS transistor formed in a dip-well in a program mode of an eFuse OTP memory, In the read mode, the programmed data is read in the corresponding cell using the NMOS transistor, thereby reducing the area of the fuse-or-notch memory and reducing the data-sensing defective rate.
그리고, 읽기 모드에서 채널 폭이 작은 엔모스 트랜지스터를 이용하여 비트라인에 전압을 전달하므로 오티피 셀의 블로잉되지 않은 이퓨즈를 통해 흐르는 읽기 전류가 100㎂ 이내로 억제되어 목적하지 않은 이퓨즈가 블로잉되는 것을 방지할 수 있는 효과가 있다. In the read mode, since the NMOS transistor having a small channel width is used to transfer the voltage to the bit line, the read current flowing through the unblown eFuse of the apical cell is suppressed to 100 μA or less and the undesired eFuse is blown There is an effect that it can be prevented.
도 1은 다이오드를 프로그램 선택 소자로 사용하는 종래 이퓨즈 오티피 셀의 회로도이다.
도 2는 종래의 이퓨즈 오티피 셀에서 폴리실리콘 다이오드의 구조를 나타낸 단면도이다.
도 3a 내지 도 3c는 종래의 이퓨즈 오티피 셀에서 p+/NW 접합 다이오드의 구조를 나타낸 단면도이다.
도 4는 본 발명의 실시예에 따른 접합다이오드를 이용한 이퓨즈 오티피 메모리 회로의 블록도이다.
도 5는 본 발명의 실시예에 따른 이퓨즈 오티피 셀의 상세 회로도이다.
도 6은 본 발명의 실시예에 따른 이퓨즈 오티피 셀에서의 엔모스 트랜지스터의 단면도이다.
도 7은 본 발명의 실시예에 따른 이퓨즈 오티피 메모리 회로의 포맷도이다.
도 8은 도 4에서 워드라인 드라이버의 상세 회로도이다.
도 9는 도 4에서 소스라인 드라이버의 상세 회로도이다.
도 10은 도 4에서 센스앰프의 상세 회로도이다.
도 11a 및 도 11b는 이퓨즈 오티피 셀에 대한 프로그램 모드에서의 모의실험 결과를 나타낸 파형도이다.
도 12a 및 도 12b는 이퓨즈 오티피 셀에 대한 리드 모드에서의 모의실험 결과를 나타낸 파형도이다. 1 is a circuit diagram of a conventional eutectic cell using a diode as a program selection element.
2 is a cross-sectional view showing the structure of a polysilicon diode in a conventional eutectic cell.
3A to 3C are cross-sectional views illustrating the structure of a p + / NW junction diode in a conventional eutectic cell.
4 is a block diagram of an eFuse-optic memory circuit using a junction diode according to an embodiment of the present invention.
5 is a detailed circuit diagram of an eFuse cell according to an embodiment of the present invention.
6 is a cross-sectional view of an emmos transistor in an eFuse cell according to an embodiment of the present invention.
7 is a format diagram of an eFuse-type memory circuit according to an embodiment of the present invention.
8 is a detailed circuit diagram of the word line driver in FIG.
FIG. 9 is a detailed circuit diagram of the source line driver in FIG.
FIG. 10 is a detailed circuit diagram of the sense amplifier in FIG.
11A and 11B are waveform diagrams showing simulation results in the program mode for the fuse-off-cell.
12A and 12B are waveform diagrams showing simulation results in the lead mode for this fuse-off-chip cell.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4는 본 발명의 실시예에 따른 이퓨즈 오티피 메모리 회로의 블록도로서 이에 도시한 바와 같이, 이퓨즈 오티피 메모리 회로(40)는 이퓨즈 오티피 셀 어레이부(eFuse OTP Cell Arrary Unit)(41), 컨트롤 로직부(42), 워드라인 드라이버(43), 컬럼 디코더(44) 및 소스라인(Source Line) 드라이버 및 센스앰프(45)를 구비한다.FIG. 4 is a block diagram of the eFuse memory according to the embodiment of the present invention. As shown in FIG. 4, the
이퓨즈 오티피 메모리 회로(40)에 사용되는 어드레스는 행 어드레스(row address)인 A[10:3],열 어드레스(column address)인 A[2:0]가 있고 이퓨즈 오티피 셀 어레이부(41)에서 왼쪽 블록과 오른쪽 블록을 선택해주는 블록 어드레스(block address) A[11]이 있다. The address used in the fuse-or-
이퓨즈 오티피 셀 어레이부(41)의 셀 배열 형태나 용량은 특별하게 한정되지 않으나, 본 실시예에서는 이퓨즈 오티피 셀이 128행×8열로 배열된 4Kb 용량인 것을 예로 하여 설명한다. 프로그램 모드에서 딥엔웰 안에 형성된 채널 폭이 작은 엔모스 트랜지스터의 바디인 피웰과 n+ 확산층 사이에 기생하는 접합 다이오드에 의하여 상기 이퓨즈 오티피 셀 어레이부(41)상의 해당 이퓨즈 오티피 셀의 이퓨즈 링크가 블로잉되고, 읽기 모드에서는 엔모스 트랜지스터에 의하여 해당 이퓨즈 오티피 셀의 이퓨즈 링크에 프로그램된 데이터가 읽혀진다. The cell arrangement and the capacity of the fuse-orifice
도 5는 본 발명의 실시예에 따른 상기 이퓨즈 오티피 셀의 상세 회로를 나타낸 것으로 이에 도시한 바와 같이, 게이트에 리드워드라인신호(RWL)가 공급되고 일측단자(드레인)에 비트라인신호(BL)가 공급되며 플로팅게이트에 소스라인신호(SL)가 공급되는 일정치 이하의 채널폭을 갖는 엔모스 트랜지스터(MN51); 및 일측 단자가 상기 엔모스 트랜지스터(MN51)의 타측 단자(소오스)에 연결되고, 타측 단자에 라이트워드라인바신호(WWLb)가 공급되는 이퓨즈(eFuse51)를 구비한다.FIG. 5 shows a detailed circuit of the eFuse type cell according to an embodiment of the present invention. As shown in FIG. 5, a read word line signal RWL is supplied to a gate and a bit line signal An NMOS transistor MN51 having a channel width less than a predetermined value to which the source line signal SL is supplied to the floating gate; And an eFuse 51 in which one terminal is connected to the other terminal (source) of the NMOS transistor MN51 and the other terminal is supplied with a write word line bar signal WWLb.
도 6은 상기 엔모스 트랜지스터(MN51)의 단면도로서 이에 도시한 바와 같이, 기판(61) 상에 형성된 딥엔웰(DNW: Deep N-Well)(62), 상기 딥엔웰(62)에 형성된 엔모스 트랜지스터의 바디인 피웰(PW: P-Well)(63), 상기 피웰(63)에서 소정의 간격을 두고 형성된 n+ 확산층(64) 및 p+ 확산층(diffusion layer)(65)을 구비한다.6 is a cross-sectional view of the NMOS transistor MN51. As shown in FIG. 6, the NMOS transistor MN51 includes a deep n-well 62 formed on a
도 5의 이퓨즈 오티피 셀 회로에 대한 동작 모드별 바이어스 전압은 아래의 [표 4a] 및 [표 4b]와 같다. 프로그램 모드에서 '1'로 프로그램 되는 이퓨즈 오티피 셀의 소스라인신호(SL)는 전원전압(VDD)으로 구동되고, 라이트워드라인바신호(WWLb)는 0V로 구동된다. 읽기 모드에서 상기 라이트워드라인바신호(WWLb)는 WWLb은 0V로 구동되고, 리드워드라인신호(RWL)는 전원전압(VDD)으로 구동된다. 이에 따라 '1'로 프로그램 된 이퓨즈 오티피 셀로부터 '1'의 출력데이터(DOUT)가 출력되고, '0'으로 프로그램된 이퓨즈 오티피 셀로부터 '0'의 출력데이터(DOUT)가 출력된다.The bias voltages for the operation modes of the fuse-off-cell circuit of FIG. 5 are shown in [Table 4a] and [Table 4b] below. The source line signal SL of the eFuse cells that are programmed to be "1" in the program mode is driven to the power supply voltage VDD and the write word line bar signal WWLb is driven to 0V. In the read mode, the write word line bar signal WWLb is driven to 0V and the read word line signal RWL is driven to the power supply voltage VDD. Accordingly, output data DOUT of '1' is output from the eutectic cell programmed with '1' and output data DOUT of '0' is output from the eutectic cell programmed with '0' do.
프로그램 모드에서 비트라인신호(BL)가 엔모스 트랜지스터(MN51)의 바디(body)인 피웰(PW: P-Well)(63)과 n+ 확산층(64)의 사이에 기생하는 접합 다이오드를 통해 기억소자인 이퓨즈(eFuse51)에 공급된다. 이에 따라, 상기 이퓨즈(eFuse51)가 열적 파괴에 의해 블로잉된다. 상기 엔모스 트랜지스터(MN51)의 채널폭은 통상의 이퓨즈 블로잉을 위해 사용하는 엔모스 트랜지스터의 채널폭에 비하여 작게 설계되는 것이 바람직하다. 왜냐하면, 다이오드를 프로그램 선택 소자로 이용하는 경우 접합 면적이 작아도 일정치 이상의 전류를 흘릴 수 있기 때문이다.In the program mode, the bit line signal BL is supplied to the memory element (not shown) through a parasitic diode between the n +
읽기 모드에서 상기 접합 다이오드를 이용하는 것이 아니라 상기 채널 폭이 작은 엔모스 트랜지스터(MN51)를 이용하여 비트라인신호(BL)를 전달하므로 상기 블로잉되지 않은 이퓨즈(eFuse51)를 통해 흐르는 읽기 전류를 소정치(예: 100㎂) 이내로 억제하여 블로잉되지 않은 이퓨즈(eFuse51)가 본의 아니게 블로잉되는 문제를 해결할 수 있다. 그리고, 다이오드의 접촉 전압(contact voltage) 강하 문제가 해소되어 '0'데이터에 대한 센싱 불량 문제가 발생되지 않는다. The read current flowing through the eFuse 51 that has not been blown is transferred to the eFuse 51 through the eFuse 51. In this case, (For example, 100 [micro] A), thereby solving the problem that the unfused blown eFuse 51 is unintentionally blown. Then, the contact voltage drop problem of the diode is solved, and the problem of sensing failure with respect to the '0' data does not occur.
아래의 [표 5]는 본 발명의 실시예에 따른 이퓨즈 오티피 메모리 회로(40)의 주요 특징을 나타낸 것이다. 여기서, 이퓨즈 오티피 셀 어레이부(41)의 포맷 형태나 사이즈는 특별하게 한정되지 않지만, 본 실시예에서는 128행×8열×4개 블록으로 구성된 것을 예로 하여 설명한다. 전원전압(VDD)은 프로그램 모드에서 3.9V이고, 읽기 모드에서는 3.3V±0.3V인 것을 예로 하여 설명한다. 이퓨즈(eFuse51)의 재질은 코발트 실리사이드 n+ 폴리실리콘이고, 동작 모드로서 프로그램, 노멀 리드(normal read), 프로그램 확인 리드 모드(program-verify-read mode)가 있다. 그리고, 이퓨즈 오티피 메모리 회로(40)에 대한 프로그램 비트로써 1비트가 할당되고 읽기 비트로써 8비트가 할당될 수 있다. 이퓨즈 오티피 메모리 회로(40)에 사용된 소자는 3.3V의 MV (Medium Voltage) 트랜지스터이다.Table 5 below shows the main features of the
도 7은 이퓨즈 오티피 메모리 회로(40)의 배치 구조 나타낸 것이다. 1Kb 용량의 4개의 이퓨즈 오티피 셀 어레이(41A)가 매트릭스 구조로 배열된다. 워드라인 드라이버(43)는 이퓨즈 오티피 셀 어레이(41A) 간의 수평방향으로 사이에 각각 배열되고, 소스라인 드라이버(45A)는 이퓨즈 오티피 셀 어레이(41A) 간의 수직 방향으로 사이에 배열되며, 데이터 출력버퍼를 포함하는 센스앰프(45B)는 수직 방향으로 배열된 두 개의 이퓨즈 오티피 셀 어레이(41A)의 하부에 각각 배열된다. 이퓨즈 오티피 셀 어레이부(41)에 배열된 256개의 행 중에서 하나는 행 어드레스인 A[10:3]의 디코딩에 의해 선택된다. 프로그램 모드에서는 블록 어드레스 A[11]과 열 어드레스 A[2:0]의 디코딩에 의해 16개의 소스라인 중에서 하나가 구동되고, 읽기 모드에서는 A[11]에 의해 16개의 비트라인 중에서 8개가 선택된다.Fig. 7 shows the arrangement of the fuse-or-
컨트롤 로직부(42)는 각종 제어신호(PGM,READ, A[11:0], TM_EN)에 따라 상기 이퓨즈 오티피 셀 어레이부(41)에 대한 프로그램 모드, 노멀 리드(normal read) 모드와 프로그램 확인 리드(Program-Verify-Read) 모드에 적합한 내부 제어 신호를 출력하는 역할을 수행한다.The
워드라인 드라이버(43)는 상기 컨트롤 로직부(42)의 제어하에 행 어드레스를 공급받아 상기 이퓨즈 오티피 셀 어레이부(41)를 대상으로 리드워드라인신호(RWL) 및 라이트워드라인바신호(WWLb)를 출력한다. The
도 8은 상기 워드라인 드라이버(43)의 상세 회로도로서 이에 도시한 바와 같이, 제어신호(A98),(A76),(A543)를 낸드연산하는 낸드게이트(ND81),상기 낸드게이트(ND81)의 출력신호와 워드라인인에이블신호(WLEN_PGM)를 낸드연산하는 낸드게이트(ND82), 상기 낸드게이트(ND82)의 출력신호를 반전시켜 출력하는 인버터(I81) 및 워드라인인에이블바신호(WLENb_RD)와 상기 낸드게이트(ND81)의 출력신호를 노아연산하여 그에 따른 리드워드라인신호(RWL)를 출력하는 노아게이트(NOR81)를 구비한다.8 is a detailed circuit diagram of the
프로그램 모드로 진입하여 워드라인인에이블신호(WLEN_PGM)가 전원전압(VDD)으로 구동되면, 블록 어드레스 A[10]에 의해 상부의 워드라인 드라이버(43) 또는 하부의 워드라인 드라이버(43)가 선택되고, 행 어드레스인 A[9:3]을 디코딩하여 128개의 라이트워드라인바신호(WWLb) 중에서 선택된 라이트워드라인바신호(WWLb)만 0V로 구동하고 선택되지 않은 나머지의 라이트워드라인바신호(WWLb)는 전원전압(VDD)으로 유지된다. 프로그램 모드에서 상기 워드라인인에이블바신호(WLENb_RD)는 전원전압(VDD)으로 유지되므로, 리드워드라인신호(RWL)는 0V로 유지된다. 그리고, 리드 모드(Read Mode)에서 선택된 리드워드라인신호(RWL)가 전원전압(VDD)으로 구동되고 선택되지 않은 리드워드라인신호(RWL)는 0V로 유지된다. 상기 리드 모드에서 워드라인인에이블신호(WLEN_PGM)는 0V로 유지되므로 라이트워드라인바신호 WWLb[127:0]는 행 어드레스인 A[9:3]에 상관없이 모두 0V로 유지된다. When the program mode is entered and the word line enable signal WLEN_PGM is driven to the power supply voltage VDD, the upper
컬럼 디코더(44)는 상기 이퓨즈 오티피 셀 어레이부(41)의 소스라인 구동을 위하여, 상기 컨트롤 로직부(42)의 제어하에 열 어드레스를 디코딩하여 디코딩된 열 어드레스를 소스라인 드리어버 및 센스앰프(45)에 출력한다. 상기 컨트롤 로직부(42)로부터 상기 컬럼 디코더(44)에 공급되는 12개의 어드레스 A[11:0]에 의해 이퓨즈 오티피 셀 어레이부(41) 상의 4Kb 중 1비트가 선택되며, 프로그램 모드는 1 바이트씩 수행되고 읽기 모드는 1비트씩 수행된다. The
소스라인 드라이버 및 센스앰프(45)는 상기 컨트롤 로직부(42)의 제어하에 프로그램 모드에서 입력데이터(DIN)에 대응되는 프로그램데이터를 상기 이퓨즈 오티피 셀 어레이부(41)에 공급하고, 읽기 모드에서 상기 이퓨즈 오티피 셀 어레이부(41)로부터 공급되는 비트라인신호(BL)를 감지 및 증폭하여 그에 따른 출력데이터(DOUT)를 출력한다. 참고로, 상기 출력 데이터(DOUT)와 입력 데이터 (DIN)는 각각 분리되어 있다. 그리고 10개의 어드레스 신호에 의해 1Kb 중 1비트가 선택되며, 읽기와 쓰기는 각각 1바이트와 1비트 씩 수행될 수 있다.The source line driver and the
도 9는 상기 소스라인 드라이버(45A)의 상세 회로도로서 이에 도시한 바와 같이, 내부프로그램신호(IPGM)와 제어신호(A210)를 낸드연산하는 낸드게이트(ND91), 상기 낸드게이트(ND91)의 출력신호의 위상을 반전시키는 인버터(I91), 상기 인버터(I91)의 출력신호와 입력데이터(DIN)를 낸드연산하는 낸드게이트(ND92) 및 직렬 연결되어 상기 낸드게이트(ND92)의 출력신호의 위상을 순차적으로 반전시켜 그에 따른 소스라인신호(SL)를 출력하는 인버터(I92-I94)를 구비한다.9 is a detailed circuit diagram of the
상기 소스라인 드라이버(45A)는 프로그램 모드에서 열 어드레스 A[2:0]을 디코딩하여 프로그램될 열을 선택해주는 역할을 한다. 프로그램 모드로 진입하면 내부프로그램신호(IPGM)가 '하이'로 활성화된다. The
열 어드레스 A[2:0]의 디코딩에 의해 선택된 소스라인 드라이버(43)에서 입력데이터(DIN)가 '1'인 경우 해당 소스라인은 전원전압(VDD)으로 구동되고, 상기 입력데이터(DIN)가 '0'인 경우에는 상기 소스라인이 0V로 구동된다.When the input data DIN is '1' in the
상기 열 어드레스 A[2:0]의 디코딩에 의해 선택되지 않은 소스라인 드라이버(43)의 소스라인은 입력데이터(DIN)에 상관없이 0V로 유지된다.The source line of the
도 10은 상기 센스 앰프(45B)의 상세 회로도로서 이에 도시한 바와 같이, 비트라인 제어부(101A), 센스앰프부(101B), RS 래치(101C) 및 출력버퍼(101D)를 포함한다.10 is a detailed circuit diagram of the
비트라인 제어부(101A)는 일측 단자가 전원전압(VDD)에 연결되고 게이트에 비트라인로드바 신호(BL_LOADb)가 공급되는 피모스 트랜지스터(MP101), 일측 단자가 상기 피모스 트랜지스터(MP101)의 타측 단자에 연결되고 타측 단자에 비트라인신호(BL)가 공급되는 저항(R101) 및 일측 단자에 상기 비트라인신호(BL)가 공급되고 타측 단자가 접지전압(VSS)에 연결되며 게이트에 비트라인프리차지 신호(BL_PCG)가 공급되는 엔모스 트랜지스터(MN101)를 구비한다. The bit
센스앰프부(101B)는 피모스 트랜지스터(MP102-MP106) 및 엔모스 트랜지스터(MN102-MN106)로 이루어져 센스앰프인에이블바신호(SAENb)가 '로우'로 활성화될 때 비트라인신호(BL)와 기준전압(VREF)을 비교하는 방식으로 센싱하여 그에 따른 전압을 노드(N1),(N2)에 출력하는 센스앰프회로, 스탠바이 모드에서 센스앰프인에이블바신호(SAENb)에 의해 턴온되어 상기 센스앰프회로에 전원전압(VDD)을 공급하는 피모스 트랜지스터(MP102) 및 스탠바이 모드에서 센스앰프인에이블바신호(SAENb)에 의해 각각 턴온되어 상기 노드(N1),(N2)의 전압을 접지전압(VSS)으로 프리차지시키는 엔모스 트랜지스터(MN104),(MN105)를 구비한다. The
RS 래치(101C)는 상기 노드(N1),(N2)를 통해 이전 상태의 데이터를 래치하는 역할을 수행하며, 이를 위해 노아게이트(NOR101),(NOR102)를 구비한다. The
출력버퍼(101D)는 상기 RS 래치(101C)에서 래치된 출력데이터(DOUT),(DOUTb)를 완충 증폭하여 출력한다. The
스탠바이 상태에서 비트라인프리차지 신호(BL_PCG)는 0V로 유지되고 비트라인로드바 신호(BL_LOADb)는 전원전압(VDD)으로 유지된다. In the standby state, the bit line precharge signal BL_PCG is held at 0V and the bit line load bar signal BL_LOADb is held at the power supply voltage VDD.
이에 따라, 스탠바이 상태에서는 비트라인신호(BL)와 기준전압(VREF)이 플로팅 상태가 되고, 엔모스 트랜지스터(MN104),(MN105)가 턴온 상태이므로 노드(N1),(N2)가 접지전압(VSS)으로 각각 프리차지된다.Thus, in the standby state, the bit line signal BL and the reference voltage VREF are brought to a floating state, and the NMOS transistors MN104 and MN105 are turned on, so that the nodes N1 and N2 are grounded VSS).
만약, 리드신호(RD)가 '하이'로 활성화되면 비트라인프리차지 신호(BL_PCG)가 '하이'로 활성화되어 엔모스 트랜지스터(MN101)가 턴온되므로 상기 비트라인신호(BL)가 0V로 프리차징된다. 이때, 기준전압(VREF) 또한 상기 비트라인신호(BL)의 유사한 경로를 통해 0V로 프리차징된다.When the read signal RD is activated to a high level, the bit line precharge signal BL_PCG is activated to high and the NMOS transistor MN101 is turned on. Therefore, the bit line signal BL is precharged to 0V do. At this time, the reference voltage VREF is also precharged to 0 V through a similar path of the bit line signal BL.
이후, 리드워드라인신호(RWL)가 '하이'로 공급되어 도 5의 엔모스 트랜지스터(MN51)가 턴온된다. 이어서, 비트라인로드바 신호(BL_LOADb)가 '하이'에서 '로우'로 활성화 되고 노멀 리드 모드에서 필요로 하는 기준전압(VREF)이 분배저항(도면에 미표시)을 통해 생성된다.Thereafter, the read word line signal RWL is supplied at a high level, and the NMOS transistor MN51 of FIG. 5 is turned on. Then, the bit line load bar signal BL_LOADb is activated from "high" to "low" and the reference voltage VREF required in the normal lead mode is generated through the distribution resistance (not shown in the drawing).
그리고, 선택된 이퓨즈 오티피 셀의 이퓨즈 링크의 프로그램 유무에 따라 이퓨즈 링크의 저항값이 달라지고, 이에 의해 비트라인신호(BL)의 전압 레벨이 다르게 나타난다. 이퓨즈 오티피 셀의 데이터 즉, 비트라인신호(BL)가 센스앰프부(101B)에 충분히 전달되면 비트라인로드바 신호(BL_LOADb)가 '로우'로 활성화되고 센스앰프부(101B)에서 비트라인신호(BL)가 기준전압(VREF)이 비교되는 방식으로 센싱된다. 이렇게 센싱된 데이터가 RS 래치(101C) 및 출력버퍼(101D)를 통해 출력데이터(DOUT)로 전달된다.The resistance value of the eFuse link varies depending on the program of the eFuse link of the selected eFuse cell, so that the voltage level of the bit line signal BL is different. The bit line load bar signal BL_LOADb is activated to a low level and the
상기 도 10에서 비트라인 제어부(101A)를 제외한 센스앰프부(101B), RS 래치(101C) 및 출력버퍼(101D)는 센스앰프 기반의 D형 플립플롭 역할을 수행하는 영역이다.The
한편, 데이터 리텐션(retention) 시간 동안 프로그램된 이퓨즈 링크의 저항값이 줄어드는 것을 감안하여, 프로그램 확인 리드(Program-Verify-Read) 모드 및 읽기 모드에 따라 상기 기준전압(VREF)의 발생회로에서 기준저항값이 변경되도록 하였다. 따라서, 프로그램된 이퓨즈의 저항값이 변동되더라도 데이터로 정상적으로 센싱할 수 있게 된다. On the other hand, in consideration of the fact that the resistance value of the eFuse link programmed during the data retention time is reduced, in the program-verify-read mode and the read mode, in the generation circuit of the reference voltage VREF So that the reference resistance value was changed. Therefore, even if the resistance value of the programmed eFuse changes, it becomes possible to normally sense the data.
도 11a 및 도 11b는 4kb 용량의 이퓨즈 오티피 셀에 대한 프로그램 모드에서의 모의실험 결과를 나타낸 파형도이다. 먼저, 컨트롤 로직부(42)에 어드레스 A[11:0]를 인가한 상태에서 프로그램신호(PGM)가 활성화 되면 입력데이터(DIN)가 '1'인 경우 도 11a에서와 같이 선택된 이퓨즈 오티피 셀의 소스라인신호(SL)가 전원전압(VDD)으로 구동되고, 라이트워드라인바신호(WWLb)가 0V로 구동된다. 이에 따라, pn 접합 다이오드가 온되어 일정치 이상의 전류가 해당 이퓨즈를 통해 흐르는 블로잉이 이루어진다. 11A and 11B are waveform diagrams showing simulation results in a program mode for a 4 kB capacity eutectic cell. First, when the program signal PGM is activated while the address A [11: 0] is applied to the
반면, 상기 입력데이터(DIN)가 '0'인 경우 도 11b에서와 같이 선택된 이퓨즈 오티피 셀의 소스라인신호(SL)와 라이트워드라인바신호(WWLb)가 모두 0V로 구동된다. 이에 따라, 해당 이퓨즈에 전류가 흐르지 않게 되므로 해당 이퓨즈는 비블로잉(non-blown) 상태에 놓이게 된다.On the other hand, when the input data DIN is '0', the source line signal SL and the write word line bar signal WWLb of the eFuse-optic cell selected as shown in FIG. 11B are both driven to 0V. As a result, no current flows through the e-fuse, so that the e-fuse is placed in a non-blown state.
도 12a 및 도 12b는 4kb 용량의 이퓨즈 오티피 셀에 대한 리드 모드에서의 모의실험 결과를 나타낸 파형도이다. 리드신호(RD)가 '하이'로 활성화 되면 '하이'의 비트라인프리차지 신호(BL_PCG)에 의해 기준전압(VREF)과 비트라인신호(BL)가 0V로 프리차지된다. 그리고, 리드워드라인신호(RWL)가 '하이'로 활성화 되고 비트라인로드바 신호(BL_LOADb)가 '로우'로 활성화된다. 이때, 기준전압(VREF)이 생성되고, 이퓨즈 오티피 셀의 데이터가 비트라인에 전달된다. 이퓨즈 오티피 셀의 데이터가 상기 비트라인에 충분히 전달되면 센스앰프인에이블신호(SAEN)가 '하이'로 활성화 된다. 이에 따라, 센스앰프(45B)에서 기준전압(VREF)과 비트라인신호(BL)가 비교, 센싱되어 그에 따른 출력데이터(DOUT)가 발생된다.12A and 12B are waveform diagrams showing simulation results in a lead mode for a 4 kB capacity eutectic cell. The reference voltage VREF and the bit line signal BL are precharged to 0 V by the bit line precharge signal BL_PCG of high when the read signal RD is activated to high. Then, the read word line signal RWL is activated to high and the bit line load bar signal BL_LOADb is activated to low. At this time, the reference voltage VREF is generated, and the data of the fuse-off-cell is transferred to the bit line. The sense amplifier enable signal SAEN is activated to 'HIGH' when data of the fuse atopy cell is sufficiently transmitted to the bit line. Thus, the reference voltage VREF and the bit line signal BL are compared and sensed by the
상기 4kb 용량의 이퓨즈 오티피 셀에 프로그램된 이퓨즈 링크의 센싱 저항에 대한 모의실험 결과는 다음의 [표 6a] 및 [표 6b]와 같다. 이퓨즈 오티피 셀에 대한 프로그램 확인 리드(Program-Verify-Read) 모드와 리드 모드에서 프로그램된 이퓨즈 센싱 저항값은 모의 실험 결과 다음의 [표 6a] 및 [표 6b]에서와 같이 각각 16.6kΩ, 8.6kΩ으로 확인되었다. The simulated results of the sensing resistance of the eFuse link programmed into the 4kb capacity eFuse-optic cell are shown in [Table 6a] and [Table 6b] below. The fuse sensing resistance values programmed in the program-verify-read mode and the lead mode for the fuse-off-chip cells are simulated as shown in [Table 6a] and [Table 6b] , And 8.6 kΩ, respectively.
그리고, 읽기 모드에서 채널 폭이 작은 엔모스 트랜지스터를 이용하여 비트라인에 전압을 전달하므로 아래의 [표 7]에서 보는 바와 같이 이퓨즈 오티피 셀의 블로잉되지 않은 이퓨즈를 통해 흐르는 읽기 전류를 100㎂ 이내로 억제하여 신뢰성을 확보하였다. As shown in [Table 7], the read current flowing through the unblown eFuse of the fuse-off-chip cell is 100 ㎂ to ensure reliability.
이상에서 본 발명의 바람직한 실시예에 대하여 상세히 설명하였지만, 본 발명의 권리범위가 이에 한정되는 것이 아니라 다음의 청구범위에서 정의하는 본 발명의 기본 개념을 바탕으로 보다 다양한 실시예로 구현될 수 있으며, 이러한 실시예들 또한 본 발명의 권리범위에 속하는 것이다. Although the preferred embodiments of the present invention have been described in detail above, it should be understood that the scope of the present invention is not limited thereto. These embodiments are also within the scope of the present invention.
40 : 이퓨즈 오티피 메모리 회로 41 : 이퓨즈 오티피 셀 어레이부
42 : 컨트롤 로직부 43 : 워드라인 드라이버
44 : 컬럼 디코더 45 : 소스라인 드라이버 및 센스앰프40: EFFECTIVE OUTPUT MEMORY CIRCUIT 41: This fuse-orifice cell array part
42: Control logic part 43: Word line driver
44: Column decoder 45: Source line driver and sense amplifier
Claims (10)
제어신호에 따라 상기 이퓨즈 오티피 셀 어레이부에 대한 프로그램 모드, 노멀 리드 모드 및 프로그램 확인 리드 모드에 적합한 내부 제어 신호를 출력하는 컨트롤 로직부;
상기 컨트롤 로직부의 제어하에 행 어드레스를 공급받아 상기 이퓨즈 오티피 셀 어레이부에 리드워드라인신호 및 라이트워드라인바신호를 출력하는 워드라인 드라이버;
상기 컨트롤 로직부의 제어하에 상기 이퓨즈 오티피 셀 어레이부의 소스라인 구동을 위하여, 열 어드레스를 디코딩하여 디코딩된 열 어드레스를 출력하는 컬럼 디코더; 및
상기 열 어드레스 및 상기 컨트롤 로직부의 제어하에 프로그램 모드에서 입력데이터에 대응되는 프로그램데이터를 상기 이퓨즈 오티피 셀 어레이부에 공급하고, 읽기 모드에서는 상기 이퓨즈 오티피 셀 어레이부로부터 공급되는 비트라인신호를 감지 및 증폭하여 그에 따른 출력데이터를 발생하는 소스라인 드라이버 및 센스앰프;를 포함하는 것을 특징으로 하는 접합 다이오드를 이용한 이퓨즈 오티피 메모리 회로.
Wherein the eutectic cell array has eutectic cells arranged in a matrix, the eutectic cells having a junction diode which is parasitic between the n + diffusion layer and the body of the NMOS transistor formed in the dip-well, Wherein the eFuse link is blown by the fuse open cell in the read mode and the data programmed in the eFuse link of the fuse open cell is read by the NMOS transistor in the read mode;
A control logic unit for outputting an internal control signal suitable for a program mode, a normal lead mode and a program check lead mode for the eFuse cell array unit according to a control signal;
A word line driver for receiving a row address under the control of the control logic unit and outputting a read word line signal and a write word line bar signal to the eFuse cell array unit;
A column decoder for decoding the column address and outputting the decoded column address for driving the source line of the eFuse-Fit cell array unit under the control of the control logic unit; And
And supplies the program data corresponding to the input data in the program mode to the eFuseFET cell array unit under the control of the column address and the control logic unit. In the read mode, the bit line signal supplied from the eFuse cell array unit And a source line driver and a sense amplifier for sensing and amplifying the output signal of the sense amplifier and generating output data according to the sense signal.
이퓨즈 블로잉을 위해 사용되는 엔모스 트랜지스터의 채널폭에 비하여 작은 것을 특징으로 하는 접합 다이오드를 이용한 이퓨즈 오티피 메모리 회로.
The semiconductor device according to claim 1, wherein the emmos transistor
Is smaller than a channel width of an NMOS transistor used for the fuse blowing.
블로잉되지 않은 이퓨즈를 통해 흐르는 읽기 전류를 통과시키되, 상기 읽기 전류는 100㎂ 이내인 것을 특징으로 하는 접합 다이오드를 이용한 이퓨즈 오티피 메모리 회로.
The semiconductor device according to claim 1, wherein the emmos transistor
Wherein a read current flowing through the unblown eFuse is passed, the read current is within 100..
게이트에 리드워드라인신호가 공급되고 일측단자에 비트라인신호가 공급되며 플로팅게이트에 소스라인신호가 공급되는 엔모스 트랜지스터; 및
일측 단자가 상기 엔모스 트랜지스터의 타측 단자에 연결되고, 상기 타측 단자에 라이트워드라인바신호가 공급되는 이퓨즈를 구비한 것을 특징으로 하는 접합 다이오드를 이용한 이퓨즈 오티피 메모리 회로.
2. The fuse-type fuse according to claim 1,
An NMOS transistor in which a read word line signal is supplied to a gate, a bit line signal is supplied to a terminal, and a source line signal is supplied to the floating gate; And
And an eFuse having one terminal connected to the other terminal of the NMOS transistor and a write word line bar signal supplied to the other terminal of the eFuse mem- ory circuit.
기판 상에 형성된 딥엔웰(DNW: Deep N-Well);
상기 딥엔웰에 형성된 엔모스 트랜지스터의 바디인 피웰; 및
상기 피웰에서 형성된 n+ 확산층 및 p+ 확산층을 구비하되,
상기 피웰과 n+ 확산층 사이에 기생하는 접합 다이오드가 해당 셀의 이퓨즈 링크를 블로잉하는데 사용되는 것을 특징으로 하는 접합 다이오드를 이용한 이퓨즈 오티피 메모리 회로.
2. The fuse-type fuse according to claim 1,
A deep n-well (DNW) formed on a substrate;
A well, which is the body of the NMOS transistor formed in the dip-well; And
An n + diffusion layer and a p + diffusion layer formed in the well,
And a junction diode parasitic between the n + diffusion layer and the n + diffusion layer is used to blow the e-fuse link of the cell.
매트릭스 구조로 배열된 4개의 이퓨즈 오티피 셀 어레이;
상기 이퓨즈 오티피 셀 어레이 간의 수평방향으로 사이에 각각 배열된 상기 워드라인 드라이버;
상기 이퓨즈 오티피 셀 어레이 간의 수직 방향으로 사이에 배열된 소스라인 드라이버; 및
수직 방향으로 배열된 두 개의 상기 이퓨즈 오티피 셀 어레이의 하부에 각각 배열된 데이터 출력버퍼를 포함하는 센스앰프;를 포함하는 것을 특징으로 하는 접합 다이오드를 이용한 이퓨즈 오티피 메모리 회로.
The eFuse-type memory circuit according to claim 1, wherein the eFuse-or-
Four eutectic cell arrays arranged in a matrix structure;
The wordline driver arranged between the fuse-type cell arrays in the horizontal direction, respectively;
A source line driver arranged between the fuse apertured cell arrays in the vertical direction; And
And a data output buffer arranged at a lower portion of each of the two eFuse cell array arrays arranged in the vertical direction.
제어신호를 낸드연산하는 제1낸드게이트;
상기 제1낸드게이트의 출력신호와 워드라인인에이블신호를 낸드연산하는 제2낸드게이트;
상기 제2낸드게이트의 출력신호를 반전시켜 출력하는 제1인버터; 및
워드라인인에이블바신호와 상기 제1낸드게이트의 출력신호를 노아연산하여 그에 따른 리드워드라인신호를 출력하는 제1노아게이트를 구비한 것을 특징으로 하는 접합 다이오드를 이용한 이퓨즈 오티피 메모리 회로.
2. The method of claim 1, wherein the word line driver
A first NAND gate for NANDing a control signal;
A second NAND gate for NANDing the output signal of the first NAND gate and the word line enable signal;
A first inverter for inverting and outputting an output signal of the second NAND gate; And
And a first NOR gate for performing a NOR operation on a word line enable bar signal and an output signal of the first NAND gate to output a read word line signal corresponding thereto.
상기 소스라인 드라이버는
내부프로그램신호와 제어신호를 낸드연산하는 제3낸드게이트;
상기 제3낸드게이트의 출력신호의 위상을 반전시키는 제2인버터;
상기 제2인버터의 출력신호와 입력데이터를 낸드연산하는 제4낸드게이트; 및
직렬 연결되어 상기 제4낸드게이트의 출력신호의 위상을 순차적으로 반전시켜 그에 따른 소스라인신호를 출력하는 제3 내지 제5인버터;를 구비한 것을 특징으로 하는 접합 다이오드를 이용한 이퓨즈 오티피 메모리 회로.
The semiconductor memory device according to claim 1, wherein the source line driver and the sum amplifier each have a source line driver,
The source line driver
A third NAND gate for NANDing an internal program signal and a control signal;
A second inverter for inverting a phase of an output signal of the third NAND gate;
A fourth NAND gate for NANDing an output signal of the second inverter and input data; And
And third to fifth inverters serially connected to sequentially invert the phases of the output signals of the fourth NAND gate and output a source line signal corresponding thereto. The eFuse memory according to claim 1, .
비트라인로드바 신호 및 비트라인프리차지 신호에 따라 비트라인을 제어하는 비트라인 제어부;
비트라인신호와 기준전압의 차동전압을 센싱하여 그에 따른 출력데이터를 발생하는 센스 앰프부;
상기 센스 앰프에서 출력되는 데이터를 래치하는 RS 래치; 및
상기 RS 래치에서 래치된 출력데이터를 완충 증폭하여 출력하는 출력버퍼;를 구비한 것을 특징으로 하는 접합 다이오드를 이용한 이퓨즈 오티피 메모리 회로.
The semiconductor memory device according to claim 1, wherein the sense amplifier provided in the source line driver and the sense amplifier
A bit line control unit for controlling a bit line according to a bit line load bar signal and a bit line precharge signal;
A sense amplifier unit sensing a differential voltage between a bit line signal and a reference voltage and generating output data corresponding to the differential voltage;
An RS latch for latching data output from the sense amplifier; And
And an output buffer for buffering and amplifying output data latched in the RS latch and outputting the buffered output data.
센스앰프인에이블바신호가 활성화될 때 비트라인신호와 기준전압을 비교하는 방식으로 센싱하여 그에 따른 전압을 두 개의 노드에 출력하는 센스앰프회로를 구비한 것을 특징으로 하는 접합 다이오드를 이용한 이퓨즈 오티피 메모리 회로.
10. The apparatus of claim 9, wherein the sense amplifier section
And a sense amplifier circuit for sensing the bit line signal by comparing the bit line signal with a reference voltage when the sense amplifier enable bar signal is activated and outputting the voltage to the two nodes. TYPE memory circuit.
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|---|---|---|---|
| KR1020160071562A KR101762918B1 (en) | 2016-06-09 | 2016-06-09 | eFuse ONE-TIME PROGRAMMABLE MEMORY CIRCUIT USING JUNCTION DIODE |
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| KR (1) | KR101762918B1 (en) |
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