KR101755869B1 - 건식 플라즈마 에칭 동안 선택도 강화를 위한 방법 - Google Patents

건식 플라즈마 에칭 동안 선택도 강화를 위한 방법 Download PDF

Info

Publication number
KR101755869B1
KR101755869B1 KR1020150150180A KR20150150180A KR101755869B1 KR 101755869 B1 KR101755869 B1 KR 101755869B1 KR 1020150150180 A KR1020150150180 A KR 1020150150180A KR 20150150180 A KR20150150180 A KR 20150150180A KR 101755869 B1 KR101755869 B1 KR 101755869B1
Authority
KR
South Korea
Prior art keywords
power
pulsing
substrate
layer
time period
Prior art date
Application number
KR1020150150180A
Other languages
English (en)
Other versions
KR20160050000A (ko
Inventor
비나야크 라스토지
알록 란잔
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20160050000A publication Critical patent/KR20160050000A/ko
Application granted granted Critical
Publication of KR101755869B1 publication Critical patent/KR101755869B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma & Fusion (AREA)

Abstract

기판 상의 층을 에칭하는 방법이 설명된다. 이 방법은 플라즈마 프로세싱 시스템의 프로세싱 공간 내에 제1 물질 및 제2 물질로 합성된 이질층(heterogeneous layer) - 이질층은 프로세싱 공간 내에서 제1 물질 및 제2 물질을 플라즈마 환경에 노출시키는 초기 상부면을 가짐 - 을 갖는 기판을 퇴적시키는 단계와, 제2 물질을 제거하는 속도보다 더 빠른 속도로 제1 물질을 선택적으로 제거하기 위해 변조된(modulated) 플라즈마 에칭 프로세스를 수행하는 단계를 포함한다. 변조된 플라즈마 에칭 프로세스는, 바람직하게 변조 주기의 제1 위상(phase) 동안 에천트를 제1 물질과 반응시키고, 변조 주기의 제2 위상 동안 제1 물질과 비교해 제2 물질 상에 표면 보호제(passivant)를 상이하게 부착시키는 변조 주기를 포함한다.

Description

건식 플라즈마 에칭 동안 선택도 강화를 위한 방법{METHOD FOR SELECTIVITY ENHANCEMENT DURING DRY PLASMA ETCHING}
관련 출원들에 대한 교차-참조
37 C.F.R.§1.78(a)(4)에 의하여, 이 출원은, 그 전체적으로 본원에서 참조를 위해 명백히 편입되는, 2014년 10월 28일자로 출원된 공동 계류 중인 미국 가출원 제62/069,387호의 이익 및 우선권을 주장한다.
발명은 기판 상에서 이종 층(heterogeneous layer)을 선택적으로 에칭하기 위한 방법에 관한 것이다.
반도체 디바이스들의 생산 시에 비용 및 성능에 있어서의 경쟁력 있도록 유지하기 위한 필요성은 집적 회로들의 디바이스 밀도에 있어서의 연속적인 증가를 야기시켰다. 반도체 집적 회로에서 더 높은 집적 및 소형화를 달성하기 위해서는, 반도체 웨이퍼 상에 형성된 회로 패턴의 소형화가 또한 달성되어야 한다.
포토리소그래피(photolithography)는 마스크 상의 기하학적 형상들 및 패턴들을 반도체 웨이퍼의 표면에 전사함으로써 반도체 집적 회로부를 제조하기 위하여 이용된 표준 기법이다. 그러나, 현재의 최신 포토리소그래피 툴들은 약 25 nm까지 축소된 최소 피처 사이즈(feature size)들을 허용한다. 따라서, 더 작은 피처들을 제공하기 위하여 새로운 방법들이 필요하게 된다.
블록 공중합체(block copolymer; BCP)들의 자기-조립(self-assembly)은 분해능(resolution)을 종래 기술의 리소그래피 방법들에 의해 단독으로 획득가능한 것들보다 더 양호한 값들로 개선시키기 위한 잠재적인 툴로 간주되었다. 블록 공중합체들은 어떤 온도(질서-무질서 전이 온도(order-disorder transition temperature) TOD) 미만으로 냉각 시에 질서-무질서 전이를 거칠 수도 있어서, 수십 나노미터 또는 심지어 10 nm 미만의 치수들을 갖는 순서화된, 화학적으로 별개의 도메인(domain)들을 형성하기 위한 상이한 화학적 특성의 공중합체 블록들의 상 분리(phase separation)로 귀착될 수도 있으므로, 블록 공중합체들은 나노제조에서 유용한 화합물들이다. 도메인들의 사이즈 및 형상은 공중합체의 상이한 블록 타입들의 분자 중량 및 조성(composition)을 조작함으로써 제어될 수도 있다. 도메인들 사이의 계면들은 대략 1 nm 내지 5 nm의 폭들을 가질 수도 있고, 공중합체의 블록들의 화학적 조성의 수정에 의해 조작될 수도 있다.
블록 공중합체는 블록들의 용적 분율(volume fraction)들, 각각의 블록 타입 내의 중합도(degree of polymerization)(즉, 각각의 개별 블록 내의 각각의 개별 타입의 단량체(monomer)들의 수), 용매(solvent)의 선택적인 이용 및 표면 상호작용들에 따라, 자기-조립 시에 다수의 상이한 상(phase)들을 형성할 수도 있다. 박막에서 적용될 때, 기하학적 구속(geometric confinement)은 상들의 수들을 제한할 수도 있는 추가적인 경계 조건들을 제기할 수도 있다. 일반적으로, 구형(예컨대, 입방체), 원통형(예컨대, 4각형 또는 6각형) 및 층판형 상(lamellar phase)들(즉, 입방체, 6각형 또는 층판형 공간-충전 대칭성(space-filling symmetry)을 갖는 자기-조립된 상들)은 자기-조립된 블록 공중합체들의 박막들에서 실제적으로 관찰되고, 관찰된 상 타입은 상이한 중합체 블록들의 상대적인 용적 분율들에 종속될 수도 있다. 자기-조립된 중합체 상들은 기판에 평행하거나 수직인 대칭 축선들과 함께 배향될 수도 있고, 층판형 및 원통형 상들은 라인 및 스페이서 패턴들 및 구멍 어레이들을 각각 형성할 수도 있고 도메인 타입들 중의 하나가 추후에 에칭될 때에 양호한 콘트라스트(contrast)를 제공할 수도 있으므로, 이 층판형 및 원통형 상들은 리소그래피 애플리케이션들을 위해 관심을 끌고 있다.
표면 상으로 블록 공중합체의 자기-조립을 안내하거나 지시하기 위해 이용된 2 개의 방법들은 그래포-에피택시(grapho-epitaxy)와, 케미-에피택시(chemi-epitaxy)로 또한 칭해진 화학적 사전-패터닝(chemical pre-patterning)이다. 그래포-에피택시 방법에서는, 블록 공중합체의 자기-조직화(self-organization)가 기판의 토폴로지 사전-패터닝(topological pre-patterning)에 의해 안내된다. 자기-정렬된(self-aligned) 블록 공중합체는 패터닝된 기판에 의해 정의된 트렌치(trench)들에서 상이한 중합체 블록 도메인들의 인접한 라인들을 갖는 평행한 선형 패턴을 형성할 수 있다. 예를 들어, 블록 공중합체가 중합체 체인 내에 A 및 B 블록들을 갖는 디-블록(di-block) 공중합체이고, 여기서, 특성에 있어서 A는 친수성(hydrophilic)이고 B는 소수성(hydrophobic)일 경우, A 블록들은 측벽(side-wall)이 또한 특성에 있어서 친수성일 경우에 트렌치의 측벽에 인접하게 형성된 도메인들로 조립될 수도 있다. 분해능은 기판 상의 사전-패턴의 간격을 재분할하는 블록 공중합체 패턴에 의한 패터닝된 기판의 분해능에 비해 개선될 수도 있다.
케미-에피택시에서, 블록 공중합체 도메인들의 자기-조립은 기판 상의 화학적 패턴(즉, 화학적 템플릿(template))에 의해 안내된다. 화학적 패턴과, 블록 공중합체 체인 내의 공중합체 블록들의 타입들 중의 적어도 하나 사이의 화학적 친화도(affinity)는 기판 상의 화학적 패턴의 대응하는 영역 상으로의 도메인 타입들 중의 하나의 정밀한 배치(또한, 본원에서 "피닝(pinning)"으로서 지칭됨)로 귀착될 수도 있다. 예를 들어, 블록 공중합체가 A 및 B 블록들을 갖는 디-블록 공중합체이고, 여기서, 특성에 있어서 A는 친수성이고 B는 소수성이고, 화학적 패턴은 A 및 B 양자에 중립적인 영역들에 인접한 소수성 영역들을 가지는 표면으로 이루어질 경우, B 도메인은 소수성 영역 상으로 우선적으로 조립될 수도 있고, 결과적으로, 중립적인 구역들 상에서의 A 및 B 블록들의 양자의 추후의 정렬을 강제할 수도 있다. 정렬의 그래포에티택시 방법에서와 같이, 분해능은 기판 상의 사전-패터닝된 피처들의 간격을 재분할(소위, 밀도 또는 주파수 체배(multiplication))하는 블록 공중합체 패턴에 의한 패터닝된 기판의 분해능에 비해 개선될 수도 있다. 그러나, 케미-에피택시는 선형 사전-패턴으로 제한되지 않고; 예를 들어, 사전-패턴은 원통형 상-형성 블록 공중합체와 함께 이용하기 위한 패턴으로서 적당한 도트(dot)들의 2-D 어레이의 형식일 수도 있다. 그래포-에피택시 및 케미-에피택시는 예를 들어, 층판형 또는 원통형 상들의 자기-조직화를 안내하기 위하여 이용될 수도 있고, 여기서, 상이한 도메인 타입들은 기판의 표면 상에 나란하게 배열된다.
따라서, 블록 공중합체들의 그래포-에피택시 및 케미-에피택시에 의해 제공된 장점들을 달성하기 위하여, 패터닝 작업흐름들에서 이러한 물질들을 통합하기 위한 능력을 포함하는 새로운 리소그래픽 패터닝 및 지시된 자기-조립 기법들이 요구된다. 블록 공중합체의 하나의 예는 폴리스티렌-b-폴리(메틸 메타크릴레이트)(PMMA)이다. 그러나, 폴리스티렌(polystyrene; PS) 패턴을 남겨 두기 위하여 폴리스티렌-b-폴리(메틸 메타크릴레이트)(PS-b-PMMA) 층으로부터 PMMA 부분을 제거할 때, 기존의 에칭 기법들이 겪었다. 양자의 물질들의 유기적 특성 및 그 유사성들로 인해, 적당한 에칭 선택성을 갖는 에칭 화학반응(etch chemistry)을 개발하는 것은 도전이었다. 또한, 기존의 에칭 프로세스들은 수용가능하지 않은 라인 에지 거칠기/라인 폭 거칠기(line edge roughness/line width roughness; LER/LWR)와 같은 패턴 결합을 생성한다. 극단적인 경우들에는, PS의 결함이 이하에서 더욱 상세하게 논의되는 바와 같이 패턴 붕괴(pattern collapse)로 인해 파국적일 수 있다. 미래의 방식들에서는, 건식 에칭 기법들을 이용하는 다른 물질을 유지하면서 하나의 물질을 선택적으로 제거하기 위한 능력이 이러한 패터닝 구현을 위한 성공을 위해 가장 중요하다. 이에 따라, 수용가능한 결과들을 생성하는 제어된 에칭 기법들 및 프로세스들에 대한 필요성이 있다.
발명의 실시형태들은 기판 상에서 패터닝 층 또는 직접 자기-조립(direct self-assembly; DSA) 층과 같은 이종 층을 선택적으로 에칭하기 위한 방법에 관한 것이다. 발명의 다른 실시형태들은 자기-조립된 블록 공중합체 층의 제 2 도메인과 같은 제 2 물질을 유지하면서, 자기 조립된 블록 공중합체 층의 제 1 도메인과 같은 제 1 물질을 선택적으로 제거하는 것에 관한 것이다.
하나의 실시형태에 따르면, 기판 상에서 층을 에칭하는 방법이 설명된다. 방법은, 플라즈마 프로세싱 시스템의 프로세싱 공간에서 제 1 물질 및 제 2 물질로 이루어진 이종 층을 가지는 기판을 배치하는 단계로서, 이종 층은 제 1 물질 및 제 2 물질을 프로세싱 공간에서의 플라즈마 환경에 노출시키는 초기 상부 표면을 가지는, 상기 기판을 배치하는 단계, 및 제 2 물질을 제거하는 것보다 더 큰 레이트에서 제 1 물질을 선택적으로 제거하기 위하여 변조된 플라즈마 에칭 프로세싱을 수행하는 단계를 포함한다. 변조된 플라즈마 에칭 프로세스는, 변조 사이클의 제 1 상 동안에 제 1 물질을 갖는 에천트(etchant)를 우선적으로 반응시키고, 변조 사이클의 제 2 상 동안에 제 1 물질에 비해 제 2 물질 상에 패시번트(passivant)를 상이하게 고착시키는 변조 사이클을 포함한다.
첨부한 도면들에서:
도 1a 및 도 1b는 기판 상의 직접 자기-조립된 층의 개략적인 표현을 예시하고;
도 2는 일 실시형태에 따라 기판 상에서 직접 자기-조립된 층을 에칭하는 방법을 예시하는 플로우차트를 제공하고;
도 3a 내지 도 3e는 다른 실시형태에 따라 기판 상에서 직접 자기-조립된 층을 에칭하는 방법의 개략적인 그래프 표현을 제공하고;
도 4a 및 도 4b는 다른 실시형태에 따라 기판 상에서 직접 자기-조립된 층을 에칭하는 방법의 개략적인 그래프 표현을 제공하고;
도 4c는 일 실시형태에 따라 변조 사이클을 포함하는 변조된 플라즈마 에칭 프로세스를 기판 상에서 수행하는 방법을 예시하는 플로우차트이고;
도 4d는 일 실시형태에 따른 기판 상의 플라즈마 에칭 프로세스를 위한 동작들의 플로우차트이고;
도 5는 일 실시형태에 따라 플라즈마 프로세싱 시스템의 개략적인 표현을 도시하고;
도 6은 또 다른 실시형태에 따라 플라즈마 프로세싱 시스템의 개략적인 표현을 도시하고;
도 7은 또 다른 실시형태에 따라 플라즈마 프로세싱 시스템의 개략적인 표현을 도시하고;
도 8은 또 다른 실시형태에 따라 플라즈마 프로세싱 시스템의 개략적인 표현을 도시하고;
도 9는 또 다른 실시형태에 따라 플라즈마 프로세싱 시스템의 개략적인 표현을 도시하고;
도 10은 또 다른 실시형태에 따라 플라즈마 프로세싱 시스템의 개략적인 표현을 도시하고; 그리고
도 11은 또 다른 실시형태에 따라 플라즈마 프로세싱 시스템의 개략적인 표현을 도시한다.
다음의 설명에서는, 제한이 아니라 설명의 목적들을 위하여, 프로세싱 시스템의 특별한 기하구조, 본원에서 이용된 다양한 구성요소들 및 프로세스들의 설명들과 같은 특정 세부사항들이 기재된다. 그러나, 발명은 이 특정 세부사항들로부터 이탈하는 다른 실시형태들에서 실시될 수도 있는 것이 이해되어야 한다.
유사하게, 설명의 목적들을 위하여, 특정 숫자들, 물질들 및 구성들은 발명의 철저한 이해를 제공하기 위하여 기재되어 있다. 그럼에도 불구하고, 발명은 특정 세부사항들 없이 실시될 수도 있다. 또한, 도면들에서 도시된 다양한 실시형태들은 예시적인 표현들이고 반드시 축척에 맞게 그려지는 것은 아니라는 것이 이해된다.
다양한 동작들은 발명을 이해함에 있어서 가장 도움이 되는 방식으로, 다수의 개별적인 동작들로서 차례로 설명될 것이다. 그러나, 설명의 순서는 이 동작들이 반드시 순서 종속적인 것임을 암시하기 위한 것으로서 해석되지 않아야 한다. 특히, 이 동작들은 제시의 순서로 수행될 필요가 없다. 설명된 동작들은 설명된 실시형태와는 상이한 순서로 수행될 수도 있다. 다양한 추가적인 동작들이 수행될 수도 있고, 및/또는 설명된 동작들은 추가적인 실시형태들에서 생략될 수도 있다.
본원에서 이용된 바와 같이, 용어 "방사선 감지 물질(radiation sensitive material)"은 포토레지스트(photoresist)들과 같은 감광성 물질(photosensitive material)들을 의미하며 이를 포함한다.
본원에서 이용된 바와 같이, 용어 "중합체 블록"은 구성 단위들의 단일 타입(즉, 동종중합체 블록(homopolymer block)) 또는 다수 타입들(즉, 공중합체 블록)의 다수의 단량체 단위들을, 훨씬 더 큰 길이의 더 큰 중합체의 일부를 형성하며, 유사하지 않은 단량체 타입들의 다른 중합체 블록들로, 상 분리가 발생하기에 충분한
Figure 112015127176868-pat00001
N 값을 나타내는 일부의 길이의 연속적인 중합체 체인으로 그룹화한 것을 의미하며 이를 포함한다.
Figure 112015127176868-pat00002
는 플로리-허긴스(Flory-Huggins) 상호작용 파라미터이고, N은 블록 공중합체에 대한 총 중합도이다. 본 발명의 실시형태들에 따르면, 더 큰 공중합체에서 적어도 하나의 다른 중합체 블록을 갖는 하나의 중합체 블록의
Figure 112015127176868-pat00003
N 값은 약 10.5 이상일 수도 있다.
본원에서 이용된 바와 같이, 용어 "블록 공중합체"는 체인들로 이루어진 중합체를 의미하며 이를 포함하고, 여기서, 각각의 체인은 위에서 정의된 바와 같은 2 개 이상의 중합체 블록들을 함유하고, 블록들 중의 적어도 2 개는 그러한 블록들이 상 분리할 정도로 충분한 구분 강도(예컨대,
Figure 112015127176868-pat00004
N > 10.5)이다. 폭넓게 다양한 블록 중합체들은 본원에서, 디-블록(di-block) 공중합체들(즉, 2개의 중합체 블록들(AB)을 포함하는 중합체들), 트리-블록(tri-block) 공중합체들(즉, 3개의 중합체 블록들(ABA 또는 ABC)을 포함하는 중합체들), 멀티-블록 공중합체들(즉, 3개를 초과하는 중합체 블록들(ABCD 등)을 포함하는 중합체들), 및 그 조합들을 포함하는 것으로 고려된다.
본원에서 이용된 바와 같은 "기판"은 일반적으로, 발명에 따라 프로세싱되는 대상물을 지칭한다. 기판은 디바이스, 특히, 반도체 또는 다른 전자 디바이스의 임의의 물질 부분 또는 구조를 포함할 수도 있고, 예를 들어, 반도체 웨이퍼와 같은 기저부 기판 구조, 또는 박막과 같이, 기저부 기판 구조 상의 또는 기저부 기판 구조 위에 놓이는 층일 수도 있다. 기판은 반전도성 물질(semiconductive material)의 층을 포함하는 기존의 실리콘 기판 또는 다른 벌크 기판(bulk substrate)일 수도 있다. 본원에서 이용된 바와 같이, 용어 "벌크 기판"은 실리콘 웨이퍼들뿐만 아니라, 실리콘-온-사파이어("silicon-on-sapphire; SOS") 기판들 및 실리콘-온-유리("silicon-on-glass; SOG") 기판들과 같은 실리콘-온-절연체("silicon-on-insulator; SOI") 기판들과, 실리콘-게르마늄(silicon-germanium), 게르마늄, 갈륨 비소(gallium arsenide), 갈륨 나이트라이드(gallium nitride), 및 인듐 포스파이드(indium phosphide)와 같은 다른 반도체 또는 광전자 물질들을 의미하며 이를 포함한다. 기판은 도핑될 수도 있거나 도핑되지 않을 수도 있다. 이에 따라, 기판은 패터닝되거나 패터닝되지 않은, 임의의 특별한 기저부 구조, 아래에 놓인 층 또는 위에 놓인 층으로 제한되도록 의도된 것이 아니라, 오히려, 임의의 이러한 층 또는 기저부 구조, 및 층들 및/또는 기저부 구조들의 임의의 조합을 포함하는 것으로 고려된다. 이하의 설명은 특별한 타입들의 기판들을 참조할 수도 있지만, 이것은 제한이 아니라, 예시적인 목적들만을 위한 것이다.
용어들 "미세상 구분(microphase segregation)" 및 "미세상 분리(microphase separation"는 본원에서 이용된 바와 같이, 블록 공중합체의 동종 블록들이 서로 집합되고 이종 블록들이 별개의 도메인들로 분리되도록 하는 속성들을 의미하며 이를 포함한다. 벌크에서, 블록 공중합체들은, 구형, 원통형, 층판형, 이중연속 자이로이드(bicontinuous gyroid), 또는 믹토암 항성 마이크로도메인(miktoarm star microdomain)들을 가지는 순서화된 형태(morphology)들로 자기-조립될 수 있고, 여기서, 블록 공중합체의 분자 중량은 형성된 마이크로도메인들의 사이즈들을 기술한다.
자기-조립된 블록 공중합체 형태의 도메인 사이즈 또는 피치 주기(Lo)는 패터닝된 구조의 임계 치수들을 설계하기 위한 기초로서 이용될 수도 있다. 유사하게, 블록 공중합체의 중합체 블록들 중의 하나를 선택적으로 에칭한 후에 남아 있는 피처의 치수인 구조 주기(Ls)는 패터닝된 구조의 임계 치수들을 설계하기 위한 기초로서 이용될 수도 있다. 블록 공중합체를 구성하는 중합체 블록들의 각각의 길이들은 그 블록 공중합체의 중합체 블록들에 의해 형성된 도메인들의 사이즈들에 대한 본질적인 한계일 수도 있다. 예를 들어, 중합체 블록들의 각각은 도메인들의 희망하는 패턴으로의 자기-조립을 가능하게 하는 길이로 선택될 수도 있고, 더 짧고 및/또는 더 긴 공중합체들은 희망하는 대로 자기-조립되지 않을 수도 있다.
본원에서 이용된 바와 같은 용어 "어닐링(annealing)" 또는 "어닐(anneal)"은, 중합체 블록들로 형성된 구조적 단위들을 반복시킴으로써 정의된 순서화된 패턴을 형성하기 위하여 블록 공중합체의 2 개 이상의 상이한 중합체 블록 구성요소들 사이의 충분한 미세상 구분을 가능하게 하도록 하는 블록 공중합체의 처리를 의미하며 이를 포함한다. 본 발명에서의 블록 공중합체의 어닐링은, (진공에서의, 또는 질소 또는 아르곤과 같은 불활성 분위기의 어느 하나에서의) 열 어닐링, (실온에서의 또는 실온을 초과하는 온도의 어느 하나에서의) 용매 증기-보조된 어닐링(solvent vapor-assisted annealing), 초임계 유체-보조된 어닐링(supercritical fluid-assisted annealing), 또는 흡수-기반 어닐링(예컨대, 광학적 베이킹(optical baking))을 포함하지만 이것으로 제한되지 않는, 당해 분야에서 알려진 다양한 방법들에 의해 달성될 수도 있다. 특정 예로서, 블록 공중합체의 열 어닐링은, 이후에 더욱 상세하게 설명되는 바와 같이, 유리 전이 온도(Tg)를 초과하지만, 블록 공중합체의 열화 온도(Td) 미만인 상승된 온도에 블록 공중합체를 노출시킴으로써 행해질 수도 있다. 본원에서 설명되지 않은 다른 기존의 어닐링 방법들이 또한 사용될 수도 있다.
자기-조직화하기 위한 블록 공중합체들의 능력은 마스크 패턴들을 형성하기 위하여 이용될 수도 있다. 블록 공중합체들은 2 개 이상의 화학적으로 별개의 블록들로 형성된다. 예를 들어, 각각의 블록은 상이한 단량체로 형성될 수도 있다. 블록들은 혼합되지 않거나 열역학적으로 양립불가능하고, 예컨대, 하나의 블록은 극성(polar)일 수도 있고 다른 하나는 무극성(non-polar)일 수도 있다. 열역학 효과들로 인해, 공중합체들은 계(system)의 에너지를 전체로서 최소화하기 위하여 용액에서 자기-조직화할 것이고; 전형적으로, 이것은 예컨대, 유사한 블록들이 함께 집합되도록, 공중합체들로 하여금 서로에 대해 상대적으로 이동하게 함으로써, 각각의 블록 타입 또는 종(species)을 함유하는 교대 영역들을 형성한다. 예를 들어, 공중합체들이 극성(예컨대, 중합체들을 함유하는 유기금속성) 및 무극성 블록들(예컨대, 탄화수소 중합체들)로 형성될 경우, 블록들은 무극성 블록들이 다른 무극성 블록들과 함께 집합되고 극성 블록들이 다른 극성 블록들과 함께 집합되도록 구분될 것이다. 분자들의 개체군의 이동의 레이트를 전체로서 증가시키기 위하여 열이 가해질 수도 있지만, 블록들은 특별한 개별적인 분자들의 이동을 지시하기 위한 외부 힘의 능동적인 인가 없이 패턴을 형성하기 위하여 이동할 수 있으므로, 블록 공중합체들은 자기-조립 물질로서 설명될 수도 있다는 것이 인식될 것이다.
중합체 블록 종들 사이의 상호작용들에 추가하여, 블록 공중합체들의 자기-조립은, 블록 공중합체들이 그 위에 증착되는 수평 표면으로부터 수직으로 연장되는 단차(step)들 또는 안내부(guide)들과 같은 지형학적 피처들에 의해 영향받을 수 있다. 예를 들어, 디-블록 공중합체인, 2 개의 상이한 중합체 블록 종들로 형성된 공중합체는, 실질적으로 상이한 중합체 블록 종들로 각각 형성되는 교대하는 도메인들 또는 영역들을 형성할 수도 있다. 중합체 블록 종들의 자기-조립이 단차 또는 안내부들의 수직 벽들 사이의 구역에서 발생할 때, 예컨대, 블록들에 의해 형성된 교대 영역들의 각각이 벽들 및 수평 표면에 일반적으로 평행하게 배향된 피처들을 갖는 규칙적으로 이격된 패턴을 형성하게 되도록, 단차들 또는 안내부들은 중합체 블록들과 상호작용할 수도 있다.
이러한 자기-조립은 반도체 제조 프로세스들 동안에 피처들을 패터닝하기 위한 마스크들을 형성함에 있어서 유용할 수 있다. 예를 들어, 교대 도메인들 중의 하나는 제거될 수도 있음으로써, 마스크로서 기능하기 위한 다른 영역을 형성하는 물질을 남길 수도 있다. 마스크는 아래에 놓인 반도체 기판에서의 전기적 디바이스들과 같은 피처들을 패터닝하기 위하여 이용될 수도 있다. 블록 공중합체 마스크를 형성하기 위한 방법들은, 그 각각의 전체 내용이 본원에서 참조를 위해 편입되는, 미국 특허 제7,579,278호; 미국 특허 제7,723,009호, 및 2013년 3월 14일자로 출원된, Sommervell 등에 의한 "CHEMl-EPITAXY IN DIRECTED SELF-ASSEMBLY APPLICATIONS USING PHOTO-DECOMPOSABLE AGENTS(광-분해가능 제재를 이용한 지시된 자기-조립 애플리케이션들에서의 케미-에피택시)"인 미국 출원 제13/830,859호에서 개시되어 있다.
물질 프로세싱 방법론들에서, 패턴 에칭은 기판의 상부 표면으로의, 포토레지스트(photo-resist)와 같은 방사선-감지 물질의 얇은 층의 도포와, 그 다음으로, 리소그래픽 기법들을 이용한 물질의 얇은 층의 패터닝을 포함할 수 있다. DSA 패터닝에서는, DSA 층에서 존재하는 2 개 이상의 상들의 상-분리, 건식 패턴 에칭을 이용한 적어도 하나의 상의 선택적 제거, 및 적어도 하나의 나머지 상의 유지에 의해 초기 패턴이 형성됨으로써, 추후의 건식 패턴 에칭을 위한 패턴을 제공한다. 건식 패턴 에칭 동안에는, 플라즈마 에칭 프로세스가 사용될 수 있고, 여기서, 플라즈마는, 전자들을 가열하고 프로세스 가스의 원자 및/또는 분자 구성성분들의 추후의 이온화 및 해리(dissociation)를 야기시키기 위하여, 무선 주파수(radio frequency; RF) 전력과 같은 전자기(electro-magnetic; EM) 에너지를 프로세스 가스에 결합함으로써 프로세스 가스로부터 형성된다. 일련의 건식 에칭 프로세스들을 이용하면, 초기 패턴은 DSA 층에서 형성될 수도 있고, 그 다음으로, 최종 제품, 예컨대, 전자 디바이스에 대해 희망되는 하나 이상의 물질 층들을 포함하는, 막 적층체 내의 아래에 놓인 층들로의 패턴의 전사가 있을 수도 있다. 그렇게 행하기 위하여, 다른 물질(들)에 관련된 하나의 물질의 선택적인 제거가 필요하다. 그리고, 무엇보다도, 패턴 전사 프로세스 동안에는, 아래에 놓인 층들 내로 연장되는 패턴에 대한 프로파일 제어가 매우 중요하다.
위에서 설명된 바와 같이, 폴리스티렌-b-폴리(메틸 메타크릴레이트)와 같은 직접 자기-조립된 블록 공중합체 층들은 22nm 미만의 패터닝 방식들에서 유용한 것으로 입증되었다. 그러나, PS 부분을 유지하면서 자기-조립된 PMMA 부분을 제거하기 위하여, 고도로 선택적인 에칭 프로세스가 요구된다.
유사한 참조 번호들이 몇몇 도면들 전반에 걸쳐 동일하거나 대응하는 부분들을 지시하는 도면들을 지금부터 참조하면, 도 1a 및 도 1b, 및 도 2는 일 실시형태에 따라 기판 상에서 직접 자기-조립된 층을 패터닝하기 위한 방법을 예시한다. 기판(110), 제 2 물질 층(120), 제 1 물질 층(130), 및 패터닝된 중립 층(135)과 같은 물질 층들은 유사하게 번호부여되고, 도 1a 및 도 1b에서 동일한 기능 및 용법을 가진다. 방법은 플로우차트(200)에서 예시되고, 자기-조립된 블록 공중합체 층을 그 위에 가지는 기판을 플라즈마 프로세싱 시스템에서 배치하는 것과 함께, 210에서 시작된다. 도 1a 및 도 1b에서 도시된 바와 같이, 그 위에 배열된 자기-조립된 블록 공중합체 층(140)을 가지는 기판(110)은 직접 자기-조립(direct self-assembly; DSA) 기법을 이용하여 제공된다. 도 1a를 참조하면, 자기-조립된 블록 공중합체 층(140)이 도포되었고, 패터닝된 중립 층(135) 및 노출된 제 1 물질 층(130) 상부에 패턴을 형성하기 위하여 상 분리되도록 허용되었다. 기판(110)은 제 1 물질 층(130)의 아래에 놓인 제 2 물질 층(120)을 더 포함할 수도 있다. 자기-조립된 블록 공중합체 층(140)은 적어도 2 개의 중합체 도메인들(142, 144)을 포함하고, 이 중합체 도메인들은 서로에 관련하여 선택적으로 에칭될 수도 있고, 즉, 에칭 화학반응은, 에칭 조건들의 정의된 세트를 이용할 때, 블록 공중합체의 제 2 도메인(144)을 에칭하는 것에 관련하여 블록 공중합체의 제 1 도메인(142)을 에칭하는 것 사이에서 2 내지 2.5의 에칭 선택성을 달성하도록 선택된다(에칭 조건들의 정의된 세트를 이용하여, 제 1 도메인(142)의 에칭 레이트는 제 2 도메인(142)의 에칭 레이트의 적어도 2 배임). 또한, 자기-조립된 블록 공중합체 층(140)은 도 1a의 제 1 및 제 2 도메인들(142, 144)을 달성하기 위하여 희망되고 예측가능한 방식으로 자기-조직화할 수 있는 물질들로 이루어지고, 예컨대, 중합체 블록들은 혼합되지 않고, 단일 블록 종을 대부분 함유하는 도메인들을 형성하기 위하여 적절한 조건들 하에서 구분될 것이다.
기판(110)은 벌크 실리콘 기판, 단결정 실리콘(도핑되거나 도핑되지 않은) 기판, 반도체-온-절연체(semiconductor-on-insulator; SOI) 기판, 또는 예를 들어, Si, SiC, SiGe, SiGeC, Ge, GaAs, InAs, InP 뿐만 아니라, 다른 III/V 또는 II/VI 화합물 반도체들, 또는 그 임의의 조합을 함유하는 임의의 다른 반도체 기판을 포함할 수도 있다. 기판(110)은 임의의 사이즈, 예를 들어, 200 mm(밀리미터) 기판, 300 mm 기판, 또는 심지어 더 큰 기판일 수 있다. 하나의 예에서, 기판(110)은 인장-변형된(tensile-strained) Si 층을 포함한다.
블록 공중합체는 예컨대, 스핀-온 코팅(spin-on coating), 스핀 캐스팅(spin casting), 브러시 코팅(brush coating), 또는 증기 증착을 포함하는 다양한 방법들에 의해 증착될 수도 있다. 예를 들어, 블록 공중합체는 유기 용매, 예컨대, 톨루엔(toluene)과 같은 담체 용매(carrier solvent)에서 용액으로서 제공될 수도 있다. 블록 공중합체의 용액은 층으로 된 구조에 적용될 수 있고 담체 용매는 추후에 블록 공중합체를 제공하기 위하여 제거될 수 있다. 발명은 이론에 의해 구속되지 않지만, 상이한 블록 종들은 물질들의 도메인 분리와 유사한 프로세스에서의 열역학적 고려사항들로 인해 자기-집합(self-aggregate)하는 것으로 이해되는 것이 인식될 것이다. 자기-조직화는 패터닝된 중립 층(135)의 물리적 계면들뿐만 아니라, 아래에 놓인 제 1 물질 층(130)의 화학 종들과, 블록 공중합체 체인 내의 중합체 블록들 중의 적어도 하나와의 사이의 화학적 친화도에 의해 안내된다. 따라서, 블록 공중합체들의 구성성분 블록들은 계면 상호작용들 및 화학적 친화도들로 인해 패터닝된 중립 층(135) 및 아래에 놓인 제 1 물질 층(130)의 길이를 따라 스스로 배향할 수 있다.
도 1a를 계속 참조하면, 자기-조립된 블록 공중합체 층(140)의 형성은 복수의 교대하는 도메인들, 즉, 도시된 바와 같이 사이에서 나란하게 정렬된 제 1 및 제 2 도메인(142, 144)으로의 블록 공중합체의 자기-조립을 가능하게 하기 위하여 어닐링 조건들에 노출시킴으로써 달성된다. 도 1a에서 도시된 이 예시적인 실시형태에서, 자기-조립된 블록 중합체(140)는, 제 1 물질 층(130)이 도메인(144)을 포함하는 중합체 블록에 대한 화학적 친화도를 가지는 곳에서 배열되는 제 1 및 제 2 도메인들(142, 144)을 가진다. 따라서, 블록 공중합체의 중합체 블록들 중의 하나 및 제 1 물질 층(130) 사이의 화학적 친화도는 제 2 도메인(144)을 기판(110) 상에 피닝하도록 작동한다. 반대로, 화학적 친화도가 패터닝된 중립 층(135) 및 블록 공중합체의 중합체 블록들 사이에서 중립적일 경우, 양자의 도메인들(142, 144)은 이 중립적인 표면을 가로질러 자기-조직화할 수도 있고, 이것은 유리하게도 주파수 체배(frequency multiplication)를 제공한다. 도 1a에서 도시된 실시형태에서는, 3X 주파수 체배가 도시되어 있다. 1X 내지 10X 범위의 다른 주파수 체배들이 획득될 수도 있다는 것이 인식되어야 한다. 1X 주파수 체배의 경우, 중립 층은 또한, 도메인(142)을 포함하는 블록에게 화학적으로 인력을 가지게 될 수 있고, 그러므로, 조립을 위한 화학적 구동력을 또한 증가시킬 수 있다. 대안적인 실시형태들에서, 중립 층(135)은 연속적이고, 이에 따라, 주파수 체배를 촉진한다.
피닝 영역의 치수(예컨대, 당면한 실시형태에서의 피처(170)의 치수)는 자기-조립된 블록 공중합체 형태의 Lo에 상관하도록 설계될 수 있다는 것이 인식되어야 한다. 피닝 영역이 약 Lo/2일 경우, 그것은 효과적으로 블록 공중합체의 블록들 중의 하나의 사이즈와 일치할 것이다. 약 3Lo/2의 피닝 영역들은 또한, 블록 공중합체의 블록들 중의 하나를 피닝하도록 효과적으로 작용할 것이다. 따라서, 본 발명의 하나의 양태에 따르면, 방법은 또한, 약 0.30 Lo로부터 약 0.9 Lo까지; 또는 약 1.25 Lo로부터 약 1.6 Lo까지의 범위에 있는 치수를 가지는 피처를 준비하는 것을 포함한다.
도 1a에서 도시된 층으로 된 구조를 형성할 시에, 자기-조직화는 어닐링에 의해 가능하게 될 수도 있고 가속화될 수도 있다. 어닐링 프로세스의 온도는 블록 공중합체들 또는 층으로 된 구조에 악영향을 주는 것을 방지할 정도로 충분히 낮도록 선택될 수도 있다. 어닐은 일부의 실시형태들에서, 약 150 ℃미만, 약 300 ℃미만, 약 250 ℃미만, 약 200 ℃ 또는 약 180 ℃미만의 온도에서 수행될 수도 있다. 또 다른 실시형태에 따르면, 어닐링 프로세스는 어닐링 온도를 일반적으로 감소시키는 용매 어닐을 포함할 수도 있다. 전통적인 용매 어닐링 방법들뿐만 아니라, 그 전체적으로 참조를 위해 본원에 편입되는, "SOLVENT ANNEAL PROCESSING FOR DIRECTED-SELF ASSEMBLY APPLICATIONS(지시된-자기 조립 애플리케이션들을 위한 용매 어닐 프로세싱)"(대리인 참조번호 CT-107)이라는 명칭으로 2013년 3월 15일자로 출원된 미국 특허 출원 제13/843,122호에서 개시된 것과 같은 더 새로운 기법들이 이용될 수 있다.
하나의 양태에 따르면, 블록 공중합체의 유기 중합체 블록을 산화시키거나 연소시키지 않으면서 더 신속한 어닐링 시간들을 가능하게 하기 위하여, 어닐링은 어닐 시간의 약 1 시간 미만에서 약 250 ℃보다 더 큰 어닐링 온도에서의 낮은 산소 분위기에서 수행될 수도 있다. 본원에서 이용된 바와 같이, 낮은 산소 분위기는 약 50 ppm 미만의 산소를 포함한다. 예를 들어, 낮은 산소 분위기는 약 45 ppm 미만, 약 40 ppm 미만, 약 35 ppm 미만, 약 30 ppm 미만, 약 25 ppm 미만, 약 20 ppm 미만, 또는 그 사이의 범위들을 포함할 수도 있다. 추가적으로, 낮은 산소 분위기 어닐링 방법들은 열 ??칭(thermal quenching) 방법들에 의해 동반될 수도 있다. 예시적인 낮은 산소 분위기 및 열 ??칭 어닐링 방법들은, 그 전체적으로 참조를 위해 본원에 편입되는, "MULTI-STEP BAKE APPARATUS AND METHOD FOR DIRECTED SELF-ASSEMBLY LITHOGRAPHY CONTROL(지시된 자기-조립 리소그래피 제어를 위한 멀티-스텝 베이크 장치 및 방법)"(대리인 참조번호 CT-106)이라는 명칭으로 2013년 3월 15일자로 출원된 미국 특허 출원 제61/793,204호에서 개시되어 있다.
어닐 시간은 약 수 시간으로부터 약 1 분까지의 범위일 수도 있다. 예를 들어, 250 ℃를 초과하는 온도들에 대한 어닐링 시간들은 약 1 시간으로부터 약 2 분까지, 약 30 분으로부터 약 2 분까지, 또는 약 5 분으로부터 약 2 분까지의 범위일 수도 있다.
하나의 실시형태에 따르면, 어닐링 온도는 약 260 ℃로부터 약 360 ℃까지의 범위 내에 있을 수도 있고, 여기서, 낮은 산소 분위기는 약 40 ppm 미만의 산소를 포함한다. 예를 들어, 블록 공중합체(180)의 층은 약 2 분 내지 약 5 분 동안 약 40 ppm 미만의 산소에서 310 ℃의 어닐링 조건들에 노출될 수도 있다.
따라서, 블록 공중합체의 층의 어닐링 단계는, 하나의 중합체 블록으로 형성되는 제 1 도메인(142)을 가지며 또 다른 블록 중합체로 형성되는 도메인들(144)에 의해 끼워진 자기-조립된 블록 공중합체(140)의 층을 형성한다. 또한, 적절한 중합체 블록들의 선택에 의해 제공된 본질적인 에칭 선택성에 기초하여, 도메인들 중의 하나는 단일 에칭 화학반응을 이용하여 단일 단계에서 선택적으로 제거될 수도 있거나, 상이한 에칭 화학반응들을 갖는 다수의 에칭들을 이용하여 제거될 수도 있다는 것이 인식될 것이다.
예를 들어, 제 1 도메인(142)은 폴리메틸 메타크릴레이트(PMMA)로 형성되고 제 2 도메인(144)은 폴리스티렌(PS)으로 형성될 경우, PMMA 도메인(142)은, PS 도메인(144)을 남겨 두면서 본원에서 설명될 선택적인 플라즈마 에칭을 수행함으로써 제거될 수도 있다. 결과적인 피처들의 치수들은 이용된 공중합체의 사이즈 및 프로세스 조건들에 따라 변동될 수도 있다는 것이 인식될 것이다. 도 1a에서 도시된 층판형 상들 이외의 도메인 상들이 또한 고려되고, 그러므로, 본 발명은 그것으로 제한되지 않는 것이 또한 인식되어야 한다.
위에서 언급된 바와 같이, 기존의 에칭 기법들은 열악한 에칭 선택성뿐만 아니라, 수용가능하지 않은 라인 에칭 거칠기/라인 폭 거칠기(LER/LWR)와 같은 패턴 결함을 생성하였고, 극단적인 경우들에는, PS의 결함이 패턴 붕괴로 인해 파국적이다.
도 1b에서, 그리고 도 2의 220에서는, 펄스화된 에칭 프로세스(pulsed etching process)를 수행함으로써 기판(110) 상에 패턴(150)을 형성하기 위하여 자기-조립된 블록 공중합체 층(140)의 제 2 도메인(144)을 유지하면서, 자기-조립된 블록 공중합체 층(140)의 제 1 도메인(142)이 선택적으로 제거된다. 펄스화된 에칭 프로세스는: (i) 프로세스 가스 조성물을 플라즈마 프로세싱 시스템에 도입하는 것으로서, 여기서, 프로세스 조성물은 CxHyRz-함유 가스, 여기서, R은 할로겐 원소를 나타내고, x 및 y는 0보다 더 큰 실수를 나타내고, z는 0 이상인 실수를 나타내는 것; (ii) 플라즈마 소스를 이용하여 플라즈마를 점화하는 것; (iii) 무선 주파수(RF) 전력으로 기판을 지지하는 기판 홀더를 전기적으로 바이어싱하는 것; 및 (iv) 전기적 바이어싱을 위하여 RF 전력을 펄스화하는 것을 포함한다.
CxHyRz-함유 가스는 1보다 더 큰 수소-대-탄소 비율(H/C)과, 1 이상인 수소-대-할로겐 비율(H/R)을 가질 수 있다. 예를 들어, CxHyRz-함유 가스는 CH4, C2H4, C2H2, C2H6, C3H4, C3H6, C3H8, C4H6, C4H8, C4H10, C5H8, C5H10, C6H6, C6H10, C6H12, CH3F, 또는 CH2F2, 또는 그 2 개 이상의 임의의 조합을 포함할 수 있다.
프로세스 조성물은 O, O2, O3, CO, CO2, NO, N2O, NO2 등과 같은 산소-함유 가스와, Ar 또는 He와 같은 비활성 가스를 포함할 수 있다. 프로세스 조성물은 할로겐-함유 가스와, 원자 구성성분들로서, C 및 F; C, H, 및 F; 또는 N 및 F를 가지는 선택적인 첨가 가스를 더 포함할 수도 있다. 할로겐-함유 가스는 Cl2, Br2, HBr, HCl, 및 BCl3으로 구성되는 그룹으로부터 선택된 하나 이상의 가스들을 포함할 수도 있다.
펄스화된 에칭 프로세스 동안, RF 전력의 펄스화의 적어도 하나의 속성은 조절될 수도 있다. 적어도 하나의 속성은 펄스 진폭, 펄스 주파수, 펄스 듀티 사이클, 펄스 파형, 또는 펄스 위상을 포함할 수도 있다. 하나의 실시형태에서, 전기적 바이어싱을 위한 RF 전력의 펄스화는 오프-상태 및 온-상태 사이에서 RF 전력을 펄스화하는 것을 포함한다.
하나의 실시형태에서, 펄스화된 에칭 프로세스는, 최대로 약 1000 mtorr(millitorr; 밀리토르)(예컨대, 최대로 약 200 mtorr, 또는 최대로 약 50 내지 150 mtorr) 범위인 챔버 압력, 최대로 약 2000 sccm(standard cubic centimeters per minute; 분 당 표준 입방 센티미터)(예컨대, 최대로 약 1000 sccm, 또는 약 1 sccm 내지 약 200 sccm) 범위인 산소-함유 가스 유량(flow rate), 최대로 약 2000 sccm(예컨대, 최대로 약 1000 sccm, 또는 약 1 sccm 내지 약 100 sccm) 범위인 CxHyRz-함유 가스 유량, 최대로 약 2000 sccm(예컨대, 최대로 약 1000 sccm) 범위인 선택적인 비활성 가스(예컨대, He 또는 Ar) 유량, 최대로 약 2000 W(와트)(예컨대, 최대로 약 1000 W, 또는 최대로 약 600 W) 범위인 상부 전극(예컨대, 도 7에서의 소자(770)) RF 전력, 최대로 약 1000 W(예컨대, 최대로 약 600 W, 또는 최대로 약 100 W, 또는 최대로 50 W) 범위인 하부 전극(예컨대, 도 7에서의 소자(522)) RF 바이어스, 최대로 약 1000 Hz(예컨대, 최대로 약 100 Hz, 또는 최대로 약 10 Hz, 또는 최대로 1 Hz) 범위인 하부 전극 펄스 주파수, 및 약 1:4(20%-ON/80%-OFF)로부터 약 4:1(80%-ON/20%-OFF)까지(예컨대, 약 1:2로부터 약 2:1까지, 또는 약 1:1(50%-ON/50%-OFF)) 범위인 하부 전극 펄스 듀티 사이클을 포함하는 프로세스 파라미터 공간을 포함할 수도 있다. 또한, 상부 전극 바이어스 주파수는 약 0.1 MHz로부터 약 200 MHz까지의 범위일 수 있고, 예컨대, 약 60 MHz일 수 있다. 게다가, 하부 전극 바이어스 주파수는 약 0.1 MHz로부터 약 100 MHz까지의 범위일 수 있고, 예컨대, 약 2 MHz일 수 있다.
지금부터 도 3a 내지 도 3e의 그래프 예시들로 돌아가면, RF 전력을 펄스화하고 CxHyRz-함유 가스를 도입하기 위한 몇몇 실시형태들이 제공된다. 도 3a 및 도 3b에서 도시된 바와 같이, CxHyRz-함유 가스는, RF 전력의 펄스화와 실질적으로 동위상(in-phase)인 펄스화된 흐름으로서 도입된다(즉, CxHyRz-함유 가스는 RF 전력 온-상태 동안에 도입됨). 대안적으로, 도 3a 및 도 3c에서 도시된 바와 같이, CxHyRz-함유 가스는, RF 전력의 펄스화 동안에 연속적인 흐름으로서 도입된다(즉, CxHyRz-함유 가스는 RF 전력 온-상태 및 오프-상태 동안에 도입됨). 여전히 대안적으로, 도 3a 및 도 3d에서 도시된 바와 같이, CxHyRz-함유 가스는, RF 전력의 펄스화와 실질적으로 역위상(out-of-phase)인 펄스화된 흐름으로서 도입된다(즉, CxHyRz-함유 가스는 RF 전력 오프-상태 동안에 도입됨). CxHyRz-함유 가스는 RF 전력의 펄스화와 실질적으로 역위상인 펄스화된 흐름으로서 도입될 수도 있지만, 일부의 중첩이 있을 수도 있다. 또한, 도 3e에서 도시된 바와 같이, RF 전력 레벨(또는 RF 진폭)은 하나의 펄스로부터 다음 펄스까지 변동될 수도 있다. 예를 들어, RF 전력 레벨은 기판의 전기적 바이어싱 동안에 하향 램핑(ramping)될 수도 있거나 감소될 수도 있다.
하나의 실시형태에서, 전기적 바이어싱을 위한 RF 전력의 펄스화는: (i) 제 1 시간 기간 동안에 제 1 RF 전력 레벨에서 RF 전력을 펄스화하는 것; (ii) 제 1 가스(가스 A)를 연속적으로 흐르게 하는 것으로서, 제 1 가스는 1 차 에천트인 것; 및 (iii) 제 2 가스(가스 B)를 연속적으로 흐르게 하는 것으로서, 제 2 가스는 중합 또는 보호 가스인 것(도 4a 참조)을 포함할 수도 있다. 일 예로서, 제 1 가스는 O2, 그리고 선택적으로 Ar을 포함할 수도 있고, 제 2 가스는 CxHyRz-함유 가스를 포함할 수도 있다. 대안적인 실시형태들에서, 제 1 가스, 또는 제 2 가스, 또는 양자는 펄스화될 수도 있다.
또 다른 실시형태에서, 전기적 바이어싱을 위한 RF 전력의 펄스화는: (i) 제 1 시간 기간 동안에 제 1 RF 전력 레벨에서 RF 전력을 펄스화하는 것; (ii) 제 2 시간 기간 동안에 제 2 RF 전력 레벨에서 RF 전력을 펄스화하는 것으로서, 여기서, 제 2 RF 전력 레벨은 제 1 RF 전력 레벨보다 더 작고, 제 2 시간 기간은 제 1 시간 기간을 후행하는 것을 포함할 수도 있다. 또 다른 실시형태에서, 전기적 바이어싱을 위한 RF 전력의 펄스화는: (iii) 제 3 시간 기간 동안에 제 3 RF 전력 레벨에서 RF 전력을 펄스화하는 것으로서, 여기서, 제 3 RF 전력 레벨은 제 2 RF 전력 레벨보다 더 작고, 제 3 시간 기간은 제 2 시간 기간을 후행하는 것을 더 포함할 수도 있다. 또한, 다른 실시형태들에서, 전기적 바이어싱을 위한 RF 전력의 펄스화는: (iv) 제 1 가스(가스 A)를 연속적으로 흐르게 하는 것으로서, 제 1 가스는 1 차 에천트인 것; 및 (v) 제 2 가스(가스 B)를 연속적으로 흐르게 하는 것으로서, 제 2 가스는 중합 또는 보호 가스인 것(도 4b 참조)을 더 포함할 수도 있다. 일 예로서, 제 1 가스는 O2, 그리고 선택적으로 Ar을 포함할 수도 있고, 제 2 가스는 CxHyRz-함유 가스를 포함할 수도 있다. 대안적인 실시형태들에서, 제 1 가스, 또는 제 2 가스, 또는 양자는 펄스화될 수도 있다.
또 다른 실시형태에서, 전기적 바이어싱을 위한 RF 전력의 펄스화는: (i) 제 1 시간 기간 동안에 제 1 RF 전력 레벨에서 RF 전력을 펄스화하는 것; (ii) 제 2 시간 기간 동안에 제 2 RF 전력 레벨에서 RF 전력을 펄스화하는 것으로서, 여기서, 제 2 RF 전력 레벨은 제 1 RF 전력 레벨보다 더 작고, 제 2 시간 기간은 제 1 시간 기간을 후행하는 것; 및 (iii) 제 3 시간 기간 동안 전력의 펄스화를 종결하는 것으로서, 여기서, 제 3 시간 기간은 제 2 시간 기간을 후행하는 것을 포함할 수도 있다.
그렇게 함에 있어서, 제 2 도메인(144)의 에칭 레이트보다 적어도 2.5 배 더 큰 제 1 도메인(142)의 에칭 레이트가 달성될 수 있다. 추가적으로, 제 2 도메인(144)의 에칭 레이트보다 적어도 4 배 더 큰 제 1 도메인(142)의 에칭 레이트가 달성될 수 있다. 또한, 제 2 도메인(144)의 에칭 레이트보다 적어도 8 배 더 큰 제 1 도메인(142)의 에칭 레이트가 달성될 수 있다. 여전히 또한, 제 2 도메인(144)의 에칭 레이트보다 적어도 10 배 더 큰 제 1 도메인(142)의 에칭 레이트가 달성될 수 있다.
일 예로서, 표 1은 펄스화된 에칭 프로세스를 이용하여 직접 자기-조립된 층을 패터닝하기 위한 예시적인 프로세스 조건들을 제공한다. 각각의 펄스화된 에칭 프로세스에 대한 성능은 PMMA 상의 제거를 위한 에칭 선택성(즉, PS의 에칭 레이트에 대한 PMMA의 에칭 레이트의 비율)의 측정을 통해 평가된다. 펄스화된 에칭 프로세스는: (A) 기준선 조건으로서의 CxHyRz-함유 가스의 펄스화 또는 첨가를 갖지 않는 제 1 에칭 프로세스; (B) CxHyRz-함유 가스의 펄스화 및 첨가를 갖는 제 2 에칭 프로세스; (C) CxHyRz-함유 가스의 펄스화를 갖지 않지만, CxHyRz-함유 가스를 첨가하는 제 3 에칭 프로세스; 및 (D) 조건 B와 동일한 유량에서 CxHyRz-함유 가스의 펄스화를 갖지 않지만, CxHyRz-함유 가스를 첨가하는 제 4 에칭 프로세스를 포함한다. 각각의 펄스화된 에칭 프로세스는 이하에서 설명될 도 7의 플라즈마 프로세싱 시스템에서 수행될 수도 있다. 그러나, 다른 플라즈마 프로세싱 시스템들이 이용될 수도 있다.
각각의 조건에 대하여, 상부 전극(UEL) 및 하부 전극(LEL)에 전달된 전력은 (ON일 때) 동일하다. 추가적으로, O2 및 Ar의 가스 유량은 각각의 조건에 대해 동일하다. 조건 B에서는, 하부 전극으로의 RF 전력의 펄스화(50% 듀티 사이클)는 CxHyRz-함유 가스의 존재 시에 수행된다. 조건들 C 및 D에서는, 펄스화가 이용되지 않고, CxHyRz-함유 가스의 유량이 변동된다. 명확하게도, 발명자들은 전력이 하부 전극에 펄스화될 때와, CxHyRz-함유 가스가 도입될 때에 에칭 선택성에 있어서의 별개의 차이를 관찰하였다. 낮은 유량들(예컨대, CH4의 12 sccm)에서는, 에칭 선택성에 있어서의 차이가 덜 현저하다. 이 차이는 CH4의 유량이 증가될 때에 관찰가능해지고, 바이어스 펄스화가 구현된다.
에칭
프로세스		 UEL RF
전력
(W)		 LEL RF
전력
(W)		 펄스
시간
(초)
O2
Ar
CH4
선택성
A 600 20 0 X Y 0 4.82
B 600 20 2 X Y 24 10.04
C 600 20 0 X Y 12 4.84
D 600 20 0 X Y 24 5.82
발명자들은 또한, 바이어스 전력 레벨을 하부 전극(예컨대, 20 W)으로 감소시킴으로써, 2-미만 값들로부터 2를 초과하는 값들(예컨대, 에칭 프로세스 A)로의 에칭 선택성에 있어서의 증가를 관찰하였다. 하나의 실시형태에서, 하부 전극으로의 RF 전력은 100 eV 이하의 이온 에너지를 달성하기에 충분한 레벨로 감소된다. 대안적인 실시형태들에서, 하부 전극으로의 RF 전력은 50 eV 이하의 이온 에너지를 달성하기에 충분한 레벨로 감소된다.
다른 실시형태들에서, RF 전력은 상부 전극이 아니라, 하부 전극에 공급될 수도 있다. 더 이후에 논의될 또 다른 대안적인 실시형태들에서는, RF 전력 및/또는 DC 전력이 이하의 도 5 내지 도 11을 통해 설명된 방식들 중의 임의의 것에서 결합될 수도 있다.
지금부터 도 4c를 참조하면, 도 4c는 일 실시형태에 따라 변조 사이클을 포함하는 변조된 플라즈마 에칭 프로세스를 기판 상에서 수행하는 방법을 예시하는 플로우차트(420)이다. 동작(424)에서는, 제 1 물질 및 제 2 물질로 이루어진 이종 층을 가지는 기판이 플라즈마 프로세싱 시스템의 프로세싱 공간에서 을 배치되고, 여기서, 이종 층은 제 1 물질 및 제 2 물질을 프로세싱 공간에서 플라즈마 환경에 노출시키는 초기 상부 표면을 가진다. 제 1 물질의 노출된 표면은 제 2 물질의 노출된 표면과 동일 평면일 수 있다. 제 1 물질 및 제 2 물질은 상이한 조성의 실리콘-함유 물질들일 수 있다. 또한, 제 1 물질 및 제 2 물질은 상이한 조성의 유기-함유 물질들일 수 있다.
동작(428)에서, 변조된 플라즈마 에칭 프로세스는 제 2 물질을 제거하는 것보다 더 큰 레이트에서 제 1 물질을 선택적으로 제거하기 위하여 수행되고, 변조된 플라즈마 에칭 프로세스는 변조 사이클을 포함한다. 제 1 물질은 자기-조립된 블록 공중합체 층의 제 1 도메인일 수 있고, 제 2 물질은 자기-조립된 블록 공중합체 층의 제 2 도메인일 수 있다. 자기-조립된 블록 공중합체의 제 1 도메인은 폴리(메스 메타크릴레이트(meth methacrylate))일 수 있고, 자기-조립된 블록 공중합체의 제 2 도메인은 폴리스티렌일 수 있다. 변조 사이클은 기판의 층 또는 층의 부분들의 우선적 에칭 또는 보호를 야기시키기 위하여 에천트 및/또는 보호 제재를 이용하는 동작들의 세트이다. 동작(432)에서는, 에천트가 변조 사이클의 제 1 상 동안에 제 1 물질와 우선적으로 반응한다. 동작(436)에서는, 패시번트가 변조 사이클의 제 2 상 동안에 제 1 물질에 비해 제 2 물질 상에 상이하게 고착된다.
도 4d는 일 실시형태에 따른 기판 상의 변조된 플라즈마 에칭 프로세스를 위한 동작들의 플로우차트(460)이다. 동작(464)에서는, 프로세스 가스 조성물이 플라즈마 프로세싱 시스템 내로 도입되고, 프로세스 조성물은 CxHyRz-함유 가스를 포함하고, 여기서, R은 할로겐 원소를 나타내고, x 및 y는 0보다 더 큰 실수를 나타내고, z는 0 이상인 실수를 나타낸다. CxHyRz-함유 가스는 1보다 더 큰 수소-대-탄소 비율(H/C)과, 1 이상인 수소-대-할로겐 비율(H/R)을 가질 수 있다. 동작(468)에서는, 플라즈마가 플라즈마 소스를 이용하여 점화된다. 동작(472)에서는, 기판을 지지하는 기판 홀더가 무선 주파수(RF) 전력으로 전기적으로 바이어싱된다.
동작(476)에서, 변조 사이클의 제 1 상 동안의 제 1 전력 상태와, 변조 사이클의 제 2 상 동안의 제 2 전력 상태와의 사이의 전기적 바이어싱을 위한 RF 전력은 플라즈마 에칭 프로세스의 예상된 결과들을 달성하기 위하여 변조된다. 전기적 바이어싱을 위한 RF 전력의 변조는 오프-상태 및 온-상태 사이에서 RF 전력을 펄스화하는 것을 포함할 수 있다. 동작(480)에서는, 변조된 플라즈마 에칭 프로세스를 위한, 그리고 이종 층 내에서 형성된 패턴의 프로파일을 제어하기 위한 프로세스 조건이 선택되고, 프로세스 조건은 펄스 진폭, 펄스 주파수, 펄스 듀티 사이클, 또는 펄스 파형, 또는 그 임의의 조합을 설정하는 것을 포함한다.
특정 에칭 프로세스를 수행하기 위한 시간 기간은 실험 계획(design of experiment; DOE) 기법들 또는 이전의 경험을 이용하여 결정될 수도 있지만; 그러나, 그것은 또한 광학적 검출을 이용하여 결정될 수도 있다. 광학적 검출의 하나의 가능한 방법은, 에칭 프로세스에서의 변화로 인해 플라즈마 화학반응에서의 변화가 언제 발생하는지를 표시하는, 플라즈마 영역으로부터의 방출된 광 스펙트럼의 부분을 모니터링하는 것이다. 모니터링된 파장들에 대응하는 방출 레벨들이 특정된 문턱치를 교차(예컨대, 특별한 레벨 미만으로 감소하거나, 특별한 레벨을 초과하여 증가함)한 후에는, 에칭 프로세스에서의 전이 포인트에 도달된 것으로 간주될 수 있다. 이용되고 있는 에칭 화학반응 및 에칭되고 있는 물질 층에 특정한 다양한 파장들이 이용될 수도 있다. 또한, 에칭 시간은 과다-에칭(over-etch)의 주기를 포함하기 위하여 연장될 수 있고, 여기서, 과다-에칭 주기는 에칭 프로세스의 개시 및 전이 검출과 연관된 시간 사이의 시간의 분율(즉, 1 내지 100%)을 구성한다.
위에서 설명된 DSA 층을 패터닝하기 위한 방법들 중의 하나 이상은 도 7에서 설명된 것과 같은 플라즈마 프로세싱 시스템을 사용하여 수행될 수도 있다. 그러나, 논의된 방법들은 이 예시적인 제시에 의해 범위에 있어서 제한되어야 하는 것은 아니다. 위에서 설명된 다양한 실시형태들에 따라 게이트 적층체를 기판 상에 패터닝하는 방법은 도 5 내지 도 11에서 예시되고 이하에서 설명된 플라즈마 프로세싱 시스템들 중의 임의의 하나에서 수행될 수도 있다. 도 5 내지 도 11에서 유사하게 번호부여되는 시스템 구성요소들은 동일한 기능들을 수행하고, 이 시스템 구성요소들의 이전의 설명들은 새로운 구성요소들의 설명에 집중하기 위하여 반복되지 않을 것이다.
도 5를 참조하면, 하나의 실시형태에 따라, 플라즈마 프로세싱 챔버(510), 프로세싱되어야 할 기판(525)이 그 위에 부착되는 기판 홀더(520), 및 진공 펌핑 시스템(550)을 포함하는, 상기 식별된 프로세스 조건들을 수행하도록 구성된 플라즈마 프로세싱 시스템(500)이 도 5에서 도시된다. 기판(525)은 반도체 기판, 웨이퍼, 평판 패널 디스플레이, 또는 액정 디스플레이일 수 있다. 플라즈마 프로세싱 챔버(510)는 기판(525)의 표면 근처의 플라즈마 프로세싱 영역(545)에서의 플라즈마의 발생을 가능하게 하도록 구성될 수 있다. 이온화가능한 가스 또는 프로세스 가스들의 혼합물은 가스 분배 시스템(540)을 통해 도입된다. 프로세스 가스의 주어진 흐름에 대하여, 프로세스 압력은 진공 펌핑 시스템(550)을 이용하여 조절된다. 플라즈마는 미리 결정된 물질들 프로세스에 특정한 물질들을 생성하기 위하여, 및/또는 기판(525)의 노출된 표면들로부터의 물질의 제거를 보조하기 위하여 사용될 수 있다. 플라즈마 프로세싱 시스템(500)은 200 mm 기판들, 300 mm 기판들, 또는 더 큰 것과 같은 임의의 희망하는 사이즈의 기판들을 프로세싱하도록 구성될 수 있다.
기판(525)은 기계적 클램핑 시스템 또는 전기적 클램핑 시스템(예컨대, 정전 클램핑 시스템)과 같은 클램핑 시스템(528)을 통해 기판 홀더(520)에 부착될 수 있다. 또한, 기판 홀더(520)는 기판 홀더(520) 및 기판(525)의 온도를 조절 및/또는 제어하도록 구성되는 가열 시스템(도시되지 않음) 또는 냉각 시스템(도시되지 않음)을 포함할 수 있다. 가열 시스템 또는 냉각 시스템은, 기판 홀더(520)로부터 열을 받아들이고, 냉각할 때, 열을 열 교환기 시스템(도시되지 않음)으로 전달하거나, 가열할 때, 열을 열 교환기 시스템으로부터 기판 홀더(520)로 전달하는 열 전달 유체의 재순환 흐름을 포함할 수도 있다. 다른 실시형태들에서, 저항성 가열 소자들과 같은 가열/냉각 소자들 또는 열전 히터들/냉각기들은 기판 홀더(520)뿐만 아니라, 플라즈마 프로세싱 챔버(510)의 챔버 벽 및 플라즈마 프로세싱 시스템(500) 내의 임의의 다른 구성요소 내에 포함될 수 있다.
추가적으로, 열 전달 가스는 기판(525) 및 기판 홀더(520) 사이의 가스-갭(gas-gap) 열 전도성을 개선시키기 위하여, 후면 가스 공급 시스템(526)을 통해 기판(525)의 후면으로 전달될 수 있다. 이러한 시스템은 기판의 온도 제어가 상승된 또는 감소된 온도들에서 요구될 때에 사용될 수 있다. 예를 들어, 후면 가스 공급 시스템은 2-구역 가스 분배 시스템을 포함할 수 있고, 여기서, 헬륨 가스-갭 압력은 기판(525)의 중심 및 에지 사이에서 독립적으로 변동될 수 있다.
도 5에서 도시된 실시형태에서, 기판 홀더(520)는, RF 전력이 플라즈마 프로세싱 영역(545) 내의 프로세싱 플라즈마에 이를 통해 결합되는 전극(522)을 포함할 수 있다. 예를 들어, 기판 홀더(520)는 RF 발생기(530)로부터 선택적인 임피던스 정합 네트워크(532)를 거쳐 기판 홀더(520)로의 RF 전력의 송신을 통해 RF 전압에서 전기적으로 바이어싱될 수 있다. RF 바이어스는 플라즈마를 형성하고 유지하기 위하여 전자들을 가열하도록 작용할 수 있다. 이 구성에서, 시스템은 반응성 이온 에칭(reactive ion etch; RIE) 반응기로서 동작할 수 있고, 여기서, 챔버 및 상부 가스 주입 전극은 지표면들로서 작용한다. RF 바이어스를 위한 전형적인 주파수는 약 0.1 MHz로부터 약 100 MHz까지의 범위일 수 있다. 플라즈마 프로세싱을 위한 RF 시스템들은 당해 분야에서의 숙련자들에게 잘 알려져 있다.
또한, RF 전압에서의 전극(522)의 전기적인 바이어스는 펄스화된 바이어스 신호 제어기(531)를 이용하여 펄스화될 수도 있다. RF 발생기(530)로부터의 RF 전력 출력은 예를 들어, 오프-상태 및 온-상태 사이에서 펄스화될 수도 있다.
대안적으로, RF 전력은 다수의 주파수들에서 기판 홀더 전극에 인가된다. 또한, 임피던스 정합 네트워크(532)는 반사된 전력을 감소시킴으로써 플라즈마 프로세싱 챔버(510)에서의 플라즈마로의 RF 전력의 전달을 개선시킬 수 있다. 정합 네트워크 토폴로지들(예컨대, L-타입, □-타입, T-타입 등) 및 자동 제어 방법들은 당해 분야에서의 숙련자들에게 잘 알려져 있다.
가스 분배 시스템(540)은 프로세스 가스들의 혼합물을 도입하기 위한 샤워헤드 설계부(showerhead design)를 포함할 수도 있다. 대안적으로, 가스 분배 시스템(540)은, 프로세스 가스들의 혼합물을 도입하고 기판(525) 상에서의 프로세스 가스들의 혼합물의 분배를 조절하기 위한 멀티-구역 샤워헤드 설계부를 포함할 수도 있다. 예를 들어, 멀티-구역 샤워헤드 설계부는 기판(525) 상의 실질적으로 중심 영역으로의 프로세스 가스 흐름 또는 조성물의 양에 관련하여, 기판(525) 상의 실질적으로 주변 영역으로의 프로세스 가스 흐름 또는 조성물을 조절하도록 구성될 수도 있다.
진공 펌핑 시스템(550)은 최대로 초 당 약 5000 리터(및 그것을 초과함)의 펌핑 속력을 행할 수 있는 터보-분자 진공 펌프(turbo-molecular vacuum pump; TMP), 및 챔버 압력을 스로틀링(throttling)하기 위한 게이트 밸브를 포함할 수 있다. 건식 플라즈마 에칭을 위해 사용된 기존의 플라즈마 프로세싱 디바이스들에서는, 초 당 1000 내지 3000 리터 TMP가 채용될 수 있다. TMP들은 전형적으로 약 50 mTorr 미만인 저압 프로세싱을 위해 유용하다. (즉, 약 100 mTorr보다 더 큰) 고압 프로세싱을 위해서는, 기계적인 부스터 펌프(mechanical booster pump) 및 건식 러핑 펌프(dry roughing pump)가 이용될 수 있다. 또한, 챔버 압력을 모니터링하기 위한 디바이스(도시되지 않음)는 플라즈마 프로세싱 챔버(510)에 결합될 수 있다.
제어기(555)는 마이크로프로세서, 메모리, 그리고 플라즈마 프로세싱 시스템(500)으로의 입력들을 통신 및 활성화할 뿐만 아니라, 플라즈마 프로세싱 시스템(500)으로부터의 출력들을 모니터링하기 위해 충분한 제어 전압들을 발생할 수 있는 디지털 I/O 포트를 포함한다. 또한, 제어기(555)는 RF 발생기(530), 펄스화된 바이어스 신호 제어기(531), 임피던스 정합 네트워크(532), 가스 분배 시스템(540), 진공 펌핑 시스템(550)뿐만 아니라, 기판 가열/냉각 시스템(도시되지 않음), 후면 가스 공급 시스템(526), 및/또는 정전 클램핑 시스템(528)에 결합될 수 있고 이들과 정보를 교환할 수 있다. 예를 들어, 메모리 내에 저장된 프로그램은 기판(525) 상에서 플라즈마 에칭 프로세스와 같은 플라즈마 보조된 프로세스를 수행하기 위하여, 프로세스 레시피에 따라 플라즈마 프로세싱 시스템(500)의 상기 언급된 구성요소들로의 입력들을 활성화하기 위하여 이용될 수 있다.
제어기(555)는 플라즈마 프로세싱 시스템(500)에 관련하여 국부적으로 위치될 수 있거나, 그것은 플라즈마 프로세싱 시스템(500)에 관련하여 원격으로 위치될 수 있다. 예를 들어, 제어기(555)는 직접 접속, 인트라넷, 및/또는 인터넷을 이용하여 플라즈마 프로세싱 시스템(500)과 데이터를 교환할 수 있다. 제어기(555)는 예를 들어, 고객 사이트(즉, 디바이스 제조사 등)에서의 인트라넷에 결합될 수 있거나, 그것은 예를 들어, 벤더 사이트(즉, 장비 제조업자)에서의 인트라넷에 결합될 수 잇다. 대안적으로 또는 추가적으로, 제어기(555)는 인터넷에 결합될 수 있다. 또한, 또 다른 컴퓨터(즉, 제어기, 서버 등)는 직접 접속, 인트라넷, 및/또는 인터넷을 통해 데이터를 교환하기 위하여 제어기(555)를 액세스할 수 있다.
도 6에서 도시된 실시형태에서, 플라즈마 프로세싱 시스템(600)은 도 5의 실시형태와 유사할 수 있고, 도 5를 참조하여 설명된 그러한 구성요소들에 추가하여, 플라즈마 밀도를 잠재적으로 증가시키고 및/또는 플라즈마 프로세싱 균일성을 개선시키기 위하여, 고정식, 또는 기계적으로 또는 전기적으로 회전하는 자기장 시스템(660)을 더 포함할 수 있다. 또한, 제어기(555)는 회전 속력 및 필드 강도를 조정하기 위하여 자기장 시스템(660)에 결합될 수 있다. 회전 자기장의 설계 및 구현은 당해 분야에서의 숙련자들에게 잘 알려져 있다.
도 7에서 도시된 실시형태에서, 플라즈마 프로세싱 시스템(700)은 도 5 또는 도 6의 실시형태와 유사할 수 있고, RF 전력이 선택적인 임피던스 정합 네트워크(774)를 통해 RF 발생기(772)로부터 결합될 수 있는 상부 전극(770)을 더 포함할 수 있다. 상부 전극으로의 RF 전력의 인가를 위한 주파수는 약 0.1 MHz로부터 약 200 MHz까지의 범위일 수 있다. 추가적으로, 하부 전극으로의 전력의 인가를 위한 주파수는 약 0.1 MHz로부터 약 100 MHz까지의 범위일 수 있다. 또한, 제어기(555)는 상부 전극(770)으로의 RF 전력의 인가를 제어하기 위하여 RF 발생기(772) 및 임피던스 정합 네트워크(774)에 결합된다. 상부 전극의 설계 및 구현은 당해 분야에서의 숙련자들에게 잘 알려져 있다. 상부 전극(770) 및 가스 분배 시스템(540)은 도시된 바와 같이, 동일한 챔버 어셈블리 내에서 설계될 수 있다. 대안적으로, 상부 전극(770)은 기판(525) 상의 플라즈마에 결합된 RF 전력 분배를 조절하기 위한 멀티-구역 전극 설계부를 포함할 수도 있다. 예를 들어, 상부 전극(770)은 중심 전극 및 에지 전극으로 세분화될 수도 있다.
도 8에서 도시된 실시형태에서, 플라즈마 프로세싱 시스템(800)은 도 7의 실시형태와 유사할 수 있고, 상부 전극(770) 대향 기판(525)에 결합된 직류(DC) 전력 공급 장치(890)를 더 포함할 수 있다. 상부 전극(770)은 전극 판을 포함할 수도 있다. 전극 판은 실리콘-함유 전극 판을 포함할 수도 있다. 또한, 전극 판은 도핑된 실리콘 전극 판을 포함할 수도 있다. DC 전력 공급 장치(890)는 가변 DC 전력 공급 장치를 포함할 수 있다. 추가적으로, DC 전력 공급 장치(890)는 쌍극성 DC 전력 공급 장치를 포함할 수 있다. DC 전력 공급 장치(890)는 DC 전력 공급 장치(890)의 극성, 전류, 전압, 또는 온/오프 상태를 모니터링, 조절, 또는 제어하는 것 중의 적어도 하나를 수행하도록 구성된 시스템을 더 포함할 수 있다. 일단 플라즈마가 형성되면, DC 전력 공급 장치(890)는 탄도 전자 빔(ballistic electron beam)의 형성을 가능하게 한다. 전기적 필터(도시되지 않음)는 DC 전력 공급 장치(890)로부터 RF 전력을 결합해제하기 위하여 사용될 수도 있다.
예를 들어, DC 전력 공급 장치(890)에 의해 상부 전극(770)에 인가된 DC 전압은 대략 -2000 볼트(V)로부터 대략 1000 V까지의 범위일 수도 있다. 바람직하게는, DC 전압의 절대 값은 대략 100 V 이상인 값을 가지고, 더욱 바람직하게는, DC 전압의 절대 값이 대략 500 V 이상인 값을 가진다. 추가적으로, DC 전압이 네거티브 극성을 가지는 것이 바람직하다. 또한, DC 전압은 상부 전극(770)의 표면 상에서 발생된 자기-바이어스 전압보다 더 큰 절대 값을 가지는 네거티브 전압인 것이 바람직하다. 기판 홀더(520)와 대면하는 상부 전극(770)의 표면은 실리콘-함유 물질로 이루어질 수도 있다.
도 9에서 도시된 실시형태에서, 플라즈마 프로세싱 시스템(900)은 도 5 및 도 6의 실시형태들과 유사할 수 있고, RF 전력이 RF 발생기(982)를 경유하여 선택적인 임피던스 정합 네트워크(984)를 통해 결합되는 유도성 코일(980)을 더 포함할 수 있다. RF 전력은 유도성 코일(980)로부터 유전체 윈도우(도시되지 않음)를 통해 플라즈마 프로세싱 영역(545)으로 유도 방식으로 결합된다. 유도성 코일(980)로의 RF 전력의 인가를 위한 주파수는 약 10 MHz로부터 약 100 MHz까지의 범위일 수 있다. 유사하게, 척 전극(chuck electrode)으로의 전력의 인가를 위한 주파수는 약 0.1 MHz로부터 약 100 MHz까지의 범위일 수 있다. 게다가, 슬롯형 패러데이 차폐부(도시되지 않음)는 유도성 코일(980) 및 플라즈마 프로세싱 영역(545)에서의 플라즈마 사이의 용량성 결합(capacitive coupling)을 감소시키기 위하여 채용될 수 있다. 또한, 제어기(555)는 유도성 코일(980)로의 전력의 인가를 제어하기 위하여, RF 발생기(982) 및 임피던스 정합 네트워크(984)에 결합될 수 있다.
대안적인 실시형태에서는, 도 10에서 도시된 바와 같이, 플라즈마 프로세싱 시스템(1000)이 도 9의 실시형태와 유사할 수 있고, 트랜스포머 결합된 플라즈마(transformer coupled plasma; TCP) 반응기에서와 같이 위로부터 플라즈마 프로세싱 영역(545)과 통신하는 "나선형" 코일 또는 "팬케이크(pancake)" 코일인 유도성 코일(1080)을 더 포함할 수 있다. 유도성으로 결합된 플라즈마(inductively coupled plasma; ICP) 소스 또는 트랜스포머 결합된 플라즈마(TCP) 소스의 설계 및 구현은 당해 분야에서의 숙련자들에게 잘 알려져 있다.
대안적으로, 플라즈마는 전자 사이클로트론 공진(electron cyclotron resonance; ECR)을 이용하여 형성될 수 있다. 또 다른 실시형태에서, 플라즈마는 헬리콘 파의 발사로부터 형성된다. 또 다른 실시형태에서, 플라즈마는 전파하는 표면파로부터 형성된다. 위에서 설명된 각각의 플라즈마 소스는 당해 분야의 숙련자들에게 잘 알려져 있다.
도 11에서 도시된 실시형태에서, 플라즈마 프로세싱 시스템(1100)은 도 5의 실시형태와 유사할 수 있고, 표면파 플라즈마(surface wave plasma; SWP) 소스(1180)를 더 포함할 수 있다. SWP 소스(1180)는, 마이크로파 전력이 마이크로파 발생기(1182)를 경유하여 선택적인 임피던스 정합 네트워크(1184)를 통해 결합되는 방사상 라인 슬롯 안테나(radial line slot antenna)와 같은 슬롯 안테나를 포함할 수 있다.
이 발명의 특정 실시형태들만이 위에서 상세하게 설명되었지만, 당해 분야에서의 숙련자들은 이 발명의 신규한 교시사항들 및 장점들로부터 실질적으로 이탈하지 않으면서 다수의 변형들이 실시형태들에서 가능하다는 것을 용이하게 인식할 것이다. 따라서, 모든 이러한 변형들은 이 발명의 범위 내에 포함되도록 의도된 것이다.

Claims (23)

  1. 기판 상에서 층을 에칭하는 방법에 있어서,
    플라즈마 프로세싱 시스템의 프로세싱 공간에서 제 1 물질 및 제 2 물질로 이루어진 이종 층(heterogeneous layer)을 가지는 기판을 배치하는 단계로서, 상기 이종 층은 상기 제 1 물질 및 상기 제 2 물질을 상기 프로세싱 공간 내의 플라즈마 환경에 노출시키는 초기 상부 표면을 가지는 것인, 상기 기판을 배치하는 단계; 및
    상기 제 2 물질을 제거하는 것보다 더 큰 레이트(rate)에서 상기 제 1 물질을 선택적으로 제거하기 위하여 변조된 플라즈마 에칭 프로세스를 수행하는 단계
    를 포함하고,
    상기 변조된 플라즈마 에칭 프로세스는,
    (i) 변조 사이클의 제 1 상(phase) 동안에 에천트(etchant)를 상기 제 1 물질과 우선적으로(preferentially) 반응시키고,
    (ii) 상기 변조 사이클의 제 2 상 동안에 상기 제 1 물질에 비해 패시번트(passivant)를 상기 제 2 물질 상에 상이하게 고착시키는
    상기 변조 사이클을 포함하고,
    상기 변조된 플라즈마 에칭 프로세스는 또한,
    (i) 상기 기판을 지지하는 기판 홀더를 무선 주파수(radio frequency; RF) 전력으로 전기적으로 바이어싱하는 단계와,
    (ii) 상기 변조 사이클의 상기 제 1 상 동안의 제 1 전력 상태와, 상기 변조 사이클의 제 2 상 동안의 제 2 전력 상태 사이의 상기 전기적 바이어싱을 위한 상기 RF 전력을 변조하는 단계를 포함하고,
    상기 제 2 전력 상태를 위한 RF 전력은 0보다 크고, 상기 제 1 전력 상태를 위한 RF 전력보다는 낮은 것인, 기판 상에서 층을 에칭하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 물질의 노출된 표면은 상기 제 2 물질의 노출된 표면과 동일 평면인 것인, 기판 상에서 층을 에칭하는 방법.
  3. 제 1 항에 있어서,
    상기 제 1 물질 및 상기 제 2 물질은 상이한 조성의 실리콘-함유 물질들인 것인, 기판 상에서 층을 에칭하는 방법.
  4. 제 1 항에 있어서,
    상기 제 1 물질 및 상기 제 2 물질은 상이한 조성의 유기-함유 물질들인 것인, 기판 상에서 층을 에칭하는 방법.
  5. 제 1 항에 있어서,
    상기 변조된 플라즈마 에칭 프로세스는,
    프로세스 가스 조성물을 상기 플라즈마 프로세싱 시스템에 도입하는 단계로서, 상기 프로세스 가스 조성물은 CxHyRz-함유 가스를 포함하고, R은 할로겐 원소를 나타내고, x 및 y는 0보다 큰 실수를 나타내며, z는 0 이상인 실수를 나타내는 것인, 상기 도입하는 단계; 및
    플라즈마 소스를 이용하여 플라즈마를 점화하는 단계
    를 포함하는 것인, 기판 상에서 층을 에칭하는 방법.
  6. 제 5 항에 있어서,
    상기 방법은 상기 변조된 플라즈마 에칭 프로세스를 위한, 그리고 상기 이종 층 내에서 형성된 패턴의 프로파일을 제어하기 위한 프로세스 조건을 선택하는 단계를 더 포함하고, 상기 프로세스 조건은 펄스 진폭, 펄스 주파수, 펄스 듀티 사이클, 또는 펄스 파형, 또는 이 것들의 임의의 조합을 설정하는 것을 포함하는 것인, 기판 상에서 층을 에칭하는 방법.
  7. 제 5 항에 있어서,
    상기 전기적 바이어싱을 위한 RF 전력의 변조는 오프-상태 및 온-상태 사이에서 상기 RF 전력을 펄스화하는 것을 포함하는 것인, 기판 상에서 층을 에칭하는 방법.
  8. 제 5 항에 있어서,
    상기 CxHyRz-함유 가스는 1(unity)보다 더 큰 수소-대-탄소 비율(H/C)과, 1 이상인 수소-대-할로겐 비율(H/R)을 가지는 것인, 기판 상에서 층을 에칭하는 방법.
  9. 제 1 항에 있어서,
    상기 제 1 물질은 자기-조립된 블록 공중합체 층의 제 1 도메인이고, 상기 제 2 물질은 상기 자기-조립된 블록 공중합체 층의 제 2 도메인인 것인, 기판 상에서 층을 에칭하는 방법.
  10. 제 9 항에 있어서,
    상기 자기-조립된 블록 공중합체의 상기 제 1 도메인은 폴리(메스 메타크릴레이트(meth methacrylate))이고, 상기 자기-조립된 블록 공중합체의 상기 제 2 도메인은 폴리스티렌인 것인, 기판 상에서 층을 에칭하는 방법.
  11. 제 9 항에 있어서,
    상기 제 2 도메인의 에칭 레이트보다 적어도 4 배 더 큰 상기 제 1 도메인의 에칭 레이트를 달성하는 단계를 더 포함하는 것인, 기판 상에서 층을 에칭하는 방법.
  12. 제 6 항에 있어서,
    상기 프로세스 가스 조성물은 펄스화 동안에 상기 플라즈마 프로세싱 시스템으로 연속적으로 흐르게 되는 것인, 기판 상에서 층을 에칭하는 방법.
  13. 제 5 항에 있어서,
    상기 프로세스 가스 조성물의 적어도 하나의 구성 성분은 펄스화 동안에 상기 플라즈마 프로세싱 시스템으로 펄스화되는 것인, 기판 상에서 층을 에칭하는 방법.
  14. 제 13 항에 있어서,
    상기 프로세스 가스 조성물의 상기 적어도 하나의 구성 성분의 펄스화된 흐름은 상기 RF 전력을 펄스화하는 것과 동위상(in-phase) 또는 역위상(out-of-phase)인 것인, 기판 상에서 층을 에칭하는 방법.
  15. 제 5 항에 있어서,
    상기 전기적 바이어싱을 위한 상기 RF 전력을 변조하는 단계는,
    제 1 시간 기간 동안에 제 1 RF 전력 레벨에서 상기 RF 전력을 펄스화하는 단계; 및
    제 2 시간 기간 동안에 제 2 RF 전력 레벨에서 상기 RF 전력을 펄스화하는 단계
    를 더 포함하고,
    상기 제 2 RF 전력 레벨은 상기 제 1 RF 전력 레벨보다 작고, 상기 제 2 시간 기간은 상기 제 1 시간 기간을 후행하는 것인, 기판 상에서 층을 에칭하는 방법.
  16. 제 15 항에 있어서,
    상기 전기적 바이어싱을 위한 상기 RF 전력을 펄스화하는 단계는 제 3 시간 기간 동안에 제 3 RF 전력 레벨에서 상기 RF 전력을 펄스화하는 단계를 더 포함하고, 상기 제 3 RF 전력 레벨은 상기 제 2 RF 전력 레벨보다 작고, 상기 제 3 시간 기간은 상기 제 2 시간 기간을 후행하는 것인, 기판 상에서 층을 에칭하는 방법.
  17. 제 15 항에 있어서,
    상기 전기적 바이어싱을 위한 상기 RF 전력을 펄스화하는 단계는 상기 RF 전력을 펄스화하는 단계를 위하여 RF 전력 레벨을 감소시키는 단계를 더 포함하는 것인, 기판 상에서 층을 에칭하는 방법.
  18. 제 15 항에 있어서,
    상기 전기적 바이어싱을 위한 상기 RF 전력을 펄스화하는 단계는,
    제 1 시간 기간 동안에 제 1 RF 전력 레벨에서 상기 RF 전력을 펄스화하는 단계;
    제 2 시간 기간 동안에 제 2 RF 전력 레벨에서 상기 RF 전력을 펄스화하는 단계 - 상기 제 2 RF 전력 레벨은 상기 제 1 RF 전력 레벨보다 작고, 상기 제 2 시간 기간은 상기 제 1 시간 기간을 후행함 -; 및
    제 3 시간 기간 동안에 상기 RF 전력을 펄스화하는 것을 종결시키는 단계 - 상기 제 3 시간 기간은 상기 제 2 시간 기간을 후행함 -
    를 더 포함하는 것인, 기판 상에서 층을 에칭하는 방법.
  19. 기판 상에서 층을 패턴 에칭(pattern etching)하는 방법에 있어서,
    플라즈마 프로세싱 시스템에서 상-분리된 블록 공중합체 층을 그 위에 가지는 기판을 배치하는 단계; 및
    펄스화된 에칭 프로세스를 수행함으로써 상기 기판 상에 패턴을 형성하기 위하여, 상기 상-분리된 블록 공중합체 층의 제 2 상을 유지하면서, 상기 상-분리된 블록 공중합체 층의 제 1 상을 선택적으로 제거하는 단계
    를 포함하고,
    상기 펄스화된 에칭 프로세스는,
    프로세스 가스 조성물을 상기 플라즈마 프로세싱 시스템에 도입하는 단계로서, 상기 프로세스 가스 조성물은 CxHyRz-함유 가스를 포함하고, R은 할로겐 원소를 나타내고, x 및 y는 0보다 큰 실수를 나타내며, z는 0 이상인 실수를 나타내는 것인, 상기 도입하는 단계;
    플라즈마 소스를 이용하여 플라즈마를 점화하는 단계;
    상기 기판을 지지하는 기판 홀더를 무선 주파수(RF) 전력으로 전기적으로 바이어싱하는 단계; 및
    상기 전기적 바이어싱을 위한 상기 RF 전력을 펄스화하는 단계
    를 포함하는 것인, 기판 상에서 층을 패턴 에칭하는 방법.
  20. 제 19 항에 있어서,
    상기 CxHyRz-함유 가스는 1(unity)보다 큰 수소-대-탄소 비율(H/C)과, 1 이상인 수소-대-할로겐 비율(H/R)을 가지는 것인, 기판 상에서 층을 패턴 에칭하는 방법.
  21. 제 1 항에 있어서,
    상기 패시번트는 상기 RF 전력의 펄스화와 동위상(in phase)인 펄스화된 흐름으로서 도입되는 것인, 기판 상에서 층을 에칭하는 방법.
  22. 제 1 항에 있어서,
    상기 패시번트는 상기 RF 전력의 펄스화와 역위상(out of phase)인 펄스화된 흐름으로서 도입되는 것인, 기판 상에서 층을 에칭하는 방법.
  23. 제 1 항에 있어서,
    상기 패시번트는 CxHyRz-함유 가스를 포함하고, R은 할로겐 원소를 나타내고, x 및 y는 0보다 큰 실수를 나타내며, z는 0 이상인 실수를 나타내는 것인, 기판 상에서 층을 에칭하는 방법.
KR1020150150180A 2014-10-28 2015-10-28 건식 플라즈마 에칭 동안 선택도 강화를 위한 방법 KR101755869B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201462069387P 2014-10-28 2014-10-28
US62/069,387 2014-10-28

Publications (2)

Publication Number Publication Date
KR20160050000A KR20160050000A (ko) 2016-05-10
KR101755869B1 true KR101755869B1 (ko) 2017-07-10

Family

ID=55792550

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150150180A KR101755869B1 (ko) 2014-10-28 2015-10-28 건식 플라즈마 에칭 동안 선택도 강화를 위한 방법

Country Status (3)

Country Link
US (1) US9666447B2 (ko)
KR (1) KR101755869B1 (ko)
TW (1) TWI623021B (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9972504B2 (en) 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill
US9978610B2 (en) 2015-08-21 2018-05-22 Lam Research Corporation Pulsing RF power in etch process to enhance tungsten gapfill performance
FR3041120B1 (fr) * 2015-09-11 2017-09-29 Commissariat Energie Atomique Procede de gravure selective d’un copolymere a blocs
WO2017111822A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Pitch division using directed self-assembly
US20170330764A1 (en) * 2016-05-12 2017-11-16 Lam Research Corporation Methods and apparatuses for controlling transitions between continuous wave and pulsing plasmas
US10566211B2 (en) * 2016-08-30 2020-02-18 Lam Research Corporation Continuous and pulsed RF plasma for etching metals
US9941121B1 (en) * 2017-01-24 2018-04-10 International Business Machines Corporation Selective dry etch for directed self assembly of block copolymers
US10555412B2 (en) 2018-05-10 2020-02-04 Applied Materials, Inc. Method of controlling ion energy distribution using a pulse generator with a current-return output stage
US11476145B2 (en) 2018-11-20 2022-10-18 Applied Materials, Inc. Automatic ESC bias compensation when using pulsed DC bias
CN113169026B (zh) 2019-01-22 2024-04-26 应用材料公司 用于控制脉冲电压波形的反馈回路
US11508554B2 (en) 2019-01-24 2022-11-22 Applied Materials, Inc. High voltage filter assembly
US11043362B2 (en) * 2019-09-17 2021-06-22 Tokyo Electron Limited Plasma processing apparatuses including multiple electron sources
US11848176B2 (en) 2020-07-31 2023-12-19 Applied Materials, Inc. Plasma processing using pulsed-voltage and radio-frequency power
US11901157B2 (en) 2020-11-16 2024-02-13 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
US11798790B2 (en) 2020-11-16 2023-10-24 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
US11495470B1 (en) 2021-04-16 2022-11-08 Applied Materials, Inc. Method of enhancing etching selectivity using a pulsed plasma
US11948780B2 (en) 2021-05-12 2024-04-02 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US20220364230A1 (en) * 2021-05-12 2022-11-17 Applied Materials, Inc. Pulsing plasma treatment for film densification
US11791138B2 (en) 2021-05-12 2023-10-17 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US11967483B2 (en) 2021-06-02 2024-04-23 Applied Materials, Inc. Plasma excitation with ion energy control
US11984306B2 (en) 2021-06-09 2024-05-14 Applied Materials, Inc. Plasma chamber and chamber component cleaning methods
US11810760B2 (en) 2021-06-16 2023-11-07 Applied Materials, Inc. Apparatus and method of ion current compensation
US11569066B2 (en) 2021-06-23 2023-01-31 Applied Materials, Inc. Pulsed voltage source for plasma processing applications
US11776788B2 (en) 2021-06-28 2023-10-03 Applied Materials, Inc. Pulsed voltage boost for substrate processing
KR20230004014A (ko) 2021-06-30 2023-01-06 삼성전자주식회사 반도체 소자 제조 방법
US11476090B1 (en) 2021-08-24 2022-10-18 Applied Materials, Inc. Voltage pulse time-domain multiplexing
US11694876B2 (en) 2021-12-08 2023-07-04 Applied Materials, Inc. Apparatus and method for delivering a plurality of waveform signals during plasma processing
US11972924B2 (en) 2022-06-08 2024-04-30 Applied Materials, Inc. Pulsed voltage source for plasma processing applications

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7188630B2 (en) 2003-05-07 2007-03-13 Freescale Semiconductor, Inc. Method to passivate conductive surfaces during semiconductor processing
US7723009B2 (en) 2006-06-02 2010-05-25 Micron Technology, Inc. Topography based patterning
GR1006618B (el) * 2008-06-13 2009-12-03 Εθνικο Κεντρο Ερευνας Φυσικων Επιστημων (Εκεφε) "Δημοκριτος" Μεθοδος για την κατασκευη περιοδικων δομων σε πολυμερη με διεργασιες πλασματος
WO2012031818A2 (en) * 2010-09-09 2012-03-15 Asml Netherlands B.V. Lithography using self-assembled polymers
EP2717296B1 (en) 2012-10-02 2016-08-31 Imec Etching of block-copolymers
EP2733533B1 (en) 2012-11-14 2018-02-28 IMEC vzw Etching method using block-copolymers
JP6002556B2 (ja) 2012-11-27 2016-10-05 株式会社日立ハイテクノロジーズ プラズマ処理装置およびプラズマ処理方法
US9153457B2 (en) * 2013-06-14 2015-10-06 Tokyo Electron Limited Etch process for reducing directed self assembly pattern defectivity using direct current positioning
US9418867B2 (en) * 2014-01-10 2016-08-16 Applied Materials, Inc. Mask passivation using plasma

Also Published As

Publication number Publication date
US9666447B2 (en) 2017-05-30
US20160118256A1 (en) 2016-04-28
TW201630049A (zh) 2016-08-16
KR20160050000A (ko) 2016-05-10
TWI623021B (zh) 2018-05-01

Similar Documents

Publication Publication Date Title
KR101755869B1 (ko) 건식 플라즈마 에칭 동안 선택도 강화를 위한 방법
US9153457B2 (en) Etch process for reducing directed self assembly pattern defectivity using direct current positioning
US8945408B2 (en) Etch process for reducing directed self assembly pattern defectivity
KR102436638B1 (ko) Arc 층 에칭 동안의 거칠기 개선 및 선택비 향상을 위한 방법
KR101880831B1 (ko) 가스 펄싱을 사용하는 딥 실리콘 에칭 방법
US9697990B2 (en) Etching method for a structure pattern layer having a first material and second material
KR102328025B1 (ko) 서브-해상도 스케일들로 상이한 임계 치수들을 패터닝하기 위한 방법
JP6997923B6 (ja) ラインエッジ粗さ及び他の集積化目標を満たすプラズマ処理方法
US9947597B2 (en) Defectivity metrology during DSA patterning
KR20200006092A (ko) 황 기반 화학물을 이용한 실리콘 함유 유기 막의 플라즈마 에칭 방법
KR101787299B1 (ko) 직류 중첩을 사용해서 유도 자기조립 패턴 결함률을 감소시키기 위한 에칭 프로세스

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant