KR101738005B1

KR101738005B1 - Logic analyzer

Info

Publication number: KR101738005B1
Application number: KR1020160072529A
Authority: KR
Inventors: 강종구; 박대성
Original assignee: (주)제이케이아이
Priority date: 2016-06-10
Filing date: 2016-06-10
Publication date: 2017-05-19

Abstract

The present invention relates to a logic analyzer, comprises: a data analyzing unit which outputs a binary value of a state of device data to be tested corresponding to a device clock to be tested; a timing analyzing unit which outputs a binary value of a state of the device clock to be tested corresponding to an internal clock; a pulse width information generating unit which sequentially counts and outputs successive identical values for binary values of the timing analyzing unit; and a storing unit which stores the output of the data analyzing unit and the output of the pulse width information generating unit, respectively. The logic analyzer makes it easier to analyze data by reducing the amount of data analyzed compared to a time analyzer.

Description

Logic Analyzer {LOGIC ANALYZER}

본 발명은 논리 분석기에 관한 것이다.The present invention relates to a logic analyzer.

논리 분석기는 테스트하고자 하는 디지털 시스템 또는 디지털 회로로부터 입력된 여러 개의 디지털 신호를 수집하여 분석하고 분석한 정보를 저장하여 원하는 시점에 표시장치 등을 통해 표시하는 전자 계측기이다. The logic analyzer is an electronic instrument that collects and analyzes various digital signals input from a digital system or digital circuit to be tested, and displays the analyzed information through a display device at a desired time.

이러한 논리 분석기는 분석하는 디지털 신호의 종류에 따라 상태 분석기와 시간 분석기의 두 가지 유형이 있다. 상태 분석기는 테스트 대상 즉, 디지털 시스템 또는 디지털 회로의 데이터 블록의 논리 상태를 2진수 형태로 나타내어 저장 및 표시되게 한다. 시간 분석기는 테스트 대상의 타이밍 클럭에 대한 논리 상태를 2진수 형태로 저장하고 타이밍 클럭에 따른 데이터 블록의 논리 상태를 2진수 형태로 저장한다.There are two types of logic analyzers: state analyzers and time analyzers, depending on the type of digital signal analyzed. The state analyzer displays the logic states of the test objects, that is, the data blocks of the digital system or digital circuit, in binary form to be stored and displayed. The time analyzer stores the logic state of the timing clock of the test subject in binary form and the binary state of the data block in accordance with the timing clock.

그런데 상태 분석기는 테스트 대상의 데이터에 대한 분석만을 하므로 타이밍 클럭에 대한 정보를 얻을 수 없는 문제가 있다. 그리고 시간 분석기는 타이밍 클럭에 대한 분석을 위해 타이밍 클럭보다 짧은 주기의 클럭 신호를 이용하기 때문에 타이밍 클럭에 대한 분석정보와 함께 데이터 블록에 대한 분석정보에 대한 정보량이 매우 많으며, 그에 따라 데이터 분석이 어려운 문제가 있다.However, since the state analyzer only analyzes the data of the test object, there is a problem that information on the timing clock can not be obtained. Since the time analyzer uses a clock signal shorter than the timing clock for analysis of the timing clock, the amount of information on the analysis information on the data block is very large along with the analysis information on the timing clock. there is a problem.

본 발명의 하나의 실시예는 테스트 대상의 데이터에 대한 분석 및 타이밍 클럭에 대한 분석을 모두 할 수 있게 하는 논리 분석기를 제공하는 것이다.One embodiment of the present invention is to provide a logic analyzer that can analyze both the data to be tested and the timing clock.

또한 본 발명의 하나의 실시예는 시간 분석기에 비해 분석한 데이터 량을 훨씬 줄여 데이터에 대한 분석을 용이하게 하는 논리 분석기를 제공하는 것이다.In addition, one embodiment of the present invention provides a logic analyzer that facilitates analysis of data by greatly reducing the amount of data analyzed compared to a time analyzer.

상기 과제 이외에도 구체적으로 언급되지 않은 다른 과제를 달성하는 데 본 발명에 따른 실시예가 사용될 수 있다.Embodiments according to the present invention can be used to accomplish other tasks not specifically mentioned other than the above-described tasks.

본 발명의 하나의 실시예에 따른 논리 분석기는 테스트 대상의 디바이스 클럭에 대응하여 상기 테스트 대상의 디바이스 데이터의 상태에 대한 2진값을 출력하는 데이터 분석부, 내부 클럭에 대응하여 상기 테스트 대상의 디바이스 클럭의 상태에 대한 2진값을 출력하는 타이밍 분석부, 상기 타이밍 분석부의 2진값에 대하여 연속하는 동일값들을 순차적으로 카운팅하여 출력하는 펄스폭정보 생성부, 그리고 상기 데이터 분석부의 출력 및 상기 펄스폭정보 생성부의 출력을 각각 저장하는 저장부를 포함한다.The logic analyzer according to an embodiment of the present invention includes a data analyzer for outputting a binary value of a state of the device data to be tested corresponding to a device clock to be tested, A pulse width information generator for sequentially counting consecutive identical values with respect to a binary value of the timing analyzer and outputting the counted value, And a storage unit for storing the outputs of the respective units.

본 발명의 실시 예에 따른 논리 분석기는 상기 테스트 대상의 디바이스 클럭을 수신하고 수신한 디바이스 클럭을 반전 또는 체배 중 적어도 하나를 수행하여 클럭 조정을 수행하며 클럭 조정된 디바이스 클럭을 상기 데이터 분석부에 제공하는 클럭 조정부를 더 포함할 수 있다.The logic analyzer according to the embodiment of the present invention receives the device clock of the test object and performs at least one of inverting or multiplying the received device clock to perform clock adjustment and providing the clock adjusted device clock to the data analysis unit And a clock adjusting unit.

상기에서 클럭 조정부는 상기 테스트 대상의 디바이스 클럭의 라이징 에지 및 폴링 에지에서 디바이스 데이터가 추출되도록 하는 제1 클럭 조정, 상기 테스트 대상의 디바이스 클럭의 라이징 에지에서만 디바이스 데이터가 추출되도록 하는 제2 클럭 조정, 상기 테스트 대상의 디바이스 클럭의 폴링 에지에서만 디바이스 데이터가 추출되도록 하는 제3 클럭 조정 중 하나를 수행한다.The clock adjustment unit may include a first clock adjustment for extracting device data at a rising edge and a falling edge of the device clock to be tested, a second clock adjustment for extracting device data only at a rising edge of the device clock to be tested, And one of the third clock adjustments to cause the device data to be extracted only at the falling edge of the device clock to be tested.

상기에서 타이밍 분석부는 상기 테스트 대상의 디바이스 클럭보다 짧은 주기의 상기 내부 클럭을 생성하는 내부클럭 생성부, 및 상기 내부 클럭을 클럭 신호로 하고 상기 테스트 대상의 디바이스 클럭을 입력으로 하는 D 플립플롭을 포함한다.The timing analyzer includes an internal clock generator for generating the internal clock having a shorter period than the device clock to be tested, and a D flip-flop for receiving the internal clock as a clock signal and receiving the device clock as a test target do.

그리고 데이터 분석부는 상기 테스트 대상의 디바이스 클럭을 클럭 신호로 하고 상기 테스트 대상의 디바이스 데이터를 입력으로 하는 D 플립플롭을 포함하며, 이때의 상기 D 플립플롭은 상기 테스트 대상으로부터 수신되는 디바이스 데이터의 종류만큼의 개수로 구성된다.The data analysis unit includes a D flip-flop for receiving the device-to-be-tested device clock as a clock signal and the device data to be tested as an input, and the D flip-flop at this time corresponds to the type of device data received from the test object .

본 발명의 실시예에 따르면, 테스트 대상의 데이터에 대한 분석 및 타이밍 클럭에 대한 분석을 모두 할 수 있게 하고, 시간 분석기에 비해 분석한 데이터 량을 훨씬 줄여 데이터에 대한 분석을 용이하게 한다.According to an embodiment of the present invention, analysis of data to be tested and analysis of a timing clock can be performed, and analysis of data can be facilitated by greatly reducing the amount of data analyzed compared to a time analyzer.

도 1은 본 발명의 실시 예에 따른 논리 분석기를 사용 형태를 보인 도면이다.
도 2는 본 발명의 제1 실시 예에 따른 논리 분석기의 블록 구성도이다.
도 3은 본 발명의 제1 실시 예에 따른 논리 분석기의 상세 구성을 보인 일 예시도이다.
도 4는 본 발명의 실시 예에 따른 데이터 분석부의 동작을 보인 타이밍도이다.
도 5는 본 발명의 실시 예에 따른 타이밍 분석부 및 펄스폭정보 생성부의 동작을 보인 타이밍도이다.
도 6은 본 발명의 제1 실시 예에 따른 논리 분석기의 상세 구성을 보인 다른 예시도이다.
도 7은 본 발명의 제2 실시 예에 따른 논리 분석기의 블록 구성도이다.
도 8은 본 발명의 제2 실시 예에 따른 논리 분석기의 상세 구성을 보인 일 예시도이다.
도 9는 본 발명의 제2 실시 예에 따른 논리 분석기의 타이밍도를 보인 일 예시도이다.
도 10은 본 발명의 제2 실시 예에 따른 논리 분석기의 타이밍도를 보인 다른 예시도이다.
도 11은 본 발명의 제2 실시 예에 따른 논리 분석기의 타이밍도를 보인 또 다른 예시도이다.FIG. 1 is a diagram showing the use of a logic analyzer according to an embodiment of the present invention.
2 is a block diagram of a logic analyzer according to a first embodiment of the present invention.
3 is a diagram illustrating an example of a detailed configuration of a logic analyzer according to a first embodiment of the present invention.
4 is a timing chart showing the operation of the data analysis unit according to the embodiment of the present invention.
5 is a timing chart showing the operation of the timing analysis unit and the pulse width information generation unit according to the embodiment of the present invention.
FIG. 6 is another exemplary diagram showing a detailed configuration of a logic analyzer according to the first embodiment of the present invention.
7 is a block diagram of a logic analyzer according to a second embodiment of the present invention.
8 is a diagram illustrating an example of a detailed configuration of a logic analyzer according to a second embodiment of the present invention.
9 is a timing chart of a logic analyzer according to a second embodiment of the present invention.
10 is another exemplary diagram showing the timing chart of the logic analyzer according to the second embodiment of the present invention.
11 is a timing diagram of a logic analyzer according to a second embodiment of the present invention.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대해 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 도면부호가 사용되었다. 또한 널리 알려져 있는 공지기술의 경우 그 구체적인 설명은 생략한다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other features and advantages of the present invention will be more apparent from the following detailed description taken in conjunction with the accompanying drawings, in which: FIG. The present invention may be embodied in many different forms and is not limited to the embodiments described herein. In order to clearly illustrate the present invention, parts not related to the description are omitted, and the same reference numerals are used for the same or similar components throughout the specification. In the case of publicly known technologies, a detailed description thereof will be omitted.

명세서 전체에서 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "...부"의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.Whenever a component is referred to as "including" an element throughout the specification, it is to be understood that the element may include other elements, not the exclusion of any other element, unless the context clearly dictates otherwise. Also, the term "part" in the description means a unit for processing at least one function or operation, which may be implemented by hardware, software, or a combination of hardware and software.

이하에서는 도 1 내지 도 6을 참조로 하여 본 발명의 제1 실시 예에 따른 논리 분석기를 설명한다.Hereinafter, a logic analyzer according to a first embodiment of the present invention will be described with reference to FIGS. 1 to 6. FIG.

도 1은 본 발명의 실시 예에 따른 논리 분석기를 사용 형태를 보인 도면이다. 도 1을 참고하면, 논리 분석기(100)의 입력포트에 테스트하고자 하는 장치 또는 단말기(“이하 테스트 대상”이라 함)(10)의 신호 출력포트를 케이블(예; 프로브 케이블)를 통해 연결하여, 논리 분석기(100)에 테스트 대상(10)의 디지털 데이터 정보와 디지털 타이밍 정보(즉 타이밍 클럭)가 수집되게 한다. 여기서 테스트 대상(10)은 예컨대 스마트폰, 테블릿 PC 등 일 수 있다.FIG. 1 is a diagram showing the use of a logic analyzer according to an embodiment of the present invention. 1, a signal output port of a device or a terminal to be tested (hereinafter referred to as a "test object") 10 is connected to an input port of a logic analyzer 100 through a cable (for example, a probe cable) The logic analyzer 100 causes the digital data information and the digital timing information (i.e., the timing clock) of the test object 10 to be collected. The test object 10 may be, for example, a smart phone, a tablet PC, or the like.

또한 논리 분석기(100)의 신호 출력포트에 서버장치(20)의 신호 입력포트를 케이블(예; PCle 케이블)을 통해 연결하여, 논리 분석기(100)에 의해 파악된 정보를 서버장치(20)가 이용할 수 있게 한다. 서버장치(20)는 논리 분석기(100)에 의해 파악된 정보를 디스플레이 장치(30)의 화면을 통해 출력하여 사용자가 테스트 대상(10)에 대한 데이터 및 타이밍 클럭에 대한 정보를 파악할 수 있게 한다.The signal input port of the server apparatus 20 is connected to the signal output port of the logic analyzer 100 through a cable (e.g., PCle cable), and the information obtained by the logic analyzer 100 is transmitted to the server apparatus 20 . The server device 20 outputs the information detected by the logic analyzer 100 through the screen of the display device 30 so that the user can grasp the information on the data and the timing clock for the test object 10. [

도 2는 본 발명의 실시 예에 따른 논리 분석기의 블록 구성도이다. 도 2를 참고하면, 본 발명의 실시 예에 따른 논리 분석기(100)는 데이터 분석부(110), 타이밍 분석부(120), 펄스폭정보 생성부(130) 및 저장부(140)를 포함한다.2 is a block diagram of a logic analyzer according to an embodiment of the present invention. 2, the logic analyzer 100 according to the embodiment of the present invention includes a data analysis unit 110, a timing analysis unit 120, a pulse width information generation unit 130, and a storage unit 140 .

데이터 분석부(110)는 테스트 대상(10)의 디지털 데이터 신호에 대한 논리 상태를 분석하여 분석 결과를 “0”과 “1”의 2진값으로 출력한다.The data analysis unit 110 analyzes the logic state of the digital data signal of the test object 10 and outputs the analysis result as binary values of "0" and "1".

타이밍 분석부(120)는 테스트 대상(10)의 타이밍 클럭에 대한 논리 상태를 분석하고 분석 결과를 “0”과 “1”의 2진값으로 출력한다. 물론 이러한 타이밍 클럭의 논리 분석값은 서버장치(30)에 의해 구형파 형태의 타이밍 신호로 디스플레이 장치(30)에 표시될 것이다. 여기서 타이밍 분석부(120)는 테스트 대상(10)의 타이밍 클럭에 대한 논리 상태를 분석하기 위하여 타이밍 클럭보다 짧은 주기의 클럭(이하 “내부 클럭”이라 함)을 자체적으로 생성하고 내부 클럭을 이용하여 타이밍 클럭을 분석한다.The timing analyzer 120 analyzes the logic state of the timing clock of the test object 10 and outputs the analysis result as a binary value of "0" and "1". Of course, the logical analysis value of this timing clock will be displayed on the display device 30 by the server device 30 as a timing signal in the form of a square wave. In order to analyze the logic state of the timing clock of the test object 10, the timing analyzer 120 itself generates a clock (hereinafter referred to as "internal clock") shorter than the timing clock and uses the internal clock Analyze the timing clock.

펄스폭정보 생성부(130)는 타이밍 분석부(120)에서 출력하는 2진 데이터값을 이용하여 펄스폭 정보를 생성한다. 저장부(140)는 데이터 분석부(110)에서 출력하는 디바이스 데이터 즉, 테스트 대상(10)의 데이터 분석 정보와 펄스폭정보 생성부(130)에서 출력하는 펄스폭 정보를 저장한다.The pulse width information generating unit 130 generates pulse width information using binary data values output from the timing analyzing unit 120. [ The storage unit 140 stores device data output from the data analysis unit 110, that is, data analysis information of the test object 10, and pulse width information output from the pulse width information generation unit 130.

이하에서는 도 3을 참조로 하여 도 2를 참조로 설명한 논리 분석기(100)의 구체적인 예를 설명한다.Hereinafter, a specific example of the logic analyzer 100 described with reference to FIG. 2 will be described with reference to FIG.

도 3은 본 발명의 제1 실시 예에 따른 논리 분석기의 상세 구성을 보인 일 예시도이다. 도 3을 참고하면, 하나의 디바이스 데이터에 대한 분석을 하는 경우에, 논리 분석기(100)의 데이터 분석부(110)는 하나의 D 플립플롭(111)으로 구성된다. 이때 D 플립플롭(111)는 테스트 대상(10)의 디바이스 데이터를 입력(D)로 하고, 테스트 대상(10)의 디바이스 클럭(즉 타이밍 클럭)을 클럭펄스로 한다. 따라서 데이터 분석부(110)의 출력(Q)는 테스트 대상(10)에서 사용되는 데이터에 대한 2진값으로 나타난다.3 is a diagram illustrating an example of a detailed configuration of a logic analyzer according to a first embodiment of the present invention. Referring to FIG. 3, in the case of analyzing one device data, the data analysis unit 110 of the logic analyzer 100 is composed of one D flip-flop 111. At this time, the D flip-flop 111 sets the device data of the test object 10 as an input (D) and uses the device clock (i.e., the timing clock) of the test object 10 as a clock pulse. Therefore, the output Q of the data analysis unit 110 appears as a binary value for the data used in the test object 10.

그리고 논리 분석기(100)의 타이밍 분석부(120)는 내부 클럭을 생성하는 내부클럭 생성부(121)와 하나의 D 플립플롭(122)으로 구성된다. 이때 D 플립플롭(122)는 테스트 대상(10)의 디바이스 클럭을 입력(D)로 하고, 내부 클럭을 클럭펄스로 이용한다. 내부 클럭은 다비이스 클럭보다 짧은 주기의 클럭 신호를 사용한다. 따라서 논리 분석기(100)의 출력(Q)은 내부 클럭을 기준으로 한 디바이스 클럭의 상태가 2진값으로 나타난다.The timing analyzer 120 of the logic analyzer 100 includes an internal clock generator 121 for generating an internal clock and a D flip-flop 122. At this time, the D flip-flop 122 sets the device clock of the test object 10 as an input (D), and uses the internal clock as a clock pulse. The internal clock uses a clock signal with a shorter period than the device clock. Therefore, the output (Q) of the logic analyzer 100 shows the state of the device clock based on the internal clock as a binary value.

논리 분석기(100)의 펄스폭정보 생성부(130)는 D 플립플롭(122)의 출력(Q) 즉, 테스트 대상(10)의 디바이스 클럭에 대한 2진값을 입력으로 하고, 입력되는 2진값에 대하여 연속하는 동일값의 개수를 카운트하는 클럭 카운터이다. 따라서 클럭 카운터(130)에서 출력하는 카운트값이 클수록 펄스폭이 큰 것임을 알 수 있다.The pulse width information generator 130 of the logic analyzer 100 inputs the output Q of the D flip-flop 122, that is, the binary value of the device clock of the test object 10, Is a clock counter that counts the number of consecutive identical values. Accordingly, it can be seen that the larger the count value output from the clock counter 130 is, the larger the pulse width is.

저장부(140)는 데이터 분석부(120)에서 출력하는 디바이스 데이터에 대한 2진값을 저장하고, 도한 펄스폭정보 생성부(즉, 클럭 카운터)에서 출력하는 펄스폭에 대한 카운트값을 저장한다.The storage unit 140 stores the binary value of the device data output from the data analysis unit 120, and stores a count value of the pulse width output from the pulse width information generation unit (i.e., the clock counter).

이하에서는 도 4를 참조로 하여 데이터 분석부(110)의 동작을 설명한다. 도 4는 본 발명의 실시 예에 따른 데이터 분석부의 동작을 보인 타이밍도이다.Hereinafter, the operation of the data analysis unit 110 will be described with reference to FIG. 4 is a timing chart showing the operation of the data analysis unit according to the embodiment of the present invention.

도 4를 참고하면, (a)와 같은 디바이스 클럭이 D 플립플롭(111)의 클럭으로 입력되고, (b)와 같은 디바이스 데이터가 D 플립플롭(111)의 입력(D)에 입력된다.4, the device clock as shown in (a) is input to the D flip-flop 111 as a clock, and the device data as shown in (b) is input to the input D of the D flip-

그러면 데이터 분석부(110)의 D 플립플롭(111)은 디바이스 클럭의 하이 레벨 구간 및 로우 레벨 구간에서 디바이스 데이터가 존재하는지에 따라서, 데이터가 존재하면 '1'의 값을 출력하고, 데이터가 존재하지 않으면 '0'의 값을 출력한다. 즉, 도 4에서는 D 플립플롭(111)의 출력(Q)은 (1, 1, 0, 0, 1, 1, 0, 0, 1, 1, 0, 0, 1, 1, 0, 0)이 되며, 이 출력(Q)은 저장부(140)에 저장된다.The D flip-flop 111 of the data analysis unit 110 outputs a value of '1' when data exists, depending on whether device data exists in a high-level interval and a low-level interval of the device clock, Otherwise, it prints the value of '0'. 4, the output Q of the D flip-flop 111 is (1, 1, 0, 0, 1, 1, 0, 0, 1, 1, 0, 0, 1, 1, 0, 0) And the output Q is stored in the storage unit 140. [

이하에서는 도 5를 참조로 하여 타이밍 분석부(120)의 동작을 설명한다. 도 5는 본 발명의 실시 예에 따른 타이밍 분석부 및 펄스폭정보 생성부의 동작을 보인 타이밍도이다.Hereinafter, the operation of the timing analysis unit 120 will be described with reference to FIG. 5 is a timing chart showing the operation of the timing analysis unit and the pulse width information generation unit according to the embodiment of the present invention.

도 5를 참고하면, 타이밍 분석부(120)의 D 플립플롭(122)은 (a)와 같은 내부 클럭을 클럭 신호로 이용하고, (b)와 같은 디바이스 클럭을 입력(D)으로 한다. 여기서 내부 클럭은 디바이스 클럭보다 1/2 주기를 가지는 클럭을 일 예로 한 것이다. Referring to FIG. 5, the D flip-flop 122 of the timing analyzer 120 uses the internal clock as shown in (a) as a clock signal and the device clock as shown in (b) as an input D. Herein, the internal clock is a clock having a half period shorter than the device clock.

D 플립플롭(122)은 내부 클럭의 하이 레벨 구간 및 로우 레벨 구간에서 디바이스 클럭의 하이 레벨 구간인지에 따라서, 하이 레벨 구간이면 '1'의 값을 출력하고, 로우 레벨 구간이면 '0'의 값을 출력한다. 즉, 도 5에서는 D 플립플롭(122)의 출력(Q)은 (1, 1, 0, 0, 1, 1, 0, 0, 0, 0, 1, 1, 0, 0, 1, 1, 0, 0, 1, 1, 0, 0, 1, 1, 0, 0, 1, 1, 0, 0)이 되며, 이 출력(Q)은 펄스폭정보 생성부(140)에 입력된다.The D flip-flop 122 outputs a value of '1' when it is a high-level interval and a value of '0' when it is a low-level interval, depending on whether it is a high level interval of the device clock in a high level interval and a low level interval of the internal clock. . 5, the output Q of the D flip-flop 122 is (1, 0, 0, 1, 1, 0, 0, 0, 0, 1, 1, 0, 0, 0, 0, 1, 1, 0, 0, 1, 1, 0, 0, 1, 0, 0). The output Q is input to the pulse width information generating unit 140.

이때 D 플립플롭(122)의 출력(Q)은 펄스폭정보 생성부(140)인 클럭 카운터에 순차적으로 입력된다. 그러면 클럭 카운터는 입력되는 2진값이 동일한 개수를 카운트하여 출력한다. 예컨대 클럭 카운터는 1, 1, 0이라는 2진값을 순차적으로 수신하면 1의 개수가 2개로 카운트한 후 '0'이 입력되면 카운트한 값을 출력한 후 리셋된다. At this time, the output Q of the D flip-flop 122 is sequentially input to the clock counter, which is the pulse width information generating unit 140. The clock counter then counts and outputs the same number of binary inputs. For example, when a binary counter value of 1, 1, or 0 is sequentially received, the clock counter counts the number of 1's to 2, and outputs a counted value when '0' is input, and then the counter is reset.

따라서 클럭 카운터는 도 5의 (c)와 같이 D 플립플롭(122)의 출력(Q)은 (1, 1, 0, 0, 1, 1, 0, 0, 0, 0, 1, 1, 0, 0, 1, 1, 0, 0, 1, 1, 0, 0, 1, 1, 0, 0, 1, 1, 0, 0)에 대하여 (2, 2, 2, 4, 2, 2, 2, 2, 2, 2, 2, 2, 2, 2, 2)의 10진값을 출력한다. 이러한 클럭 카운트의 출력값은 디바이스 클럭의 펄스폭에 대한 정보로 이용된다.Therefore, the output of the D flip-flop 122 is (1, 1, 0, 0, 1, 1, 0, 0, 0, 0, 1, 1, 0 2, 2, 4, 2, 2, 3, 4, 5, 6, 7, 8, 2, 2, 2, 2, 2, 2, 2, 2). The output value of the clock count is used as information on the pulse width of the device clock.

이하에서는 도 6을 참조로 하여 본 발명의 제2 실시 예에 따른 논리 분석기를 설명한다. 도 6은 본 발명의 제1 실시 예에 따른 논리 분석기의 상세 구성을 보인 다른 예시도이다.Hereinafter, a logic analyzer according to a second embodiment of the present invention will be described with reference to FIG. FIG. 6 is another exemplary diagram showing a detailed configuration of a logic analyzer according to the first embodiment of the present invention.

본 발명의 실시 예에 따른 논리 분석기(100)는 테스트 대상(100)의 디바이스 데이터의 종류가 복수개인 경우에 모든 종류의 데이터에 대한 분석이 가능하다. 이러한 모든 종류의 데이터에 대한 분석을 가능하게 하기 위해서는 도 6에 도시된 바와 같이 논리 분석기(100)의 구성 중 데이터 분석부(110)를 구성하는 D 플리플롭의 개수를 분석할 데이터의 종류만큼 구성하고, 각각의 종류별 데이터(DATA1, DATA2, DATA3)를 해당 D 플립플롭(111, 112, 113)의 입력(D)으로 하고, 디바이스 클럭을 각 D 플립플롭(111, 112, 113)의 클럭 신호로 한다. 도 6에서는 디바이스 데이터의 종류가 3개인 경우를 예로 한 것이다.The logic analyzer 100 according to the embodiment of the present invention can analyze all types of data when there are a plurality of kinds of device data of the test object 100. [ In order to enable analysis of all kinds of data, as shown in FIG. 6, the number of D flip-flops constituting the data analysis unit 110 among the configurations of the logic analyzer 100 is set to be equal to the type of data to be analyzed And outputs the device clock as a clock signal of each D flip-flop 111, 112, and 113. The D flip-flops 111, 112, . 6 shows an example in which the number of types of device data is three.

이에 따라 D 플립플롭(111, 112, 113)은 각각 디바이스 DATA1, DATA2, DATA3에 대한 상태 정보를 출력하여 저장부(140)에 저장시킨다.Accordingly, the D flip-flops 111, 112, and 113 output status information on the devices DATA1, DATA2, and DATA3, respectively, and store them in the storage unit 140. [

다음으로, 이하에서는 도 7 내지 도 10을 참조로 하여 본 발명의 제2 실시 예에 따른 논리 분석기를 설명한다.Next, a logic analyzer according to a second embodiment of the present invention will be described with reference to FIGS. 7 to 10. FIG.

도 7은 본 발명의 제2 실시 예에 따른 논리 분석기의 블록 구성도이다. 도 2를 참고하면, 본 발명의 제2 실시 예에 따른 논리 분석기(100)는 본 발명의 제1 실시 예에 따른 논리 분석기의 구성에 클럭 조정부(150)가 추가된 형태이다.7 is a block diagram of a logic analyzer according to a second embodiment of the present invention. Referring to FIG. 2, the logic analyzer 100 according to the second embodiment of the present invention is a form in which the clock controller 150 is added to the configuration of the logic analyzer according to the first embodiment of the present invention.

이때 클럭 조정부(150)는 테스트 대상(10)으로부터 수신되는 디바이스 클럭을 조정하여, 데이터 분석부(110)가 조정된 디바이스 클럭을 기준으로 테스트 대상(10)으로부터 수신되는 디바이스 데이터를 추출하게 한다. 클럭 조정부(150)에서의 클럭 조정은 수신되는 디바이스 클럭에 대한 반전(invert), 체배(또는 분배) 중 적어도 하나를 수행하는 것이다.At this time, the clock adjustment unit 150 adjusts the device clock received from the test object 10, and causes the data analysis unit 110 to extract the device data received from the test object 10 based on the adjusted device clock. The clock adjustment in the clock adjustment unit 150 is to perform at least one of invert, multiplication (or distribution) with respect to the received device clock.

클럭 조정부(150)의 활용 예를 도 8을 참조로 설명한다. 도 8은 본 발명의 제2 실시 예에 따른 논리 분석기의 상세 구성을 보인 일 예시도이다.An example of application of the clock adjustment unit 150 will be described with reference to FIG. 8 is a diagram illustrating an example of a detailed configuration of a logic analyzer according to a second embodiment of the present invention.

도 8에 도시된 바와 같이, 클럭 조정부(150)는 테스트 대상(10)으로부터 디바이스 클럭(CLK1)을 수신하고, 조정된 디바이스 클럭(CLK2)를 D 플립플롭(111)의 클럭 펄스로 제공한다. 이에 따라 데이터 분석부(110)의 D 플립플롭(111)은 디바이스 데이터를 디바이스 클럭(CLK2)에 따라 출력(Q)한다.The clock adjusting unit 150 receives the device clock CLK1 from the test object 10 and provides the adjusted device clock CLK2 as a clock pulse of the D flip-flop 111, as shown in FIG. Accordingly, the D flip-flop 111 of the data analysis unit 110 outputs (Q) the device data in accordance with the device clock CLK2.

여기서 클럭 조정부(150)의 클럭 조정에 따라 D 플립플롭(111)에서 캡쳐하는 데이터 즉, 출력(Q)에서 출력되는 데이터가 달라지게 되는데, 이러한 예를 설명한다.Here, the data to be captured by the D flip-flop 111, that is, the data output from the output Q, is changed according to the clock adjustment of the clock adjusting unit 150, which will be described.

우선 도 9를 참조하여 일 예를 설명한다. 도 9는 본 발명의 제2 실시 예에 따른 논리 분석기의 타이밍도를 보인 일 예시도이다. 도 9에 도시된 바와 같이, 클럭 조정부(150)는 입력되는 디바이스 클럭(CLK1)의 라이징 에지와 폴링 에지에서 데이터가 캡쳐(capture)되도록 하는 조정된 디바이스 클럭(CLK2)를 출력하여 D 플립플롭(111)에 제공한다. 이때의 조정된 디바이스 클럭(CLK2)은 디바이스 클럭(CLK1)과 동일한 주기의 신호이다. 이에 따라 D 플립플롭(111)은 디바이스 클럭(CLK2)의 라이징 에지와 폴링 에지마다 추출되는 디바이스 DATA를 출력(Q)으로 하며, 출력되는 디바이스 DATA는 모든 디바이스 데이터가 출력된다. First, an example will be described with reference to FIG. 9 is a timing chart of a logic analyzer according to a second embodiment of the present invention. 9, the clock adjusting unit 150 outputs the adjusted device clock CLK2 that allows the data to be captured at the rising edge and the falling edge of the input device clock CLK1, and outputs the adjusted device clock CLK2 to the D flip- 111). The adjusted device clock CLK2 at this time is a signal having the same cycle as the device clock CLK1. Accordingly, the D flip-flop 111 outputs the device DATA extracted as the rising edge and the falling edge of the device clock CLK2 as the output Q, and outputs the device data to all the device data.

다음으로, 도 10을 참조로 하여 다른 예를 설명한다. 도 10은 본 발명의 제2 실시 예에 따른 논리 분석기의 타이밍도를 보인 다른 예시도이다. 도 10에 도시된 바와 같이, 클럭 조정부(150)는 입력되는 디바이스 클럭(CLK1)의 라이징 에지에서만 데이터가 캡쳐(capture)되도록 하는 조정된 디바이스 클럭(CLK2)를 출력하여 D 플립플롭(111)에 제공한다. 이때의 조정된 디바이스 클럭(CLK2)은 디바이스 클럭(CLK1)에 비해 2배의 주기를 가진 신호가 된다. 따라서 D 플립플롭(111)은 디바이스 클럭(CLK2)의 라이징 에지와 폴링 에지마다 추출되는 디바이스 DATA를 출력(Q)으로 하며, 출력되는 디바이스 DATA는 도 10에 도시된 디바이스 클럭(CLK1)을 기준으로 홀수번째에 위치하는 데이터(D0, D2, D4 등)이다.Next, another example will be described with reference to Fig. 10 is another exemplary diagram showing the timing chart of the logic analyzer according to the second embodiment of the present invention. 10, the clock adjusting unit 150 outputs the adjusted device clock CLK2, which allows the data to be captured only at the rising edge of the input device clock CLK1, and outputs the adjusted device clock CLK2 to the D flip-flop 111 to provide. The adjusted device clock CLK2 at this time becomes a signal having a period twice as much as that of the device clock CLK1. Accordingly, the D flip-flop 111 sets the device DATA extracted as the rising edge and the device data CL for each falling edge of the device clock CLK2 as the output Q, and the output device DATA is the device clock CLK1 shown in FIG. 10 (D0, D2, D4, etc.) located at odd-numbered positions.

마지막으로, 도 11을 참조로 하여 또 다른 예를 설명한다. 도 11은 본 발명의 제3 실시 예에 따른 논리 분석기의 타이밍도를 보인 다른 예시도이다. 도 11에 도시된 바와 같이, 클럭 조정부(150)는 입력되는 디바이스 클럭(CLK1)의 폴링 에지에서만 데이터가 캡쳐(capture)되도록 하는 조정된 디바이스 클럭(CLK2)를 출력하여 D 플립플롭(111)에 제공한다. 이때의 조정된 디바이스 클럭(CLK2)은 디바이스 클럭(CLK1)에 비해 2배의 주기를 가진 신호가 되며, 도 10에 도시된 조정된 디바이스 클럭(CLK2)를 반주기만큼 우측으로 이동시킨 형태가 된다. 따라서 D 플립플롭(111)은 디바이스 클럭(CLK2)의 라이징 에지와 폴링 에지마다 추출되는 디바이스 DATA를 출력(Q)으로 하며, 출력되는 디바이스 DATA는 도 11에 도시된 디바이스 클럭(CLK1)을 기준으로 짝수번째에 위치하는 데이터(D1, D3, D5 등)이다.Finally, another example will be described with reference to FIG. 11 is another exemplary diagram showing a timing diagram of a logic analyzer according to a third embodiment of the present invention. 11, the clock adjusting unit 150 outputs the adjusted device clock CLK2 that allows data to be captured only at the falling edge of the input device clock CLK1, and outputs the adjusted device clock CLK2 to the D flip-flop 111 to provide. At this time, the adjusted device clock CLK2 becomes a signal having a period twice as much as the device clock CLK1, and the adjusted device clock CLK2 shown in FIG. 10 is shifted to the right by half a period. Therefore, the D flip-flop 111 sets the device DATA extracted as the rising edge and the falling edge of the device clock CLK2 as the output (Q), and the outputted device DATA is the device clock CLK1 shown in FIG. 11 (D1, D3, D5, etc.) located at even-numbered positions.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, Of the right.

10 : 테스트 대상 20 : 서버장치
30 : 디스플레이 장치 100 : 논리 분석기
110 : 데이터 분석부 120 : 타이밍 분석부
130 : 펄스폭정보 생성부(클럭 카운터) 140 : 저장부
111, 122 : D 플립플롭 121 : 내부클럭 생성부10: Test object 20: Server device
30: display device 100: logic analyzer
110: Data analysis unit 120: Timing analysis unit
130: pulse width information generating unit (clock counter) 140:
111, 122: D flip-flop 121: internal clock generating unit

Claims

A data analyzer for outputting a binary value of a state of the device data to be tested in correspondence with a device clock of a test object,
A timing analyzer for outputting a binary value of a state of the device clock to be tested corresponding to an internal clock,
A pulse width information generating unit for sequentially counting consecutive identical values with respect to a binary value of the timing analyzing unit and outputting the counted values;
A storage unit for storing an output of the data analysis unit and an output of the pulse width information generation unit,
/ RTI >
Wherein the timing analyzer comprises:
An internal clock generating unit for generating the internal clock having a cycle shorter than the device clock of the test object,
And a D flip-flop which receives the internal clock as a clock signal and receives the device clock as a test target.

The method of claim 1,
Further comprising a clock adjusting unit for receiving the device clock of the test object and performing at least one of inverting or multiplying the received device clock to perform clock adjustment and providing the clock adjusted device clock to the data analyzing unit.

delete

The method of claim 1,
Wherein the data analyzing unit includes a D flip-flop which receives the device clock of the test object as a clock signal and inputs the device data of the test object.

5. The method of claim 4,
Wherein the D flip-flop comprises the number of device data types received from the test object.

3. The method of claim 2,
Wherein the clock adjustment unit includes a first clock adjustment for extracting device data at a rising edge and a falling edge of the device clock to be tested, a second clock adjustment for extracting device data only at a rising edge of the device clock to be tested, And a third clock adjustment to cause device data to be extracted only at the falling edge of the device clock under test.