KR101712730B1

KR101712730B1 - 반복 종속 조건을 갖는 반복들의 벡터 루프들을 구현하기 위한 명령어

Info

Publication number: KR101712730B1
Application number: KR1020150080662A
Authority: KR
Inventors: 미하일 플로트니코브
Original assignee: 인텔 코포레이션
Priority date: 2014-07-09
Filing date: 2015-06-08
Publication date: 2017-03-06
Also published as: KR101817034B1; KR20160006589A; KR20170027325A; TW201723818A; US20160328235A1; TW201610843A; CN105278920A; US9424039B2; CN105278920B; TWI622930B; US20160011873A1; US9921837B2; TWI582694B

Abstract

명령어 실행 파이프라인을 갖는 프로세서가 기재되어 있다. 이 명령어 실행 파이프라인은 명령어를 페치하는 명령어 페치 스테이지를 포함한다. 명령어는, 2가지 상태 중 하나의 상태 또는 다른 상태를 특정하는 입력 엘리먼트들을 갖는 입력 벡터 피연산자를 식별한다. 명령어는 베이스 값을 특정하는 제2 입력 피연산자를 또한 식별한다. 명령어는 스트라이드를 특정하는 제3 입력 피연산자를 또한 식별한다. 명령어 실행 파이프라인은 명령어를 디코드하는 명령어 디코더를 또한 포함한다. 명령어 실행 파이프라인은, 명령어를 실행하며 결과적인 출력 벡터를 제공하는 기능 유닛을 또한 포함한다. 이 기능 유닛은, 2가지 상태 중 다른 상태가 아닌 하나의 상태가 입력 벡터 피연산자의 대응하는 엘리먼트 위치에 존재하는 것에 응답하여, 스트라이드만큼 베이스 값으로부터 도출된 값을 증분함으로써 결과적인 출력 벡터의 특정 엘리먼트 위치에서의 엘리먼트를 생성하는 로직 회로를 포함한다.

Description

반복 종속 조건을 갖는 반복들의 벡터 루프들을 구현하기 위한 명령어{INSTRUCTION FOR IMPLEMENTING VECTOR LOOPS OF ITERATIONS HAVING AN ITERATION DEPENDENT CONDITION}

본 발명의 분야는 컴퓨팅 사이언스에 관한 것이며, 보다 구체적으로는 오정렬된 데이터 로우들을 갖는 어레이의 처리 중에 오정렬된 메모리 액세스들을 제거하기 위한 명령어 세트에 관한 것이다.

도 1은 반도체 칩 상에 로직 회로로 구현된 처리 코어(100)의 하이 레벨 도면을 도시한다. 처리 코어는 파이프라인(101)을 포함한다. 파이프라인은, 프로그램 코드 명령어를 완전히 실행하는데 필요한 다단계 프로세스에서 특정 단계를 수행하도록 각각 설계되는 다수의 스테이지로 구성된다. 통상적으로, 이들은, 1) 명령어 페치 및 디코드; 2) 데이터 페치; 3) 실행; 4) 후기입(write-back)을 적어도 포함한다. 실행 스테이지는, 이전의 스테이지(들)에서(예를 들어, 위의 단계 1)에서) 페치되고 디코드된 명령어에 의해 식별되는 특정 연산을, 동일한 명령어에 의해 식별되고 다른 이전의 스테이지(예를 들어, 위의 단계 2))에서 페치된 데이터에 대해 수행한다. 통상적으로, 연산되는 데이터는 (범용) 레지스터 스토리지 공간(102)으로부터 페치된다. 통상적으로, 연산의 완료 시에 생성되는 새로운 데이터는 (예를 들어, 위의 스테이지 4)에서) 레지스터 스토리지 공간으로 또한 "후기입"된다.

통상적으로, 실행 스테이지와 연관된 로직 회로는, 자신의 고유한 연산들의 서브세트를 수행하도록 각각 설계되는 다수의 "실행 유닛" 또는 "기능 유닛"(103_1 내지 103_N)으로 구성된다(예를 들어, 제1 기능 유닛은 정수 수학 연산들(integer math operations)을 수행하고, 제2 기능 유닛은 부동 소수점 명령어들을 수행하며, 제3 기능 유닛은 캐시/메모리로부터의/로의 로드/스토어 연산들(load/store operations)을 수행하는 등이다). 모든 기능 유닛에 의해 수행되는 모든 연산들의 집합은 처리 코어(100)에 의해 지원되는 "명령어 세트"에 대응한다.

2가지 타입의 프로세서 아키텍처가 컴퓨터 사이언스의 분야에서 널리 인식되고 있다: "스칼라" 및 "벡터". 스칼라 프로세서는 단일의 데이터 세트에 대한 연산들을 수행하는 명령어들을 실행하도록 설계되는 한편, 벡터 프로세서는 다수의 데이터 세트에 대한 연산들을 수행하는 명령어들을 실행하도록 설계된다. 도 2a 및 도 2b는 스칼라 프로세서와 벡터 프로세서 사이의 기본적인 차이를 입증하는 비교예를 제시한다.

도 2a는 단일의 피연산자 세트 A 및 B가 함께 AND되어 단일의(또는 "스칼라") 결과 C(즉, AB=C)를 생성하는 스칼라 AND 명령어의 일례를 도시한다. 이에 반해, 도 2b는 2개의 피연산자 세트 A/B 및 D/E가 각각 함께 병렬로 AND되어 벡터 결과 C와 F(즉, A.AND.B=C 및 D.AND.E=F)를 동시에 생성하는 벡터 AND 명령어의 일례를 도시한다. 용어로서, "벡터"는 다수의 "엘리먼트"를 갖는 데이터 엘리먼트이다. 예를 들어, 벡터 V = Q, R, S, T, U는 5개의 상이한 엘리먼트를 갖는다: Q, R, S, T 및 U. 예시적인 벡터 V의 "크기"는 5이다(그 이유는 그것이 5개의 엘리먼트를 갖기 때문임).

도 1은 범용 레지스터 공간(102)과 상이한 벡터 레지스터 공간(107)의 존재를 또한 도시한다. 구체적으로는, 범용 레지스터 공간(102)은 명목상 스칼라 값들을 저장하는데 이용된다. 이와 같이, 실행 유닛들 중 임의의 것이 스칼라 연산들을 수행하는 경우, 이들은 명목상 범용 레지스터 스토리지 공간(102)으로부터 호출되는 피연산자들을 이용한다(그리고 이 공간에 결과들을 후기입함). 이에 반해, 실행 유닛들 중 임의의 것이 벡터 연산들을 수행하는 경우, 이들은 명목상 벡터 레지스터 공간(107)으로부터 호출되는 피연산자들을 이용한다(그리고 이 공간에 결과들을 후기입함). 마찬가지로, 스칼라 값들 및 벡터 값들의 저장을 위해 메모리의 상이한 영역들이 할당될 수 있다.

다음의 도면들과 함께 다음의 상세한 설명으로부터 본 발명의 양호한 이해가 얻어질 수 있다.
도 1은 명령어 실행 파이프라인을 도시한다.
도 2a 및 도 2b는 스칼라 대 벡터 처리를 비교한다.
도 3은 각각의 반복 내에서 조건의 상태를 결정하는 반복 프로세스를 도시한다.
도 4는 각각의 반복 내에서 조건의 상태를 결정하는 반복 프로세스를 벡터 루프로 구현하기 위해 조건부 증분 명령어(conditional increment instruction)를 이용하는 개선된 명령어 시퀀스의 도면을 도시한다.
도 5a는 조건부 증분 명령어를 수행하는 기능 유닛을 위한 로직 회로의 제1 실시예를 도시한다.
도 5b는 조건부 증분 명령어를 수행하는 기능 유닛을 위한 로직 회로의 제2 실시예를 도시한다.
도 6a는 본 발명의 실시예들에 따른 일반 벡터 친화형 명령어 포맷(generic vector friendly instruction format) 및 그것의 클래스 A 명령어 템플릿들을 도시하는 블록도이다.
도 6b는 본 발명의 실시예들에 따른 일반 벡터 친화형 명령어 포맷 및 그것의 클래스 B 명령어 템플릿들을 도시하는 블록도이다.
도 7은 본 발명의 실시예들에 따른 예시적인 특정 벡터 친화형 명령어 포맷을 도시하는 블록도이다.
도 8은 본 발명의 일 실시예에 따른 레지스터 아키텍처의 블록도이다.
도 9a는, 본 발명의 실시예들에 따른 싱글 CPU 코어를, 온-다이(on-die) 상호접속 네트워크로의 그것의 접속 및 레벨 2(L2) 캐시의 그것의 로컬 서브세트와 함께 도시하는 블록도이다.
도 9b는 본 발명의 실시예들에 따른 도 9a의 CPU 코어의 일부의 확대도이다.
도 10은 본 발명의 실시예들에 따른 예시적인 비순차(out-of-order) 아키텍처를 도시하는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 시스템의 블록도이다.
도 12는 본 발명의 일 실시예에 따른 제2 시스템의 블록도이다.
도 13은 본 발명의 일 실시예에 따른 제3 시스템의 블록도이다.
도 14는 본 발명의 일 실시예에 따른 SoC의 블록도이다.
도 15는 본 발명의 실시예들에 따른 통합된 메모리 제어기 및 그래픽스(graphics)를 갖는 싱글 코어 프로세서 및 멀티코어 프로세서의 블록도이다.
도 16은 본 발명의 실시예들에 따른 소스 명령어 세트에서의 바이너리 명령어들을 타깃 명령어 세트에서의 바이너리 명령어들로 변환하기 위한 소프트웨어 명령어 변환기의 이용을 대조하는 블록도이다.

대안적인 프로세스들은 빈번하게 벡터 루프의 구현을 통하여 "가속화되거나" 또는 다른 방식으로 보다 효율적으로 될 수 있다. 벡터 루프를 구현하기 위해서, 하나 이상의 벡터가 생성되는데, 루프에서의 엘리먼트들은 상이한 반복 사이클들을 나타낸다. 예를 들어, 벡터의 1번째 엘리먼트는 1번째 반복을 나타내고, 벡터의 2번째 엘리먼트는 2번째 반복을 나타내는 등이다. 이들 벡터들에 대해 벡터 연산들을 수행함으로써, 다수의 반복이 효과적으로 병렬로(예를 들어, 병행하여(concurrently) 또는 동시에(simultaneously)) 수행될 수 있다.

그러나, 도 3에 도시된 형태의 반복 프로세스들은 현재 벡터 루프로 컴파일링될 수 없다. 도 3에 도시된 반복 형태는 (Mikhail, please list the applications that you envision your new instruction will be useful in(미하일, 자신의 새로운 명령어가 유용할 것임을 구상한 애플리케이션들을 열거하라))와 같은 다양한 애플리케이션들에서 발견되는 경향이 있다.

도 3은 변수 "i"에 의해 제어되는 반복 프로세스를 도시한다. 즉, 각각의 반복에서 i가 증분(또는 감분)된다(301). N회의 반복(306) 이후에, 프로세스가 중단된다(307). 각각의 반복의 일부로서, 조건이 "참인지(true)" 또는 "참이 아닌지(not true)"에 대한 조회가 이루어진다(302). 조건은 i의 함수로서 참이거나 참이 아닐 수 있다. 즉, 조건은 하나의 반복에 대해서는 참일 수 있지만, 다른 반복에 대해서는 참이 아닐 수 있다. 조건이 임의의 반복(i의 값)에 대해 참인지 여부를 결정하는 프로세스들 및/또는 상황들의 세트는 실제로 무제한일 수 있다.

참인 조건을 갖는 반복은 참이 아닌 조건을 갖는 반복과는 상이하게 거동할 것이다. 조건이 참인 경우, 변수 n은 스트라이드 값(stride value)(s)만큼 증분된다(303). 여기서, s는 임의의 값일 수 있고, n은 임의의 초기 값을 가질 수 있다. 예를 들어, s=1이고, n의 초기 값이 0인 경우, n은, 조건이 참일 때마다 패턴 0, 1, 2, 3, ...에 따라 증분될 것이다. 이에 반해, s=3이고, n의 초기 값이 0인 경우, n은, 조건이 참일 때마다 패턴 0, 3, 6, 9, ...에 따라 증분될 것이다.

또한, 조건은 i의 다양한 값들에 대해 참일 수 있다. 예를 들어, 조건은 1번째 반복에 대해서는 참이고, 다음에 10번째 반복까지는 다시 참이 아닐 수 있다. 따라서, n은 2번째 내지 9번째 반복에 대해 일정하게 유지될 것이다. 따라서, n은, 반복들의 코스에 걸쳐 얼마나 많은 횟수만큼 조건이 참이었는지에 대한 소정의 반영을 제공한다. 위에 암시된 바와 같이, 변수 n에는 통상적으로 반복 시퀀스의 시작 전에 초기 값(예를 들어, n=0)이 또한 제공된다.

조건이 참인지 여부에 상관없이, 각각의 반복은 n에 기초하여 변수 x를 결정할 것이다(304). 구체적으로는, 어레이 A(예를 들어, 더 큰 벡터 A)가 있다고 이해되며, x는 n에 기초하여 A에서의 로케이션의 값을 취한다(x=A[n]). 따라서, 각각의 반복에 대해, n은 x의 값을 결정하는 A에 대한 인덱스의 역할을 한다. 조건이 특정 반복에 대해 참이 아닌 경우, x는 이전의 반복에서와 동일한 값을 가정할 것이다(그 이유는, 조건이 참이 아닌 경우, n이 A에 대한 다른 새로운 인덱스 값으로 증분되지 않았기 때문임).

x가 결정되면, 반복의 결과에 대한 계산이 최종적으로 수행된다(305). 즉, 결과는 x의 함수이다. 또한, 다른 경우에, 결과 계산은, x와 함께, i(반복 카운트) 및/또는 n의 값(반복들에 걸친 참인 조건들의 수의 크기)의 함수일 수 있다. 여기서, 조건에서와 같이, 결과 계산(305)는 실제로 무제한의 계산 프로세스들 중 임의의 것으로 구현될 수 있다. 모든 반복이 실행되었을 때, 결과는 i 계산 결과들이다.

불행히도, 반복 프로세스, 특히 조건에 대한 조회(302), 조건이 참인 경우의 s만큼의 n의 증분(303) 및 A에 대한 인덱스로서의 n의 이용의 복잡도 때문에, 컴파일러들은 도 3의 형태의 프로세스들을 벡터 루프로 컴파일링하는데 어려움을 겪는다. 따라서, 본 출원은, 컴파일러들이 도 3의 프로세스를 벡터 루프로 보다 용이하게 컴파일링하는 것을 허용하는 새로운 명령어를 기재하고 있다.

도 4는 도 3의 반복 프로세스를 벡터 루프로 구현하기 위해 새로운 명령어를 이용하는 프로그램 코드의 구조의 일 실시예를 도시한다.

도 4에서 보여지는 바와 같이, 프로그램 코드는, 반복들을 통한 프로그레션(progression)을 나타내는 엘리먼트들을 갖는 벡터("루프 벡터"(LV)로 지칭됨)를 생성한다(401). 일 실시예에서, 이웃 엘리먼트 로케이션은 그것이 이웃하는 엘리먼트 로케이션에 대한 "다음" 반복을 나타내고, 루프 벡터의 엘리먼트들의 값들은 "루프 카운트"에 대응한다. 예를 들어, 루프 벡터가 8 엘리먼트 벡터로서 구현되는 일 실시예에서, 루프 벡터는 반복 프로세스의 처음의 8회의 반복을 나타내기 위해서 다음의 내용으로 인스턴스화될 수 있다.

[수학식 1]

반복들의 코스에 걸쳐, 루프 벡터는 다음과 같이 9번째 내지 16번째 반복을 나타내기 위해서 8번째 반복과 9번째 반복 사이에 업데이트될 것이다.

[수학식 2]

그러므로, LV의 내용은 적어도 일부 구현에서 시퀀스에서의 반복들의 코스에 걸쳐 i의 값으로서 간주될 수 있다.

또한, 프로그램 코드는, 임의의 특정 반복에 대해 조건이 참인지(또는 참이 아닌지)를 나타내는 엘리먼트들을 갖는 제2 벡터인 "조건부 벡터"(CV)를 생성한다(402). 루프 벡터(LV)와 같이, 일 실시예에서, 조건부 벡터(CV) 내의 이웃 엘리먼트 로케이션은 그것이 이웃하는 엘리먼트 로케이션에 대한 "다음" 반복을 나타낸다. 그러나, 루프 벡터(LV)와 달리, CV의 엘리먼트들은 그 각각의 반복의 조건이 참인지 여부를 나타낸다. 예를 들어, 참인 것이 1로 표현되며, 참이 아닌 것이 0으로 표현되는 일 실시예에서, 조건이 처음의 8회의 반복 내에서 4번째 반복 및 7번째 반복에 대해서는 참이지만 다른 반복들에 대해서는 참이 아닌 프로세스에서, 조건부 벡터는 다음의 형태를 취할 수 있다.

[수학식 3]

반복들의 코스에 걸쳐, 조건부 벡터는 뒤이은 9번째 내지 16번째 반복의 코스에 걸친 조건들을 반영하기 위해서 8번째 반복과 9번째 반복 사이에 업데이트될 것이다. 예를 들어, 조건이 9번째 내지 16번째 반복 내에서 10번째 반복 및 12번째 반복에 대해서는 참이지만 다른 반복들에 대해서는 참이 아닌 경우, 업데이트된 조건부 벡터는 다음의 형태를 취할 것이다.

[수학식 4]

위에 암시된 새로운 명령어(CONDINC)는, 조건부 벡터가 생성된(402) 이후에 실행된다(403). CONDINC 명령어는 입력 피연산자로서 조건부 벡터를 수락하고, 반복들의 코스에 걸친 n의 값을 나타내는 내용을 갖는 제3 벡터("n 벡터"(NV)로 지칭됨)를 결과로서 리턴한다.

일 실시예에서, 루프 벡터(LV) 및 조건부 벡터(CV)와 같이, n 벡터(NV) 내의 이웃 엘리먼트 로케이션은 그것이 이웃하는 엘리먼트 로케이션에 대한 "다음" 반복을 나타낸다. 그러나, 루프 벡터(LV) 또는 조건부 벡터(CV)와 달리, n 벡터(NV)는, 반복들에 걸쳐 조건이 참일 때마다 스트라이드(s)만큼의 n의 증분을 입증한다. 예를 들어, 위의 수학식 3에서 특정된 조건부 벡터(CV)가 처음의 8회의 반복에 걸쳐 적용되는 경우, CONDINC 명령어는, 0의 n의 초기 값, 3의 스트라이드(s) 및 수학식 4에서 특정된 바와 같은 입력 벡터 피연산자(CV)에 대하여 다음의 결과를 제공할 것이다.

[수학식 5]

이 예를 계속하면, 수학식 4의 조건부 벡터(CV)가 9번째 내지 16번째 반복에 대해 적용되는 경우, CONDINC 명령어는 다음의 결과를 제공할 것이다.

[수학식 6]

8번째 반복으로부터의 n의 값(수학식 5의 NV의 최좌측 값=6)은 9번째 반복에 대한 n의 값(수학식 6의 NV의 최우측 값=6)으로 캐리오버된다는 것에 유의한다. 보다 상세하게 후술되는 바와 같이, CONDINC 명령어의 직전의 실행으로부터 결정된 바와 같은 직전의 반복으로부터의 n의 값의 "캐리오버(carry over)"는 CONDINC 명령어에 대한 입력 피연산자로서 수락될 수 있다.

CONDINC 명령어의 실행에 후속하여, 반복들의 프로그레션에 걸친 x의 값들을 확립하는 제4 벡터("x 벡터"(XV)로 지칭됨)를 결정하기 위해서 하나 이상의 명령어(예를 들어, 벡터 명령어)가 실행된다(404). n이 어레이 A에 대한 인덱스의 역할을 한다는 것을 상기하면, 하나 이상의 명령어(404)는 본질적으로 n 벡터(NV)에 의해 제공되는 인덱스 로케이션들에 대응하는 A의 값들을 벡터 포맷으로 리턴한다. 예를 들어, A의 처음의 8개의 값은 아래에 제공된 바와 같고:

[수학식 7]

수학식 5의 n 벡터(NV)가 대응하는 벡터 입력 피연산자로서 명령어 처리(404)에 의해 취해지는 경우, 명령어 처리(404)에 의해 생성된 대응하는 x 벡터(XV)는 다음과 같을 것이다.

[수학식 8]

프로세스(404)의 수행 시에 이용되는 하나 이상의 명령어는 예를 들어 수집 명령어(gather instruction)를 포함할 수 있다. 수집 명령어는 입력 인덱스 값들에 기초하여 어레이로부터 엘리먼트들을 추출하는 명령어이다.

수학식 1에서의 루프 벡터(LV), 수학식 5에서의 n 벡터(NV) 및 수학식 8에서의 x 벡터(XV)의 생성으로, 도 3의 프로세스의 처음의 8회의 반복에 대해 입력 변수들이 벡터 형태로 셋업된다. 이들 수학식들은 편의를 위해 아래에 반복된다.

[수학식 1]

[수학식 5]

[수학식 8]

여기서, 위의 3개의 벡터에 걸친 엘리먼트들의 동일한 위치의 세트는 이들이 나타내는 특정 반복에 대하여 올바른 i, n 및 x 값들에 대응한다. 즉, 예를 들어, LV, NV 및 XV 벡터들에 걸친 최우측(1번째) 엘리먼트 위치는 도 3의 프로세스의 1번째 반복에 대한 i, n 및 x 값들의 올바른 세트(i=0, n=0 및 x=1)에 대응하고, LV, NV 및 XV 벡터들에 걸친 4번째 엘리먼트 위치는 도 3의 프로세스의 4번째 반복에 대한 i, n 및 x 값들의 올바른 세트(i=3, n=3 및 x=8)에 대응하는 등이다.

이와 같이, 이들 벡터들의 생성으로, 요구되는 경우에 벡터 연산으로서 결과 계산(405)을 수행하도록 명령어 시퀀스가 최종적으로 준비된다. 역시, 결과 계산(405)은 실제로 무제한의 상이한 계산들 중 임의의 것일 수 있다. 그러나, 불행히도, 일 실시예에서, 결과 계산(405)의 결과는 처음의 8회의 반복에 대하여 벡터 포맷의 result(i)일 것이다. 즉, 신택스 RS(i)가 "result(i)"(즉, i번째 반복의 결과)를 특정하는데 이용되는 경우, 블록(405)에 의해 수행된 처리로부터의 결과는 다음과 같은 결과 벡터(RV)일 것이다.

[수학식 9]

RV가 도 3의 프로세스의 처음의 8회의 반복에 대해 바로 위에서 제공된 바와 같이 계산된 이후에, i 값들에 대하여 수학식 2를 생성하며 n 값들에 대하여 수학식 5를 생성하는 도 4의 명령어 시퀀스의 다음 벡터 루프가 수행될 수 있다. 2번째 루프에 대하여 프로세스(404)의 다음 계산에 대한 입력으로서 도 5의 n 벡터를 이용하는 것은 8번째 내지 16번째 반복에 대하여 대응하는 x 벡터(XV)를 생성할 것이다. 이것은 2번째 벡터 루프의 결과 계산(405)에 대해 LV, NV 및 XV 벡터들의 다른 세트를 생성할 것이다. 다음에, 원하는 반복들의 수가 완료될 때까지 전술한 바와 같이 도 4의 루프 벡터들이 반복된다.

8개의 엘리먼트의 벡터 크기들과 관련하여 위의 예가 설명되었지만, 전술한 동일한 프로세스는 다른 벡터 크기들(예를 들어, 16, 32, 64, 128, 256, 512 등의 벡터 크기들)로 손쉽게 확장될 수 있다는 것이 이해되어야 한다.

또한, 전술한 논의는 메인 실시예로서 포지티브 스트라이드를 고려하였다. 즉, s>0이다. 일 실시예에서, 새로운 CONDINC 명령어를 지원하는 벡터 프로세서는 명령어의 2개의 상이한 형태인 CONDINCFW 및 CONDINCBW를 지원한다. 여기서, CONDINCFW("conditional increment forward")는 위의 선행하는 예에서 전술한 연산들에 대응하는데, 여기서 s의 값은 n의 새로운 값까지 증분하기 위해서 n의 값에 가산된다(n=n+S). 이에 반해, CONDINCBW("conditional increment backward")는 본질적으로 동일한 명령어 프로세스에 대응하지만, n은 스트라이드 값만큼 감분된다(n=n-S).

대안적인 또는 추가의 결합된 실시예들에서, 도 3의 형태로부터 "증분후(post increment)" 형태로 벗어나는 반복 프로세스들에 대해 CONDINC 명령어의 2개의 다른 형태가 제공된다. 즉, 도 3은 i번째 반복에 대하여 i번째 반복에 대한 조건이 참인 경우에 결과 계산(305) 이전에 n이 증분되는 프로세스를 도시한다.

이에 반해, i번째 반복에 대하여, i번째 반복에 대한 조건이 참인 경우에 결과 계산(305) 이후에 n이 증분되는 대안적인 형태의 반복 프로세스가 존재할 수 있다. 이러한 타입의 프로세스는, 도 3에서 블록들(302 및 303) 앞에 블록들(304 및 305)을 이동시키며 도 4에서 블록들(402 및 403) 앞에 블록들(404 및 405)을 이동시킴으로써 용이하게 구상될 수 있다. 이 경우, 각각의 반복 i는 i에 대한 조건에 종속하는 n의 증분 또는 n의 증분 없음으로 끝난다. 이것은, 다음 반복 i+1로 하여금, 반복 i에 이용된 인덱스 x와 비교하여 스트라이드(s)만큼 증분되는 어레이 A에 대한 인덱스 x를 이용하게 하는 효과를 갖는다(반복 i가 n의 인덱스로 어레이 A에 대해 인덱싱하며 i번째 반복에 대한 조건이 참인 경우, 반복 i+1은 n+s의 인덱스로 어레이 A에 대해 인덱싱할 것임).

이러한 증분후 접근법에 따르면, i번째 반복에 대해 n의 올바른 값들을 생성하기 위해서, 다른 명령어 CONDINCPOST는 (CONDINC 명령어에 대해 행해진 것처럼) i번째 엘리먼트보다는 n 벡터 결과(NV)의 i+1 엘리먼트에서의 n의 증분을 나타낼 것이다. 예를 들어, 조건부 벡터(CV)에 대하여 다음의 입력 피연산자를 재호출한다.

[수학식 3]

CONDINC 명령어는 다음의 NV 결과를 생성하였다.

[수학식 5]

이에 반해, CONDINCPOST 명령어가 위의 수학식 3에서 제공된 것과 동일한 CV 입력 벡터를 수신한 경우(n의 초기 값=0이며, 스트라이드는 3임), NV 결과는 다음과 같을 것이다.

[수학식 10]

CONDINCPOST 명령어의 일 실시예에서, 조건이 참인 것을 CV 입력 벡터의 마지막(최고) 엘리먼트가 나타내는 경우, 이 명령어는 캐리 항을 제어 레지스터 공간에 설정하도록 설계되어, 직후의 CONDINCPOST 명령어가 그 1번째(최저) 출력 NV 벡터 엘리먼트를 증분하는 것을 알게 될 것이다. 추가 실시예들에서, CONDINCPOST의 순방향 및 역방향 버전 양쪽 모두가 존재한다: CONDINCPOSTFW 및 CONDINCPOSTBW. CONDINCFW에서와 같이, CONDINCPOSTFW는 스트라이드(s)를 포지티브 값으로 여기고, 증분후 함수 및 각각의 참인 조건을 이용하여 s를 상향으로 증분한다(n=n+s). 마찬가지로, CONDINCBW에서와 같이, CONDINCPOSTBW는 스트라이드(s)를 네거티브 값으로 여기고, 증분후 함수 및 각각의 참인 조건을 이용하여 s를 하향으로 감분한다(n=n-s).

그러므로, 컴파일러는 전술한 증분후 포맷 또는 도 3의 통상 포맷의 존재를 인식하고, 전술한 원리들과 부합하는 명령어 스트림으로 CONDINC 명령어를 삽입할 수 있다. 도 3의 반복 프로세스(또는 대응하는 증분후 프로세스)의 일부 형태들은 결과 계산(305)을 위해 명시적인 입력 값들로서 i 및/또는 n을 이용할 수 있다(결과 계산은 입력 값으로서 여전히 x를 이용함).

도 5a는 CONDINCFW 명령어를 수행하도록 설계되는 기능 유닛을 위한 코어 로직 회로의 일 실시예를 도시한다. 도 5a의 특정 설계에 따르면, 단일의 코어 로직 회로는, 결과 벡터의 상이한 엘리먼트들이 각각 단일 회로에 의해 개별적으로 처리되도록 기능 유닛 내에서 한번만 인스턴스화된다. 이 접근법에 따르면, 명령어의 출력 벡터는 (출력 벡터 엘리먼트들당 한번씩) 회로를 통해 반복하는 그 자신의 반복 루프들의 시퀀스를 제어하는 기능 유닛에 의해 형성된다. 도 5b와 관련하여 더 상세하게 설명되는 다른 추가의 병렬화된 접근법들도 또한 가능하다.

도 5a에서 보여지는 바와 같이, 기능 유닛은 제1 멀티플렉서(501) 및 제2 멀티플렉서(502)를 포함한다. 이들 멀티플렉서들은 가산기(503)로 피딩된다. 제1 멀티플렉서(501)는, 결과 벡터의 1번째(최하위) 엘리먼트가 처리되고 있는 경우에 가산기(503)로 "베이스" 값을 제공한다. 따라서, 베이스 값은, 명령어가 반복들의 1번째 시퀀스를 처리하고 있는 경우에 n의 초기 값에 대응하고, 그렇지 않은 경우에 베이스 값은 실행되었던 직전의 CONDINCFW 명령어로부터 캐리오버된 n 값에 대응한다. 일단 1번째 결과 엘리먼트가 처리되면, 가산기(503)의 출력은 제1 멀티플렉서(501)를 통해 가산기(503)로 다시 제공된다.

제2 멀티플렉서(502)는, 처리 중인 벡터 엘리먼트 위치가 1의 조건부 벡터(CV) 엘리먼트 값을 갖는 경우에 가산기(503)에 +s의 스트라이드 값을 제공한다. 그렇지 않은 경우, 제2 멀티플렉서(502)는 가산기(503)에 0의 값을 제공한다. 이렇게 함으로써, 현재 처리 중인 결과 벡터 엘리먼트 위치에 대한 n 값의 계산 시에, 멀티플렉서(502)는, 대응하는 엘리먼트가 참인 조건을 갖는 경우에 직전의 n 값의 +s만큼의 증분을 야기시키거나, 또는 대응하는 엘리먼트가 참이 아닌 경우에 직전의 n 값을 유지한다. 여기서, 기능 유닛은 입력 피연산자로서 조건부 벡터(CV)를 수락하고, 다음 결과 벡터 엘리먼트 위치를 처리하는 기능 유닛의 각각의 반복 루프에서 연속하여 멀티플렉서(502)에 CV 입력 피연산자에서의 다음 엘리먼트가 제공된다.

스트라이드(s) 및 베이스 값 각각은 각각 부가적인 벡터 피연산자들로서 스트라이드 값들의 벡터 및 반복 베이스 값들의 벡터 또는 스칼라로서 수락될 수 있다. 예를 들어, 기능 유닛이 결과로서 8 엘리먼트 벡터를 제공하고, 스트라이드 값이 3인 경우, 스트라이드 입력 벡터는 3 3 3 3 3 3 3 3으로서 생성될 수 있다. 이 경우, 기능 유닛은 조건부 벡터 입력 피연산자에서 행해진 것처럼 연속하여 각각의 다음 엘리먼트로부터 각각의 스트라이드 값을 취한다. 마찬가지로, 베이스 값 입력 벡터는 b b b b b b b b로서 생성될 수 있다. 그러나, 여기서, 엘리먼트들 중 하나만이 (결과에서의 1번째 엘리먼트의 처리를 위해) 입력 피연산자 값으로서 수락되고 처리된다. 대안적으로, 베이스 값 및 스트라이드 값은 명령어 포맷 내에서 즉치 스칼라 피연산자들(immediate scalar operands)로서 제공될 수 있거나, 또는 벡터 입력 피연산자 포맷 내에서 스칼라들로서 전달될 수 있다(예를 들어, 스트라이드 값을 제공하는 입력 벡터 피연산자에 대해 X X X X X X X s). 맨 처음의 반복들의 시퀀스 이외의 반복들에 대해, 이전에 암시된 바와 같이, 베이스 값은 직전에 실행된 CONDINC 명령어로부터 제공된 캐리 항으로서 b 값을 유지하는 제어 벡터 레지스터 공간으로부터 제공될 수 있다.

도 5a와 관련한 전술한 논의는 직렬 방식으로 벡터 결과에서의 각각의 엘리먼트를 처리한 PREDINCFW 명령어의 구현에 관한 것이었다. 전술한 것과 동일한 회로 및 접근법은, 제1 멀티플렉서(501)가 +s 값 대신에 -s 값을 제공하는 것을 제외하고는, PREDINCBW 명령어를 구현하는데 또한 이용될 수 있다.

i번째 반복의 처리 동안 조건부 벡터 입력 피연산자의 i-1번째 엘리먼트로부터의 값을 제2 멀티플렉서(502)의 채널 선택 입력으로 제공함으로써 (제1 멀티플렉서(501)에 제공된 대응하는 +s 또는 -s 값을 이용하여 순방향으로 또는 역방향으로) PREDINCPOST 명령어가 구현될 수 있다. 예를 들어, i=4 결과 벡터 엘리먼트가 현재 처리되고 있는 경우, 멀티플렉서(501)의 채널 선택 입력은 조건부 벡터의 i-1=3 엘리먼트 위치로부터의 값을 수신한다.

도 5b는 PREDINCFW 명령어의 병렬화된 구현을 위한 코어 로직 회로를 도시한다. 병렬화된 회로의 코어 회로는, 가산기 출력이 다음 엘리먼트 위치의 제1 멀티플렉서의 입력에 체인화되는 것을 제외하고는 도 5a의 회로와 유사하다. 결과적인 출력 벡터 엘리먼트당 하나의 코어 회로가 존재하는 경우, 1번째 엘리먼트 위치에 대한 코어 회로는 제1 멀티플렉서를 필요로 하지 않는다(베이스 값이 그 가산기로 직접 전파됨). 출력 벡터 엘리먼트들보다 더 적은 코어 회로들이 존재하는 경우(예를 들어, 2개의 기능 유닛 사이클이 전체 결과를 처리하기에 충분하도록(제1 사이클은 출력 엘리먼트 0-3을 생성하고, 제2 사이클은 출력 엘리먼트 4-7을 생성함) 4개의 코어 회로 및 8개의 출력 벡터 엘리먼트가 존재하는 경우), 제1 코어 회로는 제1 멀티플렉서를 포함하고, (체인에서 순방향의 n의 최종 값을 리플하기 위해서) 코어 회로들의 블록의 다른 측의 가장 먼 가산기로부터의 출력을 수신할 수 있다. 도 5b에 도시된 바와 같이 회로는 병렬로 조건부 벡터 입력 피연산자로부터 다수의 엘리먼트를 수신하고, 정렬된 방식으로 이들을 처리할 수 있다.

도 5b와 관련한 전술한 논의는 잠재적으로 벡터 결과의 다수의 엘리먼트들을 동시에 처리할 수 있는 PREDINCFW 명령어의 구현에 관한 것이었다. 도 5b에서 전술한 것과 동일한 회로 및 접근법은, 제2 멀티플렉서가 +s 값 대신에 -s 값을 제공하는 것을 제외하고는, PREDINCBW 명령어를 구현하는데 또한 이용될 수 있다.

조건부 벡터 입력 피연산자로부터의 i-1번째 값을 결과 벡터의 i번째 엘리먼트를 처리하는 코어 회로에 대한 제2 멀티플렉서의 채널 선택 입력으로 제공함으로써 (제1 멀티플렉서에 제공된 대응하는 +s 또는 -s 값을 이용하여 순방향으로 또는 역방향으로) PREDINCPOST 명령어가 구현될 수 있다. 예를 들어, i=4 결과 벡터 엘리먼트를 처리하는 코어 회로는 조건부 벡터의 i-1=3 엘리먼트 위치의 내용을 수신한다.

전술한 실시예들 중 임의의 것/모두에서, 조건부 벡터는 조건부 벡터가 종래의 마스크로서 핸들링되지 않더라도 마스크 레지스터 공간으로부터 제공된다(따라서, 생성된 조건부 벡터들은 마스크 벡터 레지스터 공간에 저장된다). 다양한 실시예들에서, 스트라이드가 포지티브인지 또는 네거티브인지는 입력 피연산자(예를 들어, 즉치 피연산자)로서 특정된다.

위에서 상세하게 설명된 명령어(들)의 실시예들은 적어도 부분적으로 아래에 상세하게 설명되는 "일반 벡터 친화형 명령어 포맷"으로 구현될 수 있다. 추가로, 예시적인 시스템들, 아키텍처들 및 파이프라인들이 아래에 상세하게 설명된다. 이러한 명령어(들)의 실시예들은 이러한 시스템들, 아키텍처들 및 파이프라인들 상에서 실행될 수 있지만, 상세하게 설명된 것들에 제한되지는 않는다.

벡터 친화형 명령어 포맷은 벡터 명령어들에 적합한 명령어 포맷이다(예를 들어, 벡터 연산들에 특정한 특정 필드들이 존재함). 벡터 및 스칼라 연산들 양쪽 모두가 벡터 친화형 명령어 포맷을 통해 지원되는 실시예들이 설명되어 있지만, 대안적인 실시예들은 벡터 친화형 명령어 포맷의 벡터 연산들만을 이용한다.

예시적인 일반 벡터 친화형 명령어 포맷 - 도 6a 및 도 6b

도 6a 및 도 6b는 본 발명의 실시예들에 따른 일반 벡터 친화형 명령어 포맷 및 그것의 명령어 템플릿들을 도시하는 블록도들이다. 도 6a는 본 발명의 실시예들에 따른 일반 벡터 친화형 명령어 포맷 및 그것의 클래스 A 명령어 템플릿들을 도시하는 블록도인 한편; 도 6b는 본 발명의 실시예들에 따른 일반 벡터 친화형 명령어 포맷 및 그것의 클래스 B 명령어 템플릿들을 도시하는 블록도이다. 구체적으로는, 일반 벡터 친화형 명령어 포맷(600)에 대하여 클래스 A 및 클래스 B 명령어 템플릿들이 정의되고, 양쪽 모두는 메모리 액세스 없음(605) 명령어 템플릿들 및 메모리 액세스(620) 명령어 템플릿들을 포함한다. 벡터 친화형 명령어 포맷의 콘텍스트에서 일반(generic)이라는 용어는 임의의 특정 명령어 세트에 얽매이지 않는 명령어 포맷을 지칭한다. 벡터 친화형 명령어 포맷의 명령어들이 레지스터들로부터 소싱되는 벡터들(메모리 액세스 없음(605) 명령어 템플릿들) 또는 레지스터들/메모리로부터 소싱되는 벡터들(메모리 액세스(620) 명령어 템플릿들)에 대해 연산하는 실시예들이 설명될 것이지만, 본 발명의 대안적인 실시예들은 이들 중 하나만을 지원할 수 있다. 또한, 벡터 명령어 포맷의 로드 및 스토어 명령어들이 존재하는 본 발명의 실시예들이 설명될 것이지만, 대안적인 실시예들은 대신에 또는 추가로 벡터들을 레지스터들로 그리고 레지스터들로부터(예를 들어, 메모리로부터 레지스터들로, 레지스터들로부터 메모리로, 레지스터들 사이에) 이동시키는 상이한 명령어 포맷의 명령어들을 갖는다. 또한, 2가지 클래스의 명령어 템플릿들을 지원하는 본 발명의 실시예들이 설명될 것이지만, 대안적인 실시예들은 이들 중 하나만을 또는 2개보다 많은 것을 지원할 수 있다.

벡터 친화형 명령어 포맷이 다음의 것을 지원하는 본 발명의 실시예들이 설명될 것이지만: 데이터 엘리먼트 폭들(또는 크기들)이 32 비트(4 바이트) 또는 64 비트(8 바이트)인 64 바이트 벡터 피연산자 길이(또는 크기)(따라서, 64 바이트 벡터는 16개의 더블워드-크기의 엘리먼트들 또는 대안적으로 8개의 쿼드워드-크기의 엘리먼트들로 구성됨); 데이터 엘리먼트 폭들(또는 크기들)이 16 비트(2 바이트) 또는 8 비트(1 바이트)인 64 바이트 벡터 피연산자 길이(또는 크기); 데이터 엘리먼트 폭들(또는 크기들)이 32 비트(4 바이트), 64 비트(8 바이트), 16 비트(2 바이트) 또는 8 비트(1 바이트)인 32 바이트 벡터 피연산자 길이(또는 크기); 및 데이터 엘리먼트 폭들(또는 크기들)이 32 비트(4 바이트), 64 비트(8 바이트), 16 비트(2 바이트) 또는 8 비트(1 바이트)인 16 바이트 벡터 피연산자 길이(또는 크기); 대안적인 실시예들은, 더 크거나, 더 작거나 또는 상이한 데이터 엘리먼트 폭들(예를 들어, 128 비트(16 바이트)의 데이터 엘리먼트 폭들)을 갖는 더 크거나, 더 작거나 그리고/또는 상이한 벡터 피연산자 크기들(예를 들어, 256 바이트 벡터 피연산자들)을 지원할 수 있다.

도 6a의 클래스 A 명령어 템플릿들은 다음의 것을 포함한다: 1) 메모리 액세스 없음(605) 명령어 템플릿들 내에, 메모리 액세스 없음, 전체 라운드 제어 타입 연산(no memory access, full round control type operation)(610) 명령어 템플릿, 및 메모리 액세스 없음, 데이터 변환 타입 연산(no memory access, data transform type operation)(615) 명령어 템플릿이 도시되어 있고; 2) 메모리 액세스(620) 명령어 템플릿들 내에, 메모리 액세스, 임시(memory access, temporal)(625) 명령어 템플릿, 및 메모리 액세스, 비임시(memory access, non-temporal)(630) 명령어 템플릿이 도시되어 있다. 도 6b의 클래스 B 명령어 템플릿들은 다음의 것을 포함한다: 1) 메모리 액세스 없음(605) 명령어 템플릿들 내에, 메모리 액세스 없음, 기입 마스크 제어, 부분 라운드 제어 타입 연산(no memory access, write mask control, partial round control type operation)(612) 명령어 템플릿, 및 메모리 액세스 없음, 기입 마스크 제어, vsize 타입 연산(717) 명령어 템플릿이 도시되어 있고; 2) 메모리 액세스(620) 명령어 템플릿들 내에, 메모리 액세스, 기입 마스크 제어(627) 명령어 템플릿이 도시되어 있다.

포맷

일반 벡터 친화형 명령어 포맷(600)은 도 6a 및 도 6b에 도시된 순서로 아래에 열거되는 다음의 필드들을 포함한다. 도 4, 도 5a 및 도 5b와 관련하여 전술한 논의와 함께, 일 실시예에서, 도 6a, 도 6b 및 도 7에서 아래에 제공되는 포맷 상세들을 참조하여, 메모리 액세스 없음 명령어 타입(605) 또는 메모리 액세스 명령어 타입(620)이 이용될 수 있다. 입력 벡터 피연산자(들) 및 목적지에 대한 어드레스들은 후술되는 레지스터 어드레스 필드(644)에서 식별될 수 있다. 명령어들은 파괴적(destructive)으로 또는 비파괴적(non destructive)으로 포맷팅될 수 있다.

포맷 필드(640) - 이 필드에서의 특정 값(명령어 포맷 식별자 값)은 벡터 친화형 명령어 포맷, 및 그에 따른 명령어 스트림들에서의 벡터 친화형 명령어 포맷의 명령어들의 출현(occurrences)을 고유하게 식별한다. 따라서, 포맷 필드(640)의 내용은 제1 명령어 포맷의 명령어들의 출현을 다른 명령어 포맷들의 명령어들의 출현과 구분하고, 그에 따라 다른 명령어 포맷들을 갖는 명령어 세트로의 벡터 친화형 명령어 포맷의 도입을 허용하게 된다. 이와 같이, 이 필드는, 이것이 일반 벡터 친화형 명령어 포맷만을 갖는 명령어 세트에 대해 필요하지 않다는 점에서 선택적이다.

베이스 연산 필드(base operation field)(642) - 그것의 내용은 상이한 베이스 연산들을 구분한다. 본 명세서에서 나중에 설명되는 바와 같이, 베이스 연산 필드(642)는 오피코드 필드를 포함하고/하거나 그 일부일 수 있다.

레지스터 인덱스 필드(644) - 그것의 내용은, 직접적으로 또는 어드레스 생성을 통해, 소스 및 목적지 피연산자들의 로케이션들이 레지스터들 내에 있는지 또는 메모리 내에 있는지를 특정한다. 이들은 PxQ(예를 들어, 32x1012) 레지스터 파일로부터 N개의 레지스터들을 선택하기에 충분한 비트 수를 포함한다. 일 실시예에서 N은 최대 3개의 소스 및 1개의 목적지 레지스터일 수 있지만, 대안적인 실시예들은 더 많거나 더 적은 소스들 및 목적지 레지스터들을 지원할 수 있다(예를 들어, 소스들 중 하나가 또한 목적지의 역할을 하는 경우에 최대 2개의 소스를 지원할 수 있고, 소스들 중 하나가 또한 목적지의 역할을 하는 경우에 최대 3개의 소스를 지원할 수 있고, 최대 2개의 소스 및 1개의 목적지를 지원할 수 있다). 일 실시예에서 P=32이지만, 대안적인 실시예들은 더 많거나 더 적은 레지스터들(예를 들어, 16)을 지원할 수 있다. 일 실시예에서 Q=1012 비트이지만, 대안적인 실시예들은 더 많거나 더 적은 비트(예를 들어, 128, 1024)를 지원할 수 있다.

수정자 필드(modifier field)(646) - 그것의 내용은 메모리 액세스를 특정하는 일반 벡터 명령어 포맷의 명령어들의 출현을 그렇지 않은 명령어들과 구분하는데; 즉, 메모리 액세스 없음(605) 명령어 템플릿들과 메모리 액세스(620) 명령어 템플릿들을 구분한다. 메모리 액세스 연산들은 (일부 경우에 레지스터들에서의 값들을 이용하여 소스 및/또는 목적지 어드레스들을 특정하는) 메모리 계층구조에 대해 판독 및/또는 기입하는 한편, 메모리 액세스 없음 연산들은 그렇게 하지 않는다(예를 들어, 소스 및 목적지들은 레지스터들임). 일 실시예에서 이 필드는 메모리 어드레스 계산들을 수행하는 3가지 상이한 방식들 사이에서 또한 선택하지만, 대안적인 실시예들은 메모리 어드레스 계산들을 수행하는 더 많거나, 더 적거나 또는 상이한 방식들을 지원할 수 있다.

증대 연산 필드(augmentation operation field)(650) - 그것의 내용은 각종 상이한 연산들 중 어느 연산이 베이스 연산에 부가하여 수행되어야 하는지를 구분한다. 이 필드는 콘텍스트 특정적(context specific)이다. 본 발명의 일 실시예에서, 이 필드는 클래스 필드(668), 알파 필드(652) 및 베타 필드(654)로 분할된다. 증대 연산 필드는 공통 그룹의 연산들이 2개, 3개 또는 4개의 명령어보다는 단일의 명령어에서 수행되는 것을 허용한다. 이하, 요구된 명령어들의 수를 감소시키기 위해서 증대 필드(650)를 이용하는 명령어들(그 명명법은 본 명세서에서 나중에 보다 상세하게 설명됨)의 일부 예가 있다.

여기서, [rax]는 어드레스 생성에 이용되는 베이스 포인터(base pointer)이고, {}은 (본 명세서에서 나중에 보다 상세하게 설명되는) 데이터 조작 필드에 의해 특정된 변환 연산을 나타낸다.

스케일 필드(scale field)(660) - 그것의 내용은 메모리 어드레스 생성을 위해(예를 들어, 2^scale*index+base를 이용하는 어드레스 생성을 위해) 인덱스 필드의 내용의 스케일링을 허용한다.

변위 필드(Displacement Field)(662A) - 그것의 내용은 메모리 어드레스 생성의 일부로서(예를 들어, 2^scale*index+base+displacement)를 이용하는 어드레스 생성을 위해) 이용된다.

변위 인자 필드(Displacement Factor Field)(662B)(변위 인자 필드(662B) 바로 위의 변위 필드(662A)의 병치(juxtaposition)는 어느 한쪽이 이용되는 것을 나타낸다는 것에 유의한다) - 그것의 내용은 어드레스 생성의 일부로서 이용되고; 그것은 메모리 액세스의 크기(N)에 의해 스케일링되는 변위 인자를 특정하는데, 여기서 N은 (예를 들어, 2^scale*index+base+scaled displacement를 이용하는 어드레스 생성을 위한) 메모리 액세스에서의 바이트 수이다. 잉여 하위 비트들(redundant low-order bits)은 무시되고, 그에 따라 변위 인자 필드의 내용은 유효 어드레스를 계산하는데 이용될 최종 변위를 생성하기 위해서 메모리 피연산자 총 크기(N)로 승산된다. N의 값은 (본 명세서에서 나중에 설명되는) 전체 오피코드 필드(full opcode field)(674) 및 데이터 조작 필드(654C)에 기초하여 런타임 시에 프로세서 하드웨어에 의해 결정된다. 변위 필드(662A) 및 변위 인자 필드(662B)는, 이들이 메모리 액세스 없음(605) 명령어 템플릿들에 대해 이용되지 않고/않거나, 상이한 실시예들이 둘 중 하나만을 구현하거나 어떠한 것도 구현하지 않을 수 있다는 점에서 선택적이다.

데이터 엘리먼트 폭 필드(664) - 그것의 내용은 (일부 실시예들에서는 모든 명령어들에 대해서; 다른 실시예들에서는 명령어들 중 일부에 대해서만) 다수의 데이터 엘리먼트 폭들 중 어느 것이 이용되어야 하는지를 구분한다. 이 필드는, 단 하나의 데이터 엘리먼트 폭만 지원되고/되거나 데이터 엘리먼트 폭들이 오피코드들의 일부 양태를 이용하여 지원되는 경우에 필요하지 않다는 점에서 선택적이다.

기입 마스크 필드(670) - 그것의 내용은, 데이터 엘리먼트 위치별로, 목적지 벡터 피연산자에서의 그 데이터 엘리먼트 위치가 베이스 연산 및 증대 연산의 결과를 반영하는지 여부를 제어한다. 클래스 A 명령어 템플릿들은 병합-기입마스킹(merging-writemasking)을 지원하는 한편, 클래스 B 명령어 템플릿들은 병합-기입마스킹 및 제로화-기입마스킹(zeroing-writemasking) 양쪽 모두를 지원한다. 병합할 때에, 벡터 마스크들은, 목적지에서의 임의의 세트의 엘리먼트들이 (베이스 연산 및 증대 연산에 의해 특정된) 임의의 연산의 실행 동안 업데이트들로부터 보호될 수 있게 하고; 다른 하나의 실시예에서는, 대응하는 마스크 비트가 0을 갖는 경우에 목적지의 각각의 엘리먼트의 이전의 값을 보존할 수 있게 한다. 이에 반해, 제로화할 때에, 벡터 마스크들은 목적지에서의 임의의 세트의 엘리먼트들이 (베이스 연산 및 증대 연산에 의해 특정된) 임의의 연산의 실행 동안 제로화될 수 있게 하고; 일 실시예에서는, 목적지의 엘리먼트는 대응하는 마스크 비트가 0 값을 가질 때에 0으로 설정된다. 이러한 기능성의 서브세트는 수행되는 연산의 벡터 길이를 제어하는 능력이지만(즉, 엘리먼트들의 범위(span)는 1번째 것으로부터 마지막 것까지 수정됨); 수정되는 엘리먼트들이 연속적인 것은 필요하지 않다. 따라서, 기입 마스크 필드(670)는 로드들, 스토어들, 산술, 논리 등을 비롯한 부분 벡터 연산들을 허용한다. 또한, 이 마스킹은 장애 억제(fault suppression)에 이용될 수 있다(즉, 장애를 야기할 수 있는/야기할 임의의 연산의 결과의 수신을 방지하기 위해 목적지의 데이터 엘리먼트 위치들을 마스킹하는 것에 의해 - 예를 들어, 메모리에서의 벡터가 페이지 경계를 넘고, 제2 페이지가 아니라 제1 페이지가 페이지 장애(page fault)를 야기할 것임을 가정하는데, 페이지 장애는, 제1 페이지 상에 있는 벡터의 모든 데이터 엘리먼트가 기입 마스크에 의해 마스킹되는 경우에 무시될 수 있음). 또한, 기입 마스크들은 특정 타입의 조건문들(conditional statements)을 포함하는 "벡터화 루프들(vectorizing loops)"을 허용한다. 기입 마스크 필드(670)의 내용이 이용될 기입 마스크를 포함하는 다수의 기입 마스크 레지스터 중 하나의 기입 마스크 레지스터를 선택하는 본 발명의 실시예들이 설명되지만(따라서, 기입 마스크 필드(670)의 내용은 수행될 마스킹을 간접적으로 식별함), 대안적인 실시예들은 대신에 또는 추가로 기입 마스크 필드(670)의 내용이 수행될 마스킹을 직접적으로 특정하는 것을 허용한다. 또한, 다음의 경우에: 1) 레지스터 리네이밍 파이프라인 스테이지 동안에 목적지가 더 이상 암시적인 소스가 아니기 때문에, 또한 소스가 아닌 목적지 피연산자를 갖는 명령어들(비삼원 명령어들(non-ternary instructions)이라고도 지칭함)에 대해 레지스터 리네이밍이 이용되는 경우(연산의 결과가 아닌 임의의 데이터 엘리먼트(임의의 마스킹된 데이터 엘리먼트)가 제로화될 것이기 때문에, 현재의 목적지 레지스터로부터의 어떠한 데이터 엘리먼트들도 리네이밍된 목적지 레지스터로 복사될 필요가 없거나 또는 연산과 함께 어떻게 해서든 캐리될 필요가 없음); 및 2) 제로들이 기입되고 있기 때문에 후기입 스테이지 동안에, 제로화는 성능 개선들을 허용한다.

즉치 필드(immediate field)(672) - 그것의 내용은 즉치의 지정을 허용한다. 이 필드는, 이것이 즉치를 지원하지 않는 일반 벡터 친화형 포맷의 구현에 존재하지 않으며, 즉치를 이용하지 않는 명령어들에 존재하지 않는다는 점에서 선택적이다.

명령어 템플릿 클래스 선택

클래스 필드(668) - 그것의 내용은 명령어들의 상이한 클래스들을 구분한다. 도 2a 및 도 2b를 참조하면, 이 필드의 내용은 클래스 A 명령어들과 클래스 B 명령어들 사이에서 선택한다. 도 6a 및 도 6b에서, 필드에 특정 값이 존재함을 나타내기 위해서 둥근 코너의 사각형들이 이용된다(예를 들어, 도 6a 및 도 6b 각각에서의 클래스 필드(668)에 대한 클래스 A(668A) 및 클래스 B(668B)).

클래스 A의 메모리 액세스 없음 명령어 템플릿들

클래스 A의 메모리 액세스 없음(605) 명령어 템플릿들의 경우에, 알파 필드(652)는 RS 필드(652A)로서 해석되고, 그것의 내용은 상이한 증대 연산 타입들 중 어느 것이 수행되어야 하는지를 구분하는 한편(예를 들어, 라운드(652A.1) 및 데이터 변환(652A.2)은 메모리 액세스 없음, 라운드 타입 연산(610) 명령어 템플릿들, 및 메모리 액세스 없음, 데이터 변환 타입 연산(615) 명령어 템플릿들에 대해 각각 특정됨), 베타 필드(654)는 특정 타입의 연산들 중 어느 연산이 수행되어야 하는지를 구분한다. 도 6에서, 특정 값이 존재함을 나타내기 위해서 둥근 코너의 블록들이 이용된다(예를 들어, 수정자 필드(646)에서의 메모리 액세스 없음(646A); 알파 필드(652)/rs 필드(652A)에 대한 라운드(652A.1) 및 데이터 변환(652A.2)). 메모리 액세스 없음(605) 명령어 템플릿들에서, 스케일 필드(660), 변위 필드(662A) 및 변위 스케일 필드(662B)는 존재하지 않는다.

메모리 액세스 없음 명령어 템플릿들 - 전체 라운드 제어 타입 연산

메모리 액세스 없음 전체 라운드 제어 타입 연산(610) 명령어 템플릿에서, 베타 필드(654)는 라운드 제어 필드(654A)로서 해석되고, 그것의 내용(들)은 정적 라운딩을 제공한다. 본 발명의 설명된 실시예들에서 라운드 제어 필드(654A)는 모든 부동 소수점 예외 억제(SAE; suppress all floating point exceptions) 필드(656) 및 라운드 연산 제어 필드(658)를 포함하지만, 대안적인 실시예들은 이들 개념들 양쪽 모두를 동일한 필드로 인코딩하거나, 또는 이들 개념들/필드들 중 어느 한쪽만을 가질 수 있다(예를 들어, 라운드 연산 제어 필드(658)만을 가질 수 있다).

SAE 필드(656) - 그것의 내용은 예외 이벤트 보고를 디스에이블할지 여부를 구분하고; 억제가 인에이블됨을 SAE 필드(656)의 내용이 나타내는 경우, 주어진 명령어는 어떠한 종류의 부동 소수점 예외 플래그도 보고하지 않고, 어떠한 부동 소수점 예외 핸들러도 발생시키지 않는다.

라운드 연산 제어 필드(658) - 그것의 내용은 라운딩 연산들의 그룹 중 어느 것을 수행할지를 구분한다(예를 들어, 라운드-업(Round-up), 라운드-다운(Round-down), 제로를 향한 라운드(Round-towards-zero) 및 최근접치로의 라운드(Round-to-nearest)). 따라서, 라운드 연산 제어 필드(658)는 명령어별로 라운딩 모드의 변경을 허용하고, 따라서 이것이 요구되는 경우에 특히 유용하다. 프로세서가 라운딩 모드들을 특정하기 위한 제어 레지스터를 포함하는 본 발명의 일 실시예에서, 라운드 연산 제어 필드(658)의 내용은 그 레지스터 값을 오버라이드한다(이러한 제어 레지스터 상에서 저장-수정-복구를 수행할 필요 없이 라운딩 모드를 선택할 수 있는 것은 유리하다).

메모리 액세스 없음 명령어 템플릿들 - 데이터 변환 타입 연산

메모리 액세스 없음 데이터 변환 타입 연산(615) 명령어 템플릿에서, 베타 필드(654)는 데이터 변환 필드(654B)로서 해석되고, 그것의 내용은 다수의 데이터 변환들 중 어느 것이 수행되어야 하는지를 구분한다(예를 들어, 데이터 변환 없음 스위즐(swizzle), 브로드캐스트).

클래스 A의 메모리 액세스 명령어 템플릿들

클래스 A의 메모리 액세스(620) 명령어 템플릿의 경우에, 알파 필드(652)는 되찾기 힌트 필드(eviction hint field)(752B)로서 해석되고, 그것의 내용은 되찾기 힌트들 중 어느 것이 이용되어야 하는지를 구분하는 한편(도 6a에서, 메모리 액세스, 임시(625) 명령어 템플릿 및 메모리 액세스, 비임시(630) 명령어 템플릿에 대해 임시(652B.1) 및 비임시(652B.2)가 각각 특정됨), 베타 필드(654)는 데이터 조작 필드(654C)로서 해석되고, 그것의 내용은 (프리미티브(primitives)로도 알려진) 다수의 데이터 조작 연산들 중 어느 연산이 수행되어야 하는지를 구분한다(예를 들어, 조작 없음; 브로드캐스트; 소스의 업 컨버전; 및 목적지의 다운 컨버전). 메모리 액세스(620) 명령어 템플릿들은 스케일 필드(660), 및 선택적으로 변위 필드(662A) 또는 변위 스케일 필드(662B)를 포함한다.

벡터 메모리 명령어들은 변환의 지원으로 메모리로부터의 벡터 로드들 및 메모리로의 벡터 스토어들을 수행한다. 정규 벡터 명령어들에서와 같이, 벡터 메모리 명령어들은 데이터 엘리먼트-관련 방식으로 메모리로부터/로 데이터를 전송하고, 실제로 전송되는 엘리먼트들은 기입 마스크로서 선택되는 벡터 마스크의 내용에 의해 지시된다. 도 6a에서, 필드에 특정 값이 존재함을 나타내기 위해서 둥근 코너의 사각형들이 이용된다(예를 들어, 수정자 필드(646)에 대한 메모리 액세스(646B); 알파 필드(652)/되찾기 힌트 필드(752B)에 대한 임시(652B.1) 및 비임시(652B.2)).

메모리 액세스 명령어 템플릿들 - 임시

임시 데이터는 캐싱으로부터 이익을 얻을 정도로 빨리 재이용될 가능성이 있는 데이터이다. 그러나, 즉, 힌트 및 상이한 프로세서들은 힌트를 완전히 무시하는 것을 비롯한 상이한 방식들로 그것을 구현할 수 있다.

메모리 액세스 명령어 템플릿들 - 비임시

비임시 데이터는 제1 레벨 캐시에서의 캐싱으로부터 이익을 얻을 정도로 빨리 재이용될 가능성이 없는 데이터이고, 되찾기에 대한 우선순위가 주어져야 한다. 그러나, 즉, 힌트 및 상이한 프로세서들은 힌트를 완전히 무시하는 것을 비롯한 상이한 방식들로 그것을 구현할 수 있다.

클래스 B의 명령어 템플릿들

클래스 B의 명령어 템플릿들의 경우에, 알파 필드(652)는 기입 마스크 제어(Z) 필드(652C)로서 해석되고, 그것의 내용은 기입 마스크 필드(670)에 의해 제어되는 기입 마스킹이 병합이어야 하는지 또는 제로화여야 하는지를 구분한다.

클래스 B의 메모리 액세스 없음 명령어 템플릿들

클래스 B의 메모리 액세스 없음(605) 명령어 템플릿들의 경우에, 베타 필드(654)의 일부는 RL 필드(652A)로서 해석되고, 그것의 내용은 상이한 증대 연산 타입들 중 어느 것이 수행되어야 하는지를 구분하는 한편(예를 들어, 메모리 액세스 없음, 기입 마스크 제어, 부분 라운드 제어 타입 연산(612) 명령어 템플릿, 및 메모리 액세스 없음, 기입 마스크 제어, VSIZE 타입 연산(717) 명령어 템플릿에 대해 각각 라운드(657A.1) 및 벡터 길이(VSIZE)(657A.2)가 특정됨), 베타 필드(654)의 나머지는 특정 타입의 연산들 중 어느 연산이 수행되어야 하는지를 구분한다. 도 6에서, 특정 값이 존재함을 나타내기 위해서 둥근 코너의 블록들이 이용된다(예를 들어, 수정자 필드(646)에서의 메모리 액세스 없음(646A); RL 필드(652A)에 대한 라운드(657A.1) 및 VSIZE(657A.2)). 메모리 액세스 없음(605) 명령어 템플릿들에서, 스케일 필드(660), 변위 필드(662A) 및 변위 스케일 필드(662B)는 존재하지 않는다.

메모리 액세스 없음 명령어 템플릿들 - 기입 마스크 제어, 부분 라운드 제어 타입 연산

메모리 액세스 없음, 기입 마스크 제어, 부분 라운드 제어 타입 연산(610) 명령어 템플릿에서, 베타 필드(654)의 나머지는 라운드 연산 필드(659A)로서 해석되고, 예외 이벤트 보고가 디스에이블된다(주어진 명령어는 어떠한 종류의 부동 소수점 예외 플래그도 보고하지 않고, 어떠한 부동 소수점 예외 핸들러도 발생시키지 않는다).

라운드 연산 제어 필드(659A) - 라운드 연산 제어 필드(658)처럼, 그것의 내용은 라운드 연산들의 그룹 중 어느 것을 수행할지를 구분한다(예를 들어, 라운드-업, 라운드-다운, 제로를 향한 라운드 및 최근접치로의 라운드). 따라서, 라운드 연산 제어 필드(659A)는 명령어별로 라운딩 모드의 변경을 허용하고, 따라서 이것이 요구되는 경우에 특히 유용하다. 프로세서가 라운딩 모드들을 특정하기 위한 제어 레지스터를 포함하는 본 발명의 일 실시예에서, 라운드 연산 제어 필드(659A)의 내용은 그 레지스터 값을 오버라이드한다(이러한 제어 레지스터 상에서 저장-수정-복구를 수행할 필요 없이 라운딩 모드를 선택할 수 있는 것은 유리하다).

메모리 액세스 없음 명령어 템플릿들 - 기입 마스크 제어, VSIZE 타입 연산

메모리 액세스 없음, 기입 마스크 제어, VSIZE 타입 연산(717) 명령어 템플릿에서, 베타 필드(654)의 나머지는 벡터 길이 필드(659B)로서 해석되고, 그것의 내용은 다수의 데이터 벡터 길이 중 어느 것에 대해 수행되어야 하는지를 구분한다(예를 들어, 128, 856 또는 1012 바이트).

클래스 B의 메모리 액세스 명령어 템플릿들

클래스 A의 메모리 액세스(620) 명령어 템플릿의 경우에, 베타 필드(654)의 부분은 브로드캐스트 필드(657B)로서 해석되고, 그것의 내용은 브로드캐스트 타입 데이터 조작 연산이 수행되어야 하는지 여부를 구분하는 한편, 베타 필드(654)의 나머지는 벡터 길이 필드(659B)로서 해석된다. 메모리 액세스(620) 명령어 템플릿들은 스케일 필드(660), 및 선택적으로 변위 필드(662A) 또는 변위 스케일 필드(662B)를 포함한다.

필드들에 관한 부가적인 코멘트

일반 벡터 친화형 명령어 포맷(600)과 관련하여, 포맷 필드(640), 베이스 연산 필드(642) 및 데이터 엘리먼트 폭 필드(664)를 포함하는 전체 오피코드 필드(674)가 도시되어 있다. 전체 오피코드 필드(674)가 이들 필드들 모두를 포함하는 일 실시예가 도시되어 있지만, 이들 모두를 지원하지는 않는 실시예들에서, 전체 오피코드 필드(674)는 이들 필드들 모두보다 적은 필드들을 포함한다. 전체 오피코드 필드(674)는 연산 코드를 제공한다.

증대 연산 필드(650), 데이터 엘리먼트 폭 필드(664) 및 기입 마스크 필드(670)는, 이들 피처들이 명령어별로 일반 벡터 친화형 명령어 포맷으로 특정되는 것을 허용한다.

기입 마스크 필드와 데이터 엘리먼트 폭 필드의 조합들은, 마스크가 상이한 데이터 엘리먼트 폭들에 기초하여 적용되는 것을 그것들이 허용한다는 점에서 타입 명령어들(typed instructions)을 생성한다.

명령어 포맷은 비교적 적은 수의 비트를 요구하는데, 그 이유는 이것이 다른 필드들의 내용에 기초하여 상이한 목적을 위해 상이한 필드들을 재이용하기 때문이다. 예를 들어, 하나의 관점은, 수정자 필드의 내용이 도 6a 및 도 6b 상의 메모리 액세스 없음(605) 명령어 템플릿들과 도 6a 및 도 6b 상의 메모리 액세스(620) 명령어 템플릿들 사이에서 선택하는 한편; 클래스 필드(668)의 내용이 이들 메모리 액세스 없음(605) 명령어 템플릿들 내에서 도 6a의 명령어 템플릿들(610/615)과 도 6b의 명령어 템플릿들(612/717) 사이에 선택하는 한편; 클래스 필드(668)의 내용이 이들 메모리 액세스(620) 명령어 템플릿들 내에서 도 6a의 명령어 템플릿들(625/630)과 도 6b의 명령어 템플릿들(627) 사이에 선택한다는 것이다. 다른 관점에서, 클래스 필드(668)의 내용은 각각 도 6a 및 도 6b의 클래스 A 명령어 템플릿들과 클래스 B 명령어 템플릿들 사이에서 선택하는 한편; 수정자 필드의 내용은 이들 클래스 A 명령어 템플릿들 내에서 도 6a의 명령어 템플릿들(605와 620) 사이에 선택하는 한편; 수정자 필드의 내용은 이들 클래스 B 명령어 템플릿들 내에서 도 6b의 명령어 템플릿들(605 및 620) 사이에 선택한다. 클래스 필드의 내용이 클래스 A 명령어 템플릿을 나타내는 경우에, 수정자 필드(646)의 내용은 (rs 필드(652A)와 EH 필드(752B) 사이에서) 알파 필드(652)의 해석을 선택한다. 관련 방식으로, 수정자 필드(646) 및 클래스 필드(668)의 내용은 알파 필드가 rs 필드(652A)로서 해석되는지, EH 필드(752B)로서 해석되는지 또는 기입 마스크 제어(Z) 필드(652C)로서 해석되는지를 선택한다. 클래스 필드 및 수정자 필드가 클래스 A의 메모리 액세스 없음 연산을 나타내는 경우에, 증대 필드의 베타 필드의 해석은 rs 필드의 내용에 기초하여 변경되는 한편; 클래스 필드 및 수정자 필드가 클래스 B의 메모리 액세스 없음 연산을 나타내는 경우에, 베타 필드의 해석은 RL 필드의 내용에 의존한다. 클래스 필드 및 수정자 필드가 클래스 A의 메모리 액세스 연산을 나타내는 경우에, 증대 필드의 베타 필드의 해석은 베이스 연산 필드의 내용에 기초하여 변경되는 한편; 클래스 필드 및 수정자 필드가 클래스 B의 메모리 액세스 연산을 나타내는 경우에, 증대 필드의 베타 필드의 브로드캐스트 필드(657B)의 해석은 베이스 연산 필드의 내용에 기초하여 변경된다. 따라서, 베이스 연산 필드, 수정자 필드 및 증대 연산 필드의 조합은 매우 다양한 증대 연산들이 특정되는 것을 허용한다.

클래스 A 및 클래스 B 내에서 발견되는 다양한 명령어 템플릿들은 상이한 상황들에서 이롭다. 클래스 A는, 성능의 이유로 제로화-기입마스킹 또는 더 작은 벡터 길이들이 요구되는 경우에 유용하다. 예를 들어, 제로화는 리네이밍이 이용되는 경우에 거짓 의존성(fake dependences)을 회피하는 것을 허용하는데, 그 이유는 더 이상 목적지와 인공적으로 병합할 필요가 없기 때문이고; 다른 예로서, 벡터 길이 제어는 벡터 마스크로 더 짧은 벡터 크기들을 에뮬레이트하는 경우에 스토어-로드 포워딩(store-load forwarding) 이슈들을 완화시킨다. 클래스 B는, 1) 라운딩 모드 제어를 이용하는 동시에 부동 소수점 예외를 허용하는 것이 바람직할 때(즉, SAE 필드의 내용이 어떠한 것도 나타내지 않을 때); 2) 업컨버전, 스위즐, 스왑 및/또는 다운컨버전을 이용가능한 것이 바람직할 때; 3) 그래픽 데이터 타입에 대해 연산하는 것이 바람직할 때 유용하다. 예를 들어, 업컨버전, 스위즐, 스왑, 다운컨버전 및 그래픽 데이터 타입은 상이한 포맷의 소스들과 함께 작동할 때에 요구되는 명령어들의 수를 감소시키고; 다른 예로서, 예외를 허용하는 능력은 지시된 라운딩 모드(directed rounding-modes)에 대한 완전한 IEEE 준수를 제공한다.

예시적인 특정 벡터 친화형 명령어 포맷

도 7은 본 발명의 실시예들에 따른 예시적인 특정 벡터 친화형 명령어 포맷을 도시하는 블록도이다. 도 7은 필드들의 로케이션, 크기, 해석 및 순서뿐만 아니라, 이들 필드들의 일부에 대한 값들을 특정한다는 점에서 특정적인 특정 벡터 친화형 명령어 포맷(700)을 도시한다. 특정 벡터 친화형 명령어 포맷(700)은 x86 명령어 세트를 확장하는데 이용될 수 있고, 따라서 필드들 중 일부는 기존의 x86 명령어 세트 및 그 확장(예를 들어, AVX)에서 이용되는 것들과 유사하거나 동일하다. 이 포맷은 확장들을 갖는 기존의 x86 명령어 세트의 프리픽스 인코딩 필드, 실제 오피코드 바이트 필드(real opcode byte field), MOD R/M 필드, SIB 필드, 변위 필드 및 즉치 필드들과 일관되게 유지된다. 도 7로부터의 필드들이 매핑되는 도 6으로부터의 필드들이 예시되어 있다.

본 발명의 실시예들은 예시의 목적으로 일반 벡터 친화형 명령어 포맷(600)의 콘텍스트에서 특정 벡터 친화형 명령어 포맷(700)을 참조하여 설명되지만, 본 발명은 청구되는 경우를 제외하고는 특정 벡터 친화형 명령어 포맷(700)에 제한되지는 않는다는 것이 이해되어야 한다. 예를 들어, 일반 벡터 친화형 명령어 포맷(600)은 다양한 필드들에 대한 다양한 가능한 크기를 고려하는 한편, 특정 벡터 친화형 명령어 포맷(700)은 특정 크기의 필드들을 갖는 것으로 도시되어 있다. 특정 예로서, 데이터 엘리먼트 폭 필드(664)는 특정 벡터 친화형 명령어 포맷(700)에서는 1 비트 필드로서 예시되어 있지만, 본 발명이 이에 제한되지는 않는다(즉, 일반 벡터 친화형 명령어 포맷(600)은 데이터 엘리먼트 폭 필드(664)의 다른 크기들을 고려한다).

포맷 - 도 7

일반 벡터 친화형 명령어 포맷(600)은 도 7에 도시된 순서로 아래에 열거되는 다음의 필드들을 포함한다.

EVEX 프리픽스(바이트 0-3)

EVEX 프리픽스(702) - 4 바이트 형태로 인코딩된다.

포맷 필드(640)(EVEX 바이트 0, 비트 [7:0]) - 제1 바이트(EVEX 바이트 0)는 포맷 필드(640)이고, 0x62(본 발명의 일 실시예에서 벡터 친화형 명령어 포맷을 구분하기 위해 이용되는 고유값)를 포함한다.

제2-제4 바이트(EVEX 바이트 1-3)는 특정 능력을 제공하는 다수의 비트 필드들을 포함한다.

REX 필드(705)(EVEX 바이트 1, 비트 [7-5]) - EVEX.R 비트 필드(EVEX 바이트 1, 비트 [7] - R), EVEX.X 비트 필드(EVEX 바이트 1, 비트 [6] - X) 및 EVEX.B 비트 필드(EVEX 바이트 1, 비트 [5] - B)로 구성된다. EVEX.R, EVEX.X 및 EVEX.B 비트 필드들은 대응 VEX 비트 필드들과 동일한 기능성을 제공하고, 1의 보수 형태(1s complement form)를 이용하여 인코딩된다, 즉 ZMM0은 1111B로 인코딩되고, ZMM15는 0000B로 인코딩된다. 명령어들의 다른 필드들은 관련 기술분야에 공지된 바와 같이 레지스터 인덱스들의 하위 3 비트를 인코딩하여(rrr, xxx 및 bbb), EVEX.R, EVEX.X 및 EVEX.B를 추가함으로써 Rrrr, Xxxx 및 Bbbb가 형성될 수 있다.

REX' 필드(710) - 이것은 REX' 필드(710)의 제1 부분이고, 확장된 32 레지스터 세트의 상위 16 또는 하위 16 중 어느 하나를 인코딩하는데 이용되는 EVEX.R' 비트 필드(EVEX 바이트 1, 비트 [4] - R')이다. 본 발명의 일 실시예에서, 이 비트는, 아래 표시된 바와 같은 다른 것들과 함께, (잘 알려진 x86 32-비트 모드에서) BOUND 명령어와 구분하기 위해 비트 반전된 포맷으로 저장되고, 그것의 실제 오피코드 바이트는 62이지만, (후술되는) MOD R/M 필드에서 MOD 필드의 11의 값을 수락하지 않으며; 본 발명의 대안적인 실시예들은 반전된 포맷으로 이것 및 아래에 표시된 다른 비트들을 저장하지 않는다. 하위 16개의 레지스터를 인코딩하는데 1의 값이 이용된다. 다시 말하면, R'Rrrr은 다른 필드들로부터의 EVEX.R', EVEX.R 및 다른 RRR을 결합함으로써 형성된다.

오피코드 맵 필드(715)(EVEX 바이트 1, 비트 [3:0] - mmmm) - 그것의 내용은 암시적인 리딩 오피코드 바이트(implied leading opcode byte)(0F, 0F 38 또는 0F 3)를 인코딩한다.

데이터 엘리먼트 폭 필드(664)(EVEX 바이트 2, 비트 [7] - W) - 표기 EVEX.W로 표현된다. EVEX.W는 데이터타입의 그래뉼러티(granularity)(크기)를 정의하는데 이용된다(32 비트 데이터 엘리먼트들 또는 64 비트 데이터 엘리먼트들).

EVEX.vvvv(720)(EVEX 바이트 2, 비트 [6:3] - vvvv) - EVEX.vvvv의 역할은 다음의 것을 포함할 수 있다: 1) EVEX.vvvv는 반전된(1의 보수) 형태로 특정되는 제1 소스 레지스터 피연산자를 인코딩하고, 2개 이상의 소스 피연산자를 갖는 명령어들에 대해 유효하다; 2) EVEX.vvvv는 특정 벡터 시프트들에 대해 1의 보수 형태로 특정되는 목적지 레지스터 피연산자를 인코딩한다; 또는 3) EVEX.vvvv는 어떠한 피연산자도 인코딩하지 않으며, 이 필드는 예비되고, 1111b를 포함해야 한다. 따라서, EVEX.vvvv 필드(720)는 반전된(1의 보수) 형태로 저장되는 제1 소스 레지스터 지정자의 하위 4 비트를 인코딩한다. 명령어에 따라, 추가의 상이한 EVEX 비트 필드가 지정자 크기를 32개의 레지스터로 확장하는데 이용된다.

EVEX.U(668) 클래스 필드(EVEX 바이트 2, 비트 [2] - U) - EVEX.U=0인 경우에는, 클래스 A 또는 EVEX.U0을 나타내고; EVEX.U=1인 경우에는, 클래스 B 또는 EVEX.U1을 나타낸다.

프리픽스 인코딩 필드(725)(EVEX 바이트 2, 비트 [1:0] - pp) - 베이스 연산 필드에 대한 부가적인 비트들을 제공한다. EVEX 프리픽스 포맷의 레거시 SSE 명령어들에 대한 지원을 제공하는 것에 부가하여, 이것은 또한 SIMD 프리픽스를 콤팩트화하는 이득을 갖는다(SIMD 프리픽스를 표현하기 위해 바이트를 요구하는 것이 아니라, EVEX 프리픽스는 2 비트만을 요구함). 일 실시예에서, 레거시 포맷과 EVEX 프리픽스 포맷 양자의 SIMD 프리픽스(66H, F2H, F3H)를 이용하는 레거시 SSE 명령어들을 지원하기 위해서, 이들 레거시 SIMD 프리픽스들은 SIMD 프리픽스 인코딩 필드로 인코딩되고; 런타임 시에 디코더의 PLA에 제공되기 전에 레거시 SIMD 프리픽스로 확장된다(따라서, PLA는 수정 없이 이들 레거시 명령어들의 레거시 포맷 및 EVEX 포맷 양자를 실행할 수 있다). 더 새로운 명령어들이 오피코드 확장으로서 직접 EVEX 프리픽스 인코딩 필드의 내용을 이용할 수 있지만, 특정 실시예들은 일관성을 위해 유사한 방식으로 확장되고, 상이한 의미들이 들 레거시 SIMD 프리픽스들에 의해 특정되는 것을 허용한다. 대안적인 실시예는 2 비트 SIMD 프리픽스 인코딩들을 지원하도록 PLA를 재설계할 수 있고, 따라서 확장을 요구하지 않는다.

알파 필드(652)(EVEX 바이트 3, 비트 [7] - EH; EVEX.EH, EVEX.rs, EVEX.RL, EVEX.기입 마스크 제어 및 EVEX.N으로도 알려짐; 또한 α로 도시됨) - 이전에 설명된 바와 같이, 이 필드는 콘텍스트 특정적이다. 본 명세서에서 나중에 부가적인 설명이 제공된다.

베타 필드(654)(EVEX 바이트 3, 비트 [6:4] - SSS; EVEX.s_2-0, EVEX.r_2-0, EVEX.rr1, EVEX.LL0, EVEX.LLB로도 알려짐; 또한 βββ로 도시됨) - 이전에 설명된 바와 같이, 이 필드는 콘텍스트 특정적이다. 본 명세서에서 나중에 부가적인 설명이 제공된다.

REX' 필드(710) - 이것은 REX' 필드의 나머지이고, 확장된 32 레지스터 세트의 상위 16 또는 하위 16 중 어느 하나를 인코딩하는데 이용될 수 있는 EVEX.V' 비트 필드(EVEX 바이트 3, 비트 [3] - V')이다. 이 비트는 비트 반전된 포맷으로 저장된다. 하위 16개의 레지스터를 인코딩하는데 1의 값이 이용된다. 다시 말하면, V'VVVV는 EVEX.V', EVEX.vvvv를 결합함으로써 형성된다.

기입 마스크 필드(670)(EVEX 바이트 3, 비트 [2:0] - kkk) - 그것의 내용은 이전에 설명된 바와 같이 기입 마스크 레지스터들에서의 레지스터의 인덱스를 특정한다. 본 발명의 일 실시예에서, 특정 값 EVEX.kkk=000은 특정 명령어에 대해 어떠한 기입 마스크도 이용되지 않음을 암시하는 특수 거동을 갖는다(이것은 모두 1로 하드와이어드된(hardwired) 기입 마스크 또는 마스킹 하드웨어를 바이패스하는 하드웨어의 이용을 비롯한 다양한 방식으로 구현될 수 있음).

실제 오피코드 필드(730)(바이트 4)

이것은 오피코드 바이트로서 또한 공지된다. 오피코드의 일부는 이 필드에서 특정된다.

MOD R/M 필드(740)(바이트 5)

수정자 필드(646)(MODR/M.MOD, 비트 [7-6] - MOD 필드(742)) - 이전에 설명된 바와 같이, MOD 필드(742)의 내용은 메모리 액세스 연산들과 메모리 액세스 없음 연산들을 구분한다. 이 필드는 본 명세서에서 나중에 추가로 설명될 것이다.

MODR/M.reg 필드(744), 비트 [5-3] - ModR/M.reg 필드의 역할은 2가지 상황으로 요약될 수 있다: ModR/M.reg가 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자를 인코딩하는 상황, 또는 ModR/M.reg가 오피코드 확장으로서 취급되고, 임의의 명령어 피연산자를 인코딩하는데 이용되지 않는 상황.

MODR/M.r/m 필드(746), 비트 [2-0] - ModR/M.r/m 필드의 역할은 다음의 것을 포함할 수 있다: ModR/M.r/m이 메모리 어드레스를 참조하는 명령어 피연산자를 인코딩하는 것, 또는 ModR/M.r/m이 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자를 인코딩하는 것.

SIB(Scale, Index, Base) 바이트(바이트 6)

스케일 필드(660)(SIB.SS, 비트 [7-6]) - 이전에 설명된 바와 같이, 스케일 필드(660)의 내용은 메모리 어드레스 생성을 위해 이용된다. 이 필드는 본 명세서에서 나중에 추가로 설명될 것이다.

SIB.xxx(754)(비트 [5-3]) 및 SIB.bbb(756)(비트 [2-0]) - 이들 필드들의 내용은 이전에 레지스터 인덱스들 Xxxx 및 Bbbb와 관련하여 언급되었다.

변위 바이트(들)(바이트 7 또는 바이트 7-10)

변위 필드(662A)(바이트 7-10) - MOD 필드(742)가 10을 포함할 때, 바이트 7-10은 변위 필드(662A)이고, 이것은 레거시 32 비트 변위(disp32)와 동일하게 작동하며, 바이트 그래뉼러티로 작동한다.

변위 인자 필드(662B)(바이트 7) - MOD 필드(742)가 01을 포함할 때, 바이트 7은 변위 인자 필드(662B)이다. 이 필드의 로케이션은 바이트 그래뉼러티로 작동하는 레거시 x86 명령어 세트 8 비트 변위(disp8)의 로케이션과 동일하다. disp8이 부호 확장되기(sign extended) 때문에, 이것은 단지 -128과 127 바이트 오프셋들 사이를 어드레싱할 수 있고; 64 바이트 캐시 라인들에 관하여, disp8은 4개의 실제 유용한 값들인 -128, -64, 0 및 64로만 설정될 수 있는 8 비트를 이용하며; 더 큰 범위가 종종 필요하기 때문에, disp32가 이용되지만; disp32는 4 바이트를 요구한다. disp8 및 disp32에 반해, 변위 인자 필드(662B)는 disp8의 재해석(reinterpretation)이고; 변위 인자 필드(662B)를 이용할 때, 변위 인자 필드의 내용과 메모리 피연산자 액세스의 크기(N)를 승산하는 것에 의해 실제 변위가 결정된다. 이러한 타입의 변위는 disp8*N을 지칭된다. 이것은 평균 명령어 길이를 감소시킨다(훨씬 더 큰 범위를 갖는 변위에 대해 단일의 바이트가 이용됨). 이러한 압축된 변위는, 유효 변위가 메모리 액세스의 그래뉼러티의 배수이고, 그에 따라 어드레스 오프셋의 잉여 하위 비트들이 인코딩될 필요가 없다는 가정에 기초한다. 다시 말하면, 변위 인자 필드(662B)는 레거시 x86 명령어 세트 8 비트 변위를 대체한다. 따라서, 변위 인자 필드(662B)는 x86 명령어 세트 8 비트 변위와 동일한 방식으로 인코딩되고(따라서, ModRM/SIB 인코딩 규칙들에서의 변화 없음), 유일한 예외는 disp8이 disp8*N으로 오버로드된다는 것이다. 다시 말하면, 인코딩 규칙들 또는 인코딩 길이들에 있어서 어떠한 변경도 존재하지 않지만, (바이트-관련 어드레스 오프셋(byte-wise address offset)을 획득하기 위해 메모리 피연산자의 크기에 의해 변위를 스케일링할 필요가 있는) 하드웨어에 의한 변위 값의 해석에서만 변경이 존재한다.

즉치

즉치 필드(672)는 이전에 설명된 바와 같이 동작한다.

예시적인 레지스터 아키텍처 - 도 8

도 8은 본 발명의 일 실시예에 따른 레지스터 아키텍처(800)의 블록도이다. 레지스터 아키텍처의 레지스터 파일들 및 레지스터들은 아래에 열거된다:

벡터 레지스터 파일(810) - 도시된 실시예에서, 폭이 512 비트인 32개의 벡터 레지스터들이 존재하고; 이들 레지스터들은 zmm0 내지 zmm31로서 참조된다. 하위 16개의 zmm 레지스터들의 하위 256 비트는 레지스터들 ymm0-16에 오버레이된다. 하위 16개의 zmm 레지스터들의 하위 128 비트(ymm 레지스터들의 하위 128 비트)는 레지스터들 xmm0-15에 오버레이된다. 특정 벡터 친화형 명령어 포맷(700)은 아래의 표에 예시된 바와 같이 이들 오버레이된 레지스터 파일에 대해 작용한다.

다시 말하면, 벡터 길이 필드(659B)는 최대 길이와 하나 이상의 다른 더 짧은 길이 사이에서 선택하는데, 여기서 각각의 이러한 더 짧은 길이는 선행 길이의 1/2 길이이며; 벡터 길이 필드(659B)를 갖지 않는 명령어 템플릿들은 최대 벡터 길이에 대해 작용한다. 또한, 일 실시예에서, 특정 벡터 친화형 명령어 포맷(700)의 클래스 B 명령어 템플릿들은 패킹된 또는 스칼라 싱글/더블-정밀도 부동 소수점 데이터 및 패킹된 또는 스칼라 정수 데이터에 대해 작용한다. 스칼라 연산들은 zmm/ymm/xmm 레지스터에서의 최하위 데이터 엘리먼트 위치에서 수행되는 연산들이고; 상위 데이터 엘리먼트 위치들은 실시예에 따라 명령어 이전에 이들이 있었던 것과 동일하게 남겨지거나 또는 제로화된다.

기입 마스크 레지스터들(815) - 도시된 실시예에서, 각각 64 비트 크기인 8개의 기입 마스크 레지스터(k0 내지 k7)가 존재한다. 이전에 설명된 바와 같이, 본 발명의 일 실시예에서, 벡터 마스크 레지스터(k0)는 기입 마스크로서 이용될 수 없고; 통상적으로 k0을 나타내는 인코딩이 기입 마스크에 이용될 때, 이것은 0xFFFF의 하드와이어드 기입 마스크를 선택하여, 그 명령어에 대한 기입 마스킹을 효과적으로 디스에이블한다.

MXCSR(Multimedia Extensions Control Status Register)(820) - 도시된 실시예에서, 이 32 비트 레지스터는 부동 소수점 연산들에서 이용되는 상태 및 제어 비트들을 제공한다.

범용 레지스터들(825) - 도시된 실시예에서, 메모리 피연산자들을 어드레싱하기 위해 기존의 x86 어드레싱 모드들과 함께 이용되는 16개의 64 비트 범용 레지스터들이 존재한다. 이들 레지스터들은 RAX, RBX, RCX, RDX, RBP, RSI, RDI, RSP 및 R8 내지 R15라는 이름으로 참조된다.

확장 플래그(EFLAGS) 레지스터(830) - 도시된 실시예에서, 이 32 비트 레지스터는 많은 명령어들의 결과를 기록하는데 이용된다.

부동 소수점 제어 워드(FCW: Floating Point Control Word) 레지스터(835) 및 부동 소수점 상태 워드(FSW: Floating Point Status Word) 레지스터(840) - 도시된 실시예에서, 이들 레지스터들은, FCW의 경우에 라운딩 모드들, 예외 마스크들 및 플래그들을 설정하기 위해 그리고 FSW의 경우에 예외들을 추적하기 위해, x87 명령어 세트 확장에 의해 이용된다.

MMX 패킹된 정수 플랫 레지스터 파일(packed integer flat register file)(850)로 에일리어싱된(aliased) 스칼라 부동 소수점 스택 레지스터 파일(x87 스택)(845) - 도시된 실시예에서, x87 스택은 x87 명령어 세트 확장을 이용하여 32/64/80 비트 부동 소수점 데이터에 대해 스칼라 부동 소수점 연산들을 수행하기 위해 이용되는 8-엘리먼트 스택인 한편; MMX 레지스터들은 MMX 레지스터들과 XMM 레지스터들 사이에 수행되는 일부 연산들을 위한 피연산자들을 유지할 뿐만 아니라 64 비트 패킹된 정수 데이터에 대해 연산들을 수행하기 위해 이용된다.

세그먼트 레지스터들(855) - 도시된 실시예에서, 세그먼트화된 어드레스 생성에 이용되는 데이터를 저장하기 위해 이용되는 6개의 16 비트 레지스터들이 존재한다.

RIP 레지스터(865) - 도시된 실시예에서, 이 64 비트 레지스터는 명령어 포인터를 저장한다.

본 발명의 대안적인 실시예들은 더 넓거나 더 좁은 레지스터들을 이용할 수 있다. 추가로, 본 발명의 대안적인 실시예들은 더 많거나, 더 적거나 또는 상이한 레지스터 파일들 및 레지스터들을 이용할 수 있다.

예시적인 순차 프로세서 아키텍처 - 도 9a 및 도 9b

도 9a 및 도 9b는 예시적인 순차 프로세서 아키텍처의 블록도를 도시한다. 이들 예시적인 실시예들은 와이드 벡터 프로세서(VPU)로 증대되는 순차 CPU 코어의 다수의 인스턴스화에 관하여 설계된다. 코어들은, e13t 애플리케이션에 따라, 일부 고정된 기능 로직, 메모리 I/O 인터페이스들 및 다른 필요한 I/O 로직과 고대역폭 상호접속 네트워크를 통해 통신한다. 예를 들어, 자립형 GPU로서의 이러한 실시예의 구현은 통상적으로 PCIe 버스를 포함할 것이다.

도 9a는, 본 발명의 실시예들에 따른 싱글 CPU 코어를, 온-다이 상호접속 네트워크(902)로의 그것의 접속 및 레벨 2(L2) 캐시의 그것의 로컬 서브세트(904)와 함께 도시하는 블록도이다. 명령어 디코더(900)는 특정 벡터 명령어 포맷(700)을 포함하는 확장을 갖는 x86 명령어 세트를 지원한다. (설계를 단순화하기 위해) 본 발명의 일 실시예에서 스칼라 유닛(908) 및 벡터 유닛(910)은 별개의 레지스터 세트들(각각 스칼라 레지스터들(912) 및 벡터 레지스터들(914))을 이용하고, 이들 사이에 전달되는 데이터는 메모리에 기입된 다음, 레벨 1(L1) 캐시(906)로부터 다시 판독되지만, 본 발명의 대안적인 실시예들은 상이한 접근법을 이용할 수 있다(예를 들어, 단일의 레지스터 세트를 이용하거나, 또는 기입 및 다시 판독되지 않고 2개의 레지스터 파일들 사이에서 데이터가 전달되는 것을 허용하는 통신 경로를 포함함).

L1 캐시(906)는 스칼라 유닛 및 벡터 유닛에 대한 캐시 메모리로의 낮은 레이턴시 액세스들을 허용한다. 벡터 친화형 명령어 포맷의 로드-오피 명령어들(load-op instructions)과 함께, 이것은 L1 캐시(906)가 다소 확장된 레지스터 파일처럼 취급될 수 있다는 것을 의미한다. 이것은 특히 되찾기 힌트 필드(752B)로 많은 알고리즘의 성능을 상당히 개선한다.

L2 캐시의 로컬 서브세트(904)는 CPU 코어당 하나씩 별개의 로컬 서브세트들로 분할되는 글로벌 L2 캐시의 일부이다. 각각의 CPU는 L2 캐시의 그 자신의 로컬 서브세트(904)에 대한 직접 액세스 경로를 갖는다. CPU 코어에 의해 판독된 데이터는 그것의 L2 캐시 서브세트(904)에 저장되고, 다른 CPU들이 그들 자신의 로컬 L2 캐시 서브세트들에 액세스하는 것과 병렬로 신속하게 액세스될 수 있다. CPU 코어에 의해 기입된 데이터는 그 자신의 L2 캐시 서브세트(904)에 저장되고, 필요한 경우에 다른 서브세트들로부터 플러싱된다. 링 네트워크는 공유 데이터에 대한 일관성(coherency)을 보장한다.

도 9b는 본 발명의 실시예들에 따른 도 9a의 CPU 코어의 일부의 확대도이다. 도 9b는 L1 캐시(904)의 L1 데이터 캐시(906A) 부분뿐만 아니라, 벡터 유닛(910) 및 벡터 레지스터들(914)에 관한 추가 상세를 포함한다. 구체적으로는, 벡터 유닛(910)은 16-와이드 벡터 처리 유닛(VPU)(16-와이드 ALU(928) 참조)인데, 이는 정수, 싱글-정밀도 부동 및 더블-정밀도 부동 명령어들을 실행한다. VPU는 스위즐 유닛(920)을 이용한 레지스터 입력들의 스위즐링, 수치 변환 유닛들(922A 및 922B)을 이용한 수치 변환, 및 메모리 입력에 대한 복제 유닛(924)을 이용한 복제를 지원한다. 기입 마스크 레지스터들(926)은 결과적인 벡터 기입들의 프리디케이팅(predicating)을 허용한다.

레지스터 데이터는 예를 들어 매트릭스 승산을 지원하기 위해서 다양한 방식으로 스위즐링될 수 있다. 메모리로부터의 데이터는 VPU 레인들에 걸쳐 복제될 수 있다. 이것은 그래픽 및 비그래픽 병렬 데이터 처리 양쪽 모두에서의 공통 연산이며, 이는 캐시 효율을 상당히 증가시킨다.

링 네트워크는, CPU 코어들, L2 캐시들 및 다른 로직 블록들과 같은 에이전트들이 칩 내에서 서로 통신할 수 있게 하기 위해 양방향성이다. 각각의 링 데이터 경로는 방향당 512 비트 폭이다.

예시적인 비순차 아키텍처 - 도 10

도 10은 본 발명의 실시예들에 따른 예시적인 비순차 아키텍처를 도시하는 블록도이며, 도 1에서 전술한 파이프라인과 같은 파이프라인의 보다 상세한 설명으로서 간주될 수 있다. 구체적으로는, 도 10은 벡터 친화형 명령어 포맷 및 그것의 실행을 통합하도록 수정된 잘 알려진 예시적인 비순차 아키텍처를 도시한다. 도 10에서, 화살표들은 2개 이상의 유닛들 사이의 연결을 나타내고, 화살표의 방향은 이들 유닛들 사이의 데이터 흐름의 방향을 나타낸다. 도 10은 메모리 유닛(1015) 및 실행 엔진 유닛(1010)에 연결된 프론트 엔드 유닛(1005)을 포함하고; 실행 엔진 유닛(1010)은 메모리 유닛(1015)에 추가로 연결된다.

프론트 엔드 유닛(1005)은 레벨 2(L2) 분기 예측 유닛(1022)에 연결된 레벨 1(L1) 분기 예측 유닛(1020)을 포함한다. L1 및 L2 분기 예측 유닛들(1020 및 1022)은 L1 명령어 캐시 유닛(1024)에 연결된다. L1 명령어 캐시 유닛(1024)은 명령어 변환 색인 버퍼(TLB: translation lookaside buffer)(1026)에 연결되며, 이 명령어 변환 색인 버퍼는 명령어 페치 및 사전 디코드 유닛(1028)에 추가로 연결된다. 명령어 페치 및 사전 디코드 유닛(1028)은 명령어 큐 유닛(1030)에 연결되며, 이 명령어 큐 유닛은 디코드 유닛(1032)에 추가로 연결된다. 디코드 유닛(1032)은 복잡한 디코더 유닛(1034) 및 3개의 단순한 디코더 유닛(1036, 1038 및 1040)을 포함한다. 디코드 유닛(1032)은 마이크로코드 ROM 유닛(1042)을 포함한다. 디코드 유닛(1032)은 디코드 스테이지 섹션에서 이전에 전술한 바와 같이 동작할 수 있다. L1 명령어 캐시 유닛(1024)은 메모리 유닛(1015)에서의 L2 캐시 유닛(1048)에 추가로 연결된다. 명령어 TLB 유닛(1026)은 메모리 유닛(1015)에서의 제2 레벨 TLB 유닛(1046)에 추가로 연결된다. 디코드 유닛(1032), 마이크로코드 ROM 유닛(1042) 및 루프 스트림 검출기 유닛(1044)은 각각 실행 엔진 유닛(1010)에서의 리네임/할당자 유닛(1056)에 연결된다.

실행 엔진 유닛(1010)은, 통합된 스케줄러 유닛(1058) 및 회수 유닛(1074)에 연결되는 리네임/할당자 유닛(1056)을 포함한다. 회수 유닛(1074)은 실행 유닛들(1060)에 추가로 연결되며, 재정렬 버퍼 유닛(1078)을 포함한다. 통합된 스케줄러 유닛(1058)은 물리적 레지스터 파일들 유닛(1076)에 추가로 연결되며, 이 물리적 레지스터 파일들 유닛은 실행 유닛들(1060)에 연결된다. 물리적 레지스터 파일들 유닛(1076)은 벡터 레지스터들 유닛(1077A), 기입 마스크 레지스터들 유닛(1077B), 스칼라 레지스터들 유닛(1077C)을 포함하고; 이들 레지스터 유닛들은 벡터 레지스터들(810), 벡터 마스크 레지스터들(815) 및 범용 레지스터들(825)을 제공할 수 있고; 물리적 레지스터 파일들 유닛(1076)은 도시되지 않은 부가적인 레지스터 파일들(예를 들어, MMX 패킹된 정수 플랫 레지스터 파일(850) 상에 에일리어싱된 스칼라 부동 소수점 스택 레지스터 파일(845))을 포함할 수 있다. 실행 유닛들(1060)은 3개의 혼합된 스칼라 및 벡터 유닛들(1062, 1064 및 1072); 로드 유닛(1066), 어드레스 저장 유닛(store address unit)(1068); 데이터 저장 유닛(store data unit)(1070)을 포함한다. 로드 유닛(1066), 어드레스 저장 유닛(1068) 및 데이터 저장 유닛(1070)은 각각 메모리 유닛(1015)에서의 데이터 TLB 유닛(1052)에 추가로 연결된다.

메모리 유닛(1015)은 데이터 TLB 유닛(1052)에 연결되는 제2 레벨 TLB 유닛(1046)을 포함한다. 데이터 TLB 유닛(1052)은 L1 데이터 캐시 유닛(1054)에 연결된다. L1 데이터 캐시 유닛(1054)은 L2 캐시 유닛(1048)에 추가로 연결된다. 일부 실시예들에서, L2 캐시 유닛(1048)은 메모리 유닛(1015) 내부의 그리고/또는 외부의 L3 및 상위 캐시 유닛들(1050)에 추가로 연결된다.

예로서, 예시적인 비순차 아키텍처는 다음과 같이 프로세스 파이프라인(8200)을 구현할 수 있다: 1) 명령어 페치 및 사전 디코드 유닛(1028)은 페치 및 길이 디코딩 스테이지들을 수행하고; 2) 디코드 유닛(1032)은 디코드 스테이지를 수행하고; 3) 리네임/할당자 유닛(1056)은 할당 스테이지 및 리네이밍 스테이지를 수행하고; 4) 통합된 스케줄러(1058)는 스케줄 스테이지를 수행하고; 5) 물리적 레지스터 파일들 유닛(1076), 재정렬 버퍼 유닛(1078) 및 메모리 유닛(1015)은 레지스터 판독/메모리 판독 스테이지를 수행하고; 실행 유닛들(1060)은 실행/데이터 변환 스테이지를 수행하고; 6) 메모리 유닛(1015) 및 재정렬 버퍼 유닛(1078)은 후기입/메모리 기입 스테이지(1960)를 수행하고; 7) 회수 유닛(1074)은 ROB 판독 스테이지를 수행하고; 8) 각종 유닛들이 예외 핸들링 스테이지에서 수반될 수 있고; 9) 회수 유닛(1074) 및 물리적 레지스터 파일들 유닛(1076)은 커미트 스테이지를 수행한다.

예시적인 싱글 코어 및 멀티코어 프로세서들 - 도 15

도 15는 본 발명의 실시예들에 따른 통합된 메모리 제어기 및 그래픽스를 갖는 싱글 코어 프로세서 및 멀티코어 프로세서(1500)의 블록도이다. 도 15의 실선 박스들은, 싱글 코어(1502A), 시스템 에이전트(1510), 하나 이상의 버스 제어기 유닛들(1516)의 세트를 갖는 프로세서(1500)를 예시하는 한편, 파선 박스들의 선택적인 추가는, 다수의 코어들(1502A 내지 1502N), 시스템 에이전트 유닛(1510)에서의 하나 이상의 통합된 메모리 제어기 유닛(들)(1514)의 세트 및 통합된 그래픽 로직(1508)을 갖는 대안적인 프로세서(1500)를 예시한다.

메모리 계층구조는, 코어들 내의 하나 이상의 레벨의 캐시, 하나 이상의 공유 캐시 유닛들(1506)의 세트, 및 통합된 메모리 제어기 유닛들(1514)의 세트에 연결된 외부 메모리(도시되지 않음)를 포함한다. 공유 캐시 유닛들(1506)의 세트는, 레벨 2(L2), 레벨 3(L3), 레벨 4(L4) 또는 다른 레벨 캐시와 같은 하나 이상의 중간 레벨 캐시, 최종 레벨 캐시(LLC: last level cache) 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서 링 기반 상호접속 유닛(1512)은 통합된 그래픽 로직(1508), 공유 캐시 유닛들(1506)의 세트 및 시스템 에이전트 유닛(1510)을 상호접속하지만, 대안적인 실시예들은 이러한 유닛들을 상호접속하기 위해 임의의 수의 잘 알려진 기술을 이용할 수 있다.

일부 실시예들에서, 코어들(1502A 내지 1502N) 중 하나 이상은 멀티스레딩을 할 수 있다. 시스템 에이전트(1510)는 코어들(1502A 내지 1502N)을 조정하며 동작시키는 이러한 컴포넌트들을 포함한다. 시스템 에이전트 유닛(1510)은 예를 들어 전력 제어 유닛(PCU) 및 디스플레이 유닛을 포함할 수 있다. PCU는, 코어들(1502A 내지 1502N) 및 통합된 그래픽 로직(1508)의 전력 상태를 조절하기 위해 필요한 로직 및 컴포넌트들일 수 있거나 이들을 포함할 수 있다. 디스플레이 유닛은 하나 이상의 외부 접속된 디스플레이를 구동시키기 위한 것이다.

코어들(1502A 내지 1502N)은 아키텍처 및/또는 명령어 세트에 관하여 동질적일 수도 있고 이질적일 수도 있다. 예를 들어, 코어들(1502A 내지 1502N) 중 일부는 (예를 들어, 도 9a 및 도 9b에 도시된 것과 같이) 순차적일 수 있는 한편, 다른 것들은 (예를 들어, 도 10에 도시된 것과 같이) 비순차적이다. 다른 예로서, 코어들(1502A 내지 1502N) 중 2개 이상은 동일한 명령어 세트를 실행가능할 수 있는 한편, 다른 것들은 그 명령어 세트의 서브세트만을 또는 상이한 명령어 세트를 실행가능할 수 있다. 코어들 중 적어도 하나는 본 명세서에 설명된 벡터 친화형 명령어 포맷을 실행할 수 있다.

프로세서는, 캘리포니아주 산타클라라의 인텔 코포레이션으로부터 입수가능한 Core™ i3, i5, i7, 2 Duo 및 Quad, Xeon™ 또는 Itanium™ 프로세서와 같은 범용 프로세서일 수 있다. 대안적으로, 프로세서는 다른 회사로부터의 것일 수 있다. 프로세서는, 예를 들어 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, 코프로세서, 임베디드 프로세서 등과 같은 특수 목적 프로세서일 수 있다. 프로세서는 하나 이상의 칩 상에 구현될 수 있다. 프로세서(1500)는, 예를 들어 BiCMOS, CMOS 또는 NMOS와 같은 다수의 프로세스 기술 중 임의의 것을 이용하여 하나 이상의 기판 상에 구현될 수 있고/있거나 그 일부일 수 있다.

예시적인 컴퓨터 시스템들 및 프로세서들 - 도 11 내지 도 13

도 11 내지 도 13은 프로세서(1500)를 포함하기에 적합한 예시적인 시스템들인 한편, 도 15는 코어들(1502) 중 하나 이상을 포함할 수 있는 예시적인 시스템 온 칩(SoC: system on a chip)이다. 랩톱들, 데스크톱들, 핸드헬드 PC들, 개인용 정보 단말기들, 엔지니어링 워크스테이션들, 서버들, 네트워크 디바이스들, 네트워크 허브들, 스위치들, 임베디드 프로세서들, 디지털 신호 프로세서들(DSP들), 그래픽 디바이스들, 비디오 게임 디바이스들, 셋톱 박스들, 마이크로컨트롤러들, 셀 폰들, 휴대용 미디어 플레이어들, 핸드헬드 디바이스들 및 다양한 다른 전자 디바이스들에 대하여 관련 기술분야에 공지된 다른 시스템 설계들 및 구성들도 적합하다. 일반적으로, 본 명세서에 개시된 바와 같은 프로세서 및/또는 다른 실행 로직을 통합할 수 있는 매우 다양한 시스템들 또는 전자 디바이스들이 일반적으로 적합하다.

이하 도 11을 참조하면, 본 발명의 일 실시예에 따른 시스템(1100)의 블록도가 도시되어 있다. 시스템(1100)은 그래픽 메모리 제어기 허브(GMCH: graphics memory controller hub)(1120)에 연결된 하나 이상의 프로세서(1110, 1115)를 포함할 수 있다. 부가적인 프로세서들(1115)의 선택적인 속성은 도 11에서 파선들로 표시되어 있다.

각각의 프로세서(1110, 1115)는 프로세서(1500)의 소정의 버전일 수 있다. 그러나, 통합된 그래픽 로직 및 통합된 메모리 제어 유닛들이 프로세서들(1110, 1115)에 존재할 가능성이 낮다는 것에 유의해야 한다.

도 11은 GMCH(1120)가 예를 들어 DRAM(dynamic random access memory)일 수 있는 메모리(1140)에 연결될 수 있다는 것을 도시한다. DRAM은 적어도 하나의 실시예에서 비휘발성 캐시와 연관될 수 있다.

GMCH(1120)는 칩셋 또는 칩셋의 일부일 수 있다. GMCH(1120)는 프로세서(들)(1110, 1115)와 통신하고, 프로세서(들)(1110, 1115)와 메모리(1140) 사이의 상호작용을 제어할 수 있다. 또한, GMCH(1120)는 프로세서(들)(1110, 1115)와 시스템(1100)의 다른 엘리먼트들 사이의 가속화된 버스 인터페이스의 역할을 할 수 있다. 적어도 하나의 실시예에서, GMCH(1120)는 FSB(frontside bus)(1195)와 같은 다분기 버스(multi-drop bus)를 통해 프로세서(들)(1110, 1115)와 통신한다.

또한, GMCH(1120)는 (플랫 패널 디스플레이와 같은) 디스플레이(1145)에 연결된다. GMCH(1120)는 통합된 그래픽 가속기를 포함할 수 있다. GMCH(1120)는 다양한 주변 디바이스들을 시스템(1100)에 연결하는데 이용될 수 있는 입/출력(I/O) 제어기 허브(ICH)(1150)에 또한 연결된다. 다른 주변 디바이스(1170)와 함께, ICH(1150)에 연결된 별개의 그래픽 디바이스일 수 있는 외부 그래픽 디바이스(1160)가 예를 들어 도 11의 실시예에 도시되어 있다.

대안적으로, 부가적인 또는 상이한 프로세서들이 시스템(1100)에 또한 존재할 수 있다. 예를 들어, 부가적인 프로세서(들)(1115)는 프로세서(1110)와 동일한 부가적인 프로세서(들), 프로세서(1110)에 대해 이질적이거나 비대칭인 부가적인 프로세서(들), (예를 들어, 그래픽 가속기들 또는 디지털 신호 처리(DSP) 유닛들과 같은) 가속기들, 필드 프로그래머블 게이트 어레이들, 또는 임의의 다른 프로세서를 포함할 수 있다. 아키텍처, 마이크로아키텍처, 열, 전력 소모 특성 등을 포함하는 다양한 성능 메트릭(metrics of merit)에 관하여 물리적 자원들(1110, 1115) 사이에 다양한 차이가 존재할 수 있다. 이들 차이들은 처리 엘리먼트들(1110, 1115) 사이의 비대칭성 및 이질성으로서 효과적으로 나타날 수 있다. 적어도 하나의 실시예에서, 다양한 처리 엘리먼트들(1110, 1115)은 동일한 다이 패키지에 존재할 수 있다.

이하 도 12를 참조하면, 본 발명의 일 실시예에 따른 제2 시스템(1200)의 블록도가 도시되어 있다. 도 12에 도시된 바와 같이, 멀티프로세서 시스템(1200)은 점대점 상호접속 시스템이고, 점대점 상호접속(1250)을 통해 연결되는 제1 프로세서(1270) 및 제2 프로세서(1280)를 포함한다. 도 12에 도시된 바와 같이, 프로세서들(1270 및 1280) 각각은 프로세서(1500)의 소정의 버전일 수 있다.

대안적으로, 프로세서들(1270, 1280) 중 하나 이상은, 가속기 또는 필드 프로그래머블 게이트 어레이와 같이, 프로세서와는 다른 엘리먼트일 수 있다.

2개의 프로세서(1270, 1280)만이 도시되어 있지만, 본 발명의 범위는 이에 제한되지는 않는다는 것이 이해되어야 한다. 다른 실시예들에서, 주어진 프로세서에는 하나 이상의 부가적인 처리 엘리먼트가 존재할 수 있다.

프로세서(1270)는 통합된 메모리 제어기 허브(IMC)(1272) 및 점대점(P-P) 인터페이스들(1276 및 1278)을 더 포함할 수 있다. 유사하게, 제2 프로세서(1280)는 IMC(1282) 및 P-P 인터페이스들(1286 및 1288)을 포함할 수 있다. 프로세서들(1270, 1280)은 점대점(PtP) 인터페이스 회로들(1278, 1288)을 이용하여 PtP 인터페이스(1250)를 통해 데이터를 교환할 수 있다. 도 12에 도시된 바와 같이, IMC들(1272 및 1282)은 프로세서들을 각각의 메모리들, 즉 각각의 프로세서들에 로컬로 부착된 메인 메모리의 부분들일 수 있는 메모리(1242) 및 메모리(1244)에 연결한다.

프로세서들(1270, 1280) 각각은 점대점 인터페이스 회로들(1276, 1294, 1286, 1298)을 이용하여 개별적인 P-P 인터페이스들(1252, 1254)을 통해 칩셋(1290)과 데이터를 교환할 수 있다. 칩셋(1290)은 고성능 그래픽 인터페이스(1239)를 통해 고성능 그래픽 회로(1238)와 데이터를 또한 교환할 수 있다.

공유 캐시(도시되지 않음)가 양쪽 프로세서들의 외부에 또는 어느 하나의 프로세서에 포함될 수 있지만, P-P 상호접속을 통해 프로세서들과 접속되어, 프로세서가 저전력 모드에 들어가는 경우에 어느 하나의 프로세서 또는 양쪽 프로세서의 로컬 캐시 정보가 공유 캐시에 저장될 수 있게 된다.

칩셋(1290)은 인터페이스(1296)를 통해 제1 버스(1216)에 연결될 수 있다. 일 실시예에서, 제1 버스(1216)는 PCI(Peripheral Component Interconnect) 버스일 수 있거나, 또는 PCI Express 버스 또는 다른 제3세대 I/O 상호접속 버스와 같은 버스일 수 있지만, 본 발명의 범위는 이에 제한되지는 않는다.

도 12에 도시된 바와 같이, 제1 버스(1216)를 제2 버스(1220)에 연결하는 버스 브리지(1218)와 함께, 다양한 I/O 디바이스들(1214)이 제1 버스(1216)에 연결될 수 있다. 일 실시예에서, 제2 버스(1220)는 LPC(low pin count) 버스일 수 있다. 일 실시예에서, 예를 들어, 키보드/마우스(1222), 통신 디바이스들(1226), 및 코드(1230)를 포함할 수 있는 디스크 드라이브나 다른 대용량 스토리지 디바이스와 같은 데이터 스토리지 유닛(1228)을 포함하는 다양한 디바이스들이 제2 버스(1220)에 연결될 수 있다. 또한, 오디오 I/O(1224)가 제2 버스(1220)에 연결될 수 있다. 다른 아키텍처들도 가능하다는 점에 유의한다. 예를 들어, 도 12의 점대점 아키텍처 대신에, 시스템은 다분기 버스 또는 다른 이러한 아키텍처를 구현할 수 있다.

이하 도 13을 참조하면, 본 발명의 일 실시예에 따른 제3 시스템(1300)의 블록도가 도시되어 있다. 도 12 및 도 13에서의 유사한 엘리먼트들은 유사한 참조 번호들을 지니며, 도 13의 다른 양태들을 모호하게 하는 것을 회피하기 위해서 도 13으로부터 도 12의 특정 양태들이 생략되었다.

도 13은 프로세서들(1270, 1280)이 각각 통합된 메모리 및 I/O 제어 로직("CL")(1272 및 1282)을 포함할 수 있는 것을 도시한다. 적어도 하나의 실시예에서, CL(1272, 1282)은 도 11 및 도 12와 관련하여 전술한 것과 같은 메모리 제어기 허브 로직(IMC)을 포함할 수 있다. 추가로, CL(1272, 1282)은 I/O 제어 로직을 또한 포함할 수 있다. 도 13은 메모리들(1242, 1244)이 CL(1272, 1282)에 연결될 뿐만 아니라 I/O 디바이스들(1314)도 제어 로직(1272, 1282)에 연결되는 것을 도시한다. 레거시 I/O 디바이스들(1315)이 칩셋(1290)에 연결된다.

이하 도 14를 참조하면, 본 발명의 일 실시예에 따른 SoC(1400)의 블록도가 도시되어 있다. 도 15에서의 유사한 엘리먼트들은 유사한 참조 번호들을 지닌다. 또한, 파선 박스들은 더 진보된 SoC들에 대한 선택적인 특징들이다. 도 14에서, 상호접속 유닛(들)(1402)은, 하나 이상의 코어들(1502A 내지 1502N)의 세트 및 공유 캐시 유닛(들)(1506)을 포함하는 애플리케이션 프로세서(1410); 시스템 에이전트 유닛(1510); 버스 제어기 유닛(들)(1516); 통합된 메모리 제어기 유닛(들)(1514); 통합된 그래픽 로직(1508), 스틸 카메라 및/또는 비디오 카메라 기능을 제공하기 위한 이미지 프로세서(1424), 하드웨어 오디오 가속화를 제공하기 위한 오디오 프로세서(1426), 및 비디오 인코딩/디코딩 가속화를 제공하기 위한 비디오 프로세서(1428)를 포함할 수 있는 하나 이상의 미디어 프로세서들(1420)의 세트; SRAM(static random access memory) 유닛(1430); DMA(direct memory access) 유닛(1432); 및 하나 이상의 외부 디스플레이에 연결하기 위한 디스플레이 유닛(1440)에 연결된다.

본 명세서에 개시된 메커니즘들의 실시예들은 하드웨어, 소프트웨어, 펌웨어, 또는 이러한 구현 접근법들의 조합으로 구현될 수 있다. 본 발명의 실시예들은, 적어도 하나의 프로세서, 스토리지 시스템(휘발성 및 비휘발성 메모리 및/또는 스토리지 엘리먼트들을 포함함), 적어도 하나의 입력 디바이스 및 적어도 하나의 출력 디바이스를 포함하는 프로그램가능 시스템들 상에서 실행되는 컴퓨터 프로그램들 또는 프로그램 코드로서 구현될 수 있다.

프로그램 코드는 입력 데이터에 적용되어, 본 명세서에 설명된 기능들을 수행하고 출력 정보를 생성할 수 있다. 출력 정보는 공지된 방식으로 하나 이상의 출력 디바이스에 적용될 수 있다. 이 애플리케이션을 위해, 처리 시스템은, 예를 들어, 디지털 신호 프로세서(DSP), 마이크로컨트롤러, 주문형 집적 회로(ASIC) 또는 마이크로프로세서와 같은 프로세서를 갖는 임의의 시스템을 포함한다.

프로그램 코드는 하이 레벨 절차형 또는 객체 지향형 프로그래밍 언어로 구현되어, 처리 시스템과 통신할 수 있다. 또한, 프로그램 코드는 요구되는 경우에 어셈블리 또는 기계 언어로 구현될 수 있다. 사실상, 본 명세서에 설명된 메커니즘들은 임의의 특정 프로그래밍 언어로 범위가 제한되지는 않는다. 임의의 경우에, 이 언어는 컴파일링되거나 해석된 언어일 수 있다.

적어도 하나의 실시예의 하나 이상의 양태는, 머신에 의해 판독되는 경우에 이 머신으로 하여금 본 명세서에 설명된 기술들을 수행하는 로직을 제조하게 하는, 프로세서 내의 다양한 로직을 나타내는 머신 판독가능 매체 상에 저장된 대표적인 명령어들에 의해 구현될 수 있다. "IP 코어들"로서 알려진 이러한 표현들은 유형의 머신 판독가능 매체 상에 저장되고, 다양한 고객들 또는 제조 설비들에 공급되어, 로직 또는 프로세서를 실제로 제조하는 제조 머신들로 로딩될 수 있다.

이러한 머신 판독가능 저장 매체는, 하드 디스크들, 플로피 디스크들, 광학 디스크들(CD-ROM들(compact disk read-only memories), CD-RW들(compact disk rewritables)) 및 광자기 디스크들을 포함하는 임의의 다른 타입의 디스크, ROM들(read-only memories), DRAM들(dynamic random access memories), SRAM들(static random access memories)과 같은 RAM들(random access memories), EPROM들(erasable programmable read-only memories), 플래시 메모리들, EEPROM들(electrically erasable programmable read-only memories)과 같은 반도체 디바이스들, 자기 또는 광학 카드들, 또는 전자적 명령어들을 저장하기에 적합한 임의의 다른 타입의 매체와 같은 저장 매체를 비롯하여, 머신 또는 디바이스에 의해 제조되거나 형성되는 제조물들의 비일시적인 유형의 배열들을 포함할 수 있지만, 이에 제한되지는 않는다.

따라서, 본 발명의 실시예들은, 벡터 친화형 명령어 포맷의 명령어들을 포함하거나, 또는 본 명세서에 설명된 구조들, 회로들, 장치들, 프로세서들 및/또는 시스템 피처들을 정의하는 HDL(Hardware Description Language)과 같은 설계 데이터를 포함하는 비일시적인 유형의 머신 판독가능 매체를 또한 포함한다. 이러한 실시예들은 프로그램 제품들로 또한 언급될 수 있다.

일부 경우에, 소스 명령어 세트로부터 타깃 명령어 세트로 명령어를 변환하기 위해 명령어 변환기가 이용될 수 있다. 예를 들어, 명령어 변환기는 명령어를 코어에 의해 처리될 하나 이상의 다른 명령어로 (예를 들어, 정적 바이너리 변환, 동적 번역(dynamic compilation)을 포함하는 동적 바이너리 변환을 이용하여) 변환하거나, 모핑하거나, 에뮬레이트하거나, 또는 다른 방식으로 변환할 수 있다. 명령어 변환기는 소프트웨어, 하드웨어, 펌웨어 또는 이들의 조합으로 구현될 수 있다. 명령어 변환기는 온 프로세서(on processor), 오프 프로세서(off processor), 또는 부분 온 및 부분 오프 프로세서(part on and part off processor)일 수 있다.

도 16은 본 발명의 실시예들에 따른 소스 명령어 세트에서의 바이너리 명령어들을 타깃 명령어 세트에서의 바이너리 명령어들로 변환하기 위한 소프트웨어 명령어 변환기의 이용을 대조하는 블록도이다. 도시된 실시예에서, 명령어 변환기는 소프트웨어 명령어 변환기이지만, 대안적으로 명령어 변환기는 소프트웨어, 펌웨어, 하드웨어 또는 이들의 다양한 조합으로 구현될 수 있다. 도 16은 하이 레벨 언어(1602)로 된 프로그램이 x86 컴파일러(1604)를 이용하여 컴파일링되어, 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(1616)에 의해 본래 실행될 수 있는 x86 바이너리 코드(1606)를 생성할 수 있는 것을 도시한다(컴파일링된 명령어들의 일부가 벡터 친화형 명령어 포맷으로 이루어진다고 가정함). 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(1616)는, 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서와 실질적으로 동일한 결과를 달성하기 위해서, (1) 인텔 x86 명령어 세트 코어의 명령어 세트의 상당부 또는 (2) 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서 상에서 실행되도록 되어 있는 오브젝트 코드 버전의 애플리케이션들 또는 다른 소프트웨어를 호환가능하게 실행하거나 또는 다른 방식으로 처리함으로써, 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서와 실질적으로 동일한 기능을 수행할 수 있는 임의의 프로세서를 나타낸다. x86 컴파일러(1604)는 부가적인 링크 처리(linkage processing)를 갖거나 갖지 않고서 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(1616) 상에서 실행될 수 있는 x86 바이너리 코드(1606)(예를 들어, 오브젝트 코드)를 생성하도록 동작가능한 컴파일러를 나타낸다. 유사하게, 도 16는 하이 레벨 언어(1602)로 된 프로그램이 대안적인 명령어 세트 컴파일러(1608)를 이용하여 컴파일링되어, 적어도 하나의 x86 명령어 세트 코어를 갖지 않는 프로세서(1614)(예를 들어, 캘리포니아주 서니베일의 MIPS Technologies의 MIPS 명령어 세트를 실행하고/실행하거나 캘리포니아주 서니베일의 ARM Holdings의 ARM 명령어 세트를 실행하는 코어들을 갖는 프로세서)에 의해 본래 실행될 수 있는 대안적인 명령어 세트 바이너리 코드(1610)를 생성할 수 있는 것을 도시한다. 명령어 변환기(1612)는 x86 바이너리 코드(1606)를, x86 명령어 세트 코어를 갖지 않는 프로세서(1614)에 의해 본래 실행될 수 있는 코드로 변환하는데 이용된다. 이러한 변환된 코드는 대안적인 명령어 세트 바이너리 코드(1610)와 동일할 가능성이 낮은데, 그 이유는 이것을 할 수 있는 명령어 변환기가 제조되기 어렵기 때문이다; 그러나, 변환된 코드는 일반적인 연산을 달성할 것이며, 대안적인 명령어 세트로부터의 명령어들로 이루어질 것이다. 따라서, 명령어 변환기(1612)는, 에뮬레이션, 시뮬레이션 또는 임의의 다른 프로세스를 통해, x86 명령어 세트 프로세서 또는 코어를 갖지 않는 프로세서 또는 다른 전자 디바이스가 x86 바이너리 코드(1606)를 실행하는 것을 허용하는 소프트웨어, 펌웨어, 하드웨어 또는 이들의 조합을 나타낸다.

본 명세서에 개시된 벡터 친화형 명령어 포맷의 명령어(들)의 특정 연산들은 하드웨어 컴포넌트들에 의해 수행될 수 있고, 이들 연산들을 수행하는 명령어들로 프로그램된 회로 또는 다른 하드웨어 컴포넌트를 야기시키거나 적어도 초래하는데 이용되는 머신 실행가능 명령어들로 구현될 수 있다. 회로는, 단지 몇 가지 예를 들자면, 범용 또는 특수 목적 프로세서, 또는 로직 회로를 포함할 수 있다. 또한, 연산들은 하드웨어와 소프트웨어의 조합에 의해 선택적으로 수행될 수 있다. 실행 로직 및/또는 프로세서는 명령어 특정 결과 피연산자를 저장하기 위해 머신 명령어 또는 머신 명령어로부터 도출된 하나 이상의 제어 신호에 응답하는 특정 또는 특별 회로 또는 다른 로직을 포함할 수 있다. 예를 들어, 본 명세서에 개시된 명령어(들)의 실시예들은 도 11 내지 도 16의 시스템들 중 하나 이상에서 실행될 수 있고, 벡터 친화형 명령어 포맷의 명령어(들)의 실시예들은 이들 시스템들에서 실행될 프로그램 코드에 저장될 수 있다. 추가로, 이들 도면들의 처리 엘리먼트들은 본 명세서에서 상세하게 설명된 상세화된 파이프라인들 및/또는 아키텍처들(예를 들어, 순차 아키텍처 및 비순차 아키텍처) 중 하나를 이용할 수 있다. 예를 들어, 순차 아키텍처의 디코드 유닛은 명령어(들)를 디코딩하고, 디코딩된 명령어를 벡터 또는 스칼라 유닛으로 전달하거나 할 수 있다.

전술한 설명은 본 발명의 바람직한 실시예들을 예시하도록 의도된다. 전술한 논의로부터, 특히, 성장이 빠르고 추가의 발전들이 용이하게 예견되지 않는 이러한 기술분야에서, 본 발명은 첨부된 청구항들 및 그들의 등가물들의 범위 내의 본 발명의 원리들로부터 벗어나지 않으면서 통상의 기술자에 의해 배열 및 상세내용에 있어서 수정될 수 있다는 것이 또한 명백할 것이다. 예를 들어, 방법의 하나 이상의 동작은 결합되거나 또는 추가로 분리될 수 있다.

대안적인 실시예들

벡터 친화형 명령어 포맷을 본래 실행하는 실시예들이 설명되었지만, 본 발명의 대안적인 실시예들은 상이한 명령어 세트를 실행하는 프로세서(예를 들어, 캘리포니아주 서니베일의 MIPS Technologies의 MIPS 명령어 세트를 실행하는 프로세서, 캘리포니아주 서니베일의 ARM Holdings의 ARM 명령어 세트를 실행하는 프로세서) 상에서 실행되는 에뮬레이션 계층(emulation layer)을 통해 벡터 친화형 명령어 포맷을 실행할 수 있다. 또한, 도면들에서의 흐름도들은 본 발명의 특정 실시예들에 의해 수행되는 동작들의 특정 순서를 나타내지만, 이러한 순서는 예시적이라는 것이 이해되어야 한다(예를 들어, 대안적인 실시예들은 동작들을 상이한 순서로 수행하거나, 특정 동작들을 결합하거나, 특정 동작들을 오버랩하거나 할 수 있다).

전술한 설명에서, 설명의 목적으로, 본 발명의 실시예들의 철저한 이해를 제공하기 위해서 다수의 특정 상세가 제시되었다. 그러나, 하나 이상의 다른 실시예는 이들 특정 상세의 일부 없이 실시될 수 있다는 것은 통상의 기술자에게 명백할 것이다. 설명된 특정 실시예들은 본 발명을 제한하기 위한 것이 아니라 본 발명의 실시예들을 예시하기 위해 제공된다. 본 발명의 범위는 위에서 제공된 특정 예들에 의해서가 아니라 아래의 청구항들에 의해서만 결정되어야 한다.

Claims

벡터 루프를 구현하기 위한 프로세서로서,
명령어를 디코딩하는 디코더 - 상기 명령어는 루프의 조건이 상기 루프의 각각의 대응하는 반복에 대해 참인지 참이 아닌지를 나타내는 엘리먼트들을 갖는 조건부 벡터, 베이스 값 및 스트라이드의 입력 피연산자들을 포함함 - ; 및
결과적인 출력 벡터를 제공하기 위하여 상기 명령어를 실행하는 실행 유닛 - 상기 실행 유닛은 상기 결과적인 출력 벡터의 각각의 엘리먼트 위치의 엘리먼트를, 상기 조건부 벡터의 대응하는 엘리먼트 위치에서 상기 조건이 참일 때마다 상기 베이스 값을 상기 스트라이드만큼 증분시킴으로서 생성함 -
을 포함하는 프로세서.
제1항에 있어서,
상기 조건부 벡터의 각각의 대응하는 엘리먼트 위치는 상기 결과적인 출력 벡터의 동일한 엘리먼트 위치인, 프로세서.
제1항에 있어서,
상기 조건부 벡터의 각각의 대응하는 엘리먼트 위치는 상기 결과적인 출력 벡터의 직전의 엘리먼트 위치인, 프로세서.
제1항에 있어서,
상기 베이스 값 및 상기 스트라이드는 즉시 스칼라 피연산자들인, 프로세서.
제1항에 있어서,
상기 베이스 값 및 상기 스트라이드는 각각 벡터 피연산자인, 프로세서.
제1항에 있어서,
상기 명령어는 상기 결과적인 출력 벡터의 복수의 엘리먼트를 동시에 병렬로 처리하는, 프로세서.
제1항에 있어서,
상기 명령어는 상기 결과적인 출력 벡터의 복수의 엘리먼트들을 직렬로(serially) 처리하는, 프로세서.
제1항에 있어서,
상기 결과적인 출력 벡터의 첫번째 엘리먼트 위치에 대한 값은 상기 베이스 값인, 프로세서.
제8항에 있어서,
상기 베이스 값은 선행하는 상기 명령어의 선행하는 실행으로부터의 캐리오버(carry over)인, 프로세서.
제8항에 있어서,
상기 결과적인 출력 벡터의 첫번째 엘리먼트 위치 이외의 상기 결과적인 출력 벡터의 엘리먼트 위치에 대한 값은 직전의 결과적인 출력 벡터 엘리먼트로부터의 값인, 프로세서.
컴퓨팅 시스템에 의해 수행되는 방법으로서,
명령어를 디코딩하는 단계 - 상기 명령어는 루프의 조건이 상기 루프의 각각의 대응하는 반복에 대해 참인지 참이 아닌지를 나타내는 엘리먼트들을 갖는 조건부 벡터, 베이스 값 및 스트라이드의 입력 피연산자들을 포함함 - ; 및
결과적인 출력 벡터의 각각의 엘리먼트 위치의 엘리먼트를, 상기 조건부 벡터의 대응하는 엘리먼트 위치에서 상기 조건이 참일 때마다 상기 베이스 값을 상기 스트라이드만큼 증분시킴으로써 생성하는 것에 의해 상기 결과적인 출력 벡터를 제공하기 위하여 상기 명령어를 실행하는 단계
를 포함하는 방법.
제11항에 있어서,
상기 조건부 벡터의 각각의 대응하는 엘리먼트 위치는 상기 결과적인 출력 벡터의 동일한 엘리먼트 위치인, 방법.
제11항에 있어서,
상기 조건부 벡터의 각각의 대응하는 엘리먼트 위치는 상기 결과적인 출력 벡터의 직전의 엘리먼트 위치인, 방법.
제11항에 있어서,
상기 베이스 값 및 상기 스트라이드는 즉시 스칼라 피연산자들인, 방법.
제11항에 있어서,
상기 베이스 값 및 스트라이드는 각각 벡터 피연산자인, 방법.
벡터 루프를 구현하기 위한 컴퓨팅 시스템으로서,
시스템 메모리; 및
상기 시스템 메모리에 연결된 프로세서
를 포함하고,
상기 프로세서는,
명령어를 디코딩하는 디코더 - 상기 명령어는 루프의 조건이 상기 루프의 각각의 대응하는 반복에 대해 참인지 참이 아닌지를 나타내는 엘리먼트들을 갖는 조건부 벡터, 베이스 값 및 스트라이드의 입력 피연산자들을 포함함 - ; 및
결과적인 출력 벡터를 제공하기 위하여 상기 명령어를 실행하는 실행 유닛 - 상기 실행 유닛은 상기 결과적인 출력 벡터의 각각의 엘리먼트 위치의 엘리먼트를, 상기 조건부 벡터의 대응하는 엘리먼트 위치에서 상기 조건이 참일 때마다 상기 베이스 값을 상기 스트라이드만큼 증분시킴으로서 생성함 -
를 포함하는, 컴퓨팅 시스템.
제16항에 있어서,
상기 조건부 벡터의 각각의 대응하는 엘리먼트 위치는 상기 결과적인 출력 벡터의 동일한 엘리먼트 위치인, 컴퓨팅 시스템.
제16항에 있어서,
상기 조건부 벡터의 각각의 대응하는 엘리먼트 위치는 상기 결과적인 출력 벡터의 직전의 엘리먼트 위치인, 컴퓨팅 시스템.
제16항에 있어서,
상기 베이스 값 및 상기 스트라이드는 즉시 스칼라 피연산자인, 컴퓨팅 시스템.
제16항에 있어서,
상기 베이스 값 및 상기 스트라이드는 각각 벡터 피연산자인, 컴퓨팅 시스템.