KR101709541B1 - Tunnel field-effect transistor with raised drain region - Google Patents

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Abstract

본 발명은 소스 영역보다 들려져 돌출된 드레인 영역을 형성하여 양방향 전류 발생 문제 해결은 물론 핀(fin) 바디를 이루는 하부 반도체층을 상부 반도체층보다 밴드갭이 작은 반도체 물질로 형성하여 낮은 구동전류의 문제를 해결할 수 있고, 상부 반도체층에 드레인 영역 밑으로 바디 도핑층을 더 형성함으로써, 게이트와 드레인 사이에 커패시턴스가 증가하지 못하도록 하여 인버터 회로 구성시 출력특성 열화 문제를 개선할 수 있는 터널링 전계효과 트랜지스터를 제공한다.The present invention relates to a semiconductor device having a lower semiconductor layer formed of a semiconductor material having a band gap smaller than that of an upper semiconductor layer, And a body doping layer is further formed under the drain region in the upper semiconductor layer so that the capacitance between the gate and the drain is prevented from increasing so that the problem of deterioration of output characteristics during the inverter circuit configuration can be solved. to provide.

Description

들려진 드레인 영역을 갖는 터널링 전계효과 트랜지스터{TUNNEL FIELD-EFFECT TRANSISTOR WITH RAISED DRAIN REGION}FIELD OF THE INVENTION [0001] The present invention relates to a tunneling field effect transistor having a drain region,

본 발명은 터널링 전계효과 트랜지스터에 관한 것으로, 더욱 상세하게는 낮은 구동전류, 양방향 전류특성 발생 및 인버터 회로에서의 출력특성 열화 등의 문제를 해결하기 위해 제안된 들려진 드레인 영역을 갖는 터널링 전계효과 트랜지스터에 관한 것이다.The present invention relates to a tunneling field effect transistor, and more particularly, to a tunneling field effect transistor having a tuned field effect transistor having a well-known drain region for solving problems of low drive current, bidirectional current characteristics, .

저전력 로직(logic) 회로 시장을 선도하고 있는 시모스(CMOS) 직접회로 기술은 지속적인 스켈링 다운(scaling down) 및 동작전압 감소를 통하여 현재 로직 반도체의 대표 주자로 우뚝 서 있다. 하지만 최근 들어 지속적인 동작전압 감소가 한계에 다다르며 누설 전류에 의한 전력소모 문제가 대두 되고 있는 실정이다. 따라서 CMOS 기술을 대체하기 위하여 다양한 차세대 로직 소자들이 제안되고 관련 연구가 활발히 진행 중이다. CMOS (direct-current) integrated circuit technology, which is leading the low-power logic circuit market, is currently dominating the logic semiconductor market through continuous scaling-down and operating voltage reduction. Recently, however, the continuous reduction of the operating voltage has reached the limit and the power consumption due to the leakage current is becoming a problem. Therefore, various next-generation logic devices have been proposed to replace CMOS technology and related researches are actively under way.

그 중에, 도 1(a)와 같이, 기존 모스펫(MOSFET)에서 비대칭 소스/드레인 도핑 구조를 가지는 터널링 전계효과 트랜지스터(Tunnel Field-Effect Transistor: TFET 또는 Tunnel FET)가 기존 CMOS 기술의 대안으로써 유력한 후보로 되고 있다. 1 (a), a tunnel field-effect transistor (TFET or Tunnel FET) having an asymmetric source / drain doping structure in an existing MOSFET is used as an alternative to conventional CMOS technology, .

이는 기존 MOSFET의 열전자 방출(thermionic emission)과는 상이하게 터널링 방식 즉, 도 2와 같이, 꺼짐 상태(OFF state)에서는 소스의 반송자(carrier: 도 2에서 전자)가 채널의 에너지 장벽에 막혀 전류에 기여하지 못하다가 게이트 전압 상승으로 소스와 채널 사이의 터널링 장벽이 얇아지면 터널링이 허용되면서 전류가 갑자기 흐르는 켜짐 상태(ON state)로 되어, 도 1(b)와 같이, 기존 MOSFET의 물리적 한계인 문턱전압이하 기울기(Subthreshold Swing: SS) 60mV/dec 이하에서도 동작할 수 있기 때문이다.This is due to the tunneling method, which is different from the thermionic emission of the conventional MOSFET. That is, as shown in FIG. 2, in the OFF state, the carrier of the source (electrons in FIG. 2) And when the tunneling barrier between the source and the channel is thinned due to the rise of the gate voltage, tunneling is allowed and the current suddenly flows into the ON state. As shown in FIG. 1 (b) This is because subthreshold swing (SS) can operate below 60mV / dec.

그러나, 도 1(a)와 같은 종래 TFET 구조는, 도 3과 같이 양방향 전류(ambipolar current) 특성이 나타나고 낮은 구동전류의 문제가 있으며, 도 4와 같이 인버터 회로에서 Rsing/Falling delay에 따른 출력특성 열화 등의 심각한 문제로 인하여 상용화에 어려움을 겪고 있다. 특히, 인버터 회로 구성 시 발생하는 출력특성 열화 문제는 도 5와 같이 TFET 동작영역 안에서 게이트와 드레인 사이 커패시턴스가 전체 게이트 커패시턴스와 유사할 정도로 큰 값을 가짐으로 인하여 발생한다.However, the conventional TFET structure as shown in FIG. 1 (a) exhibits ambipolar current characteristics as shown in FIG. 3 and has a problem of low driving current. In the inverter circuit as shown in FIG. 4, It is difficult to commercialize it due to serious problems such as deterioration. Particularly, the output characteristic deterioration problem that occurs in the inverter circuit configuration is caused by the fact that the gate-drain capacitance in the TFET operating region is large enough to be similar to the total gate capacitance, as shown in FIG.

도 1(a)와 같은 종래 TFET 구조에서 발생하는 양방향 전류 특성 및 낮은 구동전류의 문제를 해결하고자, 한국등록특허 제10-1169464호, 제10-1108915호, 제10-1058370호 등 다양한 구조를 갖는 터널링 전계효과 트랜지스터가 제안되고 있으나, TFET 동작영역 안에서 게이트와 드레인 사이 커패시턴스도 함께 감소시켜 인버터 회로 구성 시 발생하는 출력특성 열화 문제를 해결하려는 시도는 아직 못하고 있다.In order to solve the problem of the bidirectional current characteristic and the low driving current generated in the conventional TFET structure as shown in FIG. 1 (a), various structures such as Korean Patent No. 10-1169464, No. 10-1108915, No. 10-1058370 Tunneling field effect transistors have been proposed. However, there is no attempt to solve the problem of output characteristics degradation caused by the inverter circuit configuration by reducing the capacitance between the gate and the drain in the TFET operating region.

이에 본 발명은 종래 TFET 구조에서 발생하는 낮은 구동전류 및 양방향 전류특성 문제 해결은 물론 인버터 회로에서의 출력특성 열화 문제도 함께 해결할 수 있는 들려진 드레인 영역을 갖는 터널링 전계효과 트랜지스터를 제공하는 것을 그 목적으로 한다.Accordingly, it is an object of the present invention to provide a tunneling field effect transistor having a drain region capable of solving the problem of low driving current and bidirection current characteristic occurring in a conventional TFET structure as well as a problem of output characteristic deterioration in an inverter circuit .

상기 목적을 달성하기 위하여, 본 발명에 의한 터널링 전계효과 트랜지스터는 반도체 기판의 절연층; 상기 절연층 상의 하부 반도체층 일측에 형성된 소스 영역; 상기 소스 영역에서 일정거리 이격 되어 상기 하부 반도체층 상에 하나 이상의 상부 반도체층이 돌출되게 적층 형성되고, 상기 상부 반도체층 중 최상의 반도체층에 상기 소스 영역과 반대 도전형으로 형성된 드레인 영역; 상기 소스 영역과 상기 드레인 영역 사이에 상기 상부 반도체층 및 상기 하부 반도체층의 측벽 및 상기 하부 반도체층의 핀에 형성된 채널 영역; 및 상기 채널 영역 상에 게이트 절연막을 사이에 두고 형성된 게이트를 포함하여 구성되되, 상기 상부 반도체층은 상기 드레인 영역으로부터 수직으로 일정 거리 떨어진 도핑 깊이에 수직으로 일정 도핑 폭을 갖는 부분적인 바디 도핑층이 더 형성되고, 상기 게이트는 상기 바디 도핑층의 측벽을 포함한 상기 채널 영역 상에 형성된 것을 특징으로 한다.According to an aspect of the present invention, there is provided a tunneling field effect transistor comprising: an insulating layer of a semiconductor substrate; A source region formed on one side of the lower semiconductor layer on the insulating layer; A drain region formed in the uppermost semiconductor layer of the upper semiconductor layer to have a conductivity type opposite to that of the source region, and at least one upper semiconductor layer being formed on the lower semiconductor layer so as to protrude from the source region; A channel region formed between the source region and the drain region and formed on the sidewalls of the upper semiconductor layer and the lower semiconductor layer and the fin of the lower semiconductor layer; And a gate formed on the channel region with a gate insulating film interposed therebetween, wherein the upper semiconductor layer includes a partial body doping layer having a constant doping width perpendicular to the doping depth vertically spaced from the drain region And the gate is formed on the channel region including the sidewalls of the body doping layer.

상기 하부 반도체층은 상기 상부 반도체층보다 밴드갭이 작은 반도체 물질로 형성된 것을 본 발명에 의한 터널링 전계효과 트랜지스터의 다른 특징으로 한다.The lower semiconductor layer is formed of a semiconductor material having a band gap smaller than that of the upper semiconductor layer, which is another characteristic of the tunneling field effect transistor according to the present invention.

상기 절연층은 매몰 산화막이고, 상기 하부 반도체층은 실리콘(Si) 또는 실리콘게르마늄(SiGe)으로 형성되고, 상기 상부 반도체층은 하나의 실리콘(Si)으로 형성된 것을 본 발명에 의한 터널링 전계효과 트랜지스터의 다른 특징으로 한다.Wherein the insulating layer is a buried oxide layer, the lower semiconductor layer is formed of silicon (Si) or silicon germanium (SiGe), and the upper semiconductor layer is formed of one silicon (Si) Other features.

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상기 게이트는 상기 하부 반도체층의 핀을 감싸며 상기 상부 반도체층, 상기 바디 도핑층 및 상기 하부 반도체층의 측벽 상에 측벽 게이트로 형성된 것을 본 발명에 의한 터널링 전계효과 트랜지스터의 다른 특징으로 한다.The gate covers the fin of the lower semiconductor layer and is formed as a sidewall gate on the sidewalls of the upper semiconductor layer, the body doping layer, and the lower semiconductor layer as another characteristic of the tunneling field effect transistor according to the present invention.

본 발명은 소스 영역보다 들려져 돌출된 드레인 영역을 형성하여 양방향 전류 발생 문제 해결은 물론 핀(fin) 바디를 이루는 하부 반도체층을 상부 반도체층보다 밴드갭이 작은 반도체 물질로 형성함으로써, 낮은 구동전류의 문제를 해결할 수 있는 효과가 있다.The present invention can solve the problem of generating a bi-directional current by forming a protruded drain region by being heard from a source region, as well as forming a lower semiconductor layer constituting a fin body from a semiconductor material having a band gap smaller than that of the upper semiconductor layer, There is an effect of solving the problem.

나아가, 상부 반도체층에 드레인 영역 밑으로 바디 도핑층을 더 형성함으로써, 게이트와 드레인 사이에 커패시턴스가 증가하지 못하도록 하여 인버터 회로 구성시 출력특성 열화 문제를 개선할 수 있는 효과가 있다.Further, by further forming a body doping layer below the drain region in the upper semiconductor layer, the capacitance can be prevented from increasing between the gate and the drain, thereby improving the problem of degradation of output characteristics in the inverter circuit configuration.

도 1(a) 및 도 1(b)는 각각 종래 터널링 전계효과 트랜지스터의 기본 구조도 및 기존 MOSFET과의 전기적 특성 비교도이다.
도 2는 터널링 전계효과 트랜지스터의 동작원리를 보여주는 에너지 밴드도이다.
도 3 및 도 4는 도 1(a)의 구조를 갖는 종래 터널링 전계효과 트랜지스터의 전기적 특성도로, 도 3은 낮은 구동전류와 게이트에 음의 전압이 인가시에도 드레인 전류가 흘러 양방향 전류특성이 있음을 보여주고, 도 4는 인버터 회로 구성시 Rsing/Falling delay에 따른 출력특성에 열화가 발생함을 보여준다.
도 5는 도 1(a)의 구조를 갖는 종래 터널링 전계효과 트랜지스터에서 게이트 전압 변화에 따른 게이트와 드레인 사이의 커패시턴스 변화를 보여주는 전기적 특성도이다.
도 6은 본 발명의 일 실시예에 따른 터널링 전계효과 트랜지스터의 구조를 보여주는 사시도이다.
도 7은 본 발명의 일 실시예에 따른 터널링 전계효과 트랜지스터의 구조를 보여주는 단면도이다.
도 8은 도 7의 게이트에 양의 전압 인가시 형성되는 에너지 밴드도를 보여준다.
도 9 및 도 10은 본 발명의 일실시예로, 도 7에서 실리콘게르마늄(SiGe)으로 하부 반도체층(100)의 소스 영역(20)과 핀 형상의 채널 영역(32)을 형성하고, 하부 반도체층(100) 보다 밴드갭이 큰 실리콘(Si)으로 들려진 바디 도핑층(40), 반도체 물질층(50) 및 드레인 영역(60)으로 상부 반도체층(200)을 형성하고, 측벽 게이트(80)를 드레인 영역(60)으로부터 약간 떨어지게(underlap되도록) 형성하였을 경우(SiGe tunnel FET)에 대하여 실리콘으로만 형성하였을 경우(Si tunnel FET)와 드레인 영역이 들리지 않은 평면형 구조(Planar SiGe tunnel FET)인 경우를 각각 대비한 전기적 특성도이다.
도 11 및 도 12는 본 발명에 따라 드레인 영역 밑으로 바디 도핑층을 형성하였을 경우 전달 특성의 변화없이 게이트와 드레인 사이의 커패시턴스는 동작 영역 내에서 감소할 수 있음을 보여주는 전기적 특성도이다.
도 13은 들려진 드레인 영역 밑으로 바디 도핑층의 형성으로 Rsing/Falling delay를 개선하여 본 발명의 터널링 전계효과 트랜지스터로 인버터 회로 구성시 입력신호 변화에 따라 출력특성이 변화하게 됨을 보여준다.
도 14는 도 7에서 바디 도핑층의 도핑 깊이에 따른 전달특성을 보여주는 전기적 특성도이다.
도 15는 도 7에서 바디 도핑층의 도핑 폭에 따른 게이트와 드레인 사이의 커패시턴스 및 에너지 밴드 변화를 보여주는 전기적 특성도이다.
도 16은 도 7에서 바디 도핑층의 도핑 폭에 따른 전달특성의 변화를 보여주는 전기적 특성도이다.1 (a) and 1 (b) are diagrams showing a basic structure of a conventional tunneling field effect transistor and electric characteristics comparison with an existing MOSFET, respectively.
2 is an energy band diagram showing the operation principle of a tunneling field effect transistor.
FIGS. 3 and 4 illustrate electrical characteristics of a conventional tunneling field effect transistor having the structure of FIG. 1 (a). FIG. 3 shows the electric characteristics of the conventional tunneling field effect transistor having a low driving current and a drain current flowing when a negative voltage is applied to the gate. And FIG. 4 shows that deterioration occurs in the output characteristic according to the Rsing / Falling delay in the inverter circuit configuration.
FIG. 5 is an electrical characteristic diagram showing a change in capacitance between a gate and a drain according to a change in gate voltage in a conventional tunneling field effect transistor having the structure of FIG. 1 (a).
6 is a perspective view illustrating the structure of a tunneling field effect transistor according to an embodiment of the present invention.
7 is a cross-sectional view illustrating a structure of a tunneling field-effect transistor according to an embodiment of the present invention.
FIG. 8 shows the energy bandgap formed when a positive voltage is applied to the gate of FIG. 7. FIG.
9 and 10 illustrate an embodiment of the present invention. In FIG. 7, a source region 20 and a fin-shaped channel region 32 of the lower semiconductor layer 100 are formed of silicon germanium (SiGe) The upper semiconductor layer 200 is formed of the body doping layer 40, the semiconductor material layer 50 and the drain region 60 which are made of silicon (Si) having a larger bandgap than the layer 100, (Planar SiGe tunnel FET) that is formed only of silicon (Si tunnel FET) and the drain region is inaudible (SiGe tunnel FET) is formed only slightly from the drain region 60 Respectively. FIG.
FIGS. 11 and 12 are electrical characteristic diagrams showing that, when a body doping layer is formed under a drain region according to the present invention, the capacitance between the gate and the drain can be reduced in the operation region without changing the transfer characteristics.
FIG. 13 shows that the Rsing / Falling delay is improved by forming the body doping layer under the heated drain region, and the output characteristic changes according to the change of the input signal when the inverter circuit is composed of the tunneling field effect transistor of the present invention.
FIG. 14 is an electrical characteristic diagram showing transfer characteristics according to the doping depth of the body doping layer in FIG.
FIG. 15 is an electric characteristic diagram showing a change in capacitance and energy band between a gate and a drain according to a doping width of the body doping layer in FIG.
FIG. 16 is an electrical characteristic diagram showing a change in transfer characteristics according to the doping width of the body doping layer in FIG.

이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

본 발명의 일 실시예에 따른 터널링 전계효과 트랜지스터는, 도 6 및 도 7에 공통적으로 도시된 바와 같이, 반도체 기판의 절연층(10); 상기 절연층 상의 하부 반도체층(100) 일측에 형성된 소스 영역(20); 상기 소스 영역에서 일정거리 이격 되어 상기 하부 반도체층(100) 상에 하나 이상의 상부 반도체층(200)이 돌출되게 적층 형성되고, 상기 상부 반도체층 중 최상의 반도체층에 상기 소스 영역(20)과 반대 도전형으로 형성된 드레인 영역(60); 상기 소스 영역과 상기 드레인 영역 사이에 상기 상부 반도체층(200) 및 상기 하부 반도체층(100)의 측벽 및 상기 하부 반도체층(100)의 핀(fin; 32)에 형성된 채널 영역; 및 상기 채널 영역 상에 게이트 절연막(70)을 사이에 두고 형성된 게이트(80)를 포함하여 구성된다.A tunneling field-effect transistor according to an embodiment of the present invention includes an insulating layer 10 of a semiconductor substrate, as shown in FIG. 6 and FIG. 7; A source region 20 formed on one side of the lower semiconductor layer 100 on the insulating layer; The source region 20 and the opposite semiconductor layer 200 are stacked so that one or more upper semiconductor layers 200 are protruded on the lower semiconductor layer 100 with a certain distance from the source region, A drain region 60 formed in a trench; A channel region formed on the sidewalls of the upper semiconductor layer 200 and the lower semiconductor layer 100 and the fin 32 of the lower semiconductor layer 100 between the source region and the drain region; And a gate 80 formed on the channel region with a gate insulating film 70 interposed therebetween.

여기서, 상기 하부 반도체층(100)은 벌크 반도체 기판으로 형성될 수도 있으나, 상기 절연층(10)을 매몰 산화막으로 하는 SOI(Si-On-Insulator) 기판 또는 SGOI(SiGe-On-Insulator) 기판으로 형성함이 벌크 바디(body)로의 누설전류를 막고 제조 공정이 용이하게 되어 바람직하다.Here, the lower semiconductor layer 100 may be formed of a bulk semiconductor substrate, but it may be a Si-On-Insulator (SOI) substrate or an SGOI (SiGe-On-Insulator) substrate in which the insulating layer 10 is a buried oxide film It is preferable that the formation is prevented by preventing leakage current to the bulk body and the manufacturing process is facilitated.

상기 하부 반도체층(100)은 절연층(10) 상에서 P+ 또는 N+ 도핑으로 형성된 소스 영역(20), 게이트(80) 밑의 핀(fin) 형상의 채널 영역(32), 그리고 드레인 영역(60) 밑에 위치한 바디 영역(34)이 'H'자 형상으로 일체로 연결되어 형성될 수 있다. 이때, 하부 반도체층(100)에서 소스 영역(20)을 제외한 채널 영역(32) 및 바디 영역(34)은 진성 반도체층 또는 소스 영역(20)의 P+ 또는 N+ 도핑보다 약하게 도핑된 P- 또는 N- 반도체층으로 형성될 수 있다.The lower semiconductor layer 100 includes a source region 20 formed by P + or N + doping on the insulating layer 10, a fin-shaped channel region 32 under the gate 80, and a drain region 60, And the body region 34 positioned underneath can be integrally connected in an 'H' shape. In this case, the channel region 32 and the body region 34 excluding the source region 20 in the lower semiconductor layer 100 are doped with weakly doped P- or N + ions than the P + or N + doping of the intrinsic semiconductor layer or the source region 20, - semiconductor layer.

그리고, 상기 하부 반도체층(100)은 다른 실시예로 상기 상부 반도체층(200)보다 밴드갭이 작은 반도체 물질로 형성하여, 예컨대, 하부 반도체층(100)은 게르마늄(Ge)이나 실리콘게르마늄(SiGe)으로 형성하고, 상부 반도체층(200)은 실리콘(Si)으로 형성하여, 게이트(80)에 동작 전압 인가시 소스 영역(20)과 접하는 핀 형상의 채널 영역(32) 사이에 밴드간 터널링이 용이하게 일어나도록 하여 구동전류를 높일 수 있게 할 수 있다.The lower semiconductor layer 100 may be formed of a semiconductor material having a band gap smaller than that of the upper semiconductor layer 200. For example, the lower semiconductor layer 100 may include germanium (Ge), silicon germanium And the upper semiconductor layer 200 is formed of silicon (Si), and interband tunneling is formed between the fin-shaped channel region 32 contacting the source region 20 upon application of an operating voltage to the gate 80 So that the driving current can be increased.

한편, 상기 상부 반도체층(200)은, 도 7과 같이, 상기 드레인 영역(60)으로부터 수직으로 일정 거리 떨어진 도핑 깊이(Doping depth)에 수직으로 일정 도핑 폭(Doping width)을 갖는 부분적인 바디 도핑층(40)이 더 형성되도록 하여 후술하는 바와 같이 상기 각 실시예에 의한 터널링 전계효과 트랜지스터의 전기적 특성을 개선할 수 있도록 함이 바람직하다.7, the upper semiconductor layer 200 may be partially doped with a predetermined doping width perpendicular to the doping depth that is vertically distanced from the drain region 60 by a predetermined distance, Layer 40 may be further formed so that the electrical characteristics of the tunneling field-effect transistor according to each of the above embodiments can be improved as described later.

여기서, 상기 상부 반도체층(200)은 하부 반도체층(100)의 바디 영역(34) 상에서 하나의 반도체 물질층(50)으로 형성될 수도 있고, 둘 이상의 반도체 물질층들이 수직으로 적층되어 형성될 수도 있다. 전자의 경우에는 반도체 물질층(50) 상단에 소스영역(20)과 반대 도전형으로 즉 N+ 또는 P+로 도핑된 드레인 영역(60)이, 반도체 물질층(50) 속에서 드레인 영역(60)으로부터 수직으로 일정 거리 떨어진 위치에 바디 도핑층(40)이 각각 형성되고, 후자의 경우에는 최상의 반도체층에 드레인 영역(60)이, 별도의 반도체층으로 바디 도핑층(40)이 각각 형성될 수 있다.Here, the upper semiconductor layer 200 may be formed of one semiconductor material layer 50 on the body region 34 of the lower semiconductor layer 100, or two or more semiconductor material layers may be stacked vertically have. In the former case, a drain region 60 doped with an opposite conductivity type, i.e. N + or P +, to the top of the semiconductor material layer 50 is formed in the semiconductor material layer 50 from the drain region 60 The body doping layer 40 may be formed at a position spaced vertically at a predetermined distance, and in the latter case, the drain region 60 may be formed in the uppermost semiconductor layer and the body doping layer 40 may be formed in a separate semiconductor layer, respectively .

상기 바디 도핑층(40)은 하부 반도체층(100)의 바디 영역(34) 또는 반도체 물질층(50)보다 도핑농도가 높고, 소스 영역(20)과 동일한 도전형으로 도핑 됨이 바람직하다.The body doping layer 40 is preferably doped with a higher doping concentration than the body region 34 or the semiconductor material layer 50 of the lower semiconductor layer 100 and doped with the same conductivity type as the source region 20.

상술한 바와 같이, 상부 반도체층(200)에 바디 도핑층(40)이 더 형성될 경우에는, 상기 게이트(80)는, 도 6 및 도 7과 같이, 하부 반도체층(100)의 핀(32)을 감싸며 바디 도핑층(40)를 포함한 상부 반도체층(200) 및 하부 반도체층(100)의 측벽 상에 측벽 게이트로 형성될 수 있다.6 and 7, when the body doping layer 40 is further formed on the upper semiconductor layer 200, the gate 80 is electrically connected to the fin 32 of the lower semiconductor layer 100, And may be formed as sidewall gates on the sidewalls of the upper semiconductor layer 200 including the body doping layer 40 and the lower semiconductor layer 100.

드레인 영역(60)이 형성되는 상부 반도체층(200)에 바디 도핑층(40)이 형성될 경우에는, 도 8과 같이, 측벽의 채널 영역과 드레인 영역(60) 사이의 에너지 장벽을 부분적으로 상승시켜 터널링 전류의 감소 없이 TFET의 동작영역 안에서 게이트와 드레인 사이 커패시턴스가 증가하지 못하도록 하는 장점이 있게 된다.When the body doping layer 40 is formed on the upper semiconductor layer 200 in which the drain region 60 is formed, the energy barrier between the channel region of the sidewall and the drain region 60 is partially raised Thereby preventing the gate-drain capacitance from increasing in the operating region of the TFET without decreasing the tunneling current.

이는, 도 7에 도시된 바와 같이, 바디 도핑층(40)의 도핑 깊이(Doping depth), 도핑 폭(Doping width) 및 도핑 농도를 조절함으로써, 상술한 효과를 극대화시킬 수 있게 된다. 7, by adjusting the doping depth, the doping width, and the doping concentration of the body doping layer 40, the above-described effects can be maximized.

이하, 첨부된 도 9 내지 도 16을 참작하며 구체적 실시예에 따른 전기적 특성에 대하여 설명한다.Hereinafter, electrical characteristics according to specific embodiments will be described with reference to FIGS. 9 to 16 attached hereto.

도 9 및 도 10은 본 발명의 일 실시예로, 도 7에서 실리콘게르마늄(SiGe)으로 하부 반도체층(100)의 소스 영역(20)과 핀 형상의 채널 영역(32)을 형성하고, 하부 반도체층(100) 보다 밴드갭이 큰 실리콘(Si)으로 들려진 바디 도핑층(40), 반도체 물질층(50) 및 드레인 영역(60)으로 상부 반도체층(200)을 형성하고, 측벽 게이트(80)를 드레인 영역(60)으로부터 약간 떨어지게(underlap되도록) 형성하였을 경우(SiGe tunnel FET)의 전달특성을 실리콘으로만 형성하였을 경우(Si tunnel FET)와 드레인 영역이 들리지 않은 평면형 구조(Planar SiGe tunnel FET)인 경우의 전달특성과 각각 대비한 것이다. 이에 의하면, 상대적으로 작은 밴드갭을 가지는 물질로 소스와 채널을 형성하여 터널링 장벽 및 저항을 감소시켜 기존의 Si tunnel FET보다 훨씬 큰 전류 구동성을 가짐을 알 수 있고(이는 n채널뿐만 아니라 p채널 동작에 대해서도 마찬가지임), 들려진 실리콘 드레인 영역으로 인하여 채널과 드레인 사이에 의도하지 않은 터널링을 감소시켜 양방향 전류도 줄일 수 있음을 알 수 있다. 9 and 10 illustrate an embodiment of the present invention. In FIG. 7, a source region 20 and a fin-shaped channel region 32 of the lower semiconductor layer 100 are formed of silicon germanium (SiGe) The upper semiconductor layer 200 is formed of the body doping layer 40, the semiconductor material layer 50 and the drain region 60 which are made of silicon (Si) having a larger bandgap than the layer 100, (SiGe tunnel FET) is formed only by silicon (Si tunnel FET) and the planar structure (Planar SiGe tunnel FET) in which the drain region is inaudible ), Respectively. According to this, it can be seen that the tunneling barrier and the resistance are reduced by forming the source and the channel with a material having a relatively small bandgap, so that the current drivability is much larger than that of the conventional Si tunnel FET Operation is also the same), it can be seen that the bidirectional current can also be reduced by reducing the unintended tunneling between the channel and the drain due to the lifted silicon drain region.

도 11 및 도 12는 본 발명에 따라 드레인 영역(60) 밑으로 바디 도핑층(40)을 형성하였을 경우 전달 특성의 변화없이 게이트와 드레인 사이의 커패시턴스는 동작 영역 내에서 감소할 수 있음을 보여주는 전기적 특성도이다. 이로부터, 본 발명에 의한 바디 도핑층(40) 형성으로 드레인 전류로의 전달 특성에 변화없이 인버터 회로의 츨력 특성을 획기적으로 개선할 수 있음을 알 수 있다.11 and 12 illustrate that the electrical resistance between the gate and the drain can be reduced in the operating region without any change in transfer characteristics when the body doping layer 40 is formed below the drain region 60 in accordance with the present invention. Characteristic diagram. From this, it can be seen that the formation of the body doping layer 40 according to the present invention can drastically improve the output characteristic of the inverter circuit without changing the transfer characteristic to the drain current.

도 13은 들려진 드레인 영역 밑으로 바디 도핑층의 형성으로 Rsing/Falling delay를 개선하여 본 발명의 터널링 전계효과 트랜지스터로 인버터 회로 구성시 입력신호 변화에 따라 출력특성이 변화하게 됨을 보여준다.FIG. 13 shows that the Rsing / Falling delay is improved by forming the body doping layer under the heated drain region, and the output characteristic changes according to the change of the input signal when the inverter circuit is composed of the tunneling field effect transistor of the present invention.

도 14는 도 7에서 바디 도핑층(40)의 도핑 깊이에 따른 전달특성을 보여주는 전기적 특성도이다. 도핑 깊이가 10㎚인 경우보다 30㎚인 경우가 드레인 전류로의 전달 특성이 양호함을 알 수 있다. 즉, 바디 도핑층(40)이 드레인 영역(60)에 인접하게 형성될수록 드레인과 채널 사이의 터널링 장벽이 감소하여 양방향 전류 특성이 나타날 수 있음을 알 수 있다.FIG. 14 is an electrical characteristic diagram showing transmission characteristics according to the doping depth of the body doping layer 40 in FIG. It can be seen that the transmission characteristic to the drain current is good when the doping depth is 30 nm than when the doping depth is 10 nm. That is, as the body doping layer 40 is formed adjacent to the drain region 60, the tunneling barrier between the drain and the channel is reduced, and a bi-directional current characteristic can be obtained.

도 15는 도 7에서 바디 도핑층(40)의 도핑 폭에 따른 게이트와 드레인 사이의 커패시턴스 및 에너지 밴드 변화를 보여주는 전기적 특성도이다. 도핑 폭이 작을수록 바디 도핑층(40)으로 인위적으로 상승시킨 드레인과 채널 사이의 에너지 장벽이 드레인 전위에 의해 낮아져 채널과 드레인 사이의 커패시턴스가 동작영역 범위에서 증가 됨을 알 수 있다.FIG. 15 is an electric characteristic diagram showing a change in capacitance and energy band between a gate and a drain according to a doping width of the body doping layer 40 in FIG. The smaller the doping width is, the lower the energy barrier between the drain and the channel artificially raised by the body doping layer 40 is lowered by the drain potential, and the capacitance between the channel and the drain increases in the operating region range.

도 16은 도 7에서 바디 도핑층(40)의 도핑 폭에 따른 전달특성의 변화를 보여주는 전기적 특성도이다. 도핑 폭을 30㎚에서 40㎚로 증가시킬 경우 반송자의 급격한 이동도 감소로 구동전류가 감소 됨을 알 수 있다.FIG. 16 is an electric characteristic diagram showing a change in transfer characteristics according to the doping width of the body doping layer 40 in FIG. It can be seen that when the doping width is increased from 30 nm to 40 nm, the driving current is reduced due to the abrupt mobility reduction of the carrier.

이상을 종합하면, 바디 도핑층(40)의 도핑농도는 약 1x1019, 도핑 깊이는 약 45㎚, 바디 폭은 약 30㎚로 함이 바람직한데, 상술한 실시예를 바탕으로 양방향 전류의 증가와 구동전류 감소 없이 채널과 드레인 사이 커패시턴스를 최소화할 수 있는 도핑 농도, 도핑 깊이 및 도핑 폭(넓이)의 더 구체적인 최적화를 찾아낼 수 있다.In summary, it is preferable that the body doping layer 40 has a doping concentration of about 1 x 10 19 , a doping depth of about 45 nm, and a body width of about 30 nm. Based on the above-described embodiment, More specific optimization of the doping concentration, doping depth, and doping width (width) that can minimize the channel-to-drain capacitance without reducing the driving current can be found.

하부 반도체층(100) 상에 하나 이상의 반도체층으로 상부 반도체층(200)을 형성하는 것은 공지의 에피텍셜 공정을 이용할 수 있고, 바디 도핑층(40)은 에피시 또는 에피 후 임플란트 공정으로 형성할 수 있고, 기타 제조공정은 기존의 TFET 공정을 그대로 이용하거나 약간 응용하여 적용하면 되므로, 이에 대한 설명은 생략한다.The upper semiconductor layer 200 may be formed of one or more semiconductor layers on the lower semiconductor layer 100 by using a known epitaxial process and the body doping layer 40 may be formed by an epitaxial or post- And other fabrication processes may be performed by using the existing TFET process as it is, or by applying a slight application, so that a description thereof will be omitted.

10: 절연층(매몰 산화막) 20: 소스 영역
32: 핀 형상의 채널 영역 34: 바디 영역
40: 바디 도핑층 50: 반도체 물질층
60: 드레인 영역 70: 게이트 절연막
80: 게이트 100: 하부 반도체층
200: 상부 반도체층10: insulating layer (buried oxide film) 20: source region
32: pin-shaped channel region 34: body region
40: body doping layer 50: semiconductor material layer
60: drain region 70: gate insulating film
80: gate 100: lower semiconductor layer
200: upper semiconductor layer

Claims (5)

반도체 기판의 절연층;
상기 절연층 상의 하부 반도체층 일측에 형성된 소스 영역;
상기 소스 영역에서 일정거리 이격 되어 상기 하부 반도체층 상에 하나 이상의 상부 반도체층이 돌출되게 적층 형성되고, 상기 상부 반도체층 중 최상의 반도체층에 상기 소스 영역과 반대 도전형으로 형성된 드레인 영역;
상기 소스 영역과 상기 드레인 영역 사이에 상기 상부 반도체층 및 상기 하부 반도체층의 측벽 및 상기 하부 반도체층의 핀에 형성된 채널 영역; 및
상기 채널 영역 상에 게이트 절연막을 사이에 두고 형성된 게이트를 포함하여 구성되되,
상기 상부 반도체층은 상기 드레인 영역으로부터 수직으로 일정 거리 떨어진 도핑 깊이에 수직으로 일정 도핑 폭을 갖는 부분적인 바디 도핑층이 더 형성되고,
상기 게이트는 상기 바디 도핑층의 측벽을 포함한 상기 채널 영역 상에 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터.
An insulating layer of a semiconductor substrate;
A source region formed on one side of the lower semiconductor layer on the insulating layer;
A drain region formed in the uppermost semiconductor layer of the upper semiconductor layer to have a conductivity type opposite to that of the source region, and at least one upper semiconductor layer being formed on the lower semiconductor layer so as to protrude from the source region;
A channel region formed between the source region and the drain region and formed on the sidewalls of the upper semiconductor layer and the lower semiconductor layer and the fin of the lower semiconductor layer; And
And a gate formed on the channel region with a gate insulating film interposed therebetween,
Wherein the upper semiconductor layer further includes a partial body doping layer having a constant doping width perpendicular to a doping depth vertically spaced from the drain region,
Wherein the gate is formed on the channel region including the sidewalls of the body doping layer.
제 1 항에 있어서,
상기 하부 반도체층은 상기 상부 반도체층보다 밴드갭이 작은 반도체 물질로 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터.
The method according to claim 1,
Wherein the lower semiconductor layer is formed of a semiconductor material having a band gap smaller than that of the upper semiconductor layer.
제 1 항에 있어서,
상기 절연층은 매몰 산화막이고,
상기 하부 반도체층은 실리콘(Si) 또는 실리콘게르마늄(SiGe)으로 형성되고
상기 상부 반도체층은 하나의 실리콘(Si)으로 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터.
The method according to claim 1,
Wherein the insulating layer is a buried oxide film,
The lower semiconductor layer is formed of silicon (Si) or silicon germanium (SiGe)
Wherein the upper semiconductor layer is formed of one silicon (Si).
삭제delete 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 게이트는 상기 하부 반도체층의 핀을 감싸며 상기 상부 반도체층, 상기 바디 도핑층 및 상기 하부 반도체층의 측벽 상에 측벽 게이트로 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터.4. The method according to any one of claims 1 to 3,
Wherein the gate surrounds the fin of the lower semiconductor layer and is formed of a sidewall gate on the sidewalls of the upper semiconductor layer, the body doping layer, and the lower semiconductor layer.
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