KR101902843B1 - Junctionless tunneling field-effect transistor having dual gates - Google Patents

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Abstract

본 발명은 무접합 터널링 전계효과 트랜지스터에 관한 것으로, 불순물 도핑에 의하여 N+ 영역과 P+ 영역을 비대칭적으로 형성할 필요가 없어 공정이 간단하고, 문턱전압 이하 기울기(S)가 20 mV/dec 미만으로 종래 한계점(60 mV/dec)을 훨씬 뛰어 넘음으로써, 스위칭 특성을 획기적으로 개선하고 저전력 구동이 가능한 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터를 제공한다.The present invention relates to a non-junction tunneling field effect transistor, in which the process is simple since it is unnecessary to form the N + region and the P + region asymmetrically by impurity doping and the slope S below the threshold voltage is less than 20 mV / dec (60 mV / dec), thereby providing a non-junction tunneling field effect transistor with dual gate capable of dramatically improving the switching characteristics and driving low power.

Description

듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터{JUNCTIONLESS TUNNELING FIELD-EFFECT TRANSISTOR HAVING DUAL GATES}JUNCTION LESS TUNNELING FIELD-EFFECT TRANSISTOR HAVING DUAL GATES FIELD OF THE INVENTION [0001]

본 발명은 터널링 전계효과 트랜지스터에 관한 것으로, 더욱 상세하게는 무접합 터널링 전계효과 트랜지스터, 특히 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터에 관한 것이다.Field of the Invention The present invention relates to a tunneling field effect transistor, and more particularly, to a non-junction tunneling field effect transistor, particularly a non-junction tunneling field effect transistor having a dual gate.

최근, 터널링 전계효과 트랜지스터(TFET)는 전자 소자의 스위칭 기울기 또는 문턱전압 이하 기울기(subthreshold swing: S)의 한계인 60mV/dec를 극복하기 위한 차세대 반도체소자로 주목받으면서 다양한 연구가 이루어지고 있다. Recently, a tunneling field effect transistor (TFET) has been attracting attention as a next-generation semiconductor device for overcoming a switching slope of an electronic device or a threshold of subthreshold swing (S) of 60 mV / dec.

터널링 전계효과 트랜지스터는 기본적으로 pn 접합에 의한 에너지 밴드 경사를 조절하여 소스에서 채널로 바라본 가전자대와 전도대간 밴드의 폭에 따라 터널링 되는 캐리어에 의한 구동이어서 열전자 방출(thermal emission)에 의한 일반 전계효과 트랜지스터(MOSFET)와 구동방식 및 구조를 달리한다.Tunneling field-effect transistors are basically driven by a carrier that tunes the energy band slope due to the pn junction and is tuned to the width of the conduction band between the source and the channel. Thus, the field effect transistor The driving method and structure are different from the transistor (MOSFET).

따라서, 종래 터널링 전계효과 트랜지스터는 서로 반대 극성의 불순물로 비대칭적으로 형성된 P+ 영역과 N+ 영역을 필수적으로 구비하고, P+ 영역과 N+ 영역 사이에 채널영역을 형성하게 됨에 따라, pn 접합이 형성되는 구조 등을 바꾸어 순수 실리콘을 기반으로 한 TFET의 낮은 구동전류 문제 등을 해결하고자 하였다.Therefore, the conventional tunneling field effect transistors essentially have a P + region and an N + region formed asymmetrically with impurities having opposite polarities and form a channel region between the P + region and the N + region, To solve the low driving current problem of pure silicon based TFET.

예를 들어, 한국 등록특허 제10-1286707호에서는 P+ 영역과 N+ 영역 사이에 반도체 핀을 형성하고, 반도체 핀의 양측에 제 1, 2 게이트를 형성함으로써, pn 접합이 반도체 핀에 형성되고 반도체 핀의 높이에 비례해 터널링 면적을 확대하여 구동전류를 개선하는 기술이 개시되어 있다.For example, in Korean Patent No. 10-1286707, a semiconductor fin is formed between a P + region and an N + region, and first and second gates are formed on both sides of the semiconductor fin, whereby a pn junction is formed in the semiconductor fin, Discloses a technique for improving the driving current by enlarging the tunneling area in proportion to the height of the gate electrode.

그러나, 상기 선행기술은 비대칭적으로 P+ 영역과 N+ 영역을 별도의 마스크를 사용하여 형성하고, 제 1, 2 게이트를 측벽 게이트로 형성해야 하므로 공정이 까다롭고 정확한 채널 길이 정의 및 컨택 확보에 어려움이 있을 수 있다.However, in the prior art, since the P + region and the N + region are formed asymmetrically using separate masks and the first and second gates are formed as sidewall gates, it is difficult to define a precise channel length and secure a contact Can be.

본 발명은 상기 종래기술의 문제점을 해결하기 위한 것으로, 도핑에 의하여 비대칭적으로 P+ 영역과 N+ 영역을 형성하지 않은 무접합 터널링 전계효과 트랜지스터로서, 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터를 제공하는 것을 그 목적으로 한다.The present invention provides a non-junction tunneling field effect transistor which does not form a P + region and an N + region asymmetrically by doping, and provides a dual gate non-junction tunneling field effect transistor For that purpose.

상기 목적을 달성하기 위하여, 본 발명에 의한 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터는 N+ 또는 P+의 동일 타입으로 도핑된 반도체 액티브층; 상기 반도체 액티브층 상에 게이트 절연막을 사이에 두고 소정의 간격으로 이격되어 형성된 조절 게이트와 제어 게이트; 상기 조절 게이트에 인접하여 상기 반도체 액티브층에 전기적으로 접촉되도록 형성된 소스 전극; 및 상기 소스 전극과 반대편에 상기 제어 게이트와 일정 거리 이격되어 상기 반도체 액티브층에 전기적으로 접촉되도록 형성된 드레인 전극을 포함하여 구성된 것을 특징으로 한다.In order to achieve the above object, a dual gate non-junction tunneling field effect transistor according to the present invention comprises a semiconductor active layer doped with N + or P + of the same type; A control gate and a control gate formed on the semiconductor active layer and spaced apart from each other with a gate insulating film therebetween; A source electrode formed adjacent to the control gate to be in electrical contact with the semiconductor active layer; And a drain electrode formed on the opposite side of the source electrode and spaced apart from the control gate by a predetermined distance to be in electrical contact with the semiconductor active layer.

상기 반도체 액티브층은 다수 반송자(majority carrier)가 축퇴 상태(degenerate state)로 있도록 불순물이 도핑되고, 상기 조절 게이트는 상기 제어 게이트보다 큰 일함수를 갖는 물질로 형성된 것을 본 발명에 의한 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터의 다른 특징으로 한다.The semiconductor active layer is doped with impurities such that a majority carrier is in a degenerate state and the control gate is formed of a material having a larger work function than the control gate. Tunneling field-effect transistor.

상기 반도체 액티브층은 Si, SiGe, Ge 및 GeSn 중 어느 하나로 형성된 것을 본 발명에 의한 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터의 다른 특징으로 한다. The semiconductor active layer is formed of any one of Si, SiGe, Ge, and GeSn, which is another feature of the dual gate non-junction tunneling field effect transistor according to the present invention.

상기 반도체 액티브층은 Ge1 - xSnx(0.02≤x≤0.2)로 형성된 것을 본 발명에 의한 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터의 다른 특징으로 한다. The semiconductor active layer is formed of Ge 1 - x Sn x (0.02? X ? 0.2), which is another feature of the dual gate non-junction tunneling field effect transistor according to the present invention.

상기 반도체 액티브층은 실리콘 기판에 게르마늄 완충층을 형성하고, 상기 게르마늄 완충층 상에 Ge1 - xSnx(0.07≤x≤0.2)로 형성된 것을 본 발명에 의한 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터의 다른 특징으로 한다. The semiconductor active layer is formed by forming a germanium buffer layer on a silicon substrate and forming Ge 1 - x Sn x (0.07 ≦ x ≦ 0.2) on the germanium buffer layer by a dual gate non-junction tunneling field effect transistor Other features.

상기 반도체 액티브층은 반도체 기판의 절연층 상에 상기 소스 전극과 상기 드레인 전극 사이의 일정 길이와 높이를 갖고, 상기 길이와 높이에 수직인 방향으로 일정 두께를 갖는 반도체 핀의 형상을 갖고, 상기 조절 게이트 및 상기 제어 게이트는 상기 반도체 핀을 감싸며 형성되고, 상기 소스 전극 및 드레인 전극은 상기 반도체 핀의 양단에 각각 형성된 것을 본 발명에 의한 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터의 다른 특징으로 한다. Wherein the semiconductor active layer has a shape of a semiconductor fin having a certain length and height between the source electrode and the drain electrode on the insulating layer of the semiconductor substrate and having a certain thickness in a direction perpendicular to the length and the height, Gate and the control gate are formed so as to surround the semiconductor fin, and the source electrode and the drain electrode are formed at both ends of the semiconductor fin, respectively, according to another embodiment of the dual gate non-junction tunneling field effect transistor.

상기 반도체 핀의 두께는 3~10 nm 이고, 상기 조절 게이트와 상기 제어 게이트의 간격은 1~5 nm 인 것을 본 발명에 의한 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터의 다른 특징으로 한다. The non-junction tunneling field effect transistor according to the present invention is characterized in that the thickness of the semiconductor fin is 3 to 10 nm and the distance between the control gate and the control gate is 1 to 5 nm.

본 발명은 불순물 도핑에 의하여 P+ 영역과 N+ 영역을 비대칭적으로 형성할 필요가 없어 공정이 간단하고, 문턱전압 이하 기울기(S)가 20 mV/dec 미만으로 종래 한계점(60 mV/dec)을 훨씬 뛰어 넘음으로써, 스위칭 특성을 획기적으로 개선하고 저전력 구동이 가능한 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터를 제공하는 효과가 있다.The present invention eliminates the need to form the P + region and the N + region asymmetrically by doping the impurity, so that the process is simple and the slope (S) below the threshold voltage is less than 20 mV / dec to reach the conventional limit (60 mV / dec) There is an effect of providing a non-junction tunneling field effect transistor having a dual gate capable of drastically improving switching characteristics and driving low power.

도 1은 본 발명의 일 실시 예에 의한 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터의 구조를 보여주는 사시도이다.
도 2는 도 1의 AA'선을 따라 수평으로 단면을 낸 후 화살표 방향으로 내려다본 단면 평면도이다.
도 3은 도 1의 실시 예에 의한 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터의 동작원리를 설명하기 위한 에너지 밴드도이다.
도 4 및 도 5는 도 1의 실시 예에서 각각 조절 게이트의 전압 및 일함수 변화에 따른 제어 게이트의 전달특성을 보여주는 전기적 특성도이다.
도 6은 도 1의 실시 예에서 Sn의 함량(x)에 따른 Ge1 - xSnx의 밴드 갭 에너지의 변화를 보여주는 전기적 특성도이다.
도 7 및 도 8은 도 1의 실시 예에서 각각 Sn의 함량(x)과 제어 게이트 전압에 따른 Ge1 - xSnx의 전달특성 및 문턱전압 이하 기울기(S)를 보여주는 전기적 특성도이다.
도 9는 도 1의 실시 예에서 실리콘 핀의 두께와 제어 게이트 전압에 따른 전달특성을 보여주는 전기적 특성도이다.
도 10은 도 1의 실시 예에서 조절 게이트와 제어 게이트 사이의 간격과 제어 게이트 전압에 따른 전달특성을 보여주는 전기적 특성도이다.1 is a perspective view showing a structure of a non-junction tunneling field effect transistor having a dual gate according to an embodiment of the present invention.
FIG. 2 is a sectional plan view taken along the line AA 'of FIG.
FIG. 3 is an energy band diagram for explaining the operation principle of a dual-gate non-junction tunneling field effect transistor according to the embodiment of FIG.
FIGS. 4 and 5 are electrical characteristic diagrams showing the transfer characteristics of the control gate according to the voltage and work function changes of the control gate in the embodiment of FIG. 1, respectively.
6 is an electrical characteristic diagram showing a change in band gap energy of Ge 1 - x Sn x according to the content (x) of Sn in the embodiment of FIG.
FIGS. 7 and 8 are electrical characteristic diagrams showing transfer characteristics and subthreshold slope (S) of Ge 1 - x Sn x according to the content (x) of Sn and the control gate voltage in the embodiment of FIG.
FIG. 9 is an electrical characteristic diagram showing transfer characteristics according to the thickness of the silicon fin and the control gate voltage in the embodiment of FIG.
10 is an electrical characteristic diagram showing transfer characteristics according to the interval between the control gate and the control gate and the control gate voltage in the embodiment of FIG.

이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시 예에 대하여 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

본 발명에 의한 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터는, 도 1 및 도 2에 예시된 바와 같이, N+ 또는 P+의 동일 타입으로 도핑된 반도체 액티브층(10); 상기 반도체 액티브층 상에 게이트 절연막(22, 24)을 사이에 두고 소정의 간격(DGG)으로 이격되어 형성된 조절 게이트(30)와 제어 게이트(40); 상기 조절 게이트(30)에 인접하여 상기 반도체 액티브층(10)에 전기적으로 접촉되도록 형성된 소스 전극(50); 및 상기 소스 전극(50)과 반대편에 상기 제어 게이트(40)와 일정 거리(d) 이격되어 상기 반도체 액티브층(10)에 전기적으로 접촉되도록 형성된 드레인 전극(60)을 포함하여 구성된다.A dual gate non-junction tunneling field effect transistor according to the present invention comprises a semiconductor active layer 10 doped with the same type of N + or P + as illustrated in FIGS. 1 and 2; A control gate (30) and a control gate (40) formed on the semiconductor active layer and spaced apart by a predetermined distance (D GG ) with a gate insulating film (22, 24) therebetween; A source electrode (50) formed adjacent to the control gate (30) and configured to be in electrical contact with the semiconductor active layer (10); And a drain electrode 60 formed on the opposite side of the source electrode 50 and spaced apart from the control gate 40 by a predetermined distance d so as to be in electrical contact with the semiconductor active layer 10.

도 1의 실시 예는 반도체 액티브층(10)이 소정의 절연층(1) 위에 반도체 핀의 형상으로 한 핀 타입의 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터를 도시한 것이나, 본 발명의 기술적 사상은 이러한 구조에 한정되지 않는다. The embodiment of FIG. 1 shows a non-junction tunneling field effect transistor having a pin type dual gate in which the semiconductor active layer 10 is in the form of a semiconductor fin on a predetermined insulating layer 1, Is not limited to this structure.

즉, 상술한 기본 구성을 갖는 한, 미도시 되었으나, 반도체 액티브층의 형상에 따라 그 일면에만 조절 게이트와 제어 게이트가 형성된 평면형 소자, 2면에 조절 게이트와 제어 게이트가 각각 분리되어 이중 게이트로 형성된 이중 게이트형 소자, 반도체 액티브층의 4면 내지 둘레의 전면을 조절 게이트와 제어 게이트가 각각 링 형상으로 둘러싸며 형성된 GAA(Gate-All-Around)형 소자 등의 구조를 가질 수 있다. That is, although not shown so far as it has the above-described basic structure, a planar element in which control gates and control gates are formed only on one surface thereof according to the shape of the semiconductor active layer, control gates and control gates are separated on two surfaces, A double gate type device, and a gate-all-around (GAA) type device in which the control gate and the control gate are formed in a ring-like shape on the entire surface of the semiconductor active layer from the four sides or the periphery thereof.

상기 반도체 액티브층(10)은 종래와 달리 N+ 또는 P+로 한 종류의 도전형으로 구성되도록 하되, 도핑농도는 다수 반송자(majority carrier)가 축퇴 상태(degenerate state)로 있도록 충분히 높은 수준으로 불순물 도핑을 함이 바람직하다. The semiconductor active layer 10 may be formed of one conductivity type of N + or P +, and the doping concentration may be set to a level sufficiently high such that a majority carrier is in a degenerate state. .

구체적인 실시 예로, 상기 반도체 액티브층(10)은 페르미 레벨이 절대온도 T에서 액티브층(10)을 이루는 반도체 물질의 전도대 최솟값으로부터 3kT (상온 T = 300 K에서 약 78 meV) 이내에서 위로 형성되도록 n형 불순물이 도핑되어 N+ 액티브층(10)으로 되거나, 반대로 가전자대 최댓값으로부터 3kT (상온 T = 300 K에서 약 78 meV) 이내에서 아래로 형성되도록 p형 불순물이 도핑되어 P+ 액티브층(10)으로 될 수 있다.In a specific embodiment, the semiconductor active layer 10 is formed such that the Fermi level is formed within 3 kT (about 78 meV at room temperature T = 300 K) from the conduction band minimum of the semiconductor material forming the active layer 10 at the absolute temperature T Type impurity is doped to form the N + active layer 10 or the p-type impurity is doped to form the N + active layer 10 downwardly within 3 kT from the maximum value of the valence band (about 78 meV at room temperature T = 300 K) .

여기서, N+ 액티브층(10)으로 구성할 경우, 페르미 레벨이 액티브층(10)을 이루는 반도체 물질의 전도대 최솟값으로부터 3kT 거리 안에 들 정도의 고농도로 n형 불순물을 도핑할 때에는 고농도에 따른 전자 이동도가 떨어지는 문제가 있고, 그렇다고, 상기 액티브층(10)의 n형 불순물 농도를 낮추어 페르미 레벨이 반도체 물질의 전도대 최솟값보다 아래에 존재하게 되면, 다수 반송자인 전자의 수가 현저히 줄어 충분한 수준의 전류구동능력을 확보하기 어렵게 되는 문제점이 있다. P+ 액티브층(10)으로 구성할 경우에도 마찬가지이다.When the N + type impurity is doped at a high concentration such that the Fermi level is within 3 kT of the conduction band minimum value of the semiconductor material forming the active layer 10, the electron mobility If the Fermi level is lower than the conduction band minimum value of the semiconductor material by lowering the n-type impurity concentration of the active layer 10, the number of electrons as the majority carriers is significantly reduced, It is difficult to secure a sufficient amount of water. P + active layer 10 as shown in FIG.

도 4 내지 도 8은 상기 반도체 액티브층(10)을 N+형 GeSn으로 구성했을 때의 실시 예이고, 이때 도핑농도(ND)는 5x1018/cm3 , 1x1019/cm3 이다. FIGS. 4 to 8 show a case where the semiconductor active layer 10 is made of N + type GeSn In this embodiment, the doping concentration (N D ) is 5 × 10 18 / cm 3 , 1 x 10 19 / cm 3 to be.

도 9 및 도 10은 상기 반도체 액티브층(10)을 N+형 Si로 구성했을 때의 실시 예이고, 이때 도핑농도(ND)는 1x1019/cm3 이다.Figs. 9 and 10 are diagrams showing a case where the semiconductor active layer 10 is made of N + type Si In this embodiment, the doping concentration (N D ) is 1 x 10 19 / cm 3 to be.

상기 반도체 액티브층(10)은 Si, SiGe, Ge, GeSn으로 형성될 수 있다. 이 중에 SiGe, Ge, GeSn은 Si보다 에너지 밴드갭이 작아 터널링 효과가 향상된 상기 반도체 액티브층(10)으로 형성하기에 바람직하다.The semiconductor active layer 10 may be formed of Si, SiGe, Ge, GeSn. Among these, SiGe, Ge, and GeSn are preferable for forming the semiconductor active layer 10 having an energy band gap smaller than that of Si and having an improved tunneling effect.

특히, 도 1의 구조로 하고 상기 반도체 액티브층(10)을 GeSn으로 하는 경우에는, 도 7 및 도 8에서 보여주는 바와 같이, Sn의 함량(x)을 0.02 이상으로 하면 Ge1-xSnx의 밴드갭 감소 효과를 확연히 기대할 수 있고, 제어 게이트(40)의 전압에 따른 전달특성에서 구동전류(ION)를 높일 수 있는 방안이다. 터널링이 시작되기 이전의 누설전류(IOFF)의 주된 성분은 소수 캐리어 전류로 도핑농도(ND)를 높임으로써 줄일 수 있다. 문턱전압 이하 기울기(S)를 고려하여 Ge1 - xSnx에서 Sn의 함량(x)은 0.2 이하로 함이 바람직하다.In particular, in Fig has the structure of 1, if the semiconductor active layer 10 in the GeSn, as shown in Figs. 7 and 8, when the content (x) of Sn with at least 0.02 Ge 1-x Sn x It can be expected to significantly reduced effective band gap, and that potentially increase the drive current (I oN) in the transfer characteristics according to the voltage of the control gate 40. The main component of the leakage current (I OFF ) prior to the start of tunneling can be reduced by increasing the doping concentration (N D ) with the minority carrier current. Considering the subthreshold slope (S), it is assumed that Ge 1 - x Sn x The content (x) of Sn is preferably 0.2 or less.

또한, Ge1 - xSnx는 도 6에서 참조 되는 바와 같이, Sn의 함량(x)이 증가하며 간접 밴드갭을 가지다 Sn의 함량(x)이 6,74%에 이르는 지점부터 직접 밴드갭을 갖는 반도체 물질로 전이되어, 광소자로 사용될 수 있음은 물론, 실리콘 기판에 GeSn을 기반으로 하는 광 집적회로 구현도 가능하게 할 수 있다.Also, Ge 1 - x Sn x , as referenced in FIG. 6, (X) of Sn increases and has an indirect bandgap. Transition from the point where the content (x) of Sn reaches 6,74% to the semiconductor material having a direct bandgap can be used as an optical device, It is possible to realize an optical integrated circuit based on GeSn.

따라서, 상기 반도체 액티브층(10)은 실리콘 기판에 게르마늄 완충층을 형성하고, 상기 게르마늄 완충층 상에 Ge1 - xSnx로 하되, Sn의 함량(x)은 0.007≤x≤0.2로 함이 가장 바람직하다.Therefore, the semiconductor active layer 10 is preferably formed by forming a germanium buffer layer on the silicon substrate and forming Ge 1 - x Sn x on the germanium buffer layer, with the content (x) of Sn being 0.007? X? Do.

도 2는 도 1의 AA'선을 따라 수평으로 단면을 낸 후 화살표 방향으로 내려다본 단면 평면도로, 이에 의하면, 상기 반도체 액티브층(10)은 조절 게이트(30)로 둘러싸인 영역(12), 조절 게이트(30)와 제어 게이트(40) 사이에 노출된 터널링 영역(14), 제어 게이트(40)로 둘러싸인 영역(16) 및 드레인 측 노출 영역(18)으로 구성된다. FIG. 2 is a cross-sectional plan view taken along the line AA 'of FIG. 1, taken in a direction of arrows, showing that the semiconductor active layer 10 has a region 12 surrounded by the control gate 30, A tunneling region 14 exposed between the gate 30 and the control gate 40, a region 16 surrounded by the control gate 40, and a drain-side exposed region 18.

여기서, 드레인 측 노출 영역(18)은 ambipolar 동작에 따른 누설전류 문제를 해결하고자 통상과 같이 드레인 전극(40)을 제어 게이트(40)로부터 일정 거리(d) 이격되어 형성할 경우에 생긴 것이나, 본 발명에서 조절 게이트(30)와 제어 게이트(40)가 서로 다른 일함수를 갖는 물질로 형성할 경우에는 상기 이격 거리(d)를 거의 0(zero)에 가깝게 하여 사실상 상기 드레인 측 노출 영역(18)은 없이도 상기 누설문제를 해결할 수 있다. 따라서, 상기 반도체 액티브층(10)을 N+형으로 형성할 경우, 상기 조절 게이트(30)는 상기 제어 게이트(40)보다 큰 일함수를 갖는 물질로 형성함이 바람직하다.Here, the drain-side exposed region 18 is formed when the drain electrode 40 is formed to be spaced apart from the control gate 40 by a predetermined distance d as in the conventional method in order to solve the leakage current problem due to ambipolar operation, When the control gate 30 and the control gate 40 are formed of a material having a different work function, the distance d is made substantially close to zero so that the drain- It is possible to solve the leakage problem without the need for the leakage. Accordingly, when the semiconductor active layer 10 is formed in the N + -type, the control gate 30 is preferably formed of a material having a larger work function than the control gate 40.

도 3(a)는 도 1의 실시 예에서, 상기 반도체 액티브층(10)을 N+형 Ge0.945Sn0.055로 형성하고, 소스 전극(50)에 대한 드레인 전극(50)의 전압(VDS)은 0.5 V, 소스 전극(50)에 대한 제어 게이트(40)의 전압(VCGS)은 0 V, 소스 전극(50)에 대한 조절 게이트(30)의 전압(VAGS)은 0 V로 각각 인가하였을 경우의 에너지 밴드도이다. 이에 의하면, 조절 게이트(30)로 둘러싸인 영역(12)의 가전자대로 채워진 전자가 드레인 전극(60)을 향해 바라볼 때 제어 게이트(40)로 둘러싸인 영역(16)은 금지대가 위치하게 되어 터널링 영역(14)에서의 터널링은 일어날 수 없게 됨으로써, 열전자에 의한 누설전류만 있게 되는 턴오프(turn off) 상태로 된다.In the embodiment of FIG. 3, the semiconductor active layer 10 is formed of N + type Ge 0.945 Sn 0.055 , and the voltage (V DS ) of the drain electrode 50 to the source electrode 50 is The voltage V CGS of the control gate 40 with respect to the source electrode 50 is 0 V and the voltage V AGS of the control gate 30 with respect to the source electrode 50 is 0 V, Is the energy band of the case. According to this, when the electrons filled in the valence band of the region 12 surrounded by the control gate 30 are viewed toward the drain electrode 60, the region 16 surrounded by the control gate 40 is located at the forbidden band, The tunneling in the tunnel 14 can not take place, so that it is in a turn off state in which only leakage current due to the thermal electrons is generated.

한편, 도 3(b)는 도 3(a)에서 소스 전극(50)에 대한 제어 게이트(40)의 전압(VCGS)을 1.5 V로 올려줄 경우, 제어 게이트(40)로 둘러싸인 영역(16)의 에너지 밴드가 내려가 조절 게이트(30)로 둘러싸인 영역(12)의 가전자대로 채워진 전자는 제어 게이트(40)로 둘러싸인 영역(16)의 전도대를 바라보게 되어 터널링 영역(14)에서 터널링이 일어나게 됨으로써, 턴온(turn on) 상태로 된다.3 (b) shows a region 16 surrounded by the control gate 40 when the voltage V CGS of the control gate 40 with respect to the source electrode 50 is raised to 1.5 V in FIG. 3 (a) Electrons filled in the valence band of the region 12 surrounded by the control gate 30 will look at the conduction band of the region 16 surrounded by the control gate 40 and tunneling in the tunneling region 14 will occur Thereby turning it on.

따라서, 조절 게이트(30)와 제어 게이트(40)에 서로 다른 전압을 인가함으로써, 터널링 영역(14)의 터널링 폭을 조절하여 터널링 전계효과 트랜지스터로 구동할 수 있게 된다. Therefore, by applying different voltages to the control gate 30 and the control gate 40, the tunneling width of the tunneling region 14 can be controlled to drive the tunneling field effect transistor.

도 4 및 도 5는 도 1의 실시 예에서 상기 반도체 액티브층(10)을 N+형 Ge0.945Sn0.055로 하고 각각 조절 게이트(30)의 전압 및 일함수 변화에 따른 제어 게이트(40)의 전달특성을 보여주는 전기적 특성도이다. FIGS. 4 and 5 illustrate that the semiconductor active layer 10 is N + type Ge 0.945 Sn 0.055 in the embodiment of FIG. 1 and the transfer characteristics of the control gate 40 according to the voltage and work function of the control gate 30 As shown in FIG.

도 4에 의하면, 터널링 전류에 의한 구동전류를 높이기 위하여, 상술한 바와 같이 밴드갭이 작은 반도체 물질로 반도체 액티브층(10)을 형성할 수도 있지만, 조절 게이트(30)에 전압을 낮추어, 도 3(b)에서 조절 게이트(30)로 둘러싸인 영역(12)의 에너지 밴드를 올려 터널링 영역(14)에서의 밴드 경사를 크게 함으로써, 터널링 전류를 크게 할 수도 있다.4, the semiconductor active layer 10 may be formed of a semiconductor material having a small bandgap as described above in order to increase the driving current by the tunneling current. However, by lowering the voltage to the control gate 30, the tunneling current may be increased by raising the energy band of the region 12 surrounded by the regulating gate 30 in (b) to increase the band inclination in the tunneling region 14.

또한, 도 5로 알 수 있는 바와 같이, 조절 게이트(30)를 제어 게이트(40)보다 일함수가 더 큰 물질로 형성할수록 제어 게이트(40)의 전달특성을 높일 수 있어 바람직하다.5, as the control gate 30 is formed of a material having a work function larger than that of the control gate 40, the transfer characteristic of the control gate 40 can be increased, which is preferable.

도 1의 실시 예와 같이, 핀 타입의 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터를 형성할 경우에는, 도 2와 같이, 상기 반도체 액티브층(10)은 반도체 기판(미도시)의 절연층(1) 상에 상기 소스 전극(50)과 상기 드레인 전극(60) 사이의 일정 길이와 높이를 갖고, 상기 길이와 높이에 수직인 방향으로 일정 두께(t)를 갖는 반도체 핀으로 형상되고, 상기 조절 게이트(30) 및 상기 제어 게이트(40)는 상기 반도체 핀(10)을 감싸며 형성되고, 상기 소스 전극(50) 및 드레인 전극(60)은 상기 반도체 핀(10)의 양단에 각각 형성될 수 있다.2, a semiconductor active layer 10 is formed on an insulating layer (not shown) of a semiconductor substrate (not shown), such as a semiconductor substrate 1) having a constant length and height between the source electrode (50) and the drain electrode (60) and being shaped as a semiconductor fin having a constant thickness (t) in a direction perpendicular to the length and height, The gate 30 and the control gate 40 are formed to surround the semiconductor fin 10 and the source electrode 50 and the drain electrode 60 may be formed at both ends of the semiconductor fin 10, .

상기 반도체 액티브층(10)을 구성할 수 있는 물질로는 상술한 바와 같이 대표적으로 실리콘(Si)이 가능한데, 도 9 및 도 10은 도 1의 실시 예에서 상기 반도체 액티브층(10)을 실리콘 핀으로 형성하여 각각 실리콘 핀(10)의 두께(t)와 제어 게이트 전압에 따른 전달특성과 조절 게이트와 제어 게이트 사이의 간격(DGG)과 제어 게이트 전압에 따른 전달특성을 얻은 결과를 보여준다.9 and 10 illustrate that in the embodiment of FIG. 1, the semiconductor active layer 10 may be formed of silicon (Si) (T) of the silicon fin 10 and the transfer characteristics according to the control gate voltage and the transfer characteristics according to the control gate voltage and the gap ( DGG ) between the control gate and the control gate are obtained, respectively.

도 9 및 도 10에 의하면, 실리콘 핀(10)에 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터를 형성할 경우에도, 도 1의 구조에서 핀의 두께(t)와 조절 게이트와 제어 게이트 사이의 간격(DGG)을 조절함으로써, 스위칭 특성을 개선하고 저전력 구동이 가능한 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터를 구현할 수 있음을 알 수 있다.9 and 10, even when a non-junction tunneling field effect transistor having a dual gate is formed on the silicon fin 10, the thickness t of the fin and the gap between the control gate and the control gate in the structure of FIG. ( DGG ), it is possible to realize a non-junction tunneling field effect transistor having a dual gate capable of improving switching characteristics and driving low power.

따라서, 실리콘보다 밴드갭이 작은 반도체 물질로 액티브층(10)을 형성할 경우에도, 도 9 및 도 10에서 보여준 특성 이상을 보일 것이 충분히 예상되므로, 도 1의 실시 예에 의한 핀 타입의 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터에서, 반도체 핀(10)의 두께는 3~10 nm, 조절 게이트(30)와 제어 게이트(40)의 간격은 1~5 nm 인 것이 바람직하다.Therefore, even when the active layer 10 is formed of a semiconductor material having a bandgap smaller than that of silicon, it is expected that the characteristics shown in Figs. 9 and 10 will be more than shown. Therefore, It is preferable that the thickness of the semiconductor fin 10 is 3 to 10 nm and the distance between the control gate 30 and the control gate 40 is 1 to 5 nm.

반도체 액티브층(10)과 조절 게이트(30) 사이의 게이트 절연막(22)과 반도체 액티브층(10)과 조절 게이트(30) 사이의 게이트 절연막(24)은 실리콘 산화막과 같은 서로 동일한 절연막일 수 있으나, 후자의 게이트 절연막(24)은 실리콘 산화막보다 고유전율의 절연막으로 서로 달리할 수도 있다.The gate insulating film 22 between the semiconductor active layer 10 and the regulating gate 30 and the gate insulating film 24 between the semiconductor active layer 10 and the regulating gate 30 may be the same insulating film as the silicon oxide film And the latter gate insulating film 24 may be different from each other in the insulating film having a higher dielectric constant than the silicon oxide film.

그리고, 상술한 실시 예 중 반도체 기판(미도시)은 실리콘 기판뿐만 아니라 게르마늄 기판일 수 있고, 벌크 기판은 물론 SOI(Silicon On Insulator), SGOI(Silicon Germanium on Insulator), GEOI(Germanium On Insulator)일 수 있고, 절연층(1)은 매몰산화막(BOX) 또는 반도체 기판에 액티브층(10)과 반대 도전형으로 형성된 불순물 도핑층일 수 있다.In the above embodiments, the semiconductor substrate (not shown) may be a silicon substrate as well as a germanium substrate, and may be a silicon on insulator (SOI), a silicon germanium on insulator (SGOI), a germanium on insulator And the insulating layer 1 may be an impurity doping layer formed on the buried oxide film BOX or the semiconductor substrate in the opposite conductivity type to the active layer 10. [

기타 미설명된 구성은 터널링 전계효과 트랜지스터의 일반적 구성에 따른다.Other configurations not described depend on the general configuration of the tunneling field effect transistor.

1: 절연층 10: 반도체 액티브층(반도체 핀, 실리콘 핀)
22, 24: 게이트 절연막 30: 조절 게이트
40: 제어 게이트 50: 소스 전극
60: 드레인 전극1: Insulating layer 10: Semiconductor active layer (semiconductor pin, silicon pin)
22, 24: gate insulating film 30: regulating gate
40: control gate 50: source electrode
60: drain electrode

Claims (7)

삭제delete 삭제delete 삭제delete N+ 또는 P+의 동일 타입으로 도핑된 반도체 액티브층;
상기 반도체 액티브층 상에 게이트 절연막을 사이에 두고 소정의 간격으로 이격되어 형성된 조절 게이트와 제어 게이트;
상기 조절 게이트에 인접하여 상기 반도체 액티브층에 전기적으로 접촉되도록 형성된 소스 전극; 및
상기 소스 전극과 반대편에 상기 제어 게이트와 일정 거리 이격되어 상기 반도체 액티브층에 전기적으로 접촉되도록 형성된 드레인 전극을 포함하여 구성되되,
상기 반도체 액티브층은 다수 반송자(majority carrier)가 축퇴 상태(degenerate state)로 있도록 불순물이 도핑되고,
상기 조절 게이트는 상기 제어 게이트보다 큰 일함수를 갖는 물질로 형성되고,
상기 반도체 액티브층은 Ge1-xSnx(0.02≤x≤0.2)로 형성된 것을 특징으로 하는 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터.
A semiconductor active layer doped with the same type of N + or P +;
A control gate and a control gate formed on the semiconductor active layer and spaced apart from each other with a gate insulating film therebetween;
A source electrode formed adjacent to the control gate to be in electrical contact with the semiconductor active layer; And
And a drain electrode formed on the opposite side of the source electrode and spaced apart from the control gate by a predetermined distance to be in electrical contact with the semiconductor active layer,
The semiconductor active layer is doped with impurities such that a majority carrier is in a degenerate state,
Wherein the control gate is formed of a material having a work function greater than the control gate,
Wherein the semiconductor active layer is formed of Ge 1-x Sn x (0.02? X ? 0.2).
N+ 또는 P+의 동일 타입으로 도핑된 반도체 액티브층;
상기 반도체 액티브층 상에 게이트 절연막을 사이에 두고 소정의 간격으로 이격되어 형성된 조절 게이트와 제어 게이트;
상기 조절 게이트에 인접하여 상기 반도체 액티브층에 전기적으로 접촉되도록 형성된 소스 전극; 및
상기 소스 전극과 반대편에 상기 제어 게이트와 일정 거리 이격되어 상기 반도체 액티브층에 전기적으로 접촉되도록 형성된 드레인 전극을 포함하여 구성되되,
상기 반도체 액티브층은 다수 반송자(majority carrier)가 축퇴 상태(degenerate state)로 있도록 불순물이 도핑되고,
상기 조절 게이트는 상기 제어 게이트보다 큰 일함수를 갖는 물질로 형성되고,
상기 반도체 액티브층은 실리콘 기판에 게르마늄 완충층을 형성하고, 상기 게르마늄 완충층 상에 Ge1-xSnx(0.07≤x≤0.2)로 형성된 것을 특징으로 하는 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터.
A semiconductor active layer doped with the same type of N + or P +;
A control gate and a control gate formed on the semiconductor active layer and spaced apart from each other with a gate insulating film therebetween;
A source electrode formed adjacent to the control gate to be in electrical contact with the semiconductor active layer; And
And a drain electrode formed on the opposite side of the source electrode and spaced apart from the control gate by a predetermined distance to be in electrical contact with the semiconductor active layer,
The semiconductor active layer is doped with impurities such that a majority carrier is in a degenerate state,
Wherein the control gate is formed of a material having a work function greater than the control gate,
Wherein the semiconductor active layer comprises a germanium buffer layer on the silicon substrate and is formed of Ge 1-x Sn x (0.07? X ? 0.2) on the germanium buffer layer.
제 4 항 또는 제 5 항에 있어서,
상기 반도체 액티브층은 반도체 기판의 절연층 상에 상기 소스 전극과 상기 드레인 전극 사이의 일정 길이와 높이를 갖고, 상기 길이와 높이에 수직인 방향으로 일정 두께를 갖는 반도체 핀의 형상을 갖고,
상기 조절 게이트 및 상기 제어 게이트는 상기 반도체 핀을 감싸며 형성되고,
상기 소스 전극 및 드레인 전극은 상기 반도체 핀의 양단에 각각 형성된 것을 특징으로 하는 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터.
The method according to claim 4 or 5,
The semiconductor active layer has a shape of a semiconductor fin having a certain length and height between the source electrode and the drain electrode on the insulating layer of the semiconductor substrate and having a certain thickness in a direction perpendicular to the length and the height,
Wherein the control gate and the control gate are formed to surround the semiconductor fin,
Wherein the source electrode and the drain electrode are formed at both ends of the semiconductor fin, respectively.
제 6 항에 있어서,
상기 반도체 핀의 두께는 3~10 nm 이고,
상기 조절 게이트와 상기 제어 게이트의 간격은 1~5 nm 인 것을 특징으로 하는 듀얼 게이트를 갖는 무접합 터널링 전계효과 트랜지스터.The method according to claim 6,
The thickness of the semiconductor fin is 3 to 10 nm,
Wherein the spacing between the control gate and the control gate is between 1 and 5 nm. ≪ RTI ID = 0.0 > 1 < / RTI >
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