KR101692230B1 - 벤트홀 기반의 반도체 패키지 - Google Patents

벤트홀 기반의 반도체 패키지 Download PDF

Info

Publication number
KR101692230B1
KR101692230B1 KR1020150098927A KR20150098927A KR101692230B1 KR 101692230 B1 KR101692230 B1 KR 101692230B1 KR 1020150098927 A KR1020150098927 A KR 1020150098927A KR 20150098927 A KR20150098927 A KR 20150098927A KR 101692230 B1 KR101692230 B1 KR 101692230B1
Authority
KR
South Korea
Prior art keywords
region
vent hole
substrate
cavity
semiconductor package
Prior art date
Application number
KR1020150098927A
Other languages
English (en)
Inventor
송기무
윤근중
강정식
김용국
이병렬
Original Assignee
주식회사 신성씨앤티
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 신성씨앤티 filed Critical 주식회사 신성씨앤티
Priority to KR1020150098927A priority Critical patent/KR101692230B1/ko
Application granted granted Critical
Publication of KR101692230B1 publication Critical patent/KR101692230B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Pressure Sensors (AREA)

Abstract

반도체 패키지가 제공된다. 상기 반도체 패키지는, 가속도센서 패턴이 형성된 제1 영역과, 자이로스코프 패턴이 형성된 제2 영역을 포함하는 디바이스 기판, 상기 디바이스 기판 상부에 배치되고, 상기 제1 영역에 대응하는 위치에 형성된 제1 캐비티(cavity) 영역을 포함하는 캡(Cap) 기판, 상기 디바이스 기판 하부에 배치되고, 상기 제1 영역에 대응하는 위치에 형성된 제2 캐비티 영역을 포함하는 베이스 기판, 및 상기 캡 기판의 측부 또는 상기 베이스 기판의 측부에 형성되고, 상기 제1 캐비티 영역 또는 상기 제2 캐비티 영역 내의 유체를 외부로 배출하는 벤트 홀(vent hole)을 포함한다.

Description

벤트홀 기반의 반도체 패키지{Vent hole based Semiconductor package}
본 발명은 벤트홀 기반의 반도체 패키지에 관한 것이다.
최근 들어, 스마트폰, 스마트 패드 등과 같은 휴대형 전자기기의 시장이 성장하면서 복수의 멤스(MEMS) 센서 또는 멤스 부품을 단일칩(Single Chip)에 제작하는 콤보(combo) 형태의 멤스 제품에 대응할 수 있는 반도체 패키지의 수요가 점진적으로 증가하고 있다.
콤보(combo) 형태의 멤스 제품에 대응하기 위한 반도체 패키지의 하나로서 복수의 캐비티(multi-cavities)를 갖는 패키지가 활용되고 있는데, 이러한 복수의 캐비티(multi-cavities)를 갖는 패키지에서는 각 캐비티의 내부 압력이 다른 경우 반도체 다이가 각각 부착된 하부 기판과 상부 기판 사이에 확장형 기판(예컨대, 인터포저)이 삽입되고 있다.
여기에서, 인터포저는 캐비티가 각 형성된 상부 또는 하부 기판 사이에 추가 부착하는 방법으로 각각의 캐비티 내부 압력을 다르게 해주는 역할을 하거나, 상부 기판에 부착된 칩의 안쪽 공간에도 I/O 단자가 형성될 수 있도록 하부 기판에 형성된 다수의 하부 I/O를 재배치해 주는 역할을 제공할 수 있다. 즉, 복수의 캐비티(multi-cavities)를 갖는 패키지에서는 하부 기판과 상부 기판 사이에 인터포저를 삽입함으로써, 콤보형 멤스 센서나 콤보형 멤스 부품의 각각의 캐비티 내부 압력을 다르게 해주는 역할을 할 수 있다.
본 발명이 해결하고자 하는 과제는, 가속도센서 패턴과 자이로스코프 패턴이 형성된 콤보 형태의 반도체 패키지에 있어서, 가속도센서　패턴이 형성된 영역은 대기압 상태를 유지하고, 자이로스코프 패턴이 형성된 영역은 진공 상태를 유지할 수 있는 구조를 갖는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 가속도센서 패턴과 자이로스코프 패턴이 형성된 반도체 패키지에 있어서, 대기압 상태를 유지하는 가속도센서 패턴 영역에 외부로부터 유체가 유입되지 않도록 하는 오리피스 구조를 포함한 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 패키지의 일 실시예는, 가속도센서 패턴이 형성된 제1 영역과, 자이로스코프 패턴이 형성된 제2 영역을 포함하는 디바이스 기판, 상기 디바이스 기판 상부에 배치되고, 상기 제1 영역에 대응하는 위치에 형성된 제1 캐비티(cavity) 영역을 포함하는 캡(Cap) 기판, 상기 디바이스 기판 하부에 배치되고, 상기 제1 영역에 대응하는 위치에 형성된 제2 캐비티 영역을 포함하는 베이스 기판, 및 상기 베이스 기판의 상부의 측부에 형성되고, 상기 제1 캐비티 영역 또는 상기 제2 캐비티 영역 내의 유체를 외부로 배출하거나 외부의 유체를 내부로 유입시키는 벤트 홀(vent hole)을 포함한다.
상기 벤트 홀은 상기 베이스 기판의 상면에 패터닝되어 형성될 수 있다.
상기 벤트 홀은 오리피스(orifice) 구조로 형성될 수 있다.
상기 벤트 홀은 복수 개의 오리피스 구조를 포함할 수 있다.
상기 벤트 홀은 상기 오리피스 구조에 대응하는 위치에 액체 저장 캐비티를 포함할 수 있다.
상기 제1 영역은 대기압 상태이고, 상기 제2 영역은 진공 상태일 수 있다.
상기 벤트 홀은 외부에서 내부로 폭이 넓어지는 구조를 가질 수 있다.
상기 벤트 홀은 외부로 향한 유체 유입구를 포함하고, 상기 유체 유입구의 폭은 1㎛ 내지 3㎛일 수 있다.
상기 벤트 홀은 유체 유입 방향인 제1 방향으로의 두께가 100㎛일 수 있다.
상기 벤트 홀은 상기 제1 방향으로 진행하면서 단차가 형성될 수 있다.
상기 벤트 홀은 상기 제1 방향과 교차하는 방향인 제2 방향으로의 폭이 50㎛ 내지 100㎛일 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 반도체 패키지에 의하면, 가속도센서 패턴이 형성된 영역은 대기압 상태를 유지하고, 자이로스코프 패턴이 형성된 영역은 진공 상태를 유지할 수 있는 구조를 가질 수 있다. 또한, 오리피스 구조를 이용하여 대기압 상태를 유지하는 가속도센서 패턴 영역에 외부로부터 유체가 유입되지 않도록 할 수 있다. 이에 따라, 가속도센서 패턴은 대기압 상태에서 동작하도록 하고, 자이로스코프 패턴은 진공 상태에서 동작하도록 하여, 최적의 효율을 가질 수 있다. 또한, 오리피스 구조에 의해 가속도센서 패턴을 외부의 유체로부터 보호할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.　
도 2는 도 1의 A1-A2 영역의 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 A1-A2 영역의 평면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.　
도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 7 내지 도 14는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 구성 요소가 다른 구성 요소와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 구성 요소와 직접 연결 또는 커플링된 경우 또는 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 하나의 구성 요소가 다른 구성 요소와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
구성 요소가 다른 구성 요소의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 구성 요소의 바로 위뿐만 아니라 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 구성 요소가 다른 구성 요소의 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 구성 요소들과 다른 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 구성 요소는 다른 구성 요소의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 구성 요소는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다. 도 2는 도 1의 A1-A2 영역의 평면도이다.　
도 1을 참조하면, 본 발명에 따른 반도체 패키지(1)는 디바이스 기판(100), 캡 기판(200), 베이스 기판(300)을 포함한다.
디바이스 기판(100)에는 멤스(MEMS; Micro Electro Mechanical Systems) 기반의 디바이스 패턴이 형성될 수 있다. 멤스란, 미세전자기계시스템, 미세전자제어기술 등으로 통칭되며, 반도체 공정기술을 기반으로 성립되는 마이크론(㎛) 또는 ㎜크기의 초소형 정밀기계 제작기술을 의미한다.
이 때, 디바이스 기판(100)에는 제1 영역(R1)과 제2 영역(R2)이 정의되며, 제1 영역(R1)에는 가속도센서 패턴(AP; Accelerometer Pattern)이 형성되고, 제2 영역(R2)에는 자이로스코프 패턴(GP; Gyroscope Pattern)이 형성될 수 있다. 가속도센서 패턴(AP)과 자이로스코프 패턴(GP)은 멤스 기반의 디바이스 패턴일 수 있으며, 가속도센서 패턴(AP)은 대기압 상태에서 최적으로 동작하고, 자이로스코프 패턴(GP)은 진공 상태에서 최적으로 동작한다.
디바이스 기판(100)은 약 0.01Ωcm 정도의 저저항 실리콘웨이퍼일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
디바이스 기판(100) 상에는 패시베이션막(103, 104)이 형성될 수 있다. 패시베이션막(103, 104)을 형성하기 위한 증착 공정으로서, CVD (chemical vapor deposition), ALD (atomic layer deposition), PVD (physical vapor deposition), PECVD (plasma-enhanced CVD), LPCVD (low pressure CVD), P-CVD (pulsed CVD), 또는 이들의 조합을 이용할 수 있다.
몇몇 실시예에서, CVD 또는 ALD 공정을 이용하여 Ru 및 N을 포함하는 금속 질화막으로 이루어지는 패시베이션막(103, 104)을 형성하기 위하여, 디바이스 기판(100) 상에 퇴적 가스를 공급할 수 있다. 상기 퇴적 가스는 Ru 전구체 및 질소 소스를 포함할 수 있다. 상기 퇴적 가스와 함께, 캐리어 가스 (예를 들면, 불활성 가스), 환원 가스, 또는 이들의 조합이 함께 공급될 수 있다.
예시적인 Ru 전구체는 Ru3(CO)12, Ru(DMPD)(EtCp) ((2,4-dimethylpentadienyl)(ethylcyclopentadienyl)ruthenium), Ru(DMPD)2 (bis(2,4-dimethylpentadienyl)ruthenium), Ru(DMPD)(MeCp) (4-dimethylpentadienyl)(methylcyclopentadienyl)ruthenium), 및 Ru(EtCp)2) (bis(ethylcyclopentadienyl)ruthenium)을 포함하나, 이에 제한되는 것은 아니다.
상기 질소 소스는 질소(N2) 가스, 일산화질소(NO) 가스, 일산화이질소(N2O) 가스, 이산화일질소(NO2) 가스, 암모니아(NH3) 가스, N-함유 라디칼 (예를 들면, N*, NH*, NH2*), 아민, 및 이들의 조합으로부터 선택될 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 상기 질소 소스로서 N2를 사용하는 경우, 루테늄 질화물로 이루어지는 패시베이션막(103, 104)이 얻어질 수 있다. 다른 실시예에서, 상기 질소 소스로서 NO2를 사용하는 경우, 루테늄 산질화물로 이루어지는 패시베이션막(103, 104)이 얻어질 수 있다.
패시베이션막(103, 104) 상에는 솔더 패드(105, 106)가 형성될 수 있다. 솔더 패드(105, 106)는 전해도금법을 이용하여 금층(Au layer)으로 형성할 수 있으나, 이에 제한되는 것은 아니다. 솔더 패드(105, 106) 상에는 솔더 컨택(205, 206)이 형성되어 상부의 캡 기판(200)과 하부의 디바이스 기판(100)에 대한 전기적인 배선(electrical interconnection line) 기능을 하는 수단으로 사용되거나, 또는 기계적인 밀폐벽(mechanical sealing wall) 기능을 하는 수단으로 사용되거나, 또는 기계적인 밀폐벽(mechanical sealing wall) 기능과 전기적인 배선(electrical interconnection line) 기능을 동시에 만족시키는 복합적인 수단으로 사용될 수도 있다. 구체적으로, 캡 기판(200) 상에 금속 패드(203, 204)가 형성되고, 금속 패드(203, 204)가 솔더 컨택(205, 206)과 접촉하여 상부의 캡 기판(200)과 하부의 디바이스 기판(100)을 전기적으로 연결할 수 있다. 금속 패드(203, 204)는 예를 들어, 시드 층(seed layer) 상에 전기도금(electroplating)을 수행하여 형성될 수 있다.
캡 기판(200)은 디바이스 기판(100) 상부에 배치되고, 캡 기판(200)에는 디바이스 기판(100)의 제1 영역(R1)에 대응하는 위치에 제1 캐비티 영역(C1)이 형성될 수 있다.
제1 캐비티 영역(C1)은 캡 기판(200)의 표면에 대해 단차를 갖도록 형성될 수 있다. 즉, 캡 기판(200)의 표면으로부터 일부를 식각하여 빈 공간을 형성할 수 있고, 이러한 빈 공간이 제1 캐비티 영역(C1)이 될 수 있다. 제1 캐비티 영역(C1)은 디바이스 기판(100)에서 가속도센서 패턴(AP)이 형성된 영역 즉, 제1 영역(R1)에 대응하는 위치에 형성되어, 가속도센서 패턴(AP)이 상하 좌우로 진동하는 경우에 가속도센서 패턴(AP)이 진동 가능한 공간을 제공하는 역할을 한다.
마찬가지로, 캡 기판(200)에는 자이로스코프 패턴(GP)이 형성된 영역 즉, 제2 영역(R2)에 대응하는 위치에도 캐비티 영역이 형성되어 자이로스코프 패턴(GP)이 상하 좌우로 진동하는 경우에 자이로스코프 패턴(GP)이 진동 가능한 공간을 제공하는 역할을 할 수 있다.
베이스 기판(300)은 디바이스 기판(100) 하부에 배치되고, 베이스 기판(300)에는 디바이스 기판(100)의 제1 영역(R1)에 대응하는 위치에 제2 캐비티 영역(C2)이 형성될 수 있다. 또한, 베이스 기판(300)에는 가속도센서 패턴(AP)이 형성된 영역에 대응하는 위치에 캐비티 영역이 형성되어, 가속도센서　패턴(AP)이 상하 좌우로 진동하는 경우에 가속도센서 패턴(AP)이 진동 가능한 공간을 제공하는 역할을 할 수 있다.
제2 캐비티 영역(C2)은 베이스 기판(300)의 표면에 대해 단차를 갖도록 형성될 수 있다. 즉, 베이스 기판(300)의 표면으로부터 일부를 식각하여 빈 공간을 형성할 수 있고, 이러한 빈 공간이 제2 캐비티 영역(C2)이 될 수 있다.
마찬가지로, 베이스 기판(300)에는 자이로스코프 패턴(GP)이 형성된 영역 즉, 제2 영역(R2)에 대응하는 위치에도 캐비티 영역이 형성되어 자이로스코프 패턴(GP)이 상하 좌우로 진동하는 경우에 자이로스코프 패턴(GP)이 진동 가능한 공간을 제공하는 역할을 할 수 있다.
베이스 기판(300)에는 가속도센서 패턴(AP)이 형성된 제1 영역(R1)과 자이로스코프 패턴(GP)이 형성된 제2 영역(R2)에 대응하는 위치에 제1 실리콘관통전극(303)과 제2실리콘관통전극(304)이 형성될 수 있다. 제1 실리콘관통전극(303)과 제2실리콘관통전극(304) 상에는 배선 라인(312, 316)이 배치되어, 외부로 전기 신호를 출력하거나 외부에서 제공된 전기 신호를 가속도센서 패턴(AP)이나 자이로스코프 패턴(GP)으로 전송하는 역할을 할 수 있다. 배선 라인(312, 316) 상에는 절연층(320)이 덮일 수 있다.
여기에서, 제1 실리콘관통전극(303)은 디바이스 기판(100)의 앵커(anchor)(110)와 접촉할 수 있다. 앵커(110)는 고정 전극을 지지하는 역할과 구조물을 지지하는 역할을 동시에 할 수 있으며, 구체적으로, 고정 측면 전극(fixed lateral electrode) 역할을 할 수 있다. 가속도센서 패턴(AP)의 움직이는 구조물(moving structure)과 고정 측면 전극(110) 사이의 간격 변동에 따른 정전용량 변화(capacitance change)는　제1 실리콘관통전극(303)을 통해 감지(sensing)될 수 있다.
제2 실리콘관통전극(304)은 디바이스 기판(100)의 자이로스코프 패턴(GP)에 대한 고정 바닥 전극(fixed vertical electrode)으로 동작할 수 있다. 만일, 제2 실리콘관통전극(304)으로 전기 신호가 인가되면 상부의 자이로스코프 패턴(GP)의 특정한 구조물(111) 에 정전력(electrostatic force)이 작용하여 자이로스코프 패턴(GP)을 수직 방향으로 가진(driving)할 수 있다. 또는 자이로스코프 패턴(GP)이 수직 방향으로 진동하는 경우에는 구조물(111)과 고정 바닥 전극(304)의 간격 변동으로 인한 정전용량(capacitance) 변화를 제2 실리콘관통전극(304)을 통해 감지(sensing)할 수 있다.
베이스 기판(300)의 밀폐벽(300s)은 제2 캐비티 영역(C2)에 비하여 단차(a)를 가질 수 있다. 그리고, 베이스 기판(300)의 밀폐벽(300s)에 해당하는 영역의 상부 표면에 벤트 홀(301; 도 2 참조)이 형성될 수 있다.
본 발명에 따른 벤트 홀(301)은, 각 벤트 홀의 입구는 매우 좁게 하고 출구는 넓게 제조된 복수개의 오리피스(orifice)를 사용하였기 때문에 외부의 액체는 베이스 기판(300)의 밀폐벽(300s) 내부로 유입 시간이 길지만, 외부의 기체는 베이스 기판(300)의 밀폐벽(300s) 내부로 유입 시간이 짧은 특징이 있다. 이러한 오리피스 기반의 벤트 홀(301)의 특징은, 웨이퍼 다이싱(dicing) 때 벤트 홀(301)을 통한 외부의 냉각수 유입 속도를 늦추어 냉각수가 벤트 홀(301) 의 냉각수 저장 탱크 WC1, WC2, WC3, WC4 에 머무르게 하고 일정한 시간이 지나 다이싱이 끝나면 벤트 홀(301) 의 빈 공간을 통해 외부의 대기압 상태의 공기를 벤트홀 내부로 유입하게 하는 효과가 있다. 벤트 홀(301) 내부에 남아있는 냉각수는 베이스 기판(300)과 디바이스 기판(100)과 캡 기판(200) 전체를 가열하여 증발시킬 수 있다.
오리피스 기반의 벤트 홀(301)에 의하여, 자이로스코프 패턴(GP)이 형성된 영역은 진공 상태를 유지하고, 가속도센서 패턴(AP)이 형성된 영역은 대기압 상태를 유지하게 할 수 있다. 최초에는 진공 환경에서 반도체 패키지(1)의 제조 공정이 수행되고, 반도체 패키지(1)가 다이싱 후에 대기압 환경에 노출되었을 때, 벤트 홀(301)을 통하여 외부의 공기가 가속도센서 패턴(AP)이 형성된 영역으로 유입되면서 대기압 상태를 형성할 수 있기 때문이다.
이 때, 도 2에 도시된 것과 같이, 벤트 홀(301)은 베이스 기판(300)의 상면에 패터닝 되어 형성될 수 있다. 벤트 홀(301) 구조를 패터닝하고, 리소그래피 공정을 수행하여 베이스 기판(300)의 상면에 벤트 홀(301) 구조를 형성할 수 있다. 또한, 본 발명의 몇몇 실시예에서 벤트 홀(301)은 캡 기판(200)의 상면에 패터닝 되어 형성될 수도 있다. 캡 기판(200)에도 제1 캐비티 영역(C1)이 형성되어 있기 때문에, 제1 캐비티 영역(C1) 내로 외부의 공기를 유입시켜 가속도센서 패턴(AP)이 형성된 영역을 대기압 상태로 형성할 수 있다. 이 때, 자이로스코프 패턴(GP)이 형성된 영역은 진공 상태로 유지될 수 있다. 이에 따라, 가속도센서 패턴(AP)은 대기압 상태에서 동작하고, 자이로스코프 패턴(GP)은 진공 상태에서 동작하여 디바이스 동작을 최적화할 수 있다.
도 2를 참조하면, 벤트 홀(301)은 오리피스(orifice) 구조로 형성될 수 있다. 특히, 벤트 홀(301)은 복수 개의 오리피스 구조를 포함할 수 있다. 오리피스 구조에 의해, 외부의 공기나 액체 등의 유체가 유입하는 것은 어렵고, 내부의 유체가 배출되는 것은 상대적으로 용이하다. 벤트 홀(301)을 통해 외부에서 공기는 유입되고, 액체는 유입되지 않아야 한다. 왜냐하면, 가속도센서 패턴(AP)이 액체와 접촉하는 경우에, 가속도센서 패턴(AP)이 손상될 수 있고, 비정상적으로 동작하기 때문이다. 따라서, 벤트 홀(301)을 오리피스 구조로 형성하여, 액체 유입은 어렵게 만들어 가속도센서 패턴(AP)을 보호할 수 있다.
벤트 홀(301)의 오리피스 구조에서 유체 유입구(310)는 제1 폭(L1)을 갖고, 이러한 유체 유입구(310) 구조가 복수 개 형성될 수 있다. 제1 폭(L1)은 예를 들어, 1㎛ 내지 3㎛이다.
벤트 홀(301)은 외부에서 내부로 갈수록 폭이 넓어지는 구조를 가지며, 이러한 구조는 도 2에 도시된 것과 같은 형태에 한정되지 않으며, 외부에서 내부로 갈수록 폭이 넓어지는 다양한 구조가 벤트 홀(301)에 적용될 수 있다.
벤트 홀(301)은 유체 유입구(310)와 대응하는 위치에 액체 저장 캐비티(wc1~wc4)를 포함할 수 있다. 유체 유입구(310)를 통해 미량의 액체가 유입되더라도 액체 저장 캐비티(wc1~wc4)에 의해, 액체가 더 이상 내부로 유입되는 것을 방지할 수 있다. 이러한 액체 저장 캐비티(wc1~wc4)도 복수 개 형성되어, 내부로 액체가 유입되는 것을 방지하는 효과를 증대시킬 수 있다.
벤트 홀(301)은 제1 방향(D1)으로 제1 두께(t1)를 갖도록 형성되고, 제2 방향(D2)으로 제2 폭(L2)을 갖도록 형성될 수 있다. 여기에서, 제1 두께(t1)는 예를 들어, 100㎛이다. 그리고, 제2 폭(L2)은 예를 들어, 50㎛ 내지 100㎛이다.
도 3은 본 발명의 다른 실시예에 따른 A1-A2 영역의 평면도이다.
도 3에 도시된 것과 같이, 벤트 홀(301-1)은 베이스 기판(300)의 상면에 패터닝 되어 형성될 수 있다. 벤트 홀(301-1) 구조를 패터닝하고, 리소그래피 공정을 수행하여 베이스 기판(300)의 상면에 벤트 홀(301-1) 구조를 형성할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다. 설명의 편의상, 본 발명의 일 실시예에 따른 반도체 패키지를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(2)는 베이스 기판(300)의 밀폐벽(300s) 영역에 형성된 벤트 홀(302) 구조가 형성된 영역(b)이 단차를 갖도록 형성될 수 있다. 예를 들어, 벤트 홀(302)을 통해 유체가 외부에서 내부로 유입되는 방향으로 단차가 형성되며, 외부측보다 내부측이 더 높게 형성될 수 있다. 이러한 구조에서는 외부의 액체가 내부로 유입되기가 어렵다. 벤트 홀(302)의 턱 구조에 의해 외부의 액체 유입이 차단될 수 있다.
　도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다. 설명의 편의상, 본 발명의 다른 실시예들에 따른 반도체 패키지를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 5를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지(3)는 베이스 기판(300)의 밀폐벽(300s) 영역에 형성된 벤트 홀(303) 구조가 형성된 영역(c)이 슬로프 진(sloped) 형상으로 형성될 수 있다. 예를 들어, 벤트 홀(303)을 통해 유체가 외부에서 내부로 유입되는 방향으로 슬로프가 형성되며, 외부측보다 내부측이 더 높게 형성될 수 있다. 이러한 구조에서는 외부의 액체가 내부로 유입되기가 어렵다. 벤트 홀(303)의 슬로프 구조에 의해 외부의 액체 유입이 차단될 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다. 설명의 편의상, 본 발명의 다른 실시예들에 따른 반도체 패키지를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 6을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지(4)는, 회로 기판(400)을 더 포함한다.
회로 기판(400)은 베이스 기판(300)의 하부에 배치되고, 회로 기판(400) 에 집적회로(420)가 형성되어, 베이스 기판(300)에 형성된 제1 실리콘관통전극(303)과 제2 실리콘관통전극(304)이 전기적으로 연결되어 가속도센서 패턴(AP) 및 자이로스코프 패턴(GP) 에 대한 전기 신호를 처리할 수 있다.
구체적으로, 제1 실리콘관통전극(303) 과 제2 실리콘관통전극(304)이 전기적으로 연결된 솔더볼(S3, S4)이 연결 범프(401, 402) 및 연결 패드(413, 414)를 통해 집적 회로(420)와 전기적으로 연결될 수 있다.
또한, 회로 기판(400) 내에 형성된 제3 실리콘관통전극(411, 412)을 더 포함한다.
제3 실리콘관통전극(411, 412)은 베이스 기판(300)의 제2 밀폐벽(300s)이 형성된 위치에 대응하는 위치에, 제2 밀폐벽(300s)의 하부에 형성될 수 있다. 제3 실리콘관통전극(411, 412)을 통해 회로 기판(400) 외부와 전기적으로 연결되어 외부 신호를 입력받거나, 외부로 신호를 출력할 수 있다.
또한, 반도체 패키지(4)는 회로 기판(400) 내에 복수 개의 실리콘관통전극을 포함하도록 형성될 수 있다. 복수 개의 실리콘관통전극은 회로 기판(400)의 중심을 기준으로 점대칭(point symmetry) 구조로 배치될 수 있다. 복수 개의 실리콘관통전극이 점대칭 구조로 배치되면, 회로 기판(400)에 대해 외부에서 가해지는 물리적인 압력을 골고루 분산할 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 반도체 패키지(1)의 제조 방법에 대하여 설명한다.
도 7 내지 도 14는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 7을 참조하면, 우선, 벌크 베이스 기판(30)의 상부에 리세스(recess) 를 형성하고, 리세스를 채워 제1 및 제2 실리콘관통전극(303, 304)을 형성한다. 그리고, 제2 캐비티 영역(C2)을 형성하도록 패터닝한다. 도 7에서, B영역은 후속의 CMP 공정에서 제거될 영역이며, A영역이 남아 베이스 기판(300)을 형성한다. 벌크 베이스 기판(30)은 예를 들어, 실리콘(Si)을 포함할 수 있다.
예를 들어, 제2 캐비티 영역(C2)이 형성된 깊이(h1)는 2㎛이고, 중간 영역에 리세스된 깊이(h2)는 20㎛일 수 있으나, 이에 제한되는 것은 아니다.
이 때, 밀폐벽(300s)에 해당하는 영역의 상부 표면에 벤트 홀(301)을 패터닝한다. 벤트 홀(301) 구조를 패터닝하고, 리소그래피 공정을 수행하여 베이스 기판(300)의 상면에 벤트 홀(301) 구조를 형성할 수 있다.
벤트 홀(301)의 형상은 도 2에 도시된 것과 동일할 수 있다. 벤트 홀(301)은 제2 캐비티 영역(C2) 내의 유체를 외부로 배출하거나 외부의 유체를 내부로 유입시키는 통로 역할을 할 수 있다. 따라서, 대기압 상태에서 동작하는 가속도센서 패턴(AP)이 형성된 영역에 대응하도록 벤트 홀(301)이 형성될 수 있다. 반도체 패키지(1)가 대기압 환경에 노출되었을 때, 벤트 홀(301)을 통하여 외부의 공기가 가속도센서 패턴(AP)이 형성된 영역으로 유입되면서 대기압 상태를 형성할 수 있다.
다만, 가속도센서 패턴(AP)이 형성된 영역으로 외부의 액체가 유입하는 것이 어렵도록 벤트 홀(301)은 오리피스(orifice) 구조로 형성될 수 있다. 벤트 홀(301)을 통해 외부에서 공기는 유입되고, 액체는 유입되지 않아야 한다. 왜냐하면, 가속도센서 패턴(AP)이 액체와 접촉하는 경우에, 가속도센서 패턴(AP)이 손상될 수 있고, 비정상적으로 동작하기 때문이다. 따라서, 벤트 홀(301)을 오리피스 구조로 형성하여, 액체 유입은 어렵게 만들어 가속도센서 패턴(AP)을 보호할 수 있다.
도 8을 참조하면, 벌크 베이스 기판(30) 상에 디바이스 기판(100)을 접착시킨다. 벌크 베이스 기판(30)과 디바이스 기판(100)은 웨이퍼 간 본딩 (wafer to wafer bonding) 방식에 의하여 전기적으로 또는 기계적으로　연결될 수 있다. 디바이스 기판(100)의 높이는 예를 들어, 30㎛ 일 수 있으나, 이에 제한되는 것은 아니다.
도 9를 참조하면, 디바이스 기판(100) 상에 패시베이션층(103a)을 형성하고, 패시베이션층(103a) 상에 솔더 패드(105, 106, 105-1)를 형성한다. 패시베이션층(103a)과 솔더 패드(105, 106, 105-1)를 패터닝하여 비아를 형성하고, 비아를 채워 솔더 컨택(205, 206)을 형성한다.
도 10을 참조하면, 패시베이션층(103a)을 패터닝하고, 이를 마스크로 하여 디바이스 기판(100)을 패터닝하여 가속도센서 패턴(AP) 및 자이로스코프 패턴(GP)을 형성한다.
이 때, 리소그래피 공정, 드라이 에칭 공정, 스트립 공정, 클린 공정 등을 이용하여 가속도센서 패턴(AP) 및 자이로스코프 패턴(GP)을 형성할 수 있다.
도 11을 참조하면, 캡 기판(200)을 준비하고, 캡 기판(200) 상에 HSM(Hard Stop Material)(107, 108, 107-1)을 형성한다.
예를 들어, 캡 기판(200)의 높이는 300㎛ 일 수 있으나, 이에 제한되는 것은 아니다.
도 12를 참조하면, 캡 기판(200) 상에 시드 층(seed layer)을 형성하고, 시드 층 상에 전기도금(electroplating)을 수행하여 금속 패드(203, 204)를 형성한다.
도 13을 참조하면, 캡 기판(200) 내에 마스크를 이용한 패터닝 공정에 의해 제1 캐비티 영역(C1)을 형성한다. 제1 캐비티 영역(C1)은 가속도센서 패턴(AP)이 형성된 위치에 대응하는 위치에 형성할 수 있다.
제1 캐비티 영역(C1)의 깊이(h3)는 20㎛ 내지 30㎛ 일 수 있으나, 이에 제한되는 것은 아니다.
*도 14를 참조하면, 도 12의 캡 기판(200)과 도 9의 디바이스 기판(100)을 서로 본딩한다. 이 때, 본딩 과정에서 전처리(pre-treatment) 공정을 수행한 후, 공융혼합물(Eutectic) 본딩 공정을 수행할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 도 13에서의 본딩 공정을 수행한 후, CMP 공정에 의해 벌크 베이스 기판(30)의 B영역(도 7 참조)을 제거하여 도 1에서와 같은 베이스 기판(300)을 형성한다. 베이스 기판(300) 상에 배선 라인(312, 316)을 형성하고, 절연층(310)을 덮어 반도체 패키지(1)를 형성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 디바이스 기판
103, 104, 103-1: 패시베이션막
105, 106, 105-1: 솔더 패드
110: 앵커
200: 캡 기판
203, 204, 203-1: 금속 패드
205, 206, 205-1: 솔더 컨택
300: 베이스 기판
303: 제1 실리콘관통전극
304: 제2 실리콘관통전극
312, 316: 배선 라인
320: 절연층
400: 회로 기판
401, 402: 연결 범프
411, 412: 제3 실리콘관통전극
413, 414: 연결 패드
420: 집적 회로

Claims (11)

  1. 가속도센서 패턴이 형성된 제1 영역과, 자이로스코프 패턴이 형성된 제2 영역을 포함하는 디바이스 기판;
    상기 디바이스 기판 상부에 배치되고, 상기 제1 영역에 대응하는 위치에 형성된 제1 캐비티(cavity) 영역을 포함하는 캡(Cap) 기판;
    상기 디바이스 기판 하부에 배치되고, 상기 제1 영역에 대응하는 위치에 형성된 제2 캐비티 영역을 포함하는 베이스 기판; 및
    상기 베이스 기판의 상부의 측부에 복수의 오리피스(orifice) 구조로 형성되고, 상기 제1 캐비티 영역 또는 상기 제2 캐비티 영역 내의 유체를 외부로 배출하거나 외부의 유체를 내부로 유입시키는 벤트 홀(vent hole)을 포함하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 벤트 홀은 상기 베이스 기판의 상면에 패터닝되어 형성된 반도체 패키지.
  3. 삭제
  4. 삭제
  5. 제 2항에 있어서,
    상기 벤트 홀은 상기 오리피스 구조에 대응하는 위치에 액체 저장 캐비티를 포함하는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 제1 영역은 대기압 상태이고, 상기 제2 영역은 진공 상태인 반도체 패키지.
  7. 제 1항에 있어서,
    상기 벤트 홀은 외부에서 내부로 폭이 넓어지는 구조를 갖는 반도체 패키지.
  8. 제 1항에 있어서,
    상기 벤트 홀은 외부로 향한 유체 유입구를 포함하고, 상기 유체 유입구의 폭은 1㎛ 내지 3㎛인 반도체 패키지.
  9. 제 1항에 있어서,
    상기 벤트 홀은 유체 유입 방향인 제1 방향으로의 두께가 100㎛인 반도체 패키지.
  10. 제 9항에 있어서,
    상기 벤트 홀은 상기 제1 방향으로 진행하면서 단차가 형성된 반도체 패키지.
  11. 제 9항에 있어서,
    상기 벤트 홀은 상기 제1 방향과 교차하는 방향인 제2 방향으로의 폭이 50㎛ 내지 100㎛인 반도체 패키지.
KR1020150098927A 2015-07-13 2015-07-13 벤트홀 기반의 반도체 패키지 KR101692230B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150098927A KR101692230B1 (ko) 2015-07-13 2015-07-13 벤트홀 기반의 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150098927A KR101692230B1 (ko) 2015-07-13 2015-07-13 벤트홀 기반의 반도체 패키지

Publications (1)

Publication Number Publication Date
KR101692230B1 true KR101692230B1 (ko) 2017-01-03

Family

ID=57797060

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150098927A KR101692230B1 (ko) 2015-07-13 2015-07-13 벤트홀 기반의 반도체 패키지

Country Status (1)

Country Link
KR (1) KR101692230B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050100039A (ko) * 2004-04-13 2005-10-18 재단법인서울대학교산학협력재단 미소기계소자의 진공 실장방법 및 이 방법에 의해 진공실장된 미소기계소자
JP2013102036A (ja) * 2011-11-08 2013-05-23 Seiko Epson Corp 電子デバイスおよびその製造方法、並びに、電子機器
JP2013232626A (ja) * 2012-04-04 2013-11-14 Seiko Epson Corp 電子デバイス及びその製造方法、電子機器、並びに移動体

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050100039A (ko) * 2004-04-13 2005-10-18 재단법인서울대학교산학협력재단 미소기계소자의 진공 실장방법 및 이 방법에 의해 진공실장된 미소기계소자
JP2013102036A (ja) * 2011-11-08 2013-05-23 Seiko Epson Corp 電子デバイスおよびその製造方法、並びに、電子機器
JP2013232626A (ja) * 2012-04-04 2013-11-14 Seiko Epson Corp 電子デバイス及びその製造方法、電子機器、並びに移動体

Similar Documents

Publication Publication Date Title
US8847340B2 (en) Packaged sensor structure having sensor opening and package opening aligned with sensor element
US9567210B2 (en) Multi-pressure MEMS package
US8329555B2 (en) Method for producing a capping wafer for a sensor
TWI568032B (zh) 使用晶圓層級支撐晶粒及氣隙技術之多種無應力感測器封裝
US8035176B2 (en) MEMS package and packaging method thereof
US6710461B2 (en) Wafer level packaging of micro electromechanical device
US9035451B2 (en) Wafer level sealing methods with different vacuum levels for MEMS sensors
EP1886969B1 (en) Methods of fabrication of wafer-level vacuum packaged devices
US9029961B2 (en) Wafer level method of sealing different pressure levels for MEMS sensors
US20140374854A1 (en) Vertical mount package and wafer level packaging therefor
KR100620810B1 (ko) Ｍｅｍｓ 소자 패키지 및 그 제조방법
CN106241727A (zh) 半导体结构及其制造方法
TWI475619B (zh) 具有通孔之層疊封裝系統及其製造方法
US20180148322A1 (en) Semiconductor Package with a Through Port for Sensor Applications and Methods of Manufacture
CN105097744A (zh) 晶片封装体及其制造方法
TWI546921B (zh) 晶片封裝體及其形成方法
US20210078858A1 (en) Method for forming multi-depth mems package
KR20150113361A (ko) 관통 전극을 갖는 반도체 소자, 이를 구비하는 반도체 패키지 및 반도체 소자의 제조방법
CN102774805A (zh) 晶片封装体及其形成方法
CN202508874U (zh) 圆片级mems惯性器件tsv堆叠封装结构
CN109803917B (zh) 用于制造应力解耦的微机械压力传感器的方法
EP2790214B1 (en) Device with a micro- or nanoscale structure
US9661421B2 (en) Microphone package with molded spacer
KR101692230B1 (ko) 벤트홀 기반의 반도체 패키지
KR101781902B1 (ko) 벤트홀 기반의 반도체 패키지

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant