KR101685781B1 - 데이터의 다채널 fec 인코딩 및 송신을 위한 시스템 및 방법 - Google Patents

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Abstract

순차 데이터 스트림 부분들을 메모리 엘리먼트들의 어레이 내의 개별 메모리 엘리먼트들과 연관시키고, 메모리 엘리먼트 그룹과 연관된 각 비순차 데이터 스트림 부분을 정의하며 FEC 인코딩하고, FEC 블록들의 시퀀스를 복수의 서브스트림으로 분할하고, 각 서브스트림을 개별 송신 채널과 연관시킴으로써, 데이터 스트림(D)의 회복성 있는 송신을 위한 메커니즘.

Description

데이터의 다채널 FEC 인코딩 및 송신을 위한 시스템 및 방법{SYSTEM AND METHOD FOR MULTI-CHANNEL FEC ENCODING AND TRANSMISSION OF DATA}
관련 출원들에 대한 교차 참조
이 출원은, 발명의 명칭이 "SYSTEM AND METHOD PROVIDING RESILIENT DATA TRANSMISSION VIA SPECTRAL FRAGMENTS" 이고 2012년 5월 15일자로 출원된 미국 특허 출원 제13/471,504호(대리인 관리번호 제809662호)에 관한 것이며, 그 개시내용은 전체가 참조로서 본 명세서에 통합되어 있다.
기술 분야
본 발명은 일반적으로 통신 네트워크들에 관한 것이며, 배타적이지 않으면서도, 보다 구체적으로, 점대점(point-to-point) 및 점대다점(point-to-multipoint) 통신 네트워크들 및 백홀 링크들(backhaul links)에 관한 것이다.
전통적인 무선 시스템들은 송신될 데이터의 양에 비례하는 대역폭을 갖는 스펙트럼의 연속 블록의 가용성을 가정한다. 그리하여 송신 시스템들은, 몇몇 사례들에 있어서 휠씬 작은 대역폭(즉, 스펙트럼)을 요구하는, 최악의 경우의 대역폭 요건들에 대해 통상적 또는 평균적 사용 경우로 종종 디자인된다. 위성 통신 시스템들 및 다른 점대점 통신 시스템들의 맥락에서, 고객들에게 할당된 가용 스펙트럼은 시간 경과에 따라 단편화될 수도 있고, 이는 스펙트럼의 할당된 블록들 간에 미사용 블록들을 야기한다. 미사용 스펙트럼의 블록들이 너무 작을 때, 스펙트럼의 미사용 블록들이 단일 스펙트럼 영역으로 합쳐질 수도 있도록 기존의 스펙트럼 할당으로부터 새로운 스펙트럼 할당으로 고객을 "이동"시키거나 또는 고객들 간에 스펙트럼을 재할당할 필요가 있다. 불행하게도, 이러한 재할당은 매우 방해가 된다.
또한, 데이터를 송신하기 위한 다양한 기존의 기법들은 간섭 및/또는 다른 에러 소스들에 대한 민감성을 나타낸다. 향상된 스펙트럼 효율과 함께 향상된 회복성(resiliency)이 요망된다.
순차 데이터 스트림 부분들을 엘리먼트들의 어레이 내의 개별 엘리먼트들과 연관시키고, 비순차 데이터 스트림 부분들을 구비하는 복수의 엘리먼트 그룹들 각각을 정의하며 FEC 인코딩하고, FEC 블록들의 시퀀스를 복수의 서브스트림들로 분할하고, 그리고 각 서브스트림을 개별 송신 채널과 연관시킴으로써, 데이터 스트림(D)의 회복성 있는 송신을 위한 시스템들, 방법들 및 장치의 본 발명에 의해 종래 기술의 여러 가지 결함들이 대처된다.
본 발명의 교시들은 첨부 도면들과 관련하여 하기 상세한 설명을 고려함으로써 용이하게 이해될 수 있다.
도 1은 다양한 실시형태들로부터 이득을 얻는 시스템의 하이 레벨 블록도를 도시한다.
도 2는 다양한 실시형태들에서 사용하기에 적합한 범용 컴퓨팅 디바이스의 하이 레벨 블록도를 도시한다.
도 3은 일 실시형태에 따른 방법의 흐름도를 도시한다.
도 4는 다양한 실시형태들을 이해하는 데에 유용한 인터리브된(interleaved) 저장 어레이의 그래픽 표현을 도시한다.
도 5는 일 실시형태에 따른 방법의 흐름도를 도시한다.
도 6은 다양한 실시형태들을 이해하는 데에 유용한 스펙트럼 할당의 그래픽 표현을 도시한다.
이해를 용이하게 하기 위해, 가능한 경우에, 동일 참조 부호들은 도면들에 공통되는 동일 엘리먼트들을 표기하도록 사용되었다.
본 발명은 위성 통신 시스템의 맥락에서 주로 설명될 것이다. 하지만, 당업자는, 본 발명이 마이크로파 통신 시스템들, 무선 통신 시스템들 등과 같이, 유연한 스펙트럼 할당으로부터 이득을 얻는 임의의 시스템에도 적용가능하다는 것을 인식할 것이다. 게다가, 점대점 통신 시스템의 맥락에서 주로 설명되지만, 다양한 실시형태들은 점대다점 통신 시스템들의 맥락에서도 역시 적용가능성을 발견한다.
다양한 실시형태들은 소스 노드(A)로부터 목적지 노드(B)로의 데이터 스트림(D)의 신뢰성 있는 송신을 제공하는 일반적인 문제에 대처한다. D는 이더넷/IP를 포함하는 임의의 패킷화된 데이터일 수도 있고, 또는 RS-232, RS-422, EIA-530, DVB-ASI, MPEG, IP 등과 같이 표준 인터페이스들을 통해 시리얼화된 데이터일 수도 있다.
일반적으로, 다양한 실시형태들은, 송신될 데이터 스트림(D)에 대해, 하기 프로세스들이 수행되는 송신기 장치를 제공한다: (1) 데이터 스트림(D)을 인코딩하여 데이터 블록들의 시퀀스를 제공하는 프로세스; (2) 메모리 내의 인코딩된 블록들을 특정한 순서(즉, 도 2에 관하여 이하 설명되는 것과 같은 패킹 및/또는 송신 순서)로 배열하는 프로세스; 및 (3) 배열된 블록들을 N 개의 부분들로 세그먼트하거나 또는 슬라이스하는 프로세스(여기서 N 개의 부분들 각각은 P 개의 상이한 송신 링크들 중 개별 송신 링크에 의해 송신된다). 물리 링크 상에서 송신된 데이터의 양이 통상적으로 그 링크의 쓰루풋에 비례하도록 선택된다는 것에 유의한다. P 개의 링크들 모두가 동일한 용량을 갖는 다양한 실시형태들에 있어서, 각 링크는 원래의 스트림(D)의 동일한 부분을 배정받을 수도 있다. 다양한 실시형태들에 있어서, 다중 링크들의 사용은 다른 스킴들에서 사용되는 전통적인 시간-도메인 인터리빙에 유리한 데이터의 내추럴 인터리빙을 제공한다.
유사하게, 다양한 실시형태들은, 수신될 데이터 스트림(D)에 대해, 상기 설명된 프로세스들의 역이 수행되는, 이를 테면, 다양한 링크들을 통해 데이터를 수신하고, 다양한 부분들을 재조합하고, 다양한 데이터 블록들을 디인터리빙하고, 인터리브된 데이터 블록들을 디코딩하여 그것으로부터 데이터 스트림(D)을 추출하는 등을 수행하는, 수신기 장치를 제공한다. 다양한 실시형태들은 송신기(들)와 수신기(들) 사이에서, 인코딩, 인터리브, 링크 및 그외의 파라미터들, 선택적 암호 파라미터들 등을 전달하기 위한 메커니즘들을 제공한다.
다양한 실시형태들은 위성 통신 시스템의 맥락에서 구현된다. 하지만, 당업자 및 본 교시에 의해 정보를 얻는 자들은, 본 발명이 마이크로파 통신 시스템들, 무선 통신 시스템들 등과 같이, 유연한 스펙트럼 할당으로부터 이득을 얻는 임의의 시스템에도 적용가능하다는 것을 인식할 것이다.
도 1은 다양한 실시형태들로부터 이득을 얻는 시스템의 하이 레벨 블록도를 도시한다. 구체적으로, 도 1의 시스템(100)은 소스(110)로부터 목적지(190)를 향해 데이터 스트림(D)을 송신하도록 적응된다. 시스템(100)은 순방향 에러 정정 (FEC) 인코더/인터리버(120), 슬라이서(130), 복수의 송신기 모듈들(140), 무선 네트워크, 유선 네트워크 등과 같은 하나 이상의 유형들의 송신 매체(150), 복수의 수신기 모듈들(160), 조합기(170), 및 FEC 디코더/디인터리버(180)를 포함한다. 선택적 제어 모듈(105)이 또한 시스템(100)의 맥락에서 사용될 수도 있다.
FEC 인코더/인터리버(120)는, 예시적으로, 라우터, 컴퓨터 네트워크 엘리먼트, 위성 다운링크 시스템, 광 전송 네트워크 등과 같은 소스(110)로부터 데이터 스트림(D)을 수신한다. 일반적으로, 데이터 스트림(D)은 이러한 목적에 적합한 임의의 기술 또는 메커니즘을 통하여 FEC 인코더/인터리버(120)로 전달된다. FEC 인코더/인터리버(120)는, 도 2에 관하여 이하 더욱 상세하게 설명되는 것과 같이, (1) 데이터 스트림(D)을 FEC 인코딩함으로써 복수의 FEC 인코딩된 데이터 블록들을 제공하고, 그리고 (2) FEC 인코딩된 데이터 블록들을, 예시적으로, N 개의 로우들 및 M 개의 칼럼들의 메모리 어레이에 저장함으로써, 데이터 스트림(D)을 프로세싱하도록 동작한다. FEC 인코더/인터리버(120)는 FEC 인코딩되고 인터리브된 데이터 스트림(D')을 슬라이서(130)로 제공한다.
슬라이서(170)는 인코딩되고 인터리브된 데이터 스트림(D')을 복수(P 개)의 서브스트림들(예컨대, D0, D1, …DP-1)로 슬라이스하고, 역다중화하고 그리고/또는 분할하고, 여기서 P는 링크들 및/또는 스펙트럼 단편들의 수에 대응한다. 다양한 실시형태들에 있어서, P 개 보다 더 많거나 또는 더 적은 링크들 및/또는 스펙트럼 단편들이 사용될 수도 있다. 서브스트림들(예컨대, D0, D1, …DP-1) 각각은 개별 송신기 모듈(140)(예컨대, 1400, 1401, …140P-1)에 커플링된다.
송신기 모듈들(140) 각각은 그 개별 서브스트림(예컨대, D0, D1, …DP-1)을 변조하여, 무선 네트워크, 유선 네트워크 등과 같은 적절한 송신 매체(150)를 통하여 송신 채널을 통해 대응하는 수신기 모듈(160)(예컨대, 1600, 1601, …160P-1)로의 송신을 위한 대응하는 변조된 신호들(예컨대, S0, S1, …SP-1)을 제공한다.
각 송신기 모듈(140)은 추가적인 순방향 에러 정정(FEC) 프로세싱 및 다양한 다른 프로세싱을 제공할 수도 있다. 송신될 데이터는 188 바이트 전송 스트림(TS) 패킷들, 64-1500 바이트 이더넷 패킷들 등과 같은 데이터 패킷들의 스트림(D)으로서 제공될 수도 있다. 특정 패킷 구조, 어떤 패킷 구조 내에 전달된 데이터 등이 본 명세서에 설명된 다양한 실시형태들에 용이하게 적응된다.
송신기 모듈들(140)은 변조, 에러 정정 및/또는 송신기 모듈마다 상이한 그외의 특징들, 이를 테면 파형 유형, 콘스틸레이션 맵들, 순방향 에러 정정(FEC) 설정들, 의도된 송신 매체 등의 특징들을 포함할 수도 있다. 각 송신기 모듈(140)은 특정 유형의 트래픽(예컨대, 스트리밍 미디어, 비스트리밍 데이터 등), 그것의 대응하는 스펙트럼 단편과 연관된 특정 채널 조건들 및/또는 그외의 기준들에 따라 최적화될 수도 있다.
수신기 모듈들(160) 각각은 그것의 개별 수신된 신호(예컨대, S0, S1, … SP-1)를 복조하여, 그것으로부터 조합기(170)에 의해 더욱 프로세싱될 대응하는 복조된 서브스트림들(예컨대, D0, D1, … DP-1)을 추출한다. 수신기 모듈들(160)은 변조, 에러 정정 및/또는 수신기 모듈마다 상이한 그외의 특징들, 이를 테면 파형 유형, 콘스틸레이션 맵들, 순방향 에러 정정(FEC) 설정들, 송신 매체 등의 특징들을 포함할 수도 있다. 각 수신기 모듈(160)은 특정 유형의 트래픽(예컨대, 스트리밍 미디어, 비스트리밍 데이터 등), 그것의 대응하는 스펙트럼 단편과 연관된 특정 채널 조건들 및/또는 그외의 기준들에 따라 최적화될 수도 있다.
일반적으로, 각 송신기 모듈(140)은 대응하는 수신기 모듈(160)과 쌍을 이룸으로써 동종 또는 이종 송신 매체(150)를 통하여 서브스트림 또는 스트림 세그먼트를 전파하기 위한 통신 채널을 확립할 수도 있다. 송신기 모듈들(140), 수신기 모듈들(160) 및 송신 매체(150)는 하나 이상의 점대점 통신 시스템들(예컨대, 위성 링크들, 마이크로파 링크들, 광 링크들 등), 하나 이상의 점대다점 통신 시스템들(예컨대, 패킷-스위칭된 네트워크) 등을 구현할 수도 있다.
송신 매체(150)는 위성 통신 시스템들, 마이크로파 통신 시스템들 및/또는 그외의 고주파수 점대점 또는 점대다점 시스템들을 포함할 수도 있다. 이들 실시형태들에 있어서, 송신기 모듈들(140) 및 수신기 모듈들(160)은 신호 버퍼링, 전력 증폭, 상향변환, 하향변환, 주파수/코드 변조 등과 같은 다양한 GNOME 프로세스들을 수행하기 위해 필요 회로, 기능적 엘리먼트들 등을 포함한다.
도 1에는 일대일로 쌍을 이루는 것으로 도시되어 있지만, 원하는 구성의 유형, 이용되는 송신 매체(150)의 성질 등에 따라 하나 이상의 송신기 모듈들(140)이 하나 이상의 수신기 모듈들(160)과 쌍을 이룰 수도 있는 것으로 고려된다. 일반적으로, 송신 매체(150)의 일부 또는 전부를 형성하는 물리 송신 링크들은, 3G, 4G, LTE(Long Term Evolution), Wi-Fi, WiMAX, 802.11x, 마이크로파 또는, 일반적으로, 패킷화된 데이터를 운반할 수 있는 임의의 유형의 통신 또는 전기통신 네트워크와 같은 임의의 무선(fiber/DSL) 또는 유선 링크들을 포함할 수도 있다.
조합기(170)는 다양한 수신기 모듈들(160)로부터 복조된 서브스트림들을 수신하고, 이 서브스트림들을 조합하고, 결과적인 FEC 인코딩된/인터리브된 입력 데이터 스트림(D")을 FEC 디코더/디인터리버(180)에 제공한다. 일반적으로 조합기(170)는 슬라이서(130)의 기능에 대해 역 기능을 수행한다.
FEC 디코더/디인터리버(180)는 조합기(170)로부터 수신되는 FEC 인코딩된/인터리브된 입력 데이터 스트림(D")을 프로세싱하여, 그것으로부터 원래의 디인터리브되고 디코딩된 데이터 스트림(D)을 추출하고, 이는 그 후에 목적지(190)로 제공된다. 일반적으로, FEC 디코더/디인터리버(180)는 FEC 인코더/인터리버(120)의 기능에 대해 역 기능을 수행한다.
선택적 제어 모듈(105)은 엘리먼트 관리 시스템(EMS), 네트워크 관리 시스템(NMS) 및/또는 도 1에 관하여 본 명세서에 설명된 기능들을 구현하는 네트워크 엘리먼트들을 관리하는 데에 사용하기에 적합한 그외의 관리 또는 제어 시스템과 상호작용한다. 제어 모듈(105)은 다양한 인코더들, 인터리버들, 슬라이서들, 송신기 모듈들, 수신기 모듈들, 조합기들, 디코더들, 디인터리버들 및/또는 도 1에 관하여 본 명세서에 설명된 엘리먼트들 내의 그외의 회로를 구성하기 위해 사용될 수도 있다. 또한, 제어 모듈(105)은 이것에 의해 제어되는 엘리먼트들에 관하여 원격으로 위치되거나, 송신 회로에 근접하여 위치되거나, 수신기 회로에 근접하여 위치되거나 할 수도 있다.
제어 모듈(105)은 본 명세서에 설명된 바와 같은 특정 제어 기능들을 수행하도록 프로그래밍된 범용 컴퓨터로서 구현될 수도 있다. 일 실시형태에 있어서, 제어 모듈(105)은 송신기 관련 기능적 엘리먼트들 및 수신기 관련 기능적 엘리먼트들의 구성 및/또는 동작을, 각각 제1 제어 신호(TXCONF) 및 제2 제어 신호(RXCONF)를 통하여 적응시킨다. 이 실시형태에 있어서, 다중 제어 신호들이 다중 송신기들 및 수신기들의 경우에 제공될 수도 있다.
다양한 실시형태들에 있어서, 도 1의 시스템(100)은, 발명의 명칭이 "SYSTEM AND METHOD PROVIDING RESILIENT DATA TRANSMISSION VIA SPECTRAL FRAGMENTS" 이고 2012년 5월 15일자로 출원된 미국 특허 출원 제13/471,504호(그 개시내용은 전체가 참조로서 본 명세서에 통합됨)에 관하여 더욱 상세하게 설명되는 가상 스펙트럼 집성(VSA; virtual spectral aggregation) 기법들을 이용한다.
예를 들어, 본 발명의 다양한 실시형태들에 있어서, 송신기 모듈들(140)의 일부는, 그들의 개별 세그먼트들 또는 슬라이스들을, 하나 이상의 캐리어 신호들과 연관되는 스펙트럼 영역 내의 단편들 또는 스펙트럼 영역들을 통하여 송신하도록 적응된다. 캐리어 신호들은 위성의 하나 이상의 트랜스폰더들, 다중 위성들의 하나 이상의 트랜스폰더들, 지상 마이크로파 링크들 등과 연관되는 업링크 캐리어 신호들을 포함할 수도 있다.
몇몇 실시형태들에 있어서, 슬라이스들 또는 세그먼트들이 다수의 송신기 모듈들(140)을 통하여 전달됨으로써 데이터의 리던던트 송신을 제공한다. 이들 실시형태들에 있어서, 다수의 수신기 모듈들(160)은 선호되는 수신된 신호(또는 그것의 부분들)를 선택하도록 동작하는데, 이러한 선호도들은 비트 에러율, 채널 품질 및/또는 그외의 파라미터들에 기초한다.
도 2는 다양한 실시형태들에서 사용하기에 적합한 범용 컴퓨팅 디바이스의 하이 레벨 블록도를 도시한다. 예를 들어, 도 2에 도시된 컴퓨팅 디바이스(200)는 본 명세서에서 설명되는 바와 같이 다양한 송신기 프로세싱 기능들, 수신기 프로세싱 기능들 및/또는 관리 프로세싱 기능들을 구현하기에 적합한 프로그램들을 실행하기 위해 사용될 수도 있다.
도 2에 도시된 바와 같이, 컴퓨팅 디바이스(200)는 입출력(I/O) 회로(210), 프로세서(220) 및 메모리(230)를 포함한다. 프로세서(220)는 I/O 회로(210) 및 메모리(230) 각각에 커플링된다.
메모리(230)는 버퍼들(232), 송신기(TX) 프로그램들(234), 수신기(RX) 프로그램들(236) 및 또는 관리 프로그램들(238)을 포함하는 것으로 도시되어 있다. 메모리(230)에 저장되는 특정 프로그램들은 컴퓨팅 디바이스(200)를 사용하여 구현되는 기능에 의해 좌우된다.
일 실시형태에 있어서, 도 1에 관하여 상기 설명된 FEC 인코더/인터리버(120)는 도 2의 컴퓨팅 디바이스(200)와 같은 컴퓨팅 디바이스를 사용하여 구현된다. 구체적으로, 프로세서(220)는 인코더/인터리버(120)에 관하여 상기 설명된 다양한 기능들을 실행한다. 이 실시형태에 있어서, I/O 회로들(210)은 데이터 소스(예컨대, 데이터 소스(110))로부터 입력 데이터 스트림(D)을 수신하고, FEC 인코딩된/인터리브된 입력 데이터 스트림(D')을 슬라이서(130)로 제공한다.
일 실시형태에 있어서, 도 1에 관하여 상기 설명된 슬라이서(130)는 도 2의 컴퓨팅 디바이스(200)와 같은 컴퓨팅 디바이스를 사용하여 구현된다. 구체적으로, 프로세서(220)는 슬라이서(130)에 관하여 상기 설명된 다양한 기능들을 실행한다. 이 실시형태에 있어서, I/O 회로들(210)은 FEC 인코더/인터리버(120)로부터 FEC 인코딩된/인터리브된 입력 데이터 스트림(D')을 수신하고, P 개의 서브스트림들을 그들의 대응하는 송신 모듈들(140)로 제공한다.
일 실시형태에 있어서, 도 1에 관하여 상기 설명된 조합기(170)는 도 2의 컴퓨팅 디바이스(200)와 같은 컴퓨팅 디바이스를 사용하여 구현된다. 구체적으로, 프로세서(220)는 조합기(170)에 관하여 상기 설명된 다양한 기능들을 실행한다. 이 실시형태에 있어서, I/O 회로들(210)은 P 개의 서브스트림들을 그들의 대응하는 수신기 모듈들(160)로부터 수신하고, 조합되거나 또는 수신된 FEC 인코딩된/인터리브된 입력 데이터 스트림(D")을 FEC 디코더/디인터리버(180)로 제공한다.
일 실시형태에 있어서, 도 1에 관하여 상기 설명된 FEC 디코더/디인터리버(180)는 도 2의 컴퓨팅 디바이스(200)와 같은 컴퓨팅 디바이스를 사용하여 구현된다. 구체적으로, 프로세서(220)는 디코더/디인터리버(180)에 관하여 상기 설명된 다양한 기능들을 실행한다. 이 실시형태에 있어서, I/O 회로들(210)은 조합기(170)로부터, 조합되거나 또는 수신된 FEC 인코딩된/인터리브된 입력 데이터 스트림(D")을 수신하고, 그것으로부터 디인터리브되고 디코딩된 데이터 스트림(D)을 목적지(190)로 제공한다.
일 실시형태에 있어서, 도 1에 관하여 상기 설명된 선택적 제어 모듈(105)은 도 2의 컴퓨팅 디바이스(200)와 같은 컴퓨팅 디바이스를 사용하여 구현된다.
특정 유형들 및 배열들의 컴포넌트들을 갖는 것으로 주로 도시되고 설명되었지만, 임의의 다른 적합한 유형들 및/또는 배열들의 컴포넌트들이 컴퓨팅 디바이스(200)에 대해 사용될 수도 있음이 이해될 것이다. 컴퓨팅 디바이스(200)는 본 명세서에 설명된 다양한 기능들을 구현하기에 적합한 임의의 방식으로 구현될 수도 있다.
도 2에 도시된 컴퓨터(200)는 본 명세서에 설명된 기능적 엘리먼트들 및/또는 본 명세서에 설명된 기능적 엘리먼트들의 부분들을 구현하기에 적합한 일반적인 아키텍처 및 기능성을 제공한다. 본 명세서에 도시되고 설명된 기능들은 소프트웨어 및/또는 하드웨어로, 예컨대, 범용 컴퓨터, 하나 이상의 주문형 반도체들(ASIC) 및/또는 임의의 다른 하드웨어 등가물들을 사용하여, 구현될 수도 있다.
소프트웨어 방법들로서 본 명세서에 서술된 단계들의 일부는 하드웨어 내에서, 예를 들어, 다양한 방법 단계들을 수행하기 위해 프로세서와 협력하는 회로로서, 구현될 수도 있는 것으로 고려된다. 본 명세서에 설명된 기능들/엘리먼트들의 부분들은 컴퓨터 프로그램 제품으로서 구현될 수도 있는데, 컴퓨터 명령들은, 컴퓨터에 의해 프로세싱될 때에, 본 명세서에 설명된 방법들 및/또는 기법들이 적용되거나 또는 다르게 제공되도록 컴퓨터의 동작을 적응시킨다. 본 발명의 방법들을 적용하기 위한 명령들은, 고정된 또는 착탈가능 매체에 저장되고, 브로드캐스트 또는 다른 신호 베어링 매체에서 데이터 스트림을 통해 송신되고, 유형의 매체(tangible media)를 통해 송신되고 그리고/또는 명령들에 따라 동작하는 컴퓨팅 디바이스 내부에서 메모리 내에 저장될 수도 있다.
도 3은, 도 1에 관하여 상기 설명된 것과 같이, 송신을 위해 데이터 스트림(D)을 프로세싱하기에 적합하고 일 실시형태에 따른 방법의 흐름도를 도시한다. 도 4는 다양한 실시형태들을 이해하는 데에 유용한 인터리브된 저장 어레이의 그래픽 표현을 도시한다. 이들 2 개의 도면들은 특정한 실시형태의 맥락에서 함께 설명될 것이다.
단계 310에서, 하나 이상의 데이터 스트림들이 하나 이상의 고객들로부터 수신된다. 박스 315를 참조하면, 하나 이상의 데이터 스트림들은 위성 링크, 마이크로파 링크, 무선 채널, 유선 채널 및/또는 그외의 수단을 통해 수신될 수도 있다.
단계 320에서, 수신된 데이터 스트림(D)으로부터의 워드들(하나 이상의 바이트들로 구성됨)과 같은 데이터 부분들이 어레이 내에 로우 또는 다른 정의된 순서로 저장되고, 여기서 순환 중복성 검사(CRC; Circular Redundancy Check) 값은 선택적으로 로우들 중 하나 이상 또는 정의된 순서의 다른 부분과 연관된다. 박스 325를 참조하면, 어레이는 메모리의 정의된 구역, 포인터들(이를 테면 입력 버퍼를 가리키는 것)의 어레이, 링크된 리스트 또는 그외의 저장 메커니즘을 포함할 수도 있다. 본 명세서에 설명된 특정한 실시형태에 있어서, N 개의 로우들 × M 개의 칼럼들을 포함하는 메모리 어레이가 더욱 상세하게 설명된다.
단계 330에서, K 개의 로우들이 채워질 때에, 동일한 칼럼에서 K 개의 엘리먼트들의 각 그룹에 대해 FEC 인코딩 블록이 형성된다. 박스 335를 참조하면, FEC 인코딩은 디폴트 FEC 파라미터들, 또는 다양한 기준들, 이를 테면 송신 채널 노이즈 레벨들 및/또는 호환성 고려사항들, 수신기 호환성 고려사항들, 근원적인 인코딩/암호 호환성 고려사항들 등에 대응하여 적응된 FEC 파라미터들을 사용하여 수행될 수도 있다. 또한, 순환 중복성 검사(CRC) 파라미터는 FEC 인코딩 프로세스의 일부로서 계산될 수도 있고, 에러 검출/정정 능력을 향상시키기 위해 인코딩된 데이터 블록들의 시퀀스에 주기적으로 투입될 수도 있다.
단계 340에서, K 개의 로우들의 다음 그룹에 대해 단계들 310-330이 반복된다. 박스 345를 참조하면, K는 미리 정의되거나, 가변, 몇몇 조건에 기초한 적응형이거나 또는 몇몇 다른 방식으로 결정될 수도 있다. 단계들 310-340은 FEC 인코딩된 블록들의 시퀀스를 생성하도록 동작하고, 이 FEC 인코딩된 블록들은 그 후에 추가로 프로세싱하기 위해 슬라이서(130)에 제공된다. 단계들 310-340의 동작은 도 4에 관련하여 이하 추가로 설명될 것이다.
단계 350에서, FEC 인코딩된 블록 데이터는 복수(예시적으로 P 개)의 스트림 세그먼트들 및/또는 서브스트림들로 슬라이스되고, 다양한 실시형태들에 관하여 본 명세서에 서술되는 바와 같이 스트림 세그먼트들 및/또는 서브스트림들 각각은 개별 스펙트럼 단편 및/또는 링크와 연관된다. 박스 355를 참조하면, 스트림 세그먼트들 및/또는 서브스트림들은 고객, 고정된 크기 또는 가변 크기의 가용 스펙트럼 단편들, 데이터 유형 또는 신호 유형, 스펙트럼 단편 또는 링크 용량, 스펙트럼 단편 또는 링크 파라미터들 및/또는 그외의 파라미터들 또는 기준들에 따라 정의될 수도 있다.
단계 360에서, 스트림 세그먼트들 및/또는 서브스트림들은 적절한 변조 파라미터들, 대역폭 할당들, 우선순위 레벨들 및/또는 그들의 개별 스펙트럼 단편들 또는 링크들에 대한 그외의 파라미터들에 따라 변조되고, 그 후에 대응하는 송신 모듈을 통해서와 같이 그들 개별 스펙트럼 단편들 또는 링크들에 의해 송신한다.
도 4는 다양한 실시형태들을 이해하는 데에 유용한 인터리브된 저장 어레이의 그래픽 표현을 도시한다. 구체적으로, 도 4는 n 개의 로우들 및 m 개의 칼럼들을 갖는 메모리 엘리먼트들의 어레이(400)를 도시하며, 여기서 로우 i 및 칼럼 j에 저장된 바이트는 Si,j로 표기된다.
일 실시형태에 있어서, 도시된 어레이(400)는 도 1에 관하여 상기 설명된 FEC 인코더/인터리버(120)의 동작에 의해 채워진다. 다양한 실시형태들은 도시된 어레이(400)에 따라 데이터를 저장하기 위해 이용될 수도 있다. 유사하게, 도시된 어레이(400)의 구조는 또한 다양한 실시형태들에 따라 적응될 수도 있다. 유사하게, FEC 디코더/디인터리버(180)는 본 명세서에 설명된 바와 같이 실질적으로 역 동작을 수행한다.
이러한 서술을 위해, 데이터 스트림(D)과 연관된 데이터 바이트들은 FEC 인코더/인터리버에 의해 프로세싱되고, 도시된 바와 같이 N × M 어레이에 저장되는 것으로 가정된다. 낮은 레이턴시를 보장하기 위해, 인입 데이터 바이트들은 또한 슬라이서(130)로 동시에 포워딩될 수도 있다(선택적으로, 주기적으로 투입된 순환 중복성 검사(CRC) 바이트를 포함함).
일 실시형태에 있어서, FEC 인코더/인터리버(120)는 데이터 스트림(D)으로부터의 인입 데이터 바이트들을 어레이에 로우 순서로 저장하는데, 예시적으로, 로우 0이 먼저 채워지고, 로우 1이 다음으로 채워지고 해서 마침내는 로우 k-1이 채워진다. 선택적으로, 순환 중복성 검사(CRC) 바이트가 바이트들의 각 로우에 대해 주기적으로 계산되고, 어레이에 저장되는데, 예시적으로 각 로우의 마지막 칼럼으로서 도시된다. CRC(Ci로서 어레이에 도시됨)의 목적은, 수신기 모듈들(160)과 같은 수신기들로 하여금 그 로우에서 패킷에 대한 신속한 CRC 검사를 수행하도록 하고, 먼저 디인터리버 어레이를 채우고 그 후에 에러 정정을 위해 패리티를 산출하는 것과 연관된 지연을 초래하지 않고서 그 로우의 모든 데이터 바이트들의 사용을 허용하기 위한 것이다.
로우 k-1에서의 엘리먼트들이 데이터 바이트들 및 (선택적으로) CRC 바이트로 채워진 후에, m 개의 칼럼들 각각에 FEC 인코딩이 개별적으로 적용된다. 즉, 동일한 칼럼 m 내에 있는 로우들 0-k에서의 이들 데이터 바이트들은 FEC 인코딩을 이용하여 함께 프로세싱되고 이에 따라 FEC 블록을 형성한다. 즉, FEC 블록은 각 칼럼에서의 바이트들의 블록을 사용하여 형성된다. 몇몇 시스템들에 있어서, k 개의 로우들의 서브세트(예컨대, k')만이 채워질 수도 있고, 나머지 z=k-k' 개의 로우들은 널링되거나 또는 0으로 채워진다.
도 4를 참조하면, 칼럼 방향으로 엘리먼트들 i=0 내지 i=k-1(즉, S0,0, S1,0, … Sk-1,0)에 FEC 인코딩을 적용함으로써, Pk,0으로 도시된 제1 FEC 블록이 제1 칼럼(j=0)에 형성되는 것을 알 수 있다. 유사하게, 칼럼 방향으로 엘리먼트들 i=0 내지 i=k-1(S0,1, S1,1, … Sk-1,1)에 FEC 인코딩을 적용함으로써, Pk,1로 도시된 제2 FEC 블록이 제2 칼럼(j=1)에 형성되고, 칼럼 방향으로 엘리먼트들 i=0 내지 i=k-1(S0,2, S1,2, … Sk-1,2)에 FEC 인코딩을 적용함으로써, Pk,2로 도시된 제3 FEC 블록이 제3 칼럼(j=2)에 형성되고 해서 칼럼 j=m-1까지 실시된다.
상기 프로세싱 단계들은 어레이 내의 K 개의 로우들 각각에 대해 구현될 수도 있다. 어레이의 부분들은 또한 대응하는 FEC 블록들이 슬라이서(130)로 송신됨에 따라 무시될 수도 있다.
다양한 실시형태들에 있어서, 체계적인 블록 FEC 스킴이 제공된다(즉, 그것의 출력에서 원래의 입력 바이트들을 보존하는 것). 이러한 스킴들은, 예시적으로 LDPC 또는 BCH를 포함하며, 또는 소거(erasure)를 취급하는 그외의 FEC 스킴들이 또한 모든 칼럼에서 가용인 사용자 바이트들에 적용될 수도 있다. FEC 인코더의 출력 패리티 바이트들은 모든 칼럼의 나머지 N-K 개의 로우들을 가득 채운다. 다양한 실시형태들에 있어서, 예시적으로, 낮은 송신 레이턴시가 요건이 아니라면, 비체계적인 FEC 코드들이 사용될 수도 있다.
다양한 실시형태들에 있어서, 바이트들의 송신은 로우 방향으로 일어난다. 다양한 실시형태들에 있어서, 슬라이서(130)로의 사용자 데이터 바이트들의 송신 및 위치 Si,j에서 인터리버 어레이에서의 저장이 동시에 일어나고 - 체계적인 FEC 코드들을 사용하는 경우 - 그리하여 레이턴시를 초래하지 않는다. 원래의 데이터 바이트들(Si,j)은 그들이 어레이에 저장되는 것과 동일한 순서로 송신된다. 비체계적인 FEC 코드들에 대해, 인코더가 그것의 출력을 각 입력 칼럼에 대해 생성한 후에만 VSA 슬라이서를 향한 바이트들의 송신이 개시된다. 0 으로 채워진 바이트들을 갖는 로우들은 선택적으로 송신되지 않는다.
다양한 실시형태들에 있어서, 일단 첫번째 K' 개의 로우들로부터의 데이터 바이트들 및 연관된 선택적 CRC 바이트들이 송신되면, 패리티 코드들을 포함하는 로우들(로우 K로부터 시작함)로부터의 바이트들의 송신이 개시된다. 그리하여 로우 K에서의 바이트들이 먼저 송신되고, 그 후에 로우 K+1에서의 바이트들이 송신되는 등이다.
로우의 데이터 바이트들은 패킷의 페이로드를 유효하게 구성한다. 인터리버는, (1) 로우 크기(M)(로우마다의 사용자 데이터 바이트들의 수 + 하나의 선택적 CRC 바이트임)가 VSA 슬라이서에 의해 생성된 패킷들의 페이로드 크기와 동일하고; 그리고 (2) 인터리버의 제1 로우에 대응하는 패킷에 대해 예측가능한 시퀀스 번호를 배정하도록 슬라이서가 동기화되는 것을 제공하도록 구성될 수도 있다.
다양한 실시형태들에 있어서, 다중 송신 링크들로 인해, 인터리버의 상이한 로우들이 다중 송신 링크들에 걸쳐 송신될 수도 있고, 이에 따라 데이터의 이중 주파수 및 시간 인터리빙을 유효하게 제공한다. 최대 인터리빙은 동일 용량의 송신 링크들로 달성되는데, 여기서 인터리버의 로우들은 라운드-로빈(round-robin) 방식으로 송신 링크들에 걸쳐 분배된다. 링크들이 동일하지 않은 경우, 분배는 링크마다의 가용 대역폭에 비례한다.
다양한 실시형태들에 있어서, 낮은 송신 레이턴시가 중요한 요건이 아닐 수도 있는 경우, 로우들(사용자 데이터의 K' 개의 로우들 및 패리티 바이트들의 N-K 개의 로우들)이 비순차 방식으로 송신되어 추가 인터리빙을 제공할 수도 있다. 다양한 실시형태들에 있어서, 로우 #0은 송신된 첫번째 로우이다.
다양한 실시형태들은, 데이터의 k 개의 로우들이 m 개의 칼럼들 (또는 CRC 데이터가 로우에서의 일 엘리먼트를 차지하는 경우 m+1 개의 칼럼들) 각각의 FEC 인코딩의 맥락에서 프로세싱되는 것을 고려한다. k 개의 로우들과 연관된 FEC 블록 데이터를 포함하는 것으로서 슈퍼블록이 정의될 수도 있다. 다양한 실시형태들에 있어서, 어레이가 몇 개의 슈퍼블록들만을 저장하도록 하는 크기로 될 수도 있는데, 어레이 메모리는 후속 슈퍼블록들에 대해 재사용된다. 다양한 실시형태들에 있어서, 슈퍼블록 크기는 채널 최적화, 데이터 유형 및/또는 그외의 파라미터들에 대응하여 적응된다. 이러한 슈퍼블록들은 또한 다른 어레이 구조들의 맥락에서 정의될 수도 있다.
다양한 실시형태들에 있어서, M의 값은 송신 링크를 통해 전송된 패킷들의 페이로드 크기에 매칭하도록 선정된다. 이것은 모든 링크 집성 기법들에 필요하지 않을 수도 있지만, 그것은 VSA 송신 기법과의 인터리버 동기를 보장하는 데에 확실히 도움이 된다. 본 명세서에 설명된 것들 이외에도 다양한 동기 스킴들이 다양한 실시형태들의 맥락에서 사용될 수도 있다.
도 5는 일 실시형태에 따른 방법의 흐름도를 도시한다. 구체적으로, 도 5의 방법(500)은 도 1에 관하여 상기 설명된 것과 같은 하나 이상의 수신된 서브스트림들을 프로세싱하기에 적합하다. 일반적으로, 도 5의 방법(500)은 도 3의 방법(300)에 관하여 상기 설명된 송신기 기능에 대해 실질적으로 역 방식으로 동작하는 수신기 기능을 제공한다. 2 개의 방법들(300, 500) 중 어느 하나에 관하여 본 명세서에 제시된 임의의 비-역(non-inverse) 기능은 그 방법의 대체 실시형태를 포함하는데, 이 실시형태는 또한 2 개의 방법들(500, 300) 중 다른 하나에서 구현되도록 고려된다.
단계 510에서, 하나 이상의 변조된 서브스트림들이 수신되고, 필요하다면 하향변환된다. 박스 515를 참조하면, 하나 이상의 데이터 스트림들은 위성 링크, 마이크로파 링크, 무선 채널, 유선 채널 및/또는 그외의 수단을 통하여 수신될 수도 있다.
단계 520에서, 송신기에서 미리 조합된 임의의 서브스트림들이 분리되어 개별적 서브스트림들을 제공하고, 단계 530에서, 개별적 서브스트림들 각각은 적절한 복조기를 사용하여 복조된다.
단계 540에서, 복조된 서브스트림들 중 하나 이상이 선택적으로 지연되어 결과적인 복조된 데이터 스트림들이 시간적으로 정렬될 수도 있도록 한다.
단계들 510-530에 관하여 본 명세서에 설명된 기능들은, 예시적으로, 도 1에 관하여 상기 설명된 것과 같은 수신기 모듈들(160)에 의해 수행될 수도 있음에 유의한다. 유사하게, 단계 540은, 도 T에 관하여 상기 설명된 수신기 모듈(160) 및/또는 조합기(170)의 다양한 실시형태들과 같이, 충분한 버퍼링/타이밍 회로를 포함하는 임의의 기능적 엘리먼트에 의해 수행될 수도 있다.
단계 550에서, 복조되고 선택적으로 지연된 서브스트림들은 조합되어, 초기 데이터 스트림(D)의 비연속 또는 순차 부분들을 그 안에 포함하는 FEC 블록들의 시퀀스와 같이, 인코딩된 블록 데이터의 결과적인 스트림 또는 시퀀스를 제공한다.
단계 560에서, 블록 데이터는 그 블록 데이터를 확립하기 위해 사용된 초기 어레이 구조에 따라 적응된다. 즉, 블록 데이터는 메모리 어레이 구조, 포인터 어레이 구조 또는 FEC 코딩을 위한 비순차 데이터 부분들을 그룹화하기 위해 사용된 그외의 구조에 따라 적응될 수도 있다.
단계 570에서, 입력 데이터 스트림(D)의 바이트들, 워드들, 패킷들 또는 그외의 순차 데이터 부분들이 FEC 코딩 블록들로부터 추출되고, 다양한 실시형태들에서 설명된 것과 같이, 필요에 따라 정정된다.
2 차원 어레이 실시형태들에 관하여 앞서 언급된 바와 같이, 연속 또는 순차 데이터 부분들의 각 로우와 연관된 CRC 데이터는, 그 로우 내에 에러가 존재한다는 것을 나타내는 데에 유용하다. 로우에서의 에러가 존재한다고 결정할 때에, 다양한 로우들과 연관된 FEC 데이터는 에러가 정정되도록 로우 데이터를 교체하기 위해 사용될 수도 있다.
일반적으로, 상기 설명된 실시형태들은 저장 엘리먼트들, 포인터들(또는 거기에 포인터들)의 2 차원 어레이의 맥락에서 설명되는데, 순차 데이터 스트림 부분들(예컨대, 연속 워드들, 바이트들, 패킷들 등)이 엘리먼트들의 어레이 내의 개별 엘리먼트들과 연관된다(개별 엘리먼트에 저장되거나 또는 개별 엘리먼트로 포인팅된다). 그에 따라 FEC를 통하여 프로세싱되는 비순차 데이터 스트림 부분들을 포함하도록 비순차 엘리먼트 그룹들이 정의된다(예컨대, 로우 관련 엘리먼트들 보다는 칼럼 관련 엘리먼트들). 이것은 근원적인 데이터 스트림 순서에 관하여 유효하게 인터리브된 FEC 블록들의 시퀀스를 야기한다. FEC 블록들은, 예시적으로, 블록들의 스트림으로서 순차적으로 배열되고, FEC 블록들의 시퀀스의 개별 부분들을 포함하는 서브스트림들로 분할된다. 그 후에 각 서브스트림은 복수의 송신 채널들 중 하나(또는 그 이상)를 통한 송신을 위해 프로세싱된다.
어레이는 1 차원 어레이, 3 차원 어레이 또는 다른 유형의 구조일 수도 있다. 다양한 실시형태들은 개별 CRC 데이터를 갖는 데이터 스트림(D)의 순차 또는 연속 데이터 부분들의 그룹들(예컨대, 로우들)을 저장하거나 또는 배열하는 것, 및 비순차 또는 비연속 데이터 부분들의 그룹들(예컨대, 칼럼들)을 FEC 코딩하여 FEC 블록들을 제공하는 것을 고려하는데, 이 블록들은 그 후에 블록들의 스트림 또는 시퀀스로서 송신을 위해 배열되고, 이 스트림 또는 시퀀스는 또한 블록들의 서브스트림들 또는 서브시퀀스들로 슬라이스되거나 또는 세그먼트되고, 이것은 그 후에 다양한 송신 채널들을 통해 수신기를 향해 송신된다. 수신기는 원래의 데이터 스트림(D)을 복원하기 위해 역 프로세스들을 수행한다.
송신기/수신기 동기
다양한 실시형태들에 있어서, 송신된 패킷 구조 내의 시퀀스 번호들을 이용함으로써 송신 및 수신 시스템들 간의 인터리버 동기가 제공될 수도 있다. 시퀀스 번호들은 데이터 스트림(D)을 세그먼트들로 슬라이스할 때에 슬라이서(130)에 의해 생성될 수도 있고, 세그먼트들을 데이터 스트림(D)으로 재조합할 때에 조합기(170)에 의해 사용될 수도 있다.
예를 들어, 조건(sequence_number modulo N)==0을 갖는 패킷들은 인터리버의 로우 0에 매핑된다. 후속 패킷 시퀀스 번호들은 연속적인 로우들에 매핑된다. 슬라이서는 시퀀스 번호들 0 내지 Q를 배정할 수도 있고, 여기서 Q=K'+(N-K)-1이다. 그리하여 사용자 데이터 바이트들 Sij를 포함하는 로우들은 시퀀스 번호 0…K'-1을 수신하는 한편 패리티 바이트들을 포함하는 로우들은 시퀀스 번호들 K'…Q를 수신한다.
일단 인터리버 매트릭스로부터의 모든 로우들이 송신되었다면, 슬라이서는 그것의 다음 가용 시퀀스 번호를 N으로 설정한다. 유사하게, 인터리버로부터의 패킷들의 제3 세트에 대해, 시작 시퀀스 번호는 2*N 등이다. (k*N+Q)가, 패킷들의 시퀀스 번호들을 전달하기 위해 VSA 슬라이서에 의해 이용된 비트들의 수에 의해 지원되는 최대 시퀀스 번호를 초과하는 경우, 반복 k 후에 시작 시퀀스 번호는 0으로 래핑(wrap)할 수도 있다.
다른 실시형태들에 있어서, 패킷들이 디인터리버에 저장되는 방식을 결정하기 위해 상이한 동기 기법들이 이용될 수도 있지만, 여기에 설명된 전반적 FEC 기법이 여전히 적용된다.
N이 상수(예컨대, 256)인 시스템과 같은, 다양한 실시형태들에 있어서, 값 K는 요구되는 에러 보호의 정도를 변화시키기 위해 조정될 수도 있다. K를 감소시키는 것은 에러 보호 능력을 증가시킨다. 예를 들어, N 및 K는 고정될 수도 있다. K'의 값(및 이에 따라 Z=K-K')을 조정하는 것은 FEC 율을 조정하기 위한 대안적인 방법이다. 그리하여 유효 FEC 율은 (K-Z)/(N-Z)이다. Z(송신되지 않은 0으로 채워진 로우들의 수)를 증가시킴으로써, 더 큰 비율의 송신된 페이로드가 에러 보호 패리티 바이트들을 구성하기 때문에 유효 FEC 율이 감소된다(즉, FEC가 더 강해진다). 이들 실시형태들에 있어서, Z가, 예시적으로 단계 크기들 1에서 조정될 수 있는 경우, 매우 미세한 FEC 코드율 스킴이 제공된다. 예를 들어, N이 256이고 K가 224이면, 유효 FEC 율은 224/256(비율 7/8과 동일함), 223/255, 222/254 등으로부터 어디에나 조정될 수 있다. 이러한 미세한 비율 조정은 인코더의 복잡성을 증가시키지 않으며 구현하기에 비교적 간단하는 것에 유의한다.
다양한 실시형태들에 있어서, FEC 코딩 파라미터들은, 다양한 슬라이스들을 매체(150)를 통해 수송하기 위해 사용되는 송신 채널들 또는 링크들의 수(P)에 대응하여 적응된다. 예를 들어, 링크들의 수가 증가함에 따라, FEC 코딩에 기인하는 오버헤드가 감소될 수도 있다.
불행하게도, 채널 손상들은 임의의 소정 시간에 하나 이상의 송신 링크들 상에서의 패킷들의 전달을 방해할 수도 있다. 더 흔히 발견되는 채널 손상들의 몇몇은, (1) 무선 송신을 위해 사용된 RF 신호들에서의 노이즈 및 간섭; (2) P 개의 송신 링크들 중 하나에 대해 송신기 또는 수신기 중 어느 것에서의 장치 고장; 및 P 개의 송신 링크들에 대해 사용된 유선 네트워크의 중간 노드들 중 하나에서 패킷 드롭들을 야기하는 (IP 라우터들 또는 스위치들에서와 같은) 버퍼 혼잡이다.
다양한 실시형태들에 있어서, 다중 수신기 사례들, Rx0…RxP-1은 슬라이서에 의해 송신된 패킷들을 수신하고, 이들 패킷들을 데이터 스트림(D)을 재구성하기 위한 조합기로 제공한다. 조합기에 도달하는 패킷들은, 예시적으로, 그들에서 발견되는 시퀀스 번호들에 기초하여 재정렬된다. (위성 링크들의 경우에 DVB-S2 변조기들과 같은) 특정 송신 엘리먼트들에 의해 도입되었을 수도 있는 제어 및 널 패킷들은 VSA 조합기에 의해 필터링된다. 조합기는 수신된 패킷들 및 그들의 연관된 시퀀스 번호들을 FEC 디코더/디인터리버 블록으로 제공한다.
다양한 실시형태들에 있어서, FEC 디코더/디인터리버(180)는 앞서 송신기 섹션에서 설명된 첫번째 로우 패킷에 대한 동기 기준에 매칭하는 시퀀스 번호의 도달을 기다린다. 패킷들은 첫번째 로우(예시적으로 로우 0)에서 시작하는 디인터리버 메모리 어레이에 저장될 수도 있다. 손실 시퀀스 번호들에 대응하는 로우들은 널들 또는 0들로 채워질 수도 있다. 이들 로우들은 소거들을 구성하고, 손실 패킷은 칼럼 방향으로 FEC 블록마다의 하나의 소거 위치를 야기한다. 소거 로우들은 그들의 위치가, FEC 디코더가 적용될 때 손실 바이트들을 재구성하는 데에 유용하다고 알려져 있다.
앞서 언급된 바와 같이, 다양한 실시형태들은 사용자 데이터 바이트들에 대응하는 (시퀀스 번호 modulo N) = [0 … K'-1]를 이용하고, 이들은 각각 디인터리버 메모리의 로우들 [0 … K'-1]에 저장된다. 시퀀스 번호들 modulo N = K' … Q 는 패리티 바이트들을 포함하는 패킷들에 대해 사용될 수도 있고, 각각 로우들 K … N-1 에 저장된다. 0으로 채워진 바이트들에 대응하는 Z 개의 로우들은 영향을 받지 않는다.
다양한 실시형태들에 있어서, [0 … K'-1]에서의 임의의 로우들에 대한 패킷이 수신 모듈(160)에 의해 수신될 때에, 선택적 CRC 바이트 Ci 가 패킷에 존재하는지가 검사된다. CRC 검사를 통과한다면 즉시 패킷은 최종 사용자 노드(B)로 송신된다. 이러한 최종 사용자로의 수신된 바이트들의 직접 송신은 FEC 바이패스라고 나타내질 수도 있다. 이것은 채널 조건들이 양호할 때에 매우 낮은 레이턴시를 보장한다. 모든 사용자 데이터 로우들에 대한 CRC 검사들을 통과한다면, 디인터리버 메모리의 현재 반복에서 더 이상의 검사들은 필요하지 않고, 단계 5로 진행하여 다음 반복을 시작하다. 임의의 패킷에 대한 CRC 검사가 실패하거나 또는 손실 시퀀스 번호가 임의의 사용자-바이트 로우들에 대해 통지된다면, FEC 바이패스는 FEC 인터리버 메모리의 그 반복에 대해 모든 후속 패킷들에 대해 중단된다. 이것은 에러 발생된/부정확한 바이트들 또는 손실 패킷들을 재구성하기 위해 필요하다.
손실 패킷은 인터리버 메모리의 모든 칼럼들에 걸치는 에러 바이트들로서 나타난다는 것에 유의해야 할 것이다. 각 칼럼이 FEC 디코더에 대한 입력의 별도 블록으로서 처리되기 때문에, 단일 소거 바이트만이 각 칼럼에서의 정정을 필요로 하는 것처럼 손실 패킷의 실제 영향은 매우 작다. 본 명세서에 서술된 다양한 실시형태들에 있어서, FEC 디코더/디인터리버는 손실 바이트들을 재구성하기 위해 칼럼 방향으로 적용된다.
일반적으로, 정정되는 바이트들의 수는 사용된 특정 FEC 디코더에 의존한다. 예를 들어, Reed-Solomon/BCH 디코더가 사용된다면, N-K 개의 패리티 바이트들은 각 칼럼에서의 (N-K)/2 개의 에러 발생된/부정확한 바이트들 또는 (N-K) 개의 소거들까지의 정정을 허용한다. 다르게 말하면, 디인터리버 메모리를 통해서 반복을 이루는 Q 개의 패킷들의 각 세트에 대해 N-K 개까지의 유실 패킷들이 성공적으로 재구성된다.
본 명세서에 서술된 다양한 실시형태들은 다중 송신 링크들을 채용하는 무선 및 유선 송신 네트워크들을 디자인하는 데에 현저한 융통성을 제공한다. 연장된 지속기간 동안 물리 링크 장애(physical link outage)의 존재시에도 사용자 스트림(D)의 손실없는 전달을 위해 모든 방식으로 (네트워크 혼잡으로 인한) 가끔의 드롭된 패킷(dropped packet)의 손실없는 재구성과 같은 광범위한 조건들에 대해 에러 보호가 디자인될 수도 있다.
다양한 실시형태들은 무선 네트워크들에서의 매우 회복성 있는 송신의 맥락에서 특정한 적용가능성을 발견한다.
예로서, 전체 스펙트럼 사용 P*W 을 야기하는 동일 대역폭 W의 P 개의 따로따로 떨어진 스펙트럼 슬라이스들을 채용하는 무선 송신 스킴을 고려한다. 이들 스펙트럼 슬라이스들은 점대점 마이크로파 송신과 같은 다양한 용도에서 또는 위성 통신 등을 위해 사용될 수도 있다. 스펙트럼 슬라이스들 각각이 VSA 집성 스킴을 이용하여 집성된다고 가정한다. 우리는 QEF(Quasi Error Free) 임계치를 초과하는 비트 에러율을 초래하는 송신 링크들 각각의 물리 계층들에 대해 최고 FEC 율(즉, 최저 에러-정정 오버헤드)을 사용한다. 다음과 같은 파라미터들을 따르는 다중캐리어 FEC 스킴을 가정한다: N=256; K=240; Z=0; M=184 (각 로우에 대한 CRC 검사들은 디스에이블됨); 및 FEC 코딩 스킴 = Reed Solomon. 이러한 배열은 사용자 노드 B에서의 임의의 비트 에러들을 야기하지 않고서 매 256 개의 송신된 패킷들마다 N-K=16 개의 유실 패킷들을 용인 수 있다. Z의 값을 증가시킴으로써 추가적인 보호가 인에이블될 수 있다. 송신 링크들이 신뢰성 있다고 고려된다면 보다 높은 값의 K를 선택함으로써 보호가 감소될 수도 있다.
다른 예로서, 무한정 지속기간 동안 물리 링크 장애를 견딜 수 있고 패킷 손실 또는 비트 에러들을 겪지 않는 매우 회복성 있는 시스템을 고려한다. 동일 용량의 P 개의 송신 링크들을 가정한다; K=N*(P-1)/P를 설정한다; 이것은 FEC 디인터리버 블록을 통해서 반복마다 N-K=N/P 개의 유실 패킷들이 성공적으로 재구성될 수 있음을 의미한다. 각 링크가 동일 용량을 가지기 때문에, 각 링크는 (총 데이터의 일부가 송신되는 것처럼) 용인될 수 있는 유효 수의 소거들에 매칭하는 전체 트래픽의 1/P을 유효하게 운반한다. 이러한 배열은 FEC 율 (P-1)/P를 유효하게 제공하여, 무한정 지속기간 동안 완전한 장애를 겪는 링크에서의 모든 패킷들의 재구성을 허용한다. P가 4이면, 그것은 3/4만의 코드율을 의미한다. P가 8이면, FEC 율은 유효하게 7/8이고, 그 외 마찬가지이다.
다양한 실시형태들은 현저한 코딩 이득 개선을 제공한다. 구체적으로, 초당 E 개의 심볼들인 심볼 레이트를 채용하는 전통적인 단일캐리어 무선 시스템에 있어서, 유한 지속기간(T) 동안 계속되는 강한 노이즈 소스는 (변질된) E*T 개의 심볼들을 완전히 없앨 수 있다. 이것은 또한 유실 패킷들의 수는 노이즈 소스의 지속기간에 정비례하는 유선 시스템들에 적용된다.
상이한 유선 링크들 (또는 무선 시스템들에 대해 따로따로 떨어진 스펙트럼 블록들) 중 어느 것에 기초한 다중 송신 링크들을 채용하는 시스템에서, 소정 대역 제한 노이즈 소스는 임의의 소정 시간에 하나의 송신 채널 또는 링크에만 영향을 줄 것 같다. 다중 물리 링크들 (또는 스펙트럼 블록들)이 동시에 영향을 받을 수도 있지만, 그 가능성은 매우 낮다. 모든 스펙트럼 슬라이스들이 동일 대역폭을 가진다면, 그들은 초당 E/P 개의 심볼들을 유효하게 운반하는데, 여기서 P는 스펙트럼 슬라이스들의 수이다. 단일캐리어 시스템에서 E*T 개의 심볼들을 변질시켰던 동일 노이즈 소스가 이제 E*T/P 개의 심볼들만을 변질시킨다. 단일캐리어 및 다중캐리어 시스템들 양자에 걸쳐서 동일한 FEC 코딩율에 대해, 에러-보호 능력이 이제 10*log(P) dB 배만큼 유효하게 향상되었다.
스펙트럼 단편 할당 실시형태들
본 명세서에 설명된 다양한 실시형태들은 가상 스펙트럼 할당(VSA) 기법들 및, 선택적으로, 발명의 명칭이 "SYSTEM AND METHOD PROVIDING RESILIENT DATA TRANSMISSION VIA SPECTRAL FRAGMENTS" 이고 2012년 5월 15일자로 출원된 미국 특허 출원 제13/471,504호(그 개시내용은 전체가 참조로서 본 명세서에 통합됨)에 더욱 상세하게 설명된 것과 같은 다양한 회복성 있는 개선 기법들을 이용하도록 적응될 수도 있다.
간략하게, 상기 설명된 다양한 실시형태들은 선택적으로, 누적 대역폭이 구성요소 블록들의 대역폭들의 합과 거의 동일하도록 한 무선 스펙트럼의 다수의 단편화된 블록들을 하나의 연속 가상 블록으로 집성하기 위한 효율적인 범용 기법을 이용한다. 단편화된 블록들은 선택적으로 스펙트럼의 블록들, 이를 테면 가이드 블록들, 다른 당사자들에 의해 소유된 블록들, 영역 또는 지역의 무선 스펙트럼 규제 기관에 의해 금지된 블록들 등에 의해 서로로부터 분리된다. 변조된 캐리어 신호(C)와 연관된 스펙트럼이, 변조된 데이터 서브스트림들을 전달하기 위해 사용되는 복수의 스펙트럼 단편들로 논리적으로 또는 가상적으로 분할되도록, 스펙트럼 단편들은 하나 이상의 캐리어 신호들(C) 상으로 변조되거나 또는 상향변환된다.
스펙트럼 단편들이 정의되어 있고, 스펙트럼 단편들이 (어느 데이터 서브스트림들에 의해) 사용중이고, 그리고 스펙트럼 단편들이 이용가능한, 트랙을 유지하기 위해 스펙트럼 단편 할당 테이블 또는 다른 데이터 구조가 사용된다. 일반적으로, 각 트랜스폰더/송신 채널은 복수의 스펙트럼 단편들 또는 영역들로 분할될 수도 있다. 이들 스펙트럼 단편들 또는 영역들 각각은 특정한 데이터 서브스트림에 배정될 수도 있다. 데이터 서브스트림들 각각은 고유의 또는 공통의 변조 기법에 따라 변조될 수도 있다.
하나 이상의 위성 트랜스폰더들 또는 다른 캐리어 신호 송신 메커니즘들이, 단일 위성, 다중 위성들, 또는 다른 조합들/유형들의 캐리어 신호 송신 수단을 통해 송신기 모듈들과 수신기 모듈들 사이에서 변조된 스펙트럼 단편들을 갖는 캐리어 신호들을 송신하기 위해 사용될 수도 있다.
도 6은 다양한 실시형태들을 이해하는 데에 유용한 스펙트럼 할당의 그래픽 표현을 도시한다. 구체적으로, 도 6은, 제1 고객이 스펙트럼의 제1 부분(610), 예시적으로 단일 10 MHz 블록을 할당받고; 제2 고객이 스펙트럼의 제2 부분(620), 예시적으로 단일 8 MHz 블록을 할당받고; 제3 고객이 스펙트럼의 제3 부분(630), 예시적으로 단일 10 MHz 블록을 할당받고; 그리고 제4 고객이 스펙트럼의 제4 부분(640), 예시적으로 제1의 1 MHz 블록(6401), 제2의 1 MHz 블록(6401), 및 6 MHz 블록(6403)을 포함하는 3 개의 비연속 스펙트럼 블록들을 할당받는, 36 MHz 스펙트럼 할당을 그래픽으로 도시한다.
본 명세서에 서술된 다양한 실시형태들의 맥락에서, 제4 고객과 연관된 데이터 스트림은 단일 6 MHz 스펙트럼 단편에서의 2개의 상이한 1 MHz 스펙트럼 단편들로 분할되고, 그 각각은 상기 설명된 바와 실질적으로 동일한 방식으로 프로세싱된다.
이상은 본 발명의 다양한 실시형태들에 관련하지만, 본 발명의 기본적인 범위로부터 벗어나지 않는 한 본 발명의 다른 및 추가적인 실시형태들이 고안될 수도 있다. 이에 따라, 본 발명의 적절한 범위는 이어지는 청구항들에 따라 정해지는 것이다.

Claims (10)

  1. 순차 데이터 스트림 부분들을 엘리먼트들의 어레이 내의 개별 엘리먼트들과 연관시키는 단계;
    복수의 엘리먼트 그룹을 정의하는 단계 - 각 엘리먼트 그룹은 비순차 데이터 스트림 부분들을 구비하는 복수의 엘리먼트를 포함함 - ;
    상기 엘리먼트 그룹들 각각을 순방향 에러 정정(FEC) 인코딩하여 개별 FEC 블록들을 형성하는 단계;
    상기 FEC 블록들의 시퀀스를 복수의 서브스트림으로 분할하는 단계;
    각 서브스트림을 개별 송신 채널과 연관시키는 단계; 및
    각 서브스트림을 변조하여 그것의 개별 송신 채널을 통한 송신을 위해 적응된 개별 변조된 신호를 제공하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 어레이 엘리먼트들은 M 개의 칼럼들 및 N 개의 로우들을 갖는 2 차원 어레이를 포함하고 - M 및 N은 1 보다 큰 정수들임 - , 각 엘리먼트 그룹은 상기 어레이 내의 엘리먼트들의 공통 칼럼 내의 복수의 엘리먼트를 포함하는 방법.
  3. 제1항에 있어서, 미리정의된 수의 엘리먼트들과 연관된 상기 순차 데이터 스트림 부분들에 대해 순환 중복성 검사(CRC)를 계산하는 단계; 및
    상기 계산된 CRC를 어레이 엘리먼트와 연관시키는 단계를 더 포함하는 방법.
  4. 제1항에 있어서, 상기 변조된 신호들 중 적어도 일부는 위성 송신 링크, 마이크로파 송신 링크 또는 광 송신 링크를 통한 송신을 위해 적응된 상향변환된 캐리어 신호의 개별 부분들을 통한 송신을 위해 적응되어 있는 방법.
  5. 제1항에 있어서, 상기 변조된 신호들 중 적어도 일부는 3G, 4G 또는 Wi-Fi 통신 네트워크 내의 개별 무선 채널들을 통한 송신을 위해 적응되어 있는 방법.
  6. 제1항에 있어서, 상기 개별 송신 채널들 각각은 공통 전송 매체와 연관되어 있는 방법.
  7. 제1항에 있어서,
    상기 변조된 서브스트림들 각각을 복조하는 단계;
    상기 복조된 서브스트림들을 조합하여 상기 FEC 블록들을 복원하는 단계; 및
    상기 FEC 블록들로부터 상기 순차 데이터 스트림 부분들을 추출하는 단계를 더 포함하는 방법.
  8. 소프트웨어 명령들을 구비하는 컴퓨터 판독가능 매체로서,
    상기 소프트웨어 명령들은, 프로세서에 의해 실행될 때에,
    순차 데이터 스트림 부분들을 엘리먼트들의 어레이 내의 개별 엘리먼트들과 연관시키는 단계;
    복수의 엘리먼트 그룹을 정의하는 단계 - 각 엘리먼트 그룹은 비순차 데이터 스트림 부분들을 구비하는 복수의 엘리먼트를 포함함 - ;
    상기 엘리먼트 그룹들 각각을 순방향 에러 정정(FEC) 인코딩하여 개별 FEC 블록들을 형성하는 단계;
    상기 FEC 블록들의 시퀀스를 복수의 서브스트림으로 분할하는 단계;
    각 서브스트림을 개별 송신 채널과 연관시키는 단계; 및
    각 서브스트림을 변조하여 그것의 개별 송신 채널을 통한 송신을 위해 적응된 개별 변조된 신호를 제공하는 단계
    를 포함하는 방법을 수행하는 컴퓨터 판독가능 매체.
  9. 삭제
  10. 장치로서,
    데이터 스트림(D)을 수신하며 순차 데이터 스트림 부분들을 엘리먼트들의 어레이 내의 개별 엘리먼트들과 연관시키고, 복수의 엘리먼트 그룹을 정의하고 - 각 엘리먼트 그룹은 비순차 데이터 스트림 부분들을 구비하는 복수의 엘리먼트를 포함함 -, 상기 엘리먼트 그룹들 각각을 순방향 에러 정정(FEC) 인코딩하여 개별 FEC 블록들을 형성하기 위한 인코더; 및
    상기 FEC 블록들의 시퀀스를 복수의 서브스트림으로 분할하고, 각 서브스트림을 개별 송신 채널과 연관시키기 위한 슬라이서
    를 포함하고, 상기 장치는 각 서브 스트림을 변조하여 그것의 개별 송신 채널을 통한 송신을 위해 적응된 개별 변조된 신호를 제공하도록 더 구성되는, 장치.
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