KR101684149B1 - Method for extracting accurate mobility by using conductive length factor based on effective inversion charges of metal-oxide-semiconductor transistor and apparatus thereof - Google Patents

Method for extracting accurate mobility by using conductive length factor based on effective inversion charges of metal-oxide-semiconductor transistor and apparatus thereof Download PDF

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KR101684149B1 KR1020150099657A KR20150099657A KR101684149B1 KR 101684149 B1 KR101684149 B1 KR 101684149B1 KR 1020150099657 A KR1020150099657 A KR 1020150099657A KR 20150099657 A KR20150099657 A KR 20150099657A KR 101684149 B1 KR101684149 B1 KR 101684149B1
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배학열
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Abstract

부유 기판구조를 갖는 MOS(Metal-Oxide-Semi conductor) 트랜지스터의 진성 이동도 추출 방법은 게이트 영역, 소스 영역 및 드레인 영역을 포함하는 트랜지스터의 게이트 전압에 따른 상기 트랜지스터의 커패시턴스를 측정하는 단계; 상기 측정된 트랜지스터의 커패시턴스를 이용하여 상기 트랜지스터의 게이트 전압에 따른 채널 영역에서의 반전전하층의 계수를 획득하는 단계; 상기 획득된 반전전하층의 계수에 기초하여 상기 채널 영역에서의 진성 채널 길이-상기 게이트 전압에 의한 채널 전도성에 따라, 상기 소스 영역 및 상기 드레인 영역 사이의 채널 영역 중 커패시턴스가 형성되는 길이-를 계산하는 단계; 및 상기 계산된 진성 채널 길이를 이용하여 진성 이동도를 추출하는 단계를 포함한다.An intrinsic mobility extraction method of a metal-oxide-semiconductor (MOS) transistor having a floating substrate structure includes the steps of: measuring a capacitance of the transistor according to a gate voltage of a transistor including a gate region, a source region, and a drain region; Obtaining a coefficient of an inversion charge layer in a channel region according to a gate voltage of the transistor using the capacitance of the transistor; The intrinsic channel length in the channel region based on the obtained coefficient of the inverse charge layer, the length in which the capacitance of the channel region between the source region and the drain region is formed according to the channel conductivity by the gate voltage ; And extracting the intrinsic mobility using the calculated intrinsic channel length.

Description

부유 기판구조를 갖는 MOS 트랜지스터에서 게이트 전압에 의존하는 반전전하층의 길이를 보정하여 정확한 진성 이동도를 추출하는 방법 및 장치{METHOD FOR EXTRACTING ACCURATE MOBILITY BY USING CONDUCTIVE LENGTH FACTOR BASED ON EFFECTIVE INVERSION CHARGES OF METAL-OXIDE-SEMICONDUCTOR TRANSISTOR AND APPARATUS THEREOF}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method and apparatus for correcting a length of an inversion charge layer depending on a gate voltage in a MOS transistor having a floating substrate structure to accurately extract an intrinsic mobility. OXIDE-SEMICONDUCTOR TRANSISTOR AND APPARATUS THEREOF}

본 발명은 부유 기판구조를 갖는 MOS(Metal-Oxide-Semi conductor) 기반의 3단자(게이트 영역, 소스 영역 및 드레인 영역) 트랜지스터에서 정확한 진성 이동도를 추출하는 장치 및 그 방법에 관한 기술로서, 보다 구체적으로 기판에 전압을 인가할 수 없는 부유 기판 구조의 MOS 트랜지스터에서 게이트 전압에 의존하는 반전전하층의 길이를 보정하여 진성 이동도를 추출하는 기술이다.The present invention relates to a device for extracting accurate intrinsic mobility from a MOS (Metal-Oxide-Semi conductor) -based three-terminal (gate region, source region and drain region) transistor having a floating substrate structure, Specifically, in the MOS transistor of the floating substrate structure in which a voltage can not be applied to the substrate, the length of the reverse charge layer depending on the gate voltage is corrected to extract the intrinsic mobility.

실리콘(silicon) 소재의 기판을 사용하는 MOS 트랜지스터에서 이동도는 반도체 소자 특성을 결정하는데 중요한 지표 중에 하나이다. 특히, 기판을 실리콘-게르마늄(SiGe)로 사용하게 되면 트랜지스터의 정공 이동도를 향상시킬 수 있다.Mobility in a MOS transistor using a silicon substrate is one of the important indexes for determining semiconductor device characteristics. In particular, if the substrate is made of silicon-germanium (SiGe), the hole mobility of the transistor can be improved.

이와 같은 트랜지스터의 성능을 분석하기 위하여 이동도를 추출함에 있어서, 종래의 이동도 추출 기술은 분할 커패시턴스-전압(split C-V) 측정을 통하여 게이트 전압에 의존하는 반전전하(

Figure 112015067932816-pat00001
)를 얻고, 물리적인 채널 길이(metallurgical channel length)와 폭(metallurgical channel width)에 기초하여 계산된 면적에 의해 노멀라이즈(normalize)를 수행함으로써, 이동도를 추출한다.In order to analyze the performance of such a transistor, the conventional mobility extraction technique in extracting the mobility is performed by measuring the split CV (split CV)
Figure 112015067932816-pat00001
And extracts the mobility by performing normalization on the calculated area based on the metallurgical channel length and the metallurgical channel width.

그러나 종래의 이동도 추출 기술에서 노멀라이즈를 수행하는데 기초되는 물리적인 채널 길이는 게이트 전압과 무관하게 물리적인 전체 면적만을 반영하기 때문에, 추출되는 이동도가 부정확한 문제점이 있다.However, in the conventional mobility extracting technique, the physical channel length based on the normalization reflects only the physical total area regardless of the gate voltage, so that the extracted mobility is inaccurate.

이에, 본 명세서에서는 트랜지스터의 소스 영역 및 드레인 영역 사이의 채널 영역에서 게이트 전압에 따른 반전전하층의 면적을 고려함으로써, 이동도를 정확하게 추출하는 기술을 제안한다.Thus, in this specification, a technology for accurately extracting the mobility by considering the area of the inversion charge layer in accordance with the gate voltage in the channel region between the source region and the drain region of the transistor is proposed.

본 발명의 실시예들은 트랜지스터의 소스 영역 및 드레인 영역 사이의 채널 영역에서 게이트 전압에 따른 반전전하층의 면적을 고려함으로써, 진성 이동도를 추출하는 방법 및 장치를 제공한다.Embodiments of the present invention provide a method and apparatus for extracting the intrinsic mobility by considering the area of the inverse charge layer according to the gate voltage in the channel region between the source region and the drain region of the transistor.

구체적으로, 본 발명의 실시예들은 트랜지스터의 소스 영역 및 드레인 영역 사이의 채널 영역에서 게이트 전압에 따른 반전전하층의 계수를 획득한 후, 획득된 반전전하층의 계수에 기초하여 진성 채널 길이를 계산함으로써, 계산된 진성 채널 길이를 이용하여 진성 이동도를 추출하는 방법 및 장치를 제공한다.Specifically, the embodiments of the present invention acquire the coefficients of the inverse charge layer according to the gate voltage in the channel region between the source region and the drain region of the transistor, and then calculate the intrinsic channel length based on the coefficients of the obtained inverse charge layer Thereby extracting the intrinsic mobility using the calculated intrinsic channel length.

본 발명의 일실시예에 따른 부유 기판구조를 갖는 MOS(Metal-Oxide-Semi conductor) 트랜지스터의 진성 이동도 추출 방법은 게이트 영역, 소스 영역 및 드레인 영역을 포함하는 트랜지스터의 게이트 전압에 따른 상기 트랜지스터의 커패시턴스를 측정하는 단계; 상기 측정된 트랜지스터의 커패시턴스를 이용하여 상기 트랜지스터의 게이트 전압에 따른 채널 영역에서의 반전전하층의 계수를 획득하는 단계; 상기 획득된 반전전하층의 계수에 기초하여 상기 채널 영역에서의 진성 채널 길이-상기 게이트 전압에 의한 채널 전도성에 따라, 상기 소스 영역 및 상기 드레인 영역 사이의 채널 영역 중 커패시턴스가 형성되는 길이-를 계산하는 단계; 및 상기 계산된 진성 채널 길이를 이용하여 진성 이동도를 추출하는 단계를 포함한다.The method for extracting the intrinsic mobility of a metal-oxide-semiconductor (MOS) transistor having a floating substrate structure according to an embodiment of the present invention includes the steps of: Measuring a capacitance; Obtaining a coefficient of an inversion charge layer in a channel region according to a gate voltage of the transistor using the capacitance of the transistor; The intrinsic channel length in the channel region based on the obtained coefficient of the inverse charge layer, the length in which the capacitance of the channel region between the source region and the drain region is formed according to the channel conductivity by the gate voltage ; And extracting the intrinsic mobility using the calculated intrinsic channel length.

상기 진성 이동도를 추출하는 단계는 상기 채널 영역에서의 상기 소스 영역 및 상기 드레인 영역 사이의 물리적인 채널 길이를 이용하는 대신에, 상기 계산된 진성 채널 길이를 이용하여 상기 진성 이동도를 추출하는 단계일 수 있다.The step of extracting the intrinsic mobility may include extracting the intrinsic mobility using the calculated intrinsic channel length instead of using the physical channel length between the source region and the drain region in the channel region .

상기 반전전하층의 계수를 획득하는 단계는 상기 트랜지스터의 물리적 구조와 관련된 파라미터를 이용하여 상기 반전전하층의 계수를 획득하는 단계를 포함할 수 있다.Obtaining the coefficients of the inverse charge layer may include obtaining coefficients of the inverse charge layer using parameters related to the physical structure of the transistor.

상기 진성 이동도를 추출하는 단계는 상기 트랜지스터의 물리적 구조와 관련된 파라미터를 더 이용하여 상기 진성 이동도를 추출하는 단계를 포함할 수 있다.Extracting the intrinsic mobility may further include extracting the intrinsic mobility using a further parameter associated with the physical structure of the transistor.

상기 진성 채널 길이를 계산하는 단계는 상기 진성 채널 길이에 기초하여 상기 채널 영역에서의 반전전하 총량을 계산하는 단계를 더 포함하고, 상기 진성 이동도를 추출하는 단계는 상기 계산된 반전전하 총량을 이용하여 상기 진성 이동도를 추출하는 단계를 포함할 수 있다.Wherein calculating the intrinsic channel length further comprises calculating an amount of total reversed charge in the channel region based on the intrinsic channel length, wherein extracting the intrinsic mobility comprises using the calculated total amount of inverted charge And extracting the intrinsic mobility.

상기 반전전하층의 계수를 획득하는 단계는 상기 트랜지스터의 커패시턴스로부터 상기 게이트 영역 및 상기 소스 영역 사이의 오버랩 커패시턴스와 상기 게이트 영역 및 상기 드레인 영역 사이의 오버랩 커패시턴스를 제거하여 상기 반전전하층의 계수를 획득하는 단계일 수 있다.Wherein obtaining the coefficient of the inverse charge layer comprises removing an overlap capacitance between the gate region and the source region and an overlap capacitance between the gate region and the drain region from a capacitance of the transistor to obtain a coefficient of the inverse charge layer Lt; / RTI >

상기 트랜지스터의 커패시턴스를 측정하는 단계는 상기 채널 영역에서의 반전전하 커패시턴스, 상기 게이트 영역 및 상기 소스 영역 사이의 오버랩 커패시턴스와 상기 게이트 영역 및 상기 드레인 영역 사이의 오버랩 커패시턴스 및 상기 트랜지스터에 포함되는 적층 게이트 절연층에 의해 형성되는 커패시턴스를 측정하는 단계를 포함할 수 있다.Wherein measuring the capacitance of the transistor comprises determining an inverse charge capacitance in the channel region, an overlap capacitance between the gate region and the source region, an overlap capacitance between the gate region and the drain region, And measuring the capacitance formed by the layer.

상기 반전전하층의 계수를 획득하는 단계는 상기 채널 영역에서의 반전전하 커패시턴스, 상기 게이트 영역 및 상기 소스 영역 사이의 오버랩 커패시턴스와 상기 게이트 영역 및 상기 드레인 영역 사이의 오버랩 커패시턴스 및 상기 적층 게이트 절연층에 의해 형성되는 커패시턴스를 이용하여 상기 반전전하층의 계수를 획득하는 단계를 포함할 수 있다.Wherein obtaining the coefficients of the inverse charge layer comprises determining an inverse charge capacitance in the channel region, an overlap capacitance between the gate region and the source region, an overlap capacitance between the gate region and the drain region, And obtaining a coefficient of the inverse charge layer using a capacitance formed by the inversion charge layer.

상기 트랜지스터의 커패시턴스를 측정하는 단계는 상기 트랜지스터에 포함되는 게이트 영역에 신호 전압을 인가하는 단계; 및 상기 소스 영역 및 상기 드레인 영역을 연결하여 접지 전극으로 사용하는 단계를 포함할 수 있다.Wherein measuring the capacitance of the transistor comprises: applying a signal voltage to a gate region included in the transistor; And connecting the source region and the drain region to use as a ground electrode.

본 발명의 일실시예에 따른 부유 기판구조를 갖는 MOS(Metal-Oxide-Semi conductor) 트랜지스터의 진성 이동도 추출 장치는 게이트 영역, 소스 영역 및 드레인 영역을 포함하는 트랜지스터의 게이트 전압에 따른 상기 트랜지스터의 커패시턴스를 측정하는 커패시턴스 측정부; 상기 측정된 트랜지스터의 커패시턴스를 이용하여 상기 트랜지스터의 게이트 전압에 따른 채널 영역에서의 반전전하층의 계수를 획득하는 반전전하층 계수 획득부; 상기 획득된 반전전하층의 계수에 기초하여 상기 채널 영역에서의 진성 채널 길이-상기 게이트 전압에 의한 채널 전도성에 따라, 상기 소스 영역 및 상기 드레인 영역 사이의 채널 영역 중 커패시턴스가 형성되는 길이-를 계산하는 진성 채널 길이 계산부; 및 상기 계산된 진성 채널 길이를 이용하여 진성 이동도를 추출하는 진성 이동도 추출부를 포함한다.An apparatus for extracting an intrinsic mobility of a metal-oxide-semiconductor (MOS) transistor having a floating substrate structure according to an embodiment of the present invention includes a gate region, a source region, and a drain region, A capacitance measuring unit for measuring a capacitance; An inverse charge layer coefficient obtaining unit that obtains a coefficient of an inversion charge layer in a channel region according to a gate voltage of the transistor using the capacitance of the measured transistor; The intrinsic channel length in the channel region based on the obtained coefficient of the inverse charge layer, the length in which the capacitance of the channel region between the source region and the drain region is formed according to the channel conductivity by the gate voltage A true channel length calculation unit; And an intrinsic mobility extractor for extracting intrinsic mobility using the calculated intrinsic channel length.

상기 진성 이동도 추출부는 상기 채널 영역에서의 상기 소스 영역 및 상기 드레인 영역 사이의 물리적인 채널 길이를 이용하는 대신에, 상기 계산된 진성 채널 길이를 이용하여 상기 진성 이동도를 추출할 수 있다.The intrinsic mobility extractor may extract the intrinsic mobility using the calculated intrinsic channel length instead of using the physical channel length between the source region and the drain region in the channel region.

상기 반전전하층 계수 획득부는 상기 트랜지스터의 물리적 구조와 관련된 파라미터를 이용하여 상기 반전전하층의 계수를 획득할 수 있다.The inverse charge layer coefficient obtaining unit may obtain a coefficient of the inverse charge layer using parameters related to the physical structure of the transistor.

상기 진성 이동도 추출부는 상기 트랜지스터의 물리적 구조와 관련된 파라미터를 더 이용하여 상기 진성 이동도를 추출할 수 있다.The intrinsic mobility extractor may further extract the intrinsic mobility using parameters related to the physical structure of the transistor.

본 발명의 실시예들은 트랜지스터의 소스 영역 및 드레인 영역 사이의 채널 영역에서 게이트 전압에 따른 반전전하층의 면적을 고려함으로써, 진성 이동도를 추출하는 방법 및 장치를 제공할 수 있다.Embodiments of the present invention can provide a method and apparatus for extracting the intrinsic mobility by considering the area of the inverse charge layer according to the gate voltage in the channel region between the source region and the drain region of the transistor.

구체적으로, 본 발명의 실시예들은 트랜지스터의 소스 영역 및 드레인 영역 사이의 채널 영역에서 게이트 전압에 따른 반전전하층의 계수를 획득한 후, 획득된 반전전하층의 계수에 기초하여 진성 채널 길이를 계산함으로써, 계산된 진성 채널 길이를 이용하여 진성 이동도를 추출하는 방법 및 장치를 제공할 수 있다.Specifically, the embodiments of the present invention acquire the coefficients of the inverse charge layer according to the gate voltage in the channel region between the source region and the drain region of the transistor, and then calculate the intrinsic channel length based on the coefficients of the obtained inverse charge layer A method and an apparatus for extracting the intrinsic mobility using the calculated intrinsic channel length can be provided.

따라서, 본 발명의 실시예들은 트랜지스터의 소스 영역 및 드레인 영역 사이의 채널 영역에서 게이트 전압에 따른 반전전하층의 면적을 고려함으로써, 진성 이동도를 정확하게 추출할 수 있다.Therefore, the embodiments of the present invention can accurately extract the intrinsic mobility by considering the area of the inversion charge layer in accordance with the gate voltage in the channel region between the source region and the drain region of the transistor.

도 1은 본 발명의 일실시예에 따른 MOS 트랜지스터를 나타낸 도면이다.
도 2는 본 발명의 일실시예에 따른 MOS 트랜지스터에서 측정된 커패시턴스를 나타낸 그래프이다.
도 3a 내지 3c는 본 발명의 일실시예에 따른 MOS 트랜지스터에서 반전전하층을 고려한 커패시턴스 모델을 나타낸 도면이다.
도 4는 본 발명의 일실시예에 따른 MOS 트랜지스터에서 게이트 전압에 따른 반전전하층 계수를 고려한 진성 채널 길이를 나타낸 그래프이다.
도 5는 본 발명의 일실시예에 따른 방법에 의해 추출된 진성 이동도를 나타낸 그래프이다.
도 6은 본 발명의 일실시예에 따른 진성 이동도 추출 방법을 나타낸 플로우 차트이다.
도 7은 본 발명의 일실시예에 따른 진성 이동도 추출 장치를 나타낸 블록도이다.1 illustrates a MOS transistor according to an embodiment of the present invention.
2 is a graph illustrating the capacitance measured in a MOS transistor according to an embodiment of the present invention.
3A to 3C are diagrams illustrating a capacitance model considering an inversion charge layer in a MOS transistor according to an embodiment of the present invention.
4 is a graph showing the intrinsic channel length considering the inverse charge layer coefficient according to gate voltage in a MOS transistor according to an embodiment of the present invention.
5 is a graph showing the intrinsic mobility extracted by the method according to an embodiment of the present invention.
6 is a flowchart illustrating an intrinsic mobility extracting method according to an embodiment of the present invention.
FIG. 7 is a block diagram showing an apparatus for extracting intrinsic mobility according to an embodiment of the present invention. Referring to FIG.

이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments according to the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to or limited by the embodiments. In addition, the same reference numerals shown in the drawings denote the same members.

또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.Also, terminologies used herein are terms used to properly represent preferred embodiments of the present invention, which may vary depending on the user, intent of the operator, or custom in the field to which the present invention belongs. Therefore, the definitions of these terms should be based on the contents throughout this specification.

도 1은 본 발명의 일실시예에 따른 MOS 트랜지스터를 나타낸 도면이다.1 illustrates a MOS transistor according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일실시예에 따른 MOS 트랜지스터는 부유 기판(110), 드레인 영역(120), 소스 영역(130) 및 게이트 영역(140)을 포함한다. 이하, MOS 트랜지스터는 floating-body Si/SiGe MOSFET인 경우로 설명되나 이에 제한되거나 한정되지 않고, 부유 기판(110) 구조를 기반으로 구동 전원을 인가하기 위한 3단자(드레인 영역(120), 소스 영역(130) 및 게이트 영역(140))를 포함하는 다양한 형태의 트랜지스터일 수 있다.Referring to FIG. 1, a MOS transistor according to an embodiment of the present invention includes a floating substrate 110, a drain region 120, a source region 130, and a gate region 140. Hereinafter, the MOS transistor will be described as a floating-body Si / SiGe MOSFET. However, the present invention is not limited thereto, and the MOS transistor may be a three-terminal (drain region 120, (E.g., gate region 130 and gate region 140).

부유 기판(110)은 미리 설정된 두께로 벌크 기판(bulk substrate)으로 형성될 수 있다. 예를 들어, 부유 기판(110)은 실리콘/실리콘 게르마늄(Si/SiGe)으로 형성될 수 있다. 이 때, 부유 기판(110)에서는 커패시턴스

Figure 112015067932816-pat00002
가 형성될 수 있다. 이와 같은 커패시턴스
Figure 112015067932816-pat00003
는 부유 기판(110)의 물리적인 구조를 이용하여 측정될 수 있다.The floating substrate 110 may be formed as a bulk substrate with a preset thickness. For example, the floating substrate 110 may be formed of silicon / silicon germanium (Si / SiGe). At this time, in the floating substrate 110,
Figure 112015067932816-pat00002
Can be formed. Such a capacitance
Figure 112015067932816-pat00003
Can be measured using the physical structure of the floating substrate 110.

게이트 영역(140)은 드레인 영역(120) 및 소스 영역(130) 사이에 배치되는 적층 게이트 절연층(150, 160) 상에 일정 길이(

Figure 112015067932816-pat00004
) 및 일정 폭(
Figure 112015067932816-pat00005
)으로 형성된다.The gate region 140 is formed on the stacked gate insulating layer 150 and 160 disposed between the drain region 120 and the source region 130 to have a predetermined length
Figure 112015067932816-pat00004
) And constant width (
Figure 112015067932816-pat00005
.

여기서, 적층 게이트 절연층(150, 160)은 게이트 영역(140)과 드레인 영역(120) 및 소스 영역(130)을 전기적으로 분리하기 위한 층으로서, 미리 설정된 유전율(

Figure 112015067932816-pat00006
,
Figure 112015067932816-pat00007
)을 갖는 물질로 미리 설정된 두께(
Figure 112015067932816-pat00008
,
Figure 112015067932816-pat00009
)로 형성될 수 있다. 따라서, 적층 게이트 절연층(150, 160)에서는 커패시턴스
Figure 112015067932816-pat00010
가 형성될 수 있다. 이와 같은 커패시턴스
Figure 112015067932816-pat00011
는 적층 게이트 절연층(150, 160)의 물리적인 구조를 이용하여 측정될 수 있다. 예를 들어, 적층 게이트 절연층(150, 160)에 의해 형성되는 커패시턴스
Figure 112015067932816-pat00012
는 적층 게이트 절연층(150, 160)을 형성하는 물질의 유전율(
Figure 112015067932816-pat00013
,
Figure 112015067932816-pat00014
) 및 두께(
Figure 112015067932816-pat00015
,
Figure 112015067932816-pat00016
)에 기초하여 획득될 수 있다. 더 구체적인 예를 들면, 적층 게이트 절연층(150, 160)에 의해 형성되는 커패시턴스
Figure 112015067932816-pat00017
는 수학식 1과 같이 적층 게이트 절연층(150, 160)을 형성하는 물질의 유전율(
Figure 112015067932816-pat00018
,
Figure 112015067932816-pat00019
) 및 두께(
Figure 112015067932816-pat00020
,
Figure 112015067932816-pat00021
) 사이의 비율인
Figure 112015067932816-pat00022
및
Figure 112015067932816-pat00023
에 의해 획득될 수 있다.
Here, the laminated gate insulating layers 150 and 160 are layers for electrically separating the gate region 140, the drain region 120, and the source region 130,
Figure 112015067932816-pat00006
,
Figure 112015067932816-pat00007
Lt; RTI ID = 0.0 > (
Figure 112015067932816-pat00008
,
Figure 112015067932816-pat00009
). Therefore, in the stacked gate insulating layers 150 and 160,
Figure 112015067932816-pat00010
Can be formed. Such a capacitance
Figure 112015067932816-pat00011
May be measured using the physical structure of the laminated gate insulating layer 150, For example, the capacitance formed by the stacked gate insulating layers 150 and 160
Figure 112015067932816-pat00012
The dielectric constant of the material forming the laminated gate insulating layers 150 and 160
Figure 112015067932816-pat00013
,
Figure 112015067932816-pat00014
) And thickness
Figure 112015067932816-pat00015
,
Figure 112015067932816-pat00016
). ≪ / RTI > More specifically, for example, the capacitance formed by the laminated gate insulating layers 150 and 160
Figure 112015067932816-pat00017
The dielectric constant of the material forming the laminated gate insulating layers 150 and 160
Figure 112015067932816-pat00018
,
Figure 112015067932816-pat00019
) And thickness
Figure 112015067932816-pat00020
,
Figure 112015067932816-pat00021
Quot;
Figure 112015067932816-pat00022
And
Figure 112015067932816-pat00023
Lt; / RTI >

<수학식 1>&Quot; (1) &quot;

Figure 112015067932816-pat00024

Figure 112015067932816-pat00024

이 때, 게이트 영역(140)은 드레인 영역(120) 및 소스 영역(130) 각각과 오버랩되어 형성될 수 있다(게이트 영역(140)이 형성되는 적층 게이트 절연층(150, 160) 역시 드레인 영역(120) 및 소스 영역(130) 각각과 오버랩되어 형성됨). 예를 들어, 게이트 영역(140)은 드레인 영역(120) 및 소스 영역(130)과

Figure 112015067932816-pat00025
만큼 오버랩되어 형성될 수 있다(따라서, 게이트 영역(140)은 드레인 영역(120)과
Figure 112015067932816-pat00026
만큼 오버랩되어 형성되고, 소스 영역(130)과도
Figure 112015067932816-pat00027
만큼 오버랩되어 형성될 수 있음).In this case, the gate region 140 may overlap with the drain region 120 and the source region 130, respectively (the stacked gate insulating layers 150 and 160, in which the gate region 140 is formed, 120 and the source region 130, respectively). For example, the gate region 140 includes a drain region 120 and a source region 130,
Figure 112015067932816-pat00025
The gate region 140 may be formed to overlap with the drain region 120,
Figure 112015067932816-pat00026
The source region 130,
Figure 112015067932816-pat00027
As shown in FIG.

드레인 영역(120) 및 소스 영역(130)은 부유 기판(110) 상의 일부에 일정 거리(

Figure 112015067932816-pat00028
)만큼 이격되어 일정 폭(
Figure 112015067932816-pat00029
)으로 형성된다. 즉, 드레인 영역(120) 및 소스 영역(130)은 물리적인 채널 길이(metallurgical channel length)인
Figure 112015067932816-pat00030
만큼 이격되어 형성될 수 있다.The drain region 120 and the source region 130 are formed on the floating substrate 110 at a predetermined distance
Figure 112015067932816-pat00028
) To a predetermined width (
Figure 112015067932816-pat00029
. That is, the drain region 120 and the source region 130 have a metallurgical channel length
Figure 112015067932816-pat00030
As shown in FIG.

본 발명의 일실시예에 따른 부유 기판 MOS 트랜지스터의 진성 이동도는 게이트 전압에 따라 달라지는 채널 영역(드레인 영역(120) 및 소스 영역(130) 사이의 영역)에서의 반전전하층을 고려하여 추출된다. 이에 대한 상세한 설명은 아래에서 기재하기로 한다.
The intrinsic mobility of the floating substrate MOS transistor according to an embodiment of the present invention is extracted in consideration of the inversion charge layer in the channel region (the region between the drain region 120 and the source region 130) which varies depending on the gate voltage . A detailed description thereof will be given below.

도 2는 본 발명의 일실시예에 따른 MOS 트랜지스터에서 측정된 커패시턴스를 나타낸 그래프이다.2 is a graph illustrating the capacitance measured in a MOS transistor according to an embodiment of the present invention.

도 3a 내지 3c는 본 발명의 일실시예에 따른 MOS 트랜지스터에서 반전전하층을 고려한 커패시턴스 모델을 나타낸 도면이다.3A to 3C are diagrams illustrating a capacitance model considering an inversion charge layer in a MOS transistor according to an embodiment of the present invention.

도 4는 본 발명의 일실시예에 따른 MOS 트랜지스터에서 게이트 전압에 따른 반전전하층 계수를 고려한 진성 채널 길이를 나타낸 그래프이다.4 is a graph showing the intrinsic channel length considering the inverse charge layer coefficient according to gate voltage in a MOS transistor according to an embodiment of the present invention.

도 5는 본 발명의 일실시예에 따른 방법에 의해 추출된 진성 이동도를 나타낸 그래프이다.5 is a graph showing the intrinsic mobility extracted by the method according to an embodiment of the present invention.

구체적으로, 도 2는 MOS 트랜지스터에 포함되는 게이트 영역 및 소스 영역/드레인 영역 사이의 커패시턴스(

Figure 112015067932816-pat00031
)와 게이트 영역 및 공통으로 묶인 소스 영역/드레인 영역/부유 기판 영역 사이의 커패시턴스(
Figure 112015067932816-pat00032
)를 나타낸 그래프이다.Specifically, FIG. 2 shows the capacitance between the gate region and the source region / drain region included in the MOS transistor
Figure 112015067932816-pat00031
) And the capacitance between the gate region and the commonly coupled source / drain / floating substrate region (
Figure 112015067932816-pat00032
FIG.

즉, 도 2의 그래프는 트랜지스터에서 측정되는 커패시턴스(

Figure 112015067932816-pat00033
)를 나타낸 그래프로서, 트랜지스터의 커패시턴스는 트랜지스터에 포함되는 게이트 영역에 신호 전압이 인가되고, 소스 영역 및 드레인 영역이 연결되어 접지 전극으로 사용됨으로써, 측정될 수 있다. 측정된 트랜지스터의 커패시턴스는 도시된 바와 같이, 게이트 전압(
Figure 112015067932816-pat00034
)이 트랜지스터가 오프되는
Figure 112015067932816-pat00035
전압보다 작은 구간에서는 전체 커패시턴스의 최소 값(
Figure 112015067932816-pat00036
)을 가지면서, 측정된 게이트 전압에 의존하는 커패시턴스의 구간에서의 값은 커패시턴스를 측정하는 배열 형태(configuration)에 따라 다를 수 있다.That is, the graph of FIG. 2 shows the capacitance
Figure 112015067932816-pat00033
). The capacitance of a transistor can be measured by applying a signal voltage to a gate region included in a transistor, and connecting a source region and a drain region to be used as a ground electrode. The capacitance of the measured transistor, as shown,
Figure 112015067932816-pat00034
) When this transistor is off
Figure 112015067932816-pat00035
In a section smaller than the voltage, the minimum value of the total capacitance (
Figure 112015067932816-pat00036
), The value in the interval of the capacitance depending on the measured gate voltage may be different depending on the configuration for measuring the capacitance.

따라서, 도 3a에 도시된 게이트 전압에 따른 반전전하층을 고려한 커패시턴스 모델을 통해 알 수 있듯이, 게이트 전압(

Figure 112015067932816-pat00037
)이 문턱전압(
Figure 112015067932816-pat00038
) 전압보다 작은 컷 오프(cut-off) 상태(
Figure 112015067932816-pat00039
)에서의 채널 영역은 전체 커패시턴스에 영향을 주지 않는 것을 알 수 있으며, 이로 인해 채널 영역에서의 반전전하층 계수(
Figure 112015067932816-pat00040
)가 0에 가까운 것을 알 수 있다. 이에, 트랜지스터에서 측정되는 커패시턴스는 수학식 2와 같이 게이트 영역 및 소스 영역 사이의 오버랩되는 부분의 커패시턴스 및 게이트 영역 및 드레인 영역 사이의 오버랩되는 부분의 커패시턴스의 합인 오버랩 커패시턴스
Figure 112015067932816-pat00041
로 모델링될 수 있다.
Therefore, as can be seen from the capacitance model considering the inversion charge layer according to the gate voltage shown in FIG. 3A, the gate voltage
Figure 112015067932816-pat00037
Lt; RTI ID = 0.0 &gt; (
Figure 112015067932816-pat00038
) Cut-off state that is less than the voltage
Figure 112015067932816-pat00039
) Does not affect the total capacitance, and therefore, the inverse charge layer coefficient in the channel region (
Figure 112015067932816-pat00040
) Is close to zero. Thus, the capacitance measured in the transistor is the sum of the capacitance of the overlapping portion between the gate region and the source region and the overlapping portion between the gate region and the drain region, as shown in Equation 2. &lt; EMI ID =
Figure 112015067932816-pat00041
Lt; / RTI &gt;

<수학식 2>&Quot; (2) &quot;

Figure 112015067932816-pat00042

Figure 112015067932816-pat00042

수학식 2에서

Figure 112015067932816-pat00043
는 게이트 영역 및 소스 영역 사이의 오버랩 커패시턴스를 의미하고,
Figure 112015067932816-pat00044
는 게이트 영역 및 드레인 영역 사이의 오버랩 커패시턴스를 의미한다.In Equation 2,
Figure 112015067932816-pat00043
Quot; refers to the overlap capacitance between the gate region and the source region,
Figure 112015067932816-pat00044
Quot; implies an overlap capacitance between the gate region and the drain region.

반면에, 트랜지스터에서 측정되는 최대 커패시턴스는 도 2를 통하여 커패시턴스를 측정하는 배열 형태와는 무관하게 동일한 것을 알 수 있는데, 이는 도 3c에 도시된 바와 같이, 게이트 전압(

Figure 112015067932816-pat00045
)이 문턱 전압(
Figure 112015067932816-pat00046
) 보다 매우 큰 전압(
Figure 112015067932816-pat00047
)인 경우, 강반전 모드(strong inversion mode)에 의하여, 소스 영역 및 드레인 영역 사이의 채널 영역이 전도성(conductive)으로 변화되고, 커패시턴스의 측정 배열 형태와 무관하게 전체 커패시턴스에 영향을 주기 때문이다. 따라서, 게이트 전압이 문턱 전압보다 매우 큰 경우, 채널 영역에서의 반전전하층 계수(
Figure 112015067932816-pat00048
)가 1에 가까운 것을 알 수 있다.On the other hand, it can be seen that the maximum capacitance measured in the transistor is the same regardless of the arrangement for measuring capacitance through FIG. 2, as shown in FIG. 3C,
Figure 112015067932816-pat00045
Lt; RTI ID = 0.0 &gt; (
Figure 112015067932816-pat00046
) &Lt; / RTI &gt;
Figure 112015067932816-pat00047
), The channel region between the source region and the drain region is changed into a conductive state by a strong inversion mode, which affects the entire capacitance regardless of the measurement arrangement of the capacitance. Thus, when the gate voltage is much greater than the threshold voltage, the inverse charge layer coefficient (
Figure 112015067932816-pat00048
) Is close to 1.

또한, 게이트 전압(

Figure 112015067932816-pat00049
)이 문턱 전압(
Figure 112015067932816-pat00050
) 보다 큰 경우(
Figure 112015067932816-pat00051
), 채널 영역은 부분적으로 전도성을 가지게 되고, 이는 도 3b에 도시된 바와 같이, 채널 영역을 커패시턴스로 모델링할 수 있다. 따라서, 게이트 전압(
Figure 112015067932816-pat00052
)이 문턱 전압(
Figure 112015067932816-pat00053
) 보다 큰 경우에서 측정된 트랜지스터의 커패시턴스는 소스 영역 및 드레인 영역 가까이에 형성되는 커패시턴스에 의해 결정된다.Also, the gate voltage (
Figure 112015067932816-pat00049
Lt; RTI ID = 0.0 &gt; (
Figure 112015067932816-pat00050
) Is greater than
Figure 112015067932816-pat00051
), The channel region becomes partially conductive, which can model the channel region as a capacitance, as shown in FIG. 3B. Therefore, the gate voltage (
Figure 112015067932816-pat00052
Lt; RTI ID = 0.0 &gt; (
Figure 112015067932816-pat00053
), The capacitance of the transistor measured is determined by the capacitance formed near the source region and the drain region.

즉, 게이트 전압(

Figure 112015067932816-pat00054
)이 문턱 전압(
Figure 112015067932816-pat00055
) 보다 큰 경우에서, 채널 영역의 전도성은 게이트 전압이 증가하면서 증가하며, 채널 영역에서의 반전하층 계수(
Figure 112015067932816-pat00056
)는 전체 커패시턴스 중 채널 영역에서의 반전전하 커패시턴스(
Figure 112015067932816-pat00057
)로 매핑될 수 있다.That is, the gate voltage
Figure 112015067932816-pat00054
Lt; RTI ID = 0.0 &gt; (
Figure 112015067932816-pat00055
), The conductivity of the channel region increases as the gate voltage increases and the inverse underlayer coefficient in the channel region (
Figure 112015067932816-pat00056
) Is the inverse charge capacitance in the channel region of the total capacitance (
Figure 112015067932816-pat00057
). &Lt; / RTI &gt;

이하, 반전전하 커패시턴스(

Figure 112015067932816-pat00058
)를 채널 영역 중 소스 영역 측에 형성되는 커패시턴스
Figure 112015067932816-pat00059
및 드레인 영역 측에 형성되는 커패시턴스
Figure 112015067932816-pat00060
의 합으로 기재하고, 채널 영역에서 소스 영역과 드레인 영역은 대칭 구조를 가지고 있기 때문에, 채널 영역 중 소스 영역 측에 커패시턴스가 형성되는 길이(
Figure 112015067932816-pat00061
)와 드레인 영역 측에 커패시턴스가 형성되는 길이(
Figure 112015067932816-pat00062
)가 동일하다고 볼 수 있다.Hereinafter, the inverse charge capacitance (
Figure 112015067932816-pat00058
) Is set to be a capacitance formed on the source region side of the channel region
Figure 112015067932816-pat00059
And the capacitance formed on the drain region side
Figure 112015067932816-pat00060
And the source region and the drain region in the channel region have a symmetrical structure. Therefore, the length of the channel region where the capacitance is formed on the source region side (
Figure 112015067932816-pat00061
) And the length in which the capacitance is formed on the drain region side
Figure 112015067932816-pat00062
) Are the same.

즉, 채널 영역 중 커패시턴스가 형성되는 길이인 진성 채널 길이(

Figure 112015067932816-pat00063
)는 게이트 전압이 문턱 전압보다 매우 크게 되면, 채널 영역 전체에 커패시턴스가 형성되기 때문에, 진성 채널 길이는 소스 영역 및 드레인 영역 사이의 물리적인 길이(
Figure 112015067932816-pat00064
)가 될 수 있다.That is, the intrinsic channel length (the length of the channel region where the capacitance is formed
Figure 112015067932816-pat00063
) Is such that when the gate voltage is much larger than the threshold voltage, a capacitance is formed across the channel region, so that the intrinsic channel length is the physical length between the source region and the drain region
Figure 112015067932816-pat00064
).

따라서, 측정된 트랜지스터의 커패시턴스(

Figure 112015067932816-pat00065
)는 반전전하 커패시턴스(
Figure 112015067932816-pat00066
)와 오버랩 커패시턴스(
Figure 112015067932816-pat00067
)의 합으로 표현될 수 있으며, 게이트 전압(
Figure 112015067932816-pat00068
)이 문턱 전압(
Figure 112015067932816-pat00069
) 보다 큰 경우(
Figure 112015067932816-pat00070
)에서 채널 영역에서의 반전전하층 계수(
Figure 112015067932816-pat00071
)는 수학식 3과 같이 나타낼 수 있다.
Therefore, the capacitance of the measured transistor (
Figure 112015067932816-pat00065
) Is the inverse charge capacitance (
Figure 112015067932816-pat00066
) And the overlap capacitance (
Figure 112015067932816-pat00067
), And the gate voltage (
Figure 112015067932816-pat00068
Lt; RTI ID = 0.0 &gt; (
Figure 112015067932816-pat00069
) Is greater than
Figure 112015067932816-pat00070
), The inverse charge layer coefficient in the channel region
Figure 112015067932816-pat00071
) Can be expressed by Equation (3).

<수학식 3>&Quot; (3) &quot;

Figure 112015067932816-pat00072

Figure 112015067932816-pat00072

수학식 3에서,

Figure 112015067932816-pat00073
는 채널 영역에서의 반전전하 커패시턴스를 의미하고,
Figure 112015067932816-pat00074
는 게이트 영역 및 소스 영역 사이의 오버랩 커패시턴스와 게이트 영역 및 드레인 영역 사이의 오버랩 커패시턴스의 합인 오버랩 커패시턴스를 의미하며,
Figure 112015067932816-pat00075
는 적층 게이트 절연층에 의해 형성되는 커패시턴스를 의미한다.In Equation (3)
Figure 112015067932816-pat00073
Quot; refers to the inverse charge capacitance in the channel region,
Figure 112015067932816-pat00074
Implies an overlap capacitance which is the sum of the overlap capacitance between the gate region and the source region and the overlap capacitance between the gate region and the drain region,
Figure 112015067932816-pat00075
Quot; refers to a capacitance formed by the laminated gate insulating layer.

따라서, 채널 영역에서의 반전전하층 계수는 측정된 트랜지스터의 커패시턴스(게이트 영역 및 소스 영역 사이의 오버랩 커패시턴스, 게이트 영역 및 드레인 영역 사이의 오버랩 커패시턴스, 채널 영역에서의 반전전하 커패시턴스 및 적층 게이트 절연층에 의해 형성되는 커패시턴스)를 이용하여 획득될 수 있다. 예컨대, 채널 영역에서의 반전전하층 계수는 트랜지스터의 커패시턴스(채널 영역에서의 반전전하 커패시턴스 및 적층 게이트 절연층에 의해 형성되는 커패시턴스)로부터 게이트 영역 및 소스 영역 사이의 오버랩 커패시턴스와 게이트 영역 및 드레인 영역 사이의 오버랩 커패시턴스를 제거하여 획득될 수 있다.Thus, the inverse charge layer coefficient in the channel region is determined by the capacitance of the measured transistor (the overlap capacitance between the gate and source regions, the overlap capacitance between the gate and drain regions, the inverse charge capacitance in the channel region, The capacitance formed by the current source). For example, the inverse charge layer coefficient in the channel region may vary from the capacitance of the transistor (the inverse charge capacitance in the channel region and the capacitance formed by the stacked gate insulating layer) to the overlap capacitance between the gate region and the source region and the gate capacitance between the gate and drain regions Lt; RTI ID = 0.0 &gt; capacitance &lt; / RTI &gt;

이 때, 적층 게이트 절연층에 의해 형성되는 커패시턴스는 수학식 1과 같이, 적층 게이트 절연층을 형성하는 물질의 유전율 및 두께의 비율(

Figure 112015067932816-pat00076
)에 기초하여 획득되기 때문에, 채널 영역에서의 반전전하층 계수는 측정되는 트랜지스터의 커패시턴스 뿐만 아니라, 트랜지스터의 물리적 구조와 관련된 파라미터를 이용하여 획득될 수 있다.At this time, the capacitance formed by the laminated gate insulating layer is expressed by the ratio of the dielectric constant and the thickness of the material forming the laminated gate insulating layer (
Figure 112015067932816-pat00076
), The inverse charge layer coefficients in the channel region can be obtained using parameters related to the physical structure of the transistor, as well as the capacitance of the transistor being measured.

이에, 도 4에 도시된 게이트 전압에 따른 채널 영역에서의 진성 채널 길이 (

Figure 112015067932816-pat00077
)는 획득된 반전전하층의 계수에 기초하여 수학식 4와 같이 계산될 수 있다.
The intrinsic channel length in the channel region according to the gate voltage shown in FIG. 4
Figure 112015067932816-pat00077
) Can be calculated as shown in Equation (4) based on the coefficients of the obtained inverse charge layer.

<수학식 4>&Quot; (4) &quot;

Figure 112015067932816-pat00078

Figure 112015067932816-pat00078

수학식 4에서,

Figure 112015067932816-pat00079
는 채널 영역에서의 반전전하층 계수를 의미하고,
Figure 112015067932816-pat00080
는 소스 영역 및 드레인 영역 사이의 물리적인 채널 길이를 의미한다.In Equation (4)
Figure 112015067932816-pat00079
Is the inverse charge layer coefficient in the channel region,
Figure 112015067932816-pat00080
Quot; refers to the physical channel length between the source region and the drain region.

또한, 게이트 전압에 따른 채널 영역에서의 반전전하 총량

Figure 112015067932816-pat00081
이 진성 채널 길이에 기초하여 수학식 5와 같이 계산될 수 있다.
Further, the total amount of inversion charge in the channel region according to the gate voltage
Figure 112015067932816-pat00081
Can be calculated as shown in Equation (5) based on the intrinsic channel length.

<수학식 5>Equation (5)

Figure 112015067932816-pat00082

Figure 112015067932816-pat00082

수학식 5에서,

Figure 112015067932816-pat00083
는 게이트 전압에 따른 채널 영역에서의 진성 채널 길이를 의미하고,
Figure 112015067932816-pat00084
는 드레인 영역 또는 소스 영역의 폭을 의미하며,
Figure 112015067932816-pat00085
는 게이트 영역 및 소스 영역/드레인 영역 사이의 커패시턴스를 의미한다.In Equation (5)
Figure 112015067932816-pat00083
Denotes the intrinsic channel length in the channel region according to the gate voltage,
Figure 112015067932816-pat00084
Quot; means the width of the drain region or the source region,
Figure 112015067932816-pat00085
Quot; refers to the capacitance between the gate region and the source region / drain region.

따라서, 본 발명의 일실시예에 따른 반전전하 총량은 드레인 영역 또는 소스 영역의 폭과 진성 채널 길이의 곱으로 계산되는 반전전하층의 면적에 따라 계산될 수 있다. 즉, 반전전하 총량은 게이트 전압에 따른 단위 면적당 반전전하량을 문턱 전압 이상의 측정 영역에 대해 모두 더함으로써, 계산될 수 있다.Therefore, the total amount of the inverted charge according to an embodiment of the present invention can be calculated according to the area of the inversion charge layer calculated as the product of the width of the drain region or the source region and the intrinsic channel length. That is, the total amount of the inverse charge can be calculated by adding the inverse charge amount per unit area according to the gate voltage to the measurement area over the threshold voltage.

이에, 도 5에 도시된 바와 같이, 진성 이동도

Figure 112015067932816-pat00086
는 계산된 반전전하 총량을 이용하여 수학식 6을 통하여 추출될 수 있다.
Thus, as shown in Fig. 5,
Figure 112015067932816-pat00086
Can be extracted through Equation (6) using the calculated total amount of inverse charge.

<수학식 6>&Quot; (6) &quot;

Figure 112015067932816-pat00087

Figure 112015067932816-pat00087

수학식 6에서,

Figure 112015067932816-pat00088
는 적층 게이트 절연층 또는 게이트 영역이 형성되는 일정 길이를 의미하고,
Figure 112015067932816-pat00089
는 드레인 영역 또는 소스 영역의 폭을 의미하며,
Figure 112015067932816-pat00090
는 드레인 영역에 인가되는 전압을 의미하고,
Figure 112015067932816-pat00091
는 게이트 전압에 따른 드레인 전류를 의미하며,
Figure 112015067932816-pat00092
는 채널 영역에서의 반전전하 총량을 의미한다.In Equation (6)
Figure 112015067932816-pat00088
Quot; means a certain length in which a laminated gate insulating layer or a gate region is formed,
Figure 112015067932816-pat00089
Quot; means the width of the drain region or the source region,
Figure 112015067932816-pat00090
Denotes a voltage applied to the drain region,
Figure 112015067932816-pat00091
Means the drain current according to the gate voltage,
Figure 112015067932816-pat00092
Means the total amount of charge in the channel region.

또한, 진성 이동도

Figure 112015067932816-pat00093
는 수학식 5 및 6으로부터 계산된 진성 채널 길이를 이용하여 수학식 7과 같이 추출될 수도 있다.
In addition,
Figure 112015067932816-pat00093
May be extracted as Equation (7) using the intrinsic channel length calculated from Equations (5) and (6).

<수학식 7>&Quot; (7) &quot;

Figure 112015067932816-pat00094

Figure 112015067932816-pat00094

따라서, 진성 이동도

Figure 112015067932816-pat00095
는 계산된 반전전하 총량 또는 계산된 진성 채널 길이뿐만 아니라, 드레인 영역 또는 소스 영역의 폭과 같은 트랜지스터의 물리적 구조와 관련된 파라미터를 더 이용하여 추출될 수 있다. 즉, 진성 이동도
Figure 112015067932816-pat00096
는 드레인 영역 또는 소스 영역의 폭과 진성 채널 길이의 곱으로 계산되는 반전전하층의 면적에 따라 추출될 수 있다.Therefore,
Figure 112015067932816-pat00095
May be extracted by further using parameters related to the physical structure of the transistor, such as the calculated total amount of inverted charge or the calculated intrinsic channel length, as well as the width of the drain region or the source region. That is,
Figure 112015067932816-pat00096
Can be extracted according to the area of the inversion charge layer calculated as the product of the width of the drain region or the source region and the intrinsic channel length.

이와 같이 수학식 6 또는 7을 통하여 추출되는 진성 이동도는 도 5에 도시된 다른 방법인

Figure 112015067932816-pat00097
로 추출한 이동도와 유사한 값을 가짐을 알 수 있다.
The intrinsic mobility extracted through Equation (6) or (7) as described above is obtained by the other method shown in Fig. 5
Figure 112015067932816-pat00097
And it has a similar value to the mobility extracted by.

도 6은 본 발명의 일실시예에 따른 진성 이동도 추출 방법을 나타낸 플로우 차트이다.6 is a flowchart illustrating an intrinsic mobility extracting method according to an embodiment of the present invention.

도 6을 참조하면, 본 발명의 일실시예에 따른 진성 이동도 추출 장치는 게이트 영역, 소스 영역 및 드레인 영역을 포함하는 트랜지스터의 게이트 전압에 따른 트랜지스터의 커패시턴스를 측정한다(610).Referring to FIG. 6, an apparatus for extracting intrinsic mobility according to an embodiment of the present invention measures a capacitance of a transistor according to a gate voltage of a transistor including a gate region, a source region, and a drain region (610).

예를 들어, 진성 이동도 추출 장치는 트랜지스터의 채널 영역에서의 반전전하 커패시턴스, 게이트 영역 및 소스 영역 사이의 오버랩 커패시턴스와 게이트 영역 및 드레인 영역 사이의 오버랩 커패시턴스 및 트랜지스터에 포함되는 적층 게이트 절연층에 의해 형성되는 커패시턴스를 측정할 수 있다.For example, an intrinsic mobility extraction device may be implemented by means of an inverse charge capacitance in the channel region of a transistor, an overlap capacitance between the gate region and the source region, an overlap capacitance between the gate region and the drain region, The formed capacitance can be measured.

이 때, 진성 이동도 추출 장치는 트랜지스터에 포함되는 게이트 영역에 신호 전압을 인가하고, 소스 영역 및 드레인 영역을 연결하여 접지 전극으로 사용함으로써, 게이트 전압에 따른 트랜지스터의 커패시턴스를 측정할 수 있다.At this time, the intrinsic mobility extracting apparatus can measure the capacitance of the transistor according to the gate voltage by applying a signal voltage to the gate region included in the transistor and connecting the source region and the drain region as a ground electrode.

이어서, 진성 이동도 추출 장치는 측정된 트랜지스터의 커패시턴스를 이용하여 트랜지스터의 게이트 전압에 따른 채널 영역에서의 반전전하층의 계수를 획득한다(620).Then, the intrinsic mobility extraction apparatus obtains a coefficient of the inverse charge layer in the channel region according to the gate voltage of the transistor using the measured capacitance of the transistor (620).

예를 들어, 진성 이동도 추출 장치는 채널 영역에서의 반전전하 커패시턴스, 게이트 영역 및 소스 영역 사이의 오버랩 커패시턴스와 게이트 영역 및 드레인 영역 사이의 오버랩 커패시턴스 및 적층 게이트 절연층에 의해 형성되는 커패시턴스를 이용하여 반전전하층의 계수를 획득할 수 있다. 더 구체적인 예를 들면, 진성 이동도 추출 장치는 트랜지스터의 커패시턴스로부터 게이트 영역 및 소스 영역 사이의 오버랩 커패시턴스와 게이트 영역 및 드레인 영역 사이의 오버랩 커패시턴스를 제거하여 반전전하층의 계수를 획득할 수 있다.For example, an intrinsic mobility extraction apparatus may use an inverse charge capacitance in a channel region, an overlap capacitance between a gate region and a source region, an overlap capacitance between a gate region and a drain region, and a capacitance formed by the layered gate insulating layer The coefficient of the inverse charge layer can be obtained. More specifically, the intrinsic mobility extraction device can obtain the coefficient of the inverse charge layer by removing the overlap capacitance between the gate region and the source region and the gate region and the drain region from the capacitance of the transistor.

이 때, 진성 이동도 추출 장치는 트랜지스터의 물리적 구조와 관련된 파라미터를 이용하여 반전전하층의 계수를 획득할 수 있다.At this time, the intrinsic mobility extractor can obtain the coefficients of the inverse charge layer using parameters related to the physical structure of the transistor.

그 다음, 진성 이동도 추출 장치는 획득된 반전전하층의 계수에 기초하여 채널 영역에서의 진성 채널 길이-게이트 전압에 의한 채널 전도성에 따라, 소스 영역 및 드레인 영역 사이의 채널 영역 중 커패시턴스가 형성되는 길이-를 계산한다(630).Then, the intrinsic mobility extracting apparatus forms a capacitance in the channel region between the source region and the drain region, according to the intrinsic channel length in the channel region - the channel conductivity by the gate voltage, based on the obtained coefficient of the inverse charge layer The length - is calculated 630.

그 후, 진성 이동도 추출 장치는 계산된 진성 채널 길이를 이용하여 진성 이동도를 추출한다(640). 즉, 진성 이동도 추출 장치는 채널 영역에서의 소스 영역 및 드레인 영역 사이의 물리적인 채널 길이를 이용하는 대신에, 계산된 진성 채널 길이를 이용하여 진성 이동도를 추출할 수 있다.The intrinsic mobility extractor then extracts the intrinsic mobility using the calculated intrinsic channel length (640). In other words, the intrinsic mobility extraction apparatus can extract the intrinsic mobility using the calculated intrinsic channel length instead of using the physical channel length between the source region and the drain region in the channel region.

이 때, 진성 이동도 추출 장치는 트랜지스터의 물리적 구조와 관련된 파라미터를 더 이용하여 진성 이동도를 추출할 수 있다.At this time, the intrinsic mobility extracting apparatus can extract the intrinsic mobility by further using the parameters related to the physical structure of the transistor.

여기서, 630 단계에서 진성 이동도 추출 장치는 진성 채널 길이에 기초하여 채널 영역에서의 반전전하 총량을 계산할 수 있다. 따라서, 640 단계에서 진성 이동도 추출 장치는 계산된 반전전하 총량을 이용하여 진성 이동도를 추출할 수도 있다.
Here, in step 630, the intrinsic mobility extractor may calculate the total amount of reversed charges in the channel region based on the intrinsic channel length. Accordingly, in step 640, the intrinsic mobility extractor may extract the intrinsic mobility using the calculated total amount of the inverted charge.

도 7은 본 발명의 일실시예에 따른 진성 이동도 추출 장치를 나타낸 블록도이다.FIG. 7 is a block diagram showing an apparatus for extracting intrinsic mobility according to an embodiment of the present invention. Referring to FIG.

도 7을 참조하면, 본 발명의 일실시예에 따른 진성 이동도 추출 장치는 커패시턴스 측정부(710), 반전전하층 계수 획득부(720), 진성 채널 길이 계산부(730) 및 진성 이동도 추출부(740)를 포함한다.7, the apparatus for extracting intrinsic mobility according to an embodiment of the present invention includes a capacitance measurement unit 710, an inverse charge layer coefficient acquisition unit 720, an intrinsic channel length calculation unit 730, (740).

커패시턴스 측정부(710)는 게이트 영역, 소스 영역 및 드레인 영역을 포함하는 트랜지스터의 게이트 전압에 따른 트랜지스터의 커패시턴스를 측정한다.The capacitance measuring unit 710 measures the capacitance of the transistor according to the gate voltage of the transistor including the gate region, the source region, and the drain region.

예를 들어, 커패시턴스 측정부(710)는 진성 이동도 추출 장치는 트랜지스터의 채널 영역에서의 반전전하 커패시턴스, 게이트 영역 및 소스 영역 사이의 오버랩 커패시턴스와 게이트 영역 및 드레인 영역 사이의 오버랩 커패시턴스 및 트랜지스터에 포함되는 적층 게이트 절연층에 의해 형성되는 커패시턴스를 측정할 수 있다.For example, the capacitance measuring unit 710 may be configured so that the intrinsic mobility extractor includes an inverting charge capacitance in the channel region of the transistor, an overlap capacitance between the gate region and the source region, an overlap capacitance between the gate region and the drain region, The capacitance formed by the laminated gate insulating layer can be measured.

이 때, 커패시턴스 측정부(710)는 트랜지스터에 포함되는 게이트 영역에 신호 전압을 인가하고, 소스 영역 및 드레인 영역을 연결하여 접지 전극으로 사용함으로써, 게이트 전압에 따른 트랜지스터의 커패시턴스를 측정할 수 있다.At this time, the capacitance measuring unit 710 can measure the capacitance of the transistor according to the gate voltage by applying a signal voltage to the gate region included in the transistor, and connecting the source region and the drain region as a ground electrode.

반전전하층 계수 획득부(720)는 측정된 트랜지스터의 커패시턴스를 이용하여 트랜지스터의 게이트 전압에 따른 채널 영역에서의 반전전하층의 계수를 획득한다.The inverse charge layer coefficient obtaining unit 720 obtains the coefficient of the inverse charge layer in the channel region according to the gate voltage of the transistor using the capacitance of the measured transistor.

예를 들어, 반전전하층 계수 획득부(720)는 채널 영역에서의 반전전하 커패시턴스, 게이트 영역 및 소스 영역 사이의 오버랩 커패시턴스와 게이트 영역 및 드레인 영역 사이의 오버랩 커패시턴스 및 적층 게이트 절연층에 의해 형성되는 커패시턴스를 이용하여 반전전하층의 계수를 획득할 수 있다. 더 구체적인 예를 들면, 반전전하층 계수 획득부(720)는 트랜지스터의 커패시턴스로부터 게이트 영역 및 소스 영역 사이의 오버랩 커패시턴스와 게이트 영역 및 드레인 영역 사이의 오버랩 커패시턴스를 제거하여 반전전하층의 계수를 획득할 수 있다.For example, the inverse charge layer coefficient obtaining unit 720 may calculate the inverse charge layer coefficient 720 by using the inverse charge capacitance in the channel region, the overlap capacitance between the gate region and the source region, the overlap capacitance between the gate region and the drain region, The coefficient of the inverse charge layer can be obtained by using the capacitance. More specifically, the inverse charge layer coefficient obtaining unit 720 obtains the coefficient of the inverse charge layer by removing the overlap capacitance between the gate region and the source region and the gate region and the drain region from the capacitance of the transistor .

이 때, 반전전하층 계수 획득부(720)는 트랜지스터의 물리적 구조와 관련된 파라미터를 이용하여 반전전하층의 계수를 획득할 수 있다.At this time, the inverse charge layer coefficient obtaining unit 720 can obtain the coefficient of the inverse charge layer using parameters related to the physical structure of the transistor.

진성 채널 길이 계산부(730)는 획득된 반전전하층의 계수에 기초하여 채널 영역에서의 진성 채널 길이-게이트 전압에 의한 채널 전도성에 따라, 소스 영역 및 드레인 영역 사이의 채널 영역 중 커패시턴스가 형성되는 길이-를 계산한다.The intrinsic channel length calculation unit 730 calculates the capacitance of the channel region between the source region and the drain region according to the intrinsic channel length in the channel region and the channel conductivity due to the gate voltage based on the obtained coefficient of the inverse charge layer Calculate the length -.

진성 이동도 추출부(740)는 계산된 진성 채널 길이를 이용하여 진성 이동도를 추출한다. 즉, 진성 이동도 추출부(740)는 채널 영역에서의 소스 영역 및 드레인 영역 사이의 물리적인 채널 길이를 이용하는 대신에, 계산된 진성 채널 길이를 이용하여 진성 이동도를 추출할 수 있다.The intrinsic mobility extractor 740 extracts the intrinsic mobility using the calculated intrinsic channel length. In other words, the intrinsic mobility extractor 740 can extract the intrinsic mobility using the calculated intrinsic channel length instead of using the physical channel length between the source region and the drain region in the channel region.

이 때, 진성 이동도 추출부(740)는 트랜지스터의 물리적 구조와 관련된 파라미터를 더 이용하여 진성 이동도를 추출할 수 있다.At this time, the intrinsic mobility extractor 740 can extract the intrinsic mobility using the parameters related to the physical structure of the transistor.

여기서, 진성 채널 길이 계산부(730)는 진성 채널 길이에 기초하여 채널 영역에서의 반전전하 총량을 계산할 수 있다. 따라서, 진성 이동도 추출부(740)는 계산된 반전전하 총량을 이용하여 진성 이동도를 추출할 수도 있다.
Herein, the intrinsic channel length calculation unit 730 can calculate the total amount of inverted charges in the channel region based on the intrinsic channel length. Accordingly, the intrinsic mobility extractor 740 may extract the intrinsic mobility using the calculated total amount of the inverted charges.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. For example, it is to be understood that the techniques described may be performed in a different order than the described methods, and / or that components of the described systems, structures, devices, circuits, Lt; / RTI &gt; or equivalents, even if it is replaced or replaced.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents to the claims are also within the scope of the following claims.

Claims (13)

부유 기판구조를 갖는 MOS(Metal-Oxide-Semi conductor) 트랜지스터의 진성 이동도 추출 방법에 있어서,
게이트 영역, 소스 영역 및 드레인 영역을 포함하는 트랜지스터의 게이트 전압에 따른 상기 트랜지스터의 커패시턴스를 측정하는 단계;
하기 수학식 1과 같이, 상기 측정된 트랜지스터의 커패시턴스를 이용하여 상기 트랜지스터의 게이트 전압에 따른 채널 영역에서의 반전전하층의 계수를 획득하는 단계;
상기 획득된 반전전하층의 계수에 기초하여, 하기 수학식 2와 같이 상기 채널 영역에서의 진성 채널 길이-상기 게이트 전압에 의한 채널 전도성에 따라, 상기 소스 영역 및 상기 드레인 영역 사이의 채널 영역 중 커패시턴스가 형성되는 길이-를 계산하는 단계; 및
상기 계산된 진성 채널 길이를 이용하여, 하기 수학식 3 내지 4와 같이 진성 이동도를 추출하는 단계
를 포함하고,
<수학식 1>
Figure 112016078453200-pat00107

<수학식 2>
Figure 112016078453200-pat00108

<수학식 3>
Figure 112016078453200-pat00109

<수학식 4>
Figure 112016078453200-pat00110

를 포함하며,
상기 수학식 1에서, 상기
Figure 112016078453200-pat00111
는 상기 채널 영역에서의 반전전하층의 계수를 의미하고, 상기
Figure 112016078453200-pat00112
는 상기 채널 영역에서의 반전전하 커패시턴스를 의미하며, 상기
Figure 112016078453200-pat00113
는 상기 게이트 영역 및 상기 소스 영역 사이의 오버랩 커패시턴스와 상기 게이트 영역 및 상기 드레인 영역 사이의 오버랩 커패시턴스의 합인 오버랩 커패시턴스를 의미하고, 상기
Figure 112016078453200-pat00114
는 상기 트랜지스터에 포함되는 적층 게이트 절연층에 의해 형성되는 커패시턴스를 의미하며,
상기 수학식 2에서, 상기
Figure 112016078453200-pat00115
는 상기 채널 영역에서의 진성 채널 길이를 의미하고, 상기
Figure 112016078453200-pat00116
는 상기 채널 영역에서의 반전전하층 계수를 의미하며, 상기
Figure 112016078453200-pat00117
는 상기 소스 영역 및 상기 드레인 영역 사이의 물리적인 채널 길이를 의미하고,
상기 수학식 3에서, 상기
Figure 112016078453200-pat00118
는 상기 채널 영역에서의 반전전하 총량을 의미하며, 상기
Figure 112016078453200-pat00119
는 상기 채널 영역에서의 진성 채널 길이를 의미하고, 상기
Figure 112016078453200-pat00120
는 상기 드레인 영역 또는 상기 소스 영역의 폭을 의미하며, 상기
Figure 112016078453200-pat00121
는 상기 게이트 영역 및 상기 소스 영역/드레인 영역 사이의 커패시턴스를 의미하고, 상기
Figure 112016078453200-pat00122
는 상기 게이트 전압을 의미하며,
상기 수학식 4에서, 상기
Figure 112016078453200-pat00123
는 상기 진성 이동도를 의미하고, 상기
Figure 112016078453200-pat00124
는 상기 적층 게이트 절연층 또는 상기 게이트 영역이 형성되는 일정 길이를 의미하고, 상기
Figure 112016078453200-pat00125
는 상기 드레인 영역 또는 상기 소스 영역의 폭을 의미하며, 상기
Figure 112016078453200-pat00126
는 상기 드레인 영역에 인가되는 전압을 의미하고, 상기
Figure 112016078453200-pat00127
는 상기 게이트 전압에 따른 드레인 전류를 의미하며, 상기
Figure 112016078453200-pat00128
는 상기 채널 영역에서의 반전전하 총량을 의미하는 MOS 트랜지스터의 진성 이동도 추출 방법.1. A method for extracting an intrinsic mobility of a metal-oxide-semiconductor (MOS) transistor having a floating substrate structure,
Measuring a capacitance of the transistor according to a gate voltage of the transistor including the gate region, the source region, and the drain region;
Obtaining a coefficient of an inversion charge layer in a channel region according to a gate voltage of the transistor using a capacitance of the transistor as measured by the following equation 1;
And a capacitance of a channel region between the source region and the drain region, according to the intrinsic channel length in the channel region - the channel conductivity by the gate voltage, The length of which is formed; And
Using the calculated intrinsic channel length, extracting the intrinsic mobility as shown in Equations (3) to (4) below
Lt; / RTI &gt;
&Quot; (1) &quot;
Figure 112016078453200-pat00107

&Quot; (2) &quot;
Figure 112016078453200-pat00108

&Quot; (3) &quot;
Figure 112016078453200-pat00109

&Quot; (4) &quot;
Figure 112016078453200-pat00110

/ RTI &gt;
In the above Equation 1,
Figure 112016078453200-pat00111
Denotes the coefficient of the inversion charge layer in the channel region,
Figure 112016078453200-pat00112
Denotes an inverse charge capacitance in the channel region,
Figure 112016078453200-pat00113
Means an overlap capacitance which is a sum of an overlap capacitance between the gate region and the source region and an overlap capacitance between the gate region and the drain region,
Figure 112016078453200-pat00114
Quot; refers to a capacitance formed by the laminated gate insulating layer included in the transistor,
In the above Equation 2,
Figure 112016078453200-pat00115
Denotes the intrinsic channel length in the channel region,
Figure 112016078453200-pat00116
Denotes an inverse charge layer coefficient in the channel region,
Figure 112016078453200-pat00117
Refers to the physical channel length between the source region and the drain region,
In Equation 3,
Figure 112016078453200-pat00118
Means the total amount of charge in the channel region,
Figure 112016078453200-pat00119
Denotes the intrinsic channel length in the channel region,
Figure 112016078453200-pat00120
Means a width of the drain region or the source region,
Figure 112016078453200-pat00121
Refers to the capacitance between the gate region and the source region / drain region,
Figure 112016078453200-pat00122
Quot; means the gate voltage,
In Equation (4) above,
Figure 112016078453200-pat00123
Refers to the intrinsic mobility,
Figure 112016078453200-pat00124
Means a certain length in which the laminated gate insulating layer or the gate region is formed,
Figure 112016078453200-pat00125
Means a width of the drain region or the source region,
Figure 112016078453200-pat00126
Denotes a voltage applied to the drain region,
Figure 112016078453200-pat00127
Means a drain current according to the gate voltage,
Figure 112016078453200-pat00128
Means a total amount of charge reversal in the channel region. 제1항에 있어서,
상기 진성 이동도를 추출하는 단계는
상기 채널 영역에서의 상기 소스 영역 및 상기 드레인 영역 사이의 물리적인 채널 길이를 이용하는 대신에, 상기 계산된 진성 채널 길이를 이용하여 상기 진성 이동도를 추출하는 단계인, MOS 트랜지스터의 진성 이동도 추출 방법.The method according to claim 1,
The step of extracting the intrinsic mobility
Extracting the intrinsic mobility using the calculated intrinsic channel length instead of using a physical channel length between the source region and the drain region in the channel region, . 제1항에 있어서,
상기 반전전하층의 계수를 획득하는 단계는
상기 적층 게이트 절연층에 의해 형성되는 커패시턴스에 영향을 주는 상기 트랜지스터의 물리적 구조와 관련된 파라미터-상기 파라미터는 상기 적층 게이트 절연층을 형성하는 물질의 유전율 및 두께의 비율을 포함함-를 이용하여 상기 반전전하층의 계수를 획득하는 단계
를 포함하는 MOS 트랜지스터의 진성 이동도 추출 방법.The method according to claim 1,
The step of obtaining the coefficients of the inverse charge layer
A parameter related to the physical structure of the transistor affecting the capacitance formed by the laminated gate insulating layer, wherein the parameter comprises a ratio of the dielectric constant and thickness of the material forming the laminated gate insulating layer, Obtaining a coefficient of the charge layer
And extracting the intrinsic mobility of the MOS transistor. 제1항에 있어서,
상기 진성 이동도를 추출하는 단계는
상기 트랜지스터의 물리적 구조와 관련된 파라미터-상기 파라미터는 상기 드레인 영역 또는 상기 소스 영역의 폭과 상기 채널 영역에서의 진성 채널 길이의 곱으로 계산되는 상기 반전전하층의 면적을 포함함-를 더 이용하여 상기 진성 이동도를 추출하는 단계
를 포함하는 MOS 트랜지스터의 진성 이동도 추출 방법.The method according to claim 1,
The step of extracting the intrinsic mobility
And a parameter related to a physical structure of the transistor, the parameter including an area of the inverse charge layer calculated as a product of a width of the drain region or the source region and an intrinsic channel length in the channel region, Extracting the intrinsic mobility
And extracting the intrinsic mobility of the MOS transistor. 삭제delete 제1항에 있어서,
상기 반전전하층의 계수를 획득하는 단계는
상기 트랜지스터의 커패시턴스로부터 상기 게이트 영역 및 상기 소스 영역 사이의 오버랩 커패시턴스와 상기 게이트 영역 및 상기 드레인 영역 사이의 오버랩 커패시턴스를 제거하여 상기 반전전하층의 계수를 획득하는 단계인, MOS 트랜지스터의 진성 이동도 추출 방법.The method according to claim 1,
The step of obtaining the coefficients of the inverse charge layer
Removing an overlap capacitance between the gate region and the source region and an overlapping capacitance between the gate region and the drain region from the capacitance of the transistor to obtain a coefficient of the inverse charge layer, Way. 제1항에 있어서,
상기 트랜지스터의 커패시턴스를 측정하는 단계는
상기 채널 영역에서의 반전전하 커패시턴스, 상기 게이트 영역 및 상기 소스 영역 사이의 오버랩 커패시턴스와 상기 게이트 영역 및 상기 드레인 영역 사이의 오버랩 커패시턴스 및 상기 트랜지스터에 포함되는 적층 게이트 절연층에 의해 형성되는 커패시턴스를 측정하는 단계
를 포함하는 MOS 트랜지스터의 진성 이동도 추출 방법.The method according to claim 1,
The step of measuring the capacitance of the transistor
An inverse charge capacitance in the channel region, an overlap capacitance between the gate region and the source region, an overlap capacitance between the gate region and the drain region, and a capacitance formed by the stacked gate insulating layer included in the transistor step
And extracting the intrinsic mobility of the MOS transistor. 제7항에 있어서,
상기 반전전하층의 계수를 획득하는 단계는
상기 채널 영역에서의 반전전하 커패시턴스, 상기 게이트 영역 및 상기 소스 영역 사이의 오버랩 커패시턴스와 상기 게이트 영역 및 상기 드레인 영역 사이의 오버랩 커패시턴스 및 상기 적층 게이트 절연층에 의해 형성되는 커패시턴스를 이용하여 상기 반전전하층의 계수를 획득하는 단계
를 포함하는 MOS 트랜지스터의 진성 이동도 추출 방법.8. The method of claim 7,
The step of obtaining the coefficients of the inverse charge layer
An inversion charge capacitance in the channel region, an overlap capacitance between the gate region and the source region, an overlap capacitance between the gate region and the drain region, and a capacitance formed by the lamination gate insulating layer, &Lt; / RTI &gt;
And extracting the intrinsic mobility of the MOS transistor. 제1항에 있어서,
상기 트랜지스터의 커패시턴스를 측정하는 단계는
상기 트랜지스터에 포함되는 게이트 영역에 신호 전압을 인가하는 단계; 및
상기 소스 영역 및 상기 드레인 영역을 연결하여 접지 전극으로 사용하는 단계
를 포함하는 MOS 트랜지스터의 진성 이동도 추출 방법.The method according to claim 1,
The step of measuring the capacitance of the transistor
Applying a signal voltage to a gate region included in the transistor; And
Connecting the source region and the drain region to use as a ground electrode
And extracting the intrinsic mobility of the MOS transistor. 부유 기판구조를 갖는 MOS(Metal-Oxide-Semi conductor) 트랜지스터의 진성 이동도 추출 장치에 있어서,
게이트 영역, 소스 영역 및 드레인 영역을 포함하는 트랜지스터의 게이트 전압에 따른 상기 트랜지스터의 커패시턴스를 측정하는 커패시턴스 측정부;
하기 수학식 1과 같이, 상기 측정된 트랜지스터의 커패시턴스를 이용하여 상기 트랜지스터의 게이트 전압에 따른 채널 영역에서의 반전전하층의 계수를 획득하는 반전전하층 계수 획득부;
상기 획득된 반전전하층의 계수에 기초하여, 하기 수학식 2와 같이 상기 채널 영역에서의 진성 채널 길이-상기 게이트 전압에 의한 채널 전도성에 따라, 상기 소스 영역 및 상기 드레인 영역 사이의 채널 영역 중 커패시턴스가 형성되는 길이-를 계산하는 진성 채널 길이 계산부; 및
상기 계산된 진성 채널 길이를 이용하여, 하기 수학식 3 내지 4와 같이 진성 이동도를 추출하는 진성 이동도 추출부
를 포함하고,
<수학식 1>
Figure 112016078453200-pat00129

<수학식 2>
Figure 112016078453200-pat00130

<수학식 3>
Figure 112016078453200-pat00131

<수학식 4>
Figure 112016078453200-pat00132

를 포함하며,
상기 수학식 1에서, 상기
Figure 112016078453200-pat00133
는 상기 채널 영역에서의 반전전하층의 계수를 의미하고, 상기
Figure 112016078453200-pat00134
는 상기 채널 영역에서의 반전전하 커패시턴스를 의미하며, 상기
Figure 112016078453200-pat00135
는 상기 게이트 영역 및 상기 소스 영역 사이의 오버랩 커패시턴스와 상기 게이트 영역 및 상기 드레인 영역 사이의 오버랩 커패시턴스의 합인 오버랩 커패시턴스를 의미하고, 상기
Figure 112016078453200-pat00136
는 상기 트랜지스터에 포함되는 적층 게이트 절연층에 의해 형성되는 커패시턴스를 의미하며,
상기 수학식 2에서, 상기
Figure 112016078453200-pat00137
는 상기 채널 영역에서의 진성 채널 길이를 의미하고, 상기
Figure 112016078453200-pat00138
는 상기 채널 영역에서의 반전전하층 계수를 의미하며, 상기
Figure 112016078453200-pat00139
는 상기 소스 영역 및 상기 드레인 영역 사이의 물리적인 채널 길이를 의미하고,
상기 수학식 3에서, 상기
Figure 112016078453200-pat00140
는 상기 채널 영역에서의 반전전하 총량을 의미하며, 상기
Figure 112016078453200-pat00141
는 상기 채널 영역에서의 진성 채널 길이를 의미하고, 상기
Figure 112016078453200-pat00142
는 상기 드레인 영역 또는 상기 소스 영역의 폭을 의미하며, 상기
Figure 112016078453200-pat00143
는 상기 게이트 영역 및 상기 소스 영역/드레인 영역 사이의 커패시턴스를 의미하고, 상기
Figure 112016078453200-pat00144
는 상기 게이트 전압을 의미하며,
상기 수학식 4에서, 상기
Figure 112016078453200-pat00145
는 상기 진성 이동도를 의미하고, 상기
Figure 112016078453200-pat00146
는 상기 적층 게이트 절연층 또는 상기 게이트 영역이 형성되는 일정 길이를 의미하고, 상기
Figure 112016078453200-pat00147
는 상기 드레인 영역 또는 상기 소스 영역의 폭을 의미하며, 상기
Figure 112016078453200-pat00148
는 상기 드레인 영역에 인가되는 전압을 의미하고, 상기
Figure 112016078453200-pat00149
는 상기 게이트 전압에 따른 드레인 전류를 의미하며, 상기
Figure 112016078453200-pat00150
는 상기 채널 영역에서의 반전전하 총량을 의미하는 MOS 트랜지스터의 진성 이동도 추출 장치.1. An apparatus for extracting intrinsic mobility of a MOS (Metal-Oxide-Semi conductor) transistor having a floating substrate structure,
A capacitance measuring unit for measuring a capacitance of the transistor in accordance with a gate voltage of a transistor including a gate region, a source region, and a drain region;
An inverse charge layer coefficient obtaining unit that obtains a coefficient of an inversion charge layer in a channel region according to a gate voltage of the transistor using a capacitance of the transistor as measured by Equation 1 below;
And a capacitance of a channel region between the source region and the drain region, according to the intrinsic channel length in the channel region - the channel conductivity by the gate voltage, A length of the channel formed by the channel length calculation unit; And
Using the calculated intrinsic channel length, an intrinsic mobility extracting unit for extracting intrinsic mobility as shown in the following Equations (3) to (4)
Lt; / RTI &gt;
&Quot; (1) &quot;
Figure 112016078453200-pat00129

&Quot; (2) &quot;
Figure 112016078453200-pat00130

&Quot; (3) &quot;
Figure 112016078453200-pat00131

&Quot; (4) &quot;
Figure 112016078453200-pat00132

/ RTI &gt;
In the above Equation 1,
Figure 112016078453200-pat00133
Denotes the coefficient of the inversion charge layer in the channel region,
Figure 112016078453200-pat00134
Denotes an inverse charge capacitance in the channel region,
Figure 112016078453200-pat00135
Means an overlap capacitance which is a sum of an overlap capacitance between the gate region and the source region and an overlap capacitance between the gate region and the drain region,
Figure 112016078453200-pat00136
Quot; refers to a capacitance formed by the laminated gate insulating layer included in the transistor,
In the above Equation 2,
Figure 112016078453200-pat00137
Denotes the intrinsic channel length in the channel region,
Figure 112016078453200-pat00138
Denotes an inverse charge layer coefficient in the channel region,
Figure 112016078453200-pat00139
Refers to the physical channel length between the source region and the drain region,
In Equation 3,
Figure 112016078453200-pat00140
Means the total amount of charge in the channel region,
Figure 112016078453200-pat00141
Denotes the intrinsic channel length in the channel region,
Figure 112016078453200-pat00142
Means a width of the drain region or the source region,
Figure 112016078453200-pat00143
Refers to the capacitance between the gate region and the source region / drain region,
Figure 112016078453200-pat00144
Quot; means the gate voltage,
In Equation (4) above,
Figure 112016078453200-pat00145
Refers to the intrinsic mobility,
Figure 112016078453200-pat00146
Means a certain length in which the laminated gate insulating layer or the gate region is formed,
Figure 112016078453200-pat00147
Means a width of the drain region or the source region,
Figure 112016078453200-pat00148
Denotes a voltage applied to the drain region,
Figure 112016078453200-pat00149
Means a drain current according to the gate voltage,
Figure 112016078453200-pat00150
Means an amount of total charge reversed in the channel region. 제10항에 있어서,
상기 진성 이동도 추출부는
상기 채널 영역에서의 상기 소스 영역 및 상기 드레인 영역 사이의 물리적인 채널 길이를 이용하는 대신에, 상기 계산된 진성 채널 길이를 이용하여 상기 진성 이동도를 추출하는, MOS 트랜지스터의 진성 이동도 추출 장치.11. The method of claim 10,
The intrinsic mobility extractor
And extracts the intrinsic mobility using the calculated intrinsic channel length instead of using the physical channel length between the source region and the drain region in the channel region. 제10항에 있어서,
상기 반전전하층 계수 획득부는
상기 적층 게이트 절연층에 의해 형성되는 커패시턴스에 영향을 주는 상기 트랜지스터의 물리적 구조와 관련된 파라미터-상기 파라미터는 상기 적층 게이트 절연층을 형성하는 물질의 유전율 및 두께의 비율를 포함함-를 이용하여 상기 반전전하층의 계수를 획득하는, MOS 트랜지스터의 진성 이동도 추출 장치.11. The method of claim 10,
The inverse charge layer coefficient obtaining unit
A parameter related to the physical structure of the transistor affecting the capacitance formed by the laminated gate insulating layer, wherein the parameter comprises a ratio of a dielectric constant and a thickness of a material forming the laminated gate insulating layer, And obtaining a coefficient of the layer. 제10항에 있어서,
상기 진성 이동도 추출부는
상기 트랜지스터의 물리적 구조와 관련된 파라미터-상기 파라미터는 상기 드레인 영역 또는 상기 소스 영역의 폭과 상기 채널 영역에서의 진성 채널 길이의 곱으로 계산되는 상기 반전전하층의 면적을 포함함-를 더 이용하여 상기 진성 이동도를 추출하는, MOS 트랜지스터의 진성 이동도 추출 장치.11. The method of claim 10,
The intrinsic mobility extractor
And a parameter related to a physical structure of the transistor, the parameter including an area of the inverse charge layer calculated as a product of a width of the drain region or the source region and an intrinsic channel length in the channel region, An apparatus for extracting the intrinsic mobility of an MOS transistor.
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