KR101681287B1 - Measurement method of depletion mode thin film transistor - Google Patents

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Abstract

본 발명의 공핍형(depletion mode) 박막 트랜지스터의 측정방법은 모기판의 패널영역에 화소부 박막 트랜지스터를 형성할 때 동일한 공정으로 모기판의 더미영역에 테스트 소자를 형성하고, 상기 테스트 소자의 채널부 저항을 측정함으로써 화소부 박막 트랜지스터의 채널불량 여부를 판단하기 위한 것으로, 패널영역 및 더미영역으로 구분되는 어레이 기판용 모기판을 제공하는 단계; 상기 패널영역의 어레이 기판에 게이트전극, 액티브층, 소오스/드레인전극 및 화소전극으로 구성되는 공핍형 박막 트랜지스터를 형성하는 단계; 상기 더미영역의 어레이 기판에 더미 액티브층과 더미 소오스/드레인전극 및 더미 제 1, 제 2 전극으로 구성되는 테스트 소자를 형성하는 단계; 및 상기 더미 소오스전극과 더미 드레인전극 사이에 전압을 인가하여 상기 더미 소오스전극과 더미 드레인전극 사이에 흐르는 전류를 측정하는 단계를 포함한다.A method of measuring a depletion mode thin film transistor according to the present invention is characterized in that a test element is formed in a dummy region of a mother substrate by the same process when a pixel portion thin film transistor is formed in a panel region of a mother substrate, Providing a mother substrate for an array substrate, which is divided into a panel region and a dummy region, for determining whether the channel region of the pixel region thin film transistor is defective by measuring a resistance; Forming a depletion-mode thin film transistor including a gate electrode, an active layer, a source / drain electrode, and a pixel electrode on an array substrate of the panel region; Forming a dummy active layer, a dummy source / drain electrode, and a dummy first and second electrodes on the array substrate of the dummy region; And measuring a current flowing between the dummy source electrode and the dummy drain electrode by applying a voltage between the dummy source electrode and the dummy drain electrode.

Description

공핍형 박막 트랜지스터의 측정방법{MEASUREMENT METHOD OF DEPLETION MODE THIN FILM TRANSISTOR}TECHNICAL FIELD [0001] The present invention relates to a measurement method of a depletion mode thin film transistor,

본 발명은 공핍형 박막 트랜지스터의 측정방법에 관한 것으로, 보다 상세하게는 온-커런트와 이동도를 증가시켜 전기적 특성을 향상시킨 공핍형 박막 트랜지스터의 측정방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of measuring a depletion mode thin film transistor, and more particularly, to a method of measuring a depletion type thin film transistor having improved on-current and mobility and improved electrical characteristics.

최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.Recently, interest in information display has increased, and a demand for using portable information media has increased, and a light-weight flat panel display (FPD) that replaces a cathode ray tube (CRT) And research and commercialization are being carried out. Particularly, among such flat panel display devices, a liquid crystal display (LCD) is an apparatus for displaying an image using the optical anisotropy of a liquid crystal, and is excellent in resolution, color display and picture quality and is actively applied to a notebook or a desktop monitor have.

이를 위해, 상기 액정표시장치에는 화소들이 매트릭스 형태로 배열되는 액정표시패널과 상기 화소들을 구동하기 위한 구동회로부가 구비된다.To this end, the liquid crystal display device includes a liquid crystal display panel in which pixels are arranged in a matrix form, and a driving circuit for driving the pixels.

상기 액정표시패널은 크게 컬러필터(color filter) 기판과 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.The liquid crystal display panel comprises a color filter substrate, an array substrate, and a liquid crystal layer formed between the color filter substrate and the array substrate.

이하, 도 1을 참조하여 일반적인 액정표시패널에 대해서 상세히 설명한다.Hereinafter, a general liquid crystal display panel will be described in detail with reference to FIG.

도 1은 일반적인 액정표시패널의 구조를 개략적으로 나타내는 분해사시도이다.1 is an exploded perspective view schematically showing a structure of a general liquid crystal display panel.

도면에 도시된 바와 같이, 상기 액정표시패널은 크게 컬러필터 기판(5)과 어레이 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(30)으로 구성된다.As shown in the figure, the liquid crystal display panel comprises a color filter substrate 5, an array substrate 10, and a liquid crystal layer 30 formed between the color filter substrate 5 and the array substrate 10 .

상기 컬러필터 기판(5)은 적(Red; R), 녹(Green; G) 및 청(Blue; B)의 색상을 구현하는 다수의 서브-컬러필터(7)로 구성된 컬러필터(C)와 상기 서브-컬러필터(7) 사이를 구분하고 액정층(30)을 투과하는 광을 차단하는 블랙매트릭스(black matrix)(6), 그리고 상기 액정층(30)에 전압을 인가하는 투명한 공통전극(8)으로 이루어져 있다.The color filter substrate 5 includes a color filter C composed of a plurality of sub-color filters 7 implementing colors of red (R), green (G) and blue (B) A black matrix 6 for separating the sub-color filters 7 from each other and shielding light transmitted through the liquid crystal layer 30 and a transparent common electrode for applying a voltage to the liquid crystal layer 30 8).

또한, 상기 어레이 기판(10)은 종횡으로 배열되어 복수개의 화소영역(P)을 정의하는 복수개의 게이트라인(16)과 데이터라인(17), 상기 게이트라인(16)과 데이터라인(17)의 교차영역에 형성된 스위칭소자인 박막 트랜지스터(T) 및 상기 화소영역(P) 위에 형성된 화소전극(18)으로 이루어져 있다.The array substrate 10 includes a plurality of gate lines 16 and data lines 17 arranged vertically and horizontally to define a plurality of pixel regions P and a plurality of gate lines 16 and data lines 17 A thin film transistor T which is a switching element formed in the intersection region and a pixel electrode 18 formed on the pixel region P. [

이와 같이 구성된 상기 컬러필터 기판(5)과 어레이 기판(10)은 화상표시 영역의 외곽에 형성된 실런트(sealant)(미도시)에 의해 대향하도록 합착되어 액정표시패널을 구성하며, 상기 컬러필터 기판(5)과 어레이 기판(10)의 합착은 상기 컬러필터 기판(5) 또는 어레이 기판(10)에 형성된 합착키(미도시)를 통해 이루어진다.The color filter substrate 5 and the array substrate 10 constituted as described above are adhered to each other so as to oppose each other by a sealant (not shown) formed on the periphery of the image display area to constitute a liquid crystal display panel, 5 and the array substrate 10 are bonded together through a cemented key (not shown) formed on the color filter substrate 5 or the array substrate 10.

일반적으로 상기 액정표시패널에 주로 사용되는 구동 방식인 능동 매트릭스(Active Matrix; AM) 방식은 박막 트랜지스터(Thin Film Transistor; TFT)를 스위칭(switching)소자로 사용하여 화소부의 액정을 구동하는 방식이다.In general, an active matrix (AM) method, which is a driving method used mainly in the liquid crystal display panel, is a method of driving a liquid crystal of a pixel portion by using a thin film transistor (TFT) as a switching element.

상기 박막 트랜지스터는 게이트라인을 통해 전달되는 게이트 신호에 따라 데이트라인을 통해 전달되는 화상 신호를 화소전극에 전달 또는 차단하는 스위칭소자로서의 역할을 한다.The thin film transistor serves as a switching element for transmitting or blocking an image signal transmitted through a data line to a pixel electrode according to a gate signal transmitted through a gate line.

도 2는 일반적인 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도로써, 증가형 트랜지스터(enhancement mode transistor)의 구조를 나타내고 있다.FIG. 2 is a cross-sectional view schematically showing the structure of a general thin film transistor, showing the structure of an enhancement mode transistor.

도면에 도시된 바와 같이, 일반적인 박막 트랜지스터는 어레이 기판(10) 위에 게이트전극(21)이 형성되고, 그 위에 게이트절연층(15a)이 형성된다.As shown in the figure, in a typical thin film transistor, a gate electrode 21 is formed on an array substrate 10, and a gate insulating layer 15a is formed thereon.

그리고, 상기 게이트절연층(15a) 위에 비정질 실리콘으로 이루어진 액티브층(24) 및 n+ 비정질 실리콘으로 이루어진 오믹-콘택층(ohmic contact layer)(25n)이 형성되며, 그 위에 상기 오믹-콘택층(25n)을 통해 상기 액티브층(24)과 전기적으로 접속하는 소오스전극(22) 및 드레인전극(23)이 형성되게 된다.An active layer 24 made of amorphous silicon and an ohmic contact layer 25n made of n + amorphous silicon are formed on the gate insulating layer 15a. The ohmic contact layer 25n A source electrode 22 and a drain electrode 23 electrically connected to the active layer 24 are formed.

상기 액티브층(24)과 소오스전극(22) 및 드레인전극(23)이 형성된 어레이 기판(10) 위에 보호층(15b) 형성되고, 그 위에 상기 드레인전극(23)과 전기적으로 접속하는 화소전극(18)이 형성되게 된다.A protective layer 15b is formed on the array substrate 10 on which the active layer 24, the source electrode 22 and the drain electrode 23 are formed, and a pixel electrode (not shown) electrically connected to the drain electrode 23 18 are formed.

이와 같이 구성된 상기 증가형 박막 트랜지스터는 게이트 전압이 문턱 전압(threshold voltage) 이상으로 가해지면, 액티브층의 채널부에 채널이 형성되어 상기 소오스전극과 드레인전극 사이의 전압에 따라 상기 액티브층을 통해 화소전극으로 신호가 인가되게 된다.When the gate voltage of the enhancement type thin film transistor is applied above a threshold voltage, a channel is formed in the channel portion of the active layer, and a voltage is applied between the source electrode and the drain electrode through the active layer, A signal is applied to the electrode.

이때, 상기 증가형 박막 트랜지스터는 일반적인 백-채널 에치(back channel etch) 방식으로 백-채널 상부의 n+ 비정질 실리콘을 제거하는데, 상기 n+ 비정질 실리콘이 완전히 제거되지 않아 발생하는 채널불량을 방지하고자 건식각(dry etch)을 통해 소오스/드레인전극용 도전물질과 상기 n+ 비정질 실리콘을 제거할 때 상기 백-채널의 표면 일부를 제거하게 된다. 이 경우 상기 건식각 공정에 의해 형성된 박막 트랜지스터의 잔여 채널부의 두께를 측정하여 건식각의 성공 여부를 판별하게 된다.At this time, the enhancement type thin film transistor removes the n + amorphous silicon on the back channel by a general back channel etch method. In order to prevent channel defects due to the n + amorphous silicon being completely removed, a portion of the surface of the back-channel is removed when the conductive material for the source / drain electrode and the n + amorphous silicon are removed through a dry etch. In this case, the thickness of the remaining channel portion of the thin film transistor formed by the dry etching process is measured to determine whether or not the dry etching is successful.

본 발명은 상기한 문제를 해결하기 위한 것으로, 증가형 박막 트랜지스터에 비해 온-커런트(on current)와 이동도(mobility)를 증가시켜 전기적 특성을 향상시킨 공핍형 박막 트랜지스터를 제공하는데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and it is an object of the present invention to provide a depletion-mode thin film transistor having improved on-current and mobility as compared with an increment-type thin-film transistor.

본 발명의 다른 목적은 상기 공핍형 박막 트랜지스터의 채널불량 여부를 판단하기 위한 공핍형 박막 트랜지스터의 측정방법을 제공하는데 있다.It is another object of the present invention to provide a method of measuring a depletion type thin film transistor for determining whether a channel defect of the depletion type thin film transistor is present.

본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.Other objects and features of the present invention will be described in the following description of the invention and claims.

상기한 목적을 달성하기 위하여, 본 발명의 공핍형 박막 트랜지스터의 측정방법은 패널영역 및 더미영역으로 구분되는 어레이 기판용 모기판을 제공하는 단계; 상기 패널영역의 어레이 기판에 게이트전극, 액티브층, 소오스/드레인전극 및 화소전극으로 구성되는 공핍형 박막 트랜지스터를 형성하는 단계; 상기 더미영역의 어레이 기판에 더미 액티브층과 더미 소오스/드레인전극 및 더미 제 1, 제 2 전극으로 구성되는 테스트 소자를 형성하는 단계; 및 상기 더미 소오스전극과 더미 드레인전극 사이에 전압을 인가하여 상기 더미 소오스전극과 더미 드레인전극 사이에 흐르는 전류를 측정하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of measuring a depletion mode thin film transistor comprising: providing a mother substrate for an array substrate divided into a panel region and a dummy region; Forming a depletion-mode thin film transistor including a gate electrode, an active layer, a source / drain electrode, and a pixel electrode on an array substrate of the panel region; Forming a dummy active layer, a dummy source / drain electrode, and a dummy first and second electrodes on the array substrate of the dummy region; And measuring a current flowing between the dummy source electrode and the dummy drain electrode by applying a voltage between the dummy source electrode and the dummy drain electrode.

이때, 상기 공핍형 박막 트랜지스터는 적어도 상기 소오스전극과 드레인전극 사이의 반도체 영역이 불순물로 도핑되어 있는 것을 특징으로 한다.At least the semiconductor region between the source electrode and the drain electrode of the depletion-mode thin film transistor is doped with an impurity.

상기 액티브층 및 더미 액티브층 위에 n+ 비정질 실리콘으로 이루어진 n+층 및 더미 n+층이 각각 형성되는 것을 특징으로 한다.And an n + layer and a dummy n + layer made of n + amorphous silicon are formed on the active layer and the dummy active layer, respectively.

상기 공핍형 박막 트랜지스터는 상기 n+층이 상기 액티브층의 백-채널 위에도 형성되어 있는 것을 특징으로 한다.The depletion-mode thin film transistor is characterized in that the n + layer is formed on the back-channel of the active layer.

상기 테스트 소자는 상기 공핍형 박막 트랜지스터를 형성할 때 동일한 공정으로 상기 모기판의 더미영역에 형성하는 것을 특징으로 한다.And the test element is formed in the dummy area of the mother substrate by the same process when forming the depletion type thin film transistor.

이때, 상기 테스트 소자는 상기 어레이 기판 위에 형성된 게이트절연층; 상기 게이트절연층 위에 비정질 실리콘으로 이루어진 더미 액티브층 및 n+ 비정질 실리콘으로 이루어진 더미 n+층; 상기 더미 n+층 위에 형성되며 상기 더미 n+층을 통해 상기 더미 액티브층과 전기적으로 접속하는 더미 소오스전극 및 더미 드레인전극; 상기 더미 소오스전극 및 더미 드레인전극이 형성된 어레이 기판 위에 형성된 보호층; 및 더미 콘택홀을 통해 상기 더미 소오스전극 및 더미 드레인전극과 각각 전기적으로 접속하는 더미 제 1 전극 및 더미 제 2 전극으로 구성되는 것을 특징으로 한다.At this time, the test element includes a gate insulating layer formed on the array substrate; A dummy active layer made of amorphous silicon and a dummy n + layer made of n + amorphous silicon on the gate insulating layer; A dummy source electrode and a dummy drain electrode formed on the dummy n + layer and electrically connected to the dummy active layer through the dummy n + layer; A protective layer formed on the array substrate on which the dummy source electrode and the dummy drain electrode are formed; And a dummy first electrode and a dummy second electrode electrically connected to the dummy source electrode and the dummy drain electrode through the dummy contact hole, respectively.

이때, 상기 더미 제 1 전극과 더미 제 2 전극 사이에 전압을 인가하여 상기 더미 제 1 전극과 더미 제 2 전극 사이에 흐르는 전류를 측정하는 것을 특징으로 한다.At this time, a voltage is applied between the dummy first electrode and the dummy second electrode to measure a current flowing between the dummy first electrode and the dummy second electrode.

이때, 상기 더미 소오스전극과 더미 드레인전극 사이에 흐르는 전류 또는 상기 더미 제 1 전극과 더미 제 2 전극 사이에 흐르는 전류를 측정하여 전압에 대한 전류 특성을 기준이 되는 공핍형 박막 트랜지스터의 전압에 대한 전류 특성과 비교하는 단계를 추가로 포함하는 것을 특징으로 한다.At this time, the current flowing between the dummy source electrode and the dummy drain electrode or the current flowing between the dummy first electrode and the dummy second electrode is measured, and the current characteristic with respect to the voltage is compared with the current And comparing the measured value with the characteristic.

상기 더미 n+층의 채널 길이 및 채널 폭은 각각 1㎛ ~ 30㎛ 및 1㎛ ~ 30㎛인 것을 특징으로 한다.And the channel length and the channel width of the dummy n + layer are 1 탆 to 30 탆 and 1 탆 to 30 탆, respectively.

이때, 상기 채널 길이가 서로 다른 다수의 테스트 소자를 상기 모기판의 더미영역에 개별적으로 배열하여 하나의 세트를 구성하는 것을 특징으로 한다.At this time, a plurality of test elements having different channel lengths are individually arranged in a dummy region of the mother substrate to constitute one set.

이때, 상기 세트는 채널 길이가 길어지는 방향으로 상기 테스트 소자가 배열되는 제 1 세트 및 채널 길이가 좁아지는 방향으로 상기 테스트 소자가 배열되는 제 2 세트로 이루어진 것을 특징으로 한다.In this case, the set includes a first set in which the test elements are arranged in a direction in which a channel length is long, and a second set in which the test elements are arranged in a direction in which a channel length is narrowed.

상기 채널 길이가 서로 다른 다수의 테스트 소자를 1열로 연결하여 하나의 세트를 구성하는 것을 특징으로 한다.And a plurality of test elements having different channel lengths are connected in a single row to constitute one set.

이때, 상기 세트는 채널 길이가 길어지는 방향으로 상기 테스트 소자가 서로 연결되도록 배열되는 것을 특징으로 한다.In this case, the set is arranged such that the test elements are connected to each other in a direction in which a channel length becomes longer.

상술한 바와 같이, 본 발명에 따른 공핍형 박막 트랜지스터는 온-커런트와 이동도가 증가함에 따라 충전(charging) 특성이 향상되는 등 박막 트랜지스터의 성능이 향상되는 효과를 제공한다.As described above, the depletion-mode thin film transistor according to the present invention has an effect of improving the performance of a thin film transistor, such as an improvement in charging characteristics as the on-current and mobility increase.

본 발명에 따른 공핍형 박막 트랜지스터의 측정방법은 모기판의 패널영역에 화소부 박막 트랜지스터를 형성할 때 동일한 공정으로 모기판의 더미영역에 테스트 소자를 형성하고, 상기 테스트 소자의 채널부 저항을 측정함으로써 화소부 박막 트랜지스터의 채널불량 여부를 판단할 수 있게 된다. 즉, 고 이동도 공핍형 박막 트랜지스터를 적용한 표시장치를 대량으로 생산할 경우 문제가 될 수 있는 박막 트랜지스터의 채널불량에 대한 관리를 기존과 동등하게 관리할 수 있는 효과를 제공한다.A method of measuring a depletion mode thin film transistor according to the present invention includes the steps of forming a test element in a dummy region of a mother substrate by the same process as forming a pixel portion thin film transistor in a panel region of a mother substrate, It is possible to determine whether or not the channel portion of the pixel portion thin film transistor is defective. That is, it is possible to manage the channel defects of the thin film transistors, which may be a problem when mass production of a display device using a high mobility depletion thin film transistor, is managed in the same manner as in the prior art.

도 1은 일반적인 액정표시패널의 구조를 개략적으로 나타내는 분해사시도.
도 2는 일반적인 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도.
도 3은 모기판 상에 다수의 액정표시패널이 제작된 상태를 개략적으로 나타내는 평면도.
도 4는 본 발명의 실시예에 따른 화소부 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도.
도 5는 본 발명의 실시예에 따른 테스트 소자의 구조를 개략적으로 나타내는 평면도.
도 6은 본 발명의 실시예에 따른 테스트 소자의 배열방식을 개략적으로 나타내는 평면도.
도 7은 본 발명의 실시예에 따른 테스트 소자의 다른 배열방식을 개략적으로 나타내는 평면도.
도 8은 본 발명의 실시예에 따른 패널영역의 어레이 기판 일부를 개략적으로 나타내는 평면도.
도 9a 내지 도 9d는 상기 도 8에 도시된 어레이 기판의 Aa-Aa'선과 Ab-Ab선 및 Ac-Ac선에 따른 제조공정을 순차적으로 나타내는 단면도.
도 10a 내지 도 10d는 상기 도 5에 도시된 테스트 소자의 A-A'선에 따른 제조공정을 순차적으로 나타내는 단면도.
도 11a 내지 도 11f는 상기 도 9b에 도시된 어레이 기판에 있어서, 본 발명의 실시예에 따른 제 2 마스크공정을 구체적으로 나타내는 단면도.
도 12a 내지 도 12f는 상기 도 10b에 도시된 테스트 소자에 있어서, 본 발명의 실시예에 따른 제 2 마스크공정을 구체적으로 나타내는 단면도.
도 13은 본 발명의 실시예에 따른 테스트 소자에 대한 전압에 따른 전류 특성을 나타내는 그래프.
도 14 및 도 15는 본 발명의 실시예에 따른 박막 트랜지스터에 있어, 건식각의 실패 여부에 따른 트랜스퍼(transfer) 특성을 보여주는 그래프.
1 is an exploded perspective view schematically showing a structure of a general liquid crystal display panel;
2 is a cross-sectional view schematically showing a structure of a general thin film transistor.
3 is a plan view schematically showing a state in which a plurality of liquid crystal display panels are manufactured on a mother substrate.
4 is a cross-sectional view schematically showing a structure of a pixel portion thin film transistor according to an embodiment of the present invention.
5 is a plan view schematically showing a structure of a test device according to an embodiment of the present invention.
6 is a plan view schematically showing a method of arranging test elements according to an embodiment of the present invention.
7 is a plan view schematically illustrating another arrangement of test elements according to an embodiment of the present invention;
8 is a plan view schematically showing a part of an array substrate of a panel region according to an embodiment of the present invention.
FIGS. 9A to 9D are cross-sectional views sequentially showing a manufacturing process according to the line Aa-Aa ', the line Ab-Ab and the line Ac-Ac of the array substrate shown in FIG.
10A to 10D are cross-sectional views sequentially showing a manufacturing process according to the line A-A 'of the test device shown in FIG. 5;
11A to 11F are cross-sectional views specifically showing a second mask process according to the embodiment of the present invention in the array substrate shown in FIG. 9B.
12A to 12F are cross-sectional views specifically showing a second mask process according to an embodiment of the present invention in the test device shown in FIG. 10B.
13 is a graph showing current characteristics according to a voltage for a test device according to an embodiment of the present invention.
FIGS. 14 and 15 are graphs showing transfer characteristics according to whether a dry etching is failed or not in a thin film transistor according to an embodiment of the present invention. FIG.

이하, 첨부한 도면을 참조하여 본 발명에 따른 공핍형 박막 트랜지스터의 측정방법의 바람직한 실시예를 상세히 설명한다.Hereinafter, preferred embodiments of a method for measuring a depletion-mode thin film transistor according to the present invention will be described in detail with reference to the accompanying drawings.

도 3은 모기판 상에 다수의 액정표시패널이 제작된 상태를 개략적으로 나타내는 평면도이다.3 is a plan view schematically showing a state in which a plurality of liquid crystal display panels are manufactured on a mother substrate.

도면에 도시된 바와 같이, 대면적의 모기판(101, 102) 상에 다수의 액정표시패널(100)이 배치되어 있으며, 이때 상기 모기판(101, 102)은 박막 트랜지스터 어레이 기판들이 형성된 제 1 모기판(101)과 컬러필터 기판들이 형성된 제 2 모기판(102)으로 이루어진다.As shown in the drawing, a plurality of liquid crystal display panels 100 are arranged on a large-sized mother substrate 101 or 102, wherein the mother substrate 101 or 102 has a first And a second mother substrate 102 on which the mother substrate 101 and the color filter substrates are formed.

이때, 수율 향상을 도모하기 위해 대면적의 제 1 모기판(101)에 박막 트랜지스터 어레이 기판들을 형성하고, 별도의 제 2 모기판(102)에 컬러필터 기판들을 형성한 다음 상기 2개의 모기판(101, 102)을 합착함으로써 다수의 액정표시패널(100)들을 동시에 형성하게 된다.At this time, in order to improve the yield, thin film transistor array substrates are formed on the first mother substrate 101, color filter substrates are formed on the second mother substrate 102, and then the two mother substrates 101 and 102 are bonded together to form a plurality of liquid crystal display panels 100 at the same time.

도면에는 도시하지 않았지만, 상기 액정표시패널(100)은 액정 셀들이 매트릭스 형태로 배열되어 화상을 표시하는 화소부와 상기 화소부의 게이트라인들과 접속되는 게이트 패드부 및 데이터라인들과 접속되는 데이터 패드부로 구성된다.Although not shown in the figure, the liquid crystal display panel 100 includes a pixel portion in which liquid crystal cells are arranged in a matrix and displays an image, a gate pad portion connected to the gate lines of the pixel portion, and a data pad ≪ / RTI >

이때, 상기 게이트 패드부와 데이터 패드부는 컬러필터 기판과 중첩되지 않는 박막 트랜지스터 어레이 기판의 가장자리 영역에 형성되며, 상기 게이트 패드부는 게이트 구동부로부터 공급되는 주사신호를 화소부의 게이트라인들에 공급하고, 데이터 패드부는 데이터 구동부로부터 공급되는 화상정보를 화소부의 데이터라인들에 공급한다.The gate pad unit and the data pad unit are formed at edge regions of the thin film transistor array substrate that are not overlapped with the color filter substrate. The gate pad unit supplies the scan signals supplied from the gate driver unit to the gate lines of the pixel unit, The pad unit supplies the image information supplied from the data driver to the data lines of the pixel unit.

또한, 상기 컬러필터 기판은 색상을 구현하는 적, 녹 및 청색의 서브-컬러필터로 구성되는 컬러필터와 상기 서브-컬러필터 사이를 구분하고 액정층을 투과하는 광을 차단하는 블랙매트릭스, 그리고 상기 액정층에 전압을 인가하는 투명한 공통전극으로 이루어져 있다. 또한, 상기 어레이 기판은 투명한 기판 위에 종횡으로 배열되어 다수의 화소영역을 정의하는 다수의 게이트라인과 데이터라인, 상기 게이트라인과 데이터라인의 교차영역에 형성된 스위칭소자인 박막 트랜지스터 및 상기 화소영역 위에 형성된 화소전극으로 구성된다.The color filter substrate may include a color filter formed of sub-color filters of red, green, and blue colors and a black matrix that separates the sub-color filters and blocks light transmitted through the liquid crystal layer, And a transparent common electrode for applying a voltage to the liquid crystal layer. The array substrate may further include a plurality of gate lines and data lines arranged longitudinally and laterally on a transparent substrate to define a plurality of pixel regions, a thin film transistor serving as a switching element formed in a crossing region between the gate lines and the data lines, And a pixel electrode.

이와 같이 구성된 상기 어레이 기판과 컬러필터 기판은 화소부의 외곽에 형성된 실패턴(미도시)에 의해 대향하도록 합착되어 단위 액정표시패널(100)을 구성하며, 상기 어레이 기판과 컬러필터 기판의 합착은 상기 어레이 기판 또는 컬러필터 기판에 형성된 합착키(미도시)를 통해 이루어진다.The array substrate and the color filter substrate configured as described above are bonded together to face each other by an actual pattern (not shown) formed on the outer periphery of the pixel portion to constitute a unit liquid crystal display panel 100, (Not shown) formed on the array substrate or the color filter substrate.

이때, 각각의 단위 액정표시패널(100)들은 상기 제 1, 제 2 모기판(101, 102)을 최대한 이용할 수 있도록 적절히 배치되며, 모델(model)에 따라 다르지만 상기 단위 액정표시패널(100)들은 소정의 더미영역(105) 만큼 이격되도록 형성된다.At this time, the unit liquid crystal display panels 100 are appropriately arranged to use the first and second mother boards 101 and 102 as much as possible. Depending on the model, the unit liquid crystal display panels 100 And is spaced apart from the predetermined dummy area 105 by a predetermined distance.

상기 박막 트랜지스터 어레이 기판들이 형성된 제 1 모기판(101)과 컬러필터 기판들이 형성된 제 2 모기판(102)이 합착된 후에는 소정의 절단예정선(103)들을 따라 다수의 액정표시패널(100)들을 개별적으로 절단하는데, 이때 상기 단위 액정표시패널(100)들을 이격시키는 더미영역(105)이 제거되게 된다.After the first mother substrate 101 on which the thin film transistor array substrates are formed and the second mother substrate 102 on which the color filter substrates are formed are bonded together, a plurality of liquid crystal display panels 100 are formed along predetermined lines 103 to be cut. The dummy area 105 separating the unit liquid crystal display panels 100 from each other is removed.

이와 같이 제작되는 상기 단위 액정표시패널(100)은 어레이 기판의 화소부에 대응하는 패널영역(150)이 정의되며, 스위칭소자인 박막 트랜지스터는 상기 패널영역(150)에 형성되게 된다.In the unit liquid crystal display panel 100 thus manufactured, a panel region 150 corresponding to a pixel portion of the array substrate is defined, and a thin film transistor serving as a switching element is formed in the panel region 150.

이때, 본 발명의 실시예에 따른 박막 트랜지스터는 적어도 소오스전극과 드레인전극 사이의 반도체 영역이 불순물로 도핑(doping)되어 있는 공핍형 박막 트랜지스터로 구성되는 것을 특징으로 한다.Here, the thin film transistor according to the embodiment of the present invention is characterized in that at least a depletion type dopant doped semiconductor region between the source electrode and the drain electrode is formed.

도 4는 본 발명의 실시예에 따른 화소부 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도이다.4 is a cross-sectional view schematically showing a structure of a pixel portion thin film transistor according to an embodiment of the present invention.

도면에 도시된 바와 같이, 본 발명의 실시예에 따른 화소부 박막 트랜지스터는 어레이 기판(110) 위에 게이트전극(121)이 형성되고, 그 위에 게이트절연층(115a)이 형성된다.As shown in the figure, in the pixel portion thin film transistor according to the embodiment of the present invention, a gate electrode 121 is formed on an array substrate 110, and a gate insulating layer 115a is formed thereon.

그리고, 상기 게이트절연층(115a) 위에 비정질 실리콘으로 이루어진 액티브층(124) 및 n+ 비정질 실리콘으로 이루어진 n+층(125n)이 형성되며, 그 위에 상기 n+층(125n)을 통해 상기 액티브층(124)과 전기적으로 접속하는 소오스전극(122) 및 드레인전극(123)이 형성되게 된다.An active layer 124 made of amorphous silicon and an n + layer 125n made of n + amorphous silicon are formed on the gate insulating layer 115a and the active layer 124 is formed thereon through the n + A source electrode 122 and a drain electrode 123 electrically connected to each other are formed.

상기 소오스전극(122) 및 드레인전극(123)이 형성된 어레이 기판(110) 위에 보호층(115b) 형성되고, 그 위에 상기 드레인전극(123)과 전기적으로 접속하는 화소전극(118)이 형성되게 된다.A protective layer 115b is formed on the array substrate 110 on which the source electrode 122 and the drain electrode 123 are formed and a pixel electrode 118 electrically connected to the drain electrode 123 is formed thereon .

이때, 상기 본 발명의 실시예에 따른 화소부 박막 트랜지스터는 상기 n+층(125n)이 액티브층(124)의 백-채널 위에도 형성되어 있는 공핍형 박막 트랜지스터인 것을 특징으로 한다.The pixel portion thin film transistor according to the embodiment of the present invention is a depletion type thin film transistor in which the n + layer 125n is formed on the back channel of the active layer 124. [

상기 공핍형 박막 트랜지스터는 반도체, 즉 액티브층(124) 또는 n+층(125n)의 일부 또는 전체를 n형 불순물로 저 농도 도핑하여 게이트전극(121)에 게이트 신호가 인가되지 않아도 전류가 흐를 수 있게 된다. 이때, 상기 게이트전극(121)에 정 바이어스(forward bias)를 걸어주면 전류의 양이 증가하나 역 바이어스(reverse bias)를 걸어주면 채널영역이 점차 공핍영역(depletion domain)으로 되어 전류 량이 줄어들다가 마침내 흐르지 않게 된다. 이러한 공핍형 박막 트랜지스터를 사용하면 증가형 박막 트랜지스터에 비해 온-커런트와 이동도를 증가시킬 수 있어 박막 트랜지스터의 성능을 향상시킬 수 있게 된다.The depletion-mode thin film transistor is formed by doping a part or the whole of a semiconductor, that is, the active layer 124 or the n + layer 125n with n-type impurities at a low concentration so that a current can flow even without applying a gate signal to the gate electrode 121 do. At this time, when a forward bias is applied to the gate electrode 121, the amount of current increases. However, if a reverse bias is applied, the channel region gradually becomes a depletion domain and the amount of current decreases, It will not flow. The use of such a depletion-mode thin-film transistor can increase the on-current and mobility of the thin-film transistor compared to the increase-type thin-film transistor, thereby improving the performance of the thin-film transistor.

상기 불순물은 인(P)을 포함할 수 있으며, 상기 반도체와 상기 소오스/드레인전극(122, 123) 사이에 상기 반도체보다 높은 농도로 불순물이 도핑되어 있는 오믹-콘택층을 추가로 포함할 수 있다.The impurity may include phosphorus (P), and may further include an ohmic-contact layer between the semiconductor and the source / drain electrodes 122 and 123, the impurity being doped at a concentration higher than that of the semiconductor .

이때, 상기 공핍형 박막 트랜지스터는 채널부의 두께가 약 300Å ~ 1200Å으로 기존 증가형 박막 트랜지스터에 비해 50% 이상 감소하게 됨에 따라 두께 측정에 의한 채널불량 여부를 판별하기가 불가능하다. 즉, 공핍형 박막 트랜지스터의 구조는 박막 트랜지스터의 전기적 특성을 향상시키기 위해 채널부의 두께를 기존 대비 50% 이상 감소시키는 한편, 백-채널의 건식각을 진행하지 않아도 되는 구조이기 때문에 두께 측정에 의한 방법으로는 건식각 정도를 판단할 수 없다.At this time, the thickness of the channel region of the depletion-mode thin-film transistor is about 300 ANGSTROM to 1200 ANGSTROM, which is more than 50% lower than that of the conventional enhancement type thin film transistor. That is, the structure of the depletion-mode thin-film transistor reduces the thickness of the channel portion by 50% or more in order to improve the electrical characteristics of the thin-film transistor, and does not require dry etching of the back- The degree of dry etching can not be determined.

이에 따라 본 발명의 실시예의 경우에는 상기 단위 액정표시패널(100)들 사이의 이격영역인 더미영역(105)(상기 도 3 참조)에 테스트 소자(미도시)를 형성하고, 상기 테스트 소자의 채널부 저항을 측정함으로써 화소부 박막 트랜지스터의 채널불량 여부를 판단하도록 하는 것을 특징으로 한다. 이때, 상기 테스트 소자는 모기판(101, 102)의 패널영역(150)에 화소부 박막 트랜지스터를 형성할 때 동일한 공정으로 상기 모기판(101, 102)의 더미영역(105)에 형성하게 된다.Accordingly, in the embodiment of the present invention, a test element (not shown) is formed in the dummy area 105 (see FIG. 3), which is a spacing region between the unit liquid crystal display panels 100, And determining whether or not a channel defect of the pixel portion thin film transistor is caused by measuring a negative resistance. At this time, the test element is formed in the dummy area 105 of the mother substrate 101 and the mother substrate 105 by the same process when forming the pixel thin film transistor in the panel area 150 of the mother substrate 101, 102.

도 5는 본 발명의 실시예에 따른 테스트 소자의 구조를 개략적으로 나타내는 평면도이다.5 is a plan view schematically showing a structure of a test device according to an embodiment of the present invention.

도면에 도시된 바와 같이, 본 발명의 실시예에 따른 테스트 소자는 어레이 기판(110) 위에 게이트절연층(미도시)이 형성되고, 상기 게이트절연층 위에 비정질 실리콘으로 이루어진 더미 액티브층(미도시) 및 n+ 비정질 실리콘으로 이루어진 더미 n+층(125nd)이 형성된다.As shown in the figure, a test device according to an embodiment of the present invention includes a gate insulating layer (not shown) formed on an array substrate 110, a dummy active layer (not shown) made of amorphous silicon on the gate insulating layer, And a dummy n + layer 125nd made of n + amorphous silicon are formed.

그리고, 그 위에 상기 더미 n+층(125nd)을 통해 상기 더미 액티브층과 전기적으로 접속하는 더미 소오스전극(122d) 및 더미 드레인전극(123d)이 형성되게 된다.A dummy source electrode 122d and a dummy drain electrode 123d, which are electrically connected to the dummy active layer through the dummy n + layer 125nd, are formed thereon.

상기 더미 소오스전극(122d) 및 더미 드레인전극(123d)이 형성된 어레이 기판(110) 위에 보호층(115b) 형성되고, 그 위에 더미 콘택홀(140d)을 통해 상기 더미 소오스전극(122d) 및 더미 드레인전극(123d)과 각각 전기적으로 접속하는 더미 제 1 전극(132d) 및 더미 제 2 전극(133d)이 형성되게 된다.A protective layer 115b is formed on the array substrate 110 on which the dummy source electrode 122d and the dummy drain electrode 123d are formed and the dummy source electrode 122d and the dummy drain electrode 122d are formed thereon via the dummy contact hole 140d. A dummy first electrode 132d and a dummy second electrode 133d electrically connected to the electrode 123d are formed.

이때, 상기 더미 n+층(125d)의 채널 길이(L) 및 채널 폭(W)은 각각 1㎛ ~ 30㎛ 및 1㎛ ~ 30㎛로 설계할 수 있으며, 채널의 저항(R)은 상기 채널 길이(L)에 비례하고 채널부의 단면적(A)에 반비례한다.In this case, the channel length L and the channel width W of the dummy n + layer 125d can be designed to be 1 탆 to 30 탆 and 1 탆 to 30 탆, respectively, (L) and inversely proportional to the cross-sectional area (A) of the channel portion.

상기 더미 n+층(125d)은 그 두께를 300Å 이하로 할 수 있으며, 상기 소오스/드레인전극(122, 123)의 식각 공정에서 수십 Å 이하로 식각되는 것을 특징으로 한다.The dummy n + layer 125d may have a thickness of 300 Å or less and may be etched to a few tens of Å or less in the etching process of the source / drain electrodes 122 and 123.

이때, 최적의 테스트 구조를 도출하기 위해 채널 길이(L)를 달리한 다수의 테스트 소자를 모기판의 더미영역 내에 개별적으로 또는 서로 연결되도록 구성할 수 있으며, 이를 도면을 참조하여 상세히 설명한다.At this time, in order to derive an optimal test structure, a plurality of test elements having different channel lengths L may be individually or connected to each other in the dummy area of the mother substrate, and this will be described in detail with reference to the drawings.

도 6은 본 발명의 실시예에 따른 테스트 소자의 배열방식을 개략적으로 나타내는 평면도이며, 도 7은 본 발명의 실시예에 따른 테스트 소자의 다른 배열방식을 개략적으로 나타내는 평면도이다.FIG. 6 is a plan view schematically showing a method of arranging test elements according to an embodiment of the present invention, and FIG. 7 is a plan view schematically showing another arrangement method of test elements according to an embodiment of the present invention.

상기 도 6을 참조하면, 채널 길이가 서로 다른 다수의 테스트 소자를 모기판의 더미영역(105)에 개별적으로 배열하여 하나의 세트(S1, S2, S3)를 구성할 수 있으며, 예를 들어 이러한 세트(S1, S2, S3)는 채널 길이가 길어지는 방향으로 상기 테스트 소자가 배열되는 제 1 세트(S1)와 제 3 세트(S3) 및 채널 길이가 좁아지는 방향으로 상기 테스트 소자가 배열되는 제 2 세트(S2)로 이루어질 수 있다.Referring to FIG. 6, one set S1, S2, and S3 may be formed by individually arranging a plurality of test elements having different channel lengths in the dummy area 105 of the mother substrate. For example, The set S1, S2, and S3 include a first set S1 and a third set S3 in which the test elements are arranged in a direction in which the channel length is long, and a first set S1 and a third set S3 in which the test elements are arranged in a direction in which the channel length is narrowed. And two sets (S2).

또한, 상기 도 7을 참조하면, 상기 독립한 테스트 구조를 1열로 연결하여 하나의 세트(S1', S2', S3')를 구성할 수 있으며, 예를 들어 이러한 세트(S1', S2', S3')는 채널 길이가 좁아지는 방향으로 상기 테스트 소자가 서로 연결되도록 배열될 수 있다.Referring to FIG. 7, one set S1 ', S2', and S3 'may be formed by connecting the independent test structures in one column. For example, the sets S1', S2 ' S3 'may be arranged so that the test elements are connected to each other in a direction in which the channel length is narrowed.

이하, 본 발명의 실시예에 따른 공핍형 박막 트랜지스터의 측정방법을 도면을 참조하여 상세히 설명한다.Hereinafter, a method of measuring a depletion-mode thin film transistor according to an embodiment of the present invention will be described in detail with reference to the drawings.

도 8은 본 발명의 실시예에 따른 패널영역의 어레이 기판 일부를 개략적으로 나타내는 평면도로써, 설명의 편의를 위해 화소부 박막 트랜지스터를 포함하는 하나의 화소를 나타내고 있다.FIG. 8 is a plan view schematically showing a part of an array substrate of a panel region according to an embodiment of the present invention, and shows one pixel including a pixel portion thin film transistor for convenience of explanation.

실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 MxN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 하나의 화소를 나타내고 있다.In an actual liquid crystal display device, N number of gate lines and M number of data lines intersect to form MxN pixels, but one pixel is shown in the figure for simplicity.

도면에 도시된 바와 같이, 본 발명의 실시예에 따른 어레이 기판(110)에는 상기 어레이 기판(110) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(116)과 데이터라인(117)이 형성되어 있다. 또한, 상기 게이트라인(116)과 데이터라인(117)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 상기 박막 트랜지스터에 연결되어 컬러필터 기판(미도시)의 공통전극과 함께 액정(미도시)을 구동시키는 화소전극(118)이 형성되어 있다.As shown in the drawing, a gate line 116 and a data line 117 are formed on an array substrate 110 on the array substrate 110 in the vertical and horizontal directions to define pixel regions have. A thin film transistor, which is a switching element, is formed in the intersection region of the gate line 116 and the data line 117. A common electrode of the color filter substrate (not shown) is connected to the thin film transistor And a pixel electrode 118 for driving a liquid crystal (not shown) is formed.

상기 박막 트랜지스터는 상기 게이트라인(116)에 연결된 게이트전극(121), 상기 데이터라인(117)에 연결된 소오스전극(122) 및 상기 화소전극(118)에 전기적으로 접속하는 드레인전극(123)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(121)에 공급되는 게이트 전압에 의해 상기 소오스전극(122)과 드레인전극(123) 간에 전도채널(conductive channel)을 형성하는 액티브층(미도시)을 포함한다.The thin film transistor includes a gate electrode 121 connected to the gate line 116, a source electrode 122 connected to the data line 117, and a drain electrode 123 electrically connected to the pixel electrode 118 . The thin film transistor includes an active layer (not shown) forming a conductive channel between the source electrode 122 and the drain electrode 123 by a gate voltage supplied to the gate electrode 121 .

상기 소오스전극(122)의 일부는 일 방향으로 연장되어 상기 데이터라인(117)의 일부를 구성하며, 상기 드레인전극(123)의 일부는 화소영역 쪽으로 연장되어 보호막(미도시)에 형성된 제 1 콘택홀(140a)을 통해 상기 화소전극(118)에 전기적으로 접속하게 된다.A part of the source electrode 122 extends in one direction to constitute a part of the data line 117. A part of the drain electrode 123 extends toward the pixel region to form a first contact (not shown) And is electrically connected to the pixel electrode 118 through the hole 140a.

이때, 전단 게이트라인(116)의 일부는 게이트절연막(미도시)과 상기 보호막을 사이에 두고 그 상부의 화소전극(118)의 일부와 중첩하여 스토리지 커패시터(storage capacitor)를 형성하게 된다. 상기 스토리지 커패시터는 액정 커패시터에 인가된 전압을 다음 신호가 들어올 때까지 일정하게 유지시키는 역할을 한다. 즉, 상기 어레이 기판(110)의 화소전극(118)은 컬러필터 기판의 공통전극과 함께 액정 커패시터를 이루는데, 일반적으로 상기 액정 커패시터에 인가된 전압은 다음 신호가 들어올 때까지 유지되지 못하고 누설되어 사라진다. 따라서, 인가된 전압을 유지하기 위해서는 스토리지 커패시터를 액정 커패시터에 연결해서 사용해야 한다.At this time, a part of the front-end gate line 116 overlaps a part of the pixel electrode 118 above the gate insulating film (not shown) and the protective film to form a storage capacitor. The storage capacitor serves to keep the voltage applied to the liquid crystal capacitor constant until a next signal is received. That is, the pixel electrode 118 of the array substrate 110 forms a liquid crystal capacitor together with the common electrode of the color filter substrate. Generally, the voltage applied to the liquid crystal capacitor is not maintained until the next signal is received, Disappear. Therefore, to maintain the applied voltage, a storage capacitor must be connected to the liquid crystal capacitor.

이러한 스토리지 커패시터는 신호 유지 이외에도 계조(gray scale) 표시의 안정과 플리커(flicker) 및 잔상(afterimage) 감소 등의 효과를 가진다.These storage capacitors have effects such as stabilization of gray scale display and reduction of flicker and afterimage in addition to signal retention.

또한, 상기 어레이 기판(110)의 가장자리 영역에는 상기 게이트라인(116)과 데이터라인(117)에 각각 전기적으로 접속하는 게이트패드전극(126p)과 데이터패드전극(127p)이 형성되어 있으며, 외부의 구동회로부(미도시)로부터 인가 받은 주사신호와 데이터신호를 각각 상기 게이트라인(116)과 데이터라인(117)에 전달하게 된다.A gate pad electrode 126p and a data pad electrode 127p electrically connected to the gate line 116 and the data line 117 are formed in an edge region of the array substrate 110, And transmits a scan signal and a data signal applied from a driving circuit unit (not shown) to the gate line 116 and the data line 117, respectively.

즉, 상기 게이트라인(116)과 데이터라인(117)은 구동회로부 쪽으로 연장되어 각각 해당하는 게이트패드라인(116p)과 데이터패드라인(117p)에 연결되며, 상기 게이트패드라인(116p)과 데이터패드라인(117p)은 상기 게이트패드라인(116p)과 데이터패드라인(117p)에 각각 전기적으로 접속된 게이트패드전극(126p)과 데이터패드전극(127p)을 통해 구동회로부로부터 각각 주사신호와 데이터신호를 인가 받게 된다.That is, the gate line 116 and the data line 117 extend to the driving circuit portion and are connected to the corresponding gate pad line 116p and the data pad line 117p, respectively. The line 117p connects the scanning signal and the data signal from the driving circuit through the gate pad electrode 126p and the data pad electrode 127p electrically connected to the gate pad line 116p and the data pad line 117p, .

이때, 상기 데이터패드전극(127p)은 제 2 콘택홀(140b)을 통해 상기 데이터패드라인(117p)과 전기적으로 접속하며, 상기 게이트패드전극(126p)은 제 3 콘택홀(140c)을 통해 상기 게이트패드라인(116p)과 전기적으로 접속하게 된다.The data pad electrode 127p is electrically connected to the data pad line 117p through the second contact hole 140b and the gate pad electrode 126p is electrically connected to the data pad line 117p through the third contact hole 140c. And is electrically connected to the gate pad line 116p.

도 9a 내지 도 9d는 상기 도 8에 도시된 어레이 기판의 Aa-Aa'선과 Ab-Ab선 및 Ac-Ac선에 따른 제조공정을 순차적으로 나타내는 단면도로써, 좌측에는 화소부의 어레이 기판을 제조하는 공정을 나타내며 우측에는 차례대로 데이터패드부와 게이트패드부의 어레이 기판을 제조하는 공정을 나타내고 있다.9A to 9D are cross-sectional views sequentially showing a manufacturing process according to the line Aa-Aa ', the line Ab-Ab and the line Ac-Ac of the array substrate shown in FIG. 8. In the left side, And the array substrate of the data pad portion and the gate pad portion is sequentially formed on the right side.

또한, 도 10a 내지 도 10d는 상기 도 5에 도시된 테스트 소자의 A-A'선에 따른 제조공정을 순차적으로 나타내는 단면도로써, 테스트 소자가 형성되는 모기판의 더미영역의 어레이 기판을 제조하는 공정을 나타내고 있다.10A to 10D are cross-sectional views sequentially showing a manufacturing process according to the line A-A 'of the test device shown in FIG. 5, and show a process of manufacturing an array substrate of a dummy region of a mother substrate on which test elements are formed .

도 9a 및 도 10a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 어레이 기판(110)의 화소부에 게이트전극(121)과 게이트라인(116)을 형성하며 게이트패드부에 게이트패드라인(116p)을 형성한다.9A and 10A, a gate electrode 121 and a gate line 116 are formed in a pixel portion of an array substrate 110 made of a transparent insulating material such as glass and a gate pad line 116p.

이때, 상기 게이트전극(121)과 게이트라인(116) 및 게이트패드라인(116p)은 제 1 도전막을 상기 어레이 기판(110) 전면에 증착한 후 포토리소그래피공정(제 1 마스크공정)을 통해 선택적으로 패터닝하여 형성하게 된다.The gate electrode 121, the gate line 116, and the gate pad line 116p are formed by depositing a first conductive film on the entire surface of the array substrate 110 and then selectively depositing the first conductive film on the entire surface of the array substrate 110 through a photolithography process And is formed by patterning.

여기서, 상기 제 1 도전막으로 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo), 몰리브덴 합금(Mo alloy) 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 제 1 도전막은 상기 저저항 도전물질이 2가지 이상 적층된 다층구조로 형성할 수 있다.Here, the first conductive layer may be formed of one selected from the group consisting of aluminum (Al), aluminum alloy (Al alloy), tungsten (W), copper (Cu), chromium (Cr), molybdenum A low resistance opaque conductive material such as a molybdenum alloy (Mo alloy) can be used. The first conductive layer may have a multi-layer structure in which two or more low-resistance conductive materials are stacked.

다음으로, 도 9b 및 도 10b에 도시된 바와 같이, 상기 게이트전극(121)과 게이트라인(116) 및 게이트패드라인(116p)이 형성된 어레이 기판(110) 전면에 게이트절연막(115a), 비정질 실리콘 박막, n+ 비정질 실리콘 박막 및 제 2 도전막을 증착한 후, 포토리소그래피공정(제 2 마스크공정)을 통해 선택적으로 제거함으로써 상기 어레이 기판(110)의 화소부에 상기 비정질 실리콘 박막으로 이루어진 액티브층(124)을 형성하며, 상기 제 2 도전막으로 이루어지며 상기 액티브층(124)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(122, 123)을 형성한다.Next, as shown in FIGS. 9B and 10B, a gate insulating layer 115a, an amorphous silicon layer 115b, an amorphous silicon layer 115b, and an amorphous silicon layer 115 are formed on the entire surface of the array substrate 110 on which the gate electrode 121, the gate line 116, and the gate pad line 116p are formed. The n + amorphous silicon thin film and the second conductive film are selectively deposited and removed by a photolithography process (second mask process) to form an active layer 124 of the amorphous silicon thin film on the pixel portion of the array substrate 110 And source / drain electrodes 122 and 123, which are made of the second conductive layer and electrically connected to the source / drain regions of the active layer 124, are formed.

또한, 상기 제 2 마스크공정을 통해 상기 어레이 기판(110)의 데이터패드부에는 상기 제 2 도전막으로 이루어진 데이터패드라인(117p)이 형성되게 된다.In addition, a data pad line 117p formed of the second conductive film is formed in the data pad portion of the array substrate 110 through the second mask process.

또한, 상기 제 2 마스크공정을 통해 상기 더미영역의 어레이 기판(110)에 상기 비정질 실리콘 박막으로 이루어진 더미 액티브층(124d)을 형성하는 한편, 상기 제 2 도전막으로 이루어지며 상기 더미 액티브층(124d)의 소오스/드레인영역과 전기적으로 접속하는 더미 소오스/드레인전극(122d, 123d)을 형성한다.In addition, a dummy active layer 124d made of the amorphous silicon thin film is formed on the array substrate 110 in the dummy region through the second mask process, and the dummy active layer 124d And source / drain electrodes 122d and 123d electrically connected to the source / drain regions of the source / drain electrodes 122d and 123d.

이때, 상기 액티브층(124) 상부에는 상기 n+ 비정질 실리콘 박막으로 이루어지며 상기 액티브층(124)과 실질적으로 동일한 형태로 패터닝된 n+층(125n)이 형성되게 되며, 상기 더미 액티브층(124d) 상부에는 상기 n+ 비정질 실리콘 박막으로 이루어지며 상기 더미 액티브층(124d)과 실질적으로 동일한 형태로 패터닝된 더미 n+층(125nd)이 형성되게 된다.At this time, an n + layer 125n formed of the n + amorphous silicon thin film and patterned substantially in the same shape as the active layer 124 is formed on the active layer 124, and the upper part of the dummy active layer 124d Layer 125nd formed of the n + amorphous silicon thin film and patterned to have substantially the same shape as the dummy active layer 124d.

또한, 상기 데이터패드라인(117p) 하부에는 각각 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막으로 이루어지며 상기 데이터패드라인(117p)과 동일한 형태로 패터닝된 비정질 실리콘 박막패턴(120')과 n+ 비정질 실리콘 박막패턴(125')이 형성되게 된다.The amorphous silicon thin film pattern 120 'formed of the amorphous silicon thin film and the n + amorphous silicon thin film and patterned in the same pattern as the data pad line 117p is formed under the data pad line 117p and the n + A pattern 125 'is formed.

이때, 상기 더미 n+층(125d)의 채널 길이 및 채널 폭은 각각 1㎛ ~ 30㎛ 및 1㎛ ~ 30㎛로 설계할 수 있다. 그리고, 상기 더미 n+층(125d)은 그 두께를 300Å 이하로 할 수 있으며, 상기 소오스/드레인전극(122, 123)의 식각 공정에서 수십 Å 이하로 식각되는 것을 특징으로 한다.At this time, the channel length and the channel width of the dummy n + layer 125d may be designed to be 1 탆 to 30 탆 and 1 탆 to 30 탆, respectively. The dummy n + layer 125d may have a thickness of 300 angstroms or less and may be etched to several tens of angstroms or less in the etching process of the source / drain electrodes 122 and 123.

여기서, 본 발명의 실시예에 따른 상기 액티브층(124), 소오스/드레인전극(122, 123), 더미 액티브층(124d) 및 더미 소오스/드레인전극(122d, 123d)은 회절 마스크 또는 하프-톤 마스크(이하, 회절 마스크를 지칭하는 경우에는 상기 하프-톤 마스크를 포함하는 것으로 함)를 이용하여 한번의 마스크공정(제 2 마스크공정)으로 동시에 형성하게 되는데, 이하 도면을 참조하여 상기 제 2 마스크공정을 상세히 설명한다.Here, the active layer 124, the source / drain electrodes 122 and 123, the dummy active layer 124d, and the dummy source / drain electrodes 122d and 123d according to the embodiment of the present invention are formed in a diffraction mask or a half- (Second mask process) using a mask (hereinafter, referred to as a half-tone mask in the case of referring to a diffraction mask). Hereinafter, the second mask The process will be described in detail.

도 11a 내지 도 11f는 도 9b에 도시된 어레이 기판에 있어서, 본 발명의 실시예에 따른 제 2 마스크공정을 구체적으로 나타내는 단면도이다.11A to 11F are cross-sectional views specifically showing a second mask process according to an embodiment of the present invention in the array substrate shown in Fig. 9B.

또한, 도 12a 내지 도 12f는 도 10b에 도시된 어레이 기판에 있어서, 본 발명의 실시예에 따른 제 2 마스크공정을 구체적으로 나타내는 단면도이다.12A to 12F are cross-sectional views specifically showing a second mask process according to the embodiment of the present invention in the array substrate shown in FIG. 10B.

도 11a 및 도 12a에 도시된 바와 같이, 상기 게이트전극(121), 게이트라인(116) 및 게이트패드라인(116p)이 형성된 어레이 기판(110) 전면에 게이트절연막(115a), 비정질 실리콘 박막(120), n+ 비정질 실리콘 박막(125) 및 제 2 도전막(130)을 형성한다.11A and 12A, a gate insulating layer 115a, an amorphous silicon thin film 120 (not shown) is formed on the entire surface of the array substrate 110 on which the gate electrode 121, the gate line 116 and the gate pad line 116p are formed. the n + amorphous silicon thin film 125, and the second conductive film 130 are formed.

이때, 상기 제 2 도전막(130)은 소오스전극과 드레인전극 및 데이터라인을 구성하기 위해 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬, 몰리브덴 및 몰리브덴 합금 등과 같은 저저항 불투명 도전물질로 이루어질 수 있다. 또한, 상기 제 2 도전막은 상기 저저항 도전물질이 2가지 이상 적층된 다층구조로 형성할 수 있다.The second conductive layer 130 may be formed of a low resistance opaque conductive material such as aluminum, aluminum alloy, tungsten, copper, chromium, molybdenum, or molybdenum alloy to form a source electrode, a drain electrode, and a data line. The second conductive layer may be formed in a multi-layered structure in which two or more low-resistance conductive materials are stacked.

그리고, 도 11b 및 도 12b에 도시된 바와 같이, 상기 어레이 기판(110) 전면에 포토레지스트와 같은 감광성물질로 이루어진 감광막(160)을 형성한 후, 회절 마스크(170)를 통해 상기 감광막(160)에 선택적으로 광을 조사한다.11B and 12B, a photoresist layer 160 made of a photosensitive material such as photoresist is formed on the entire surface of the array substrate 110, and then the photoresist layer 160 is formed on the entire surface of the array substrate 110 through a diffraction mask 170, As shown in FIG.

이때, 상기 회절 마스크(170)에는 조사된 광을 모두 투과시키는 제 1 투과영역(I)과 광의 일부만 투과시키고 일부는 차단하는 제 2 투과영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 회절 마스크(170)를 투과한 광만이 상기 감광막(160)에 조사되게 된다.At this time, the diffraction mask 170 is provided with a first transmission region I through which all the irradiated light is transmitted, a second transmission region II through which only a part of light is transmitted and a portion is blocked, and a blocking region III), and only the light transmitted through the diffraction mask 170 is irradiated to the photoresist layer 160.

이어서, 상기 회절 마스크(170)를 통해 노광된 상기 감광막(160)을 현상하고 나면, 도 11c 및 도 12c에 도시된 바와 같이, 상기 차단영역(III)과 제 2 투과영역(II)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제 1 감광막패턴(160a) 내지 제 7 감광막패턴(160g)이 남아있게 되고, 모든 광이 투과된 제 1 투과영역(I)에는 상기 감광막이 완전히 제거되어 상기 제 2 도전막(130) 표면이 노출되게 된다.11C and 12C, the photoresist film 160 is exposed through the blocking region III and the second transmissive region II, and then the photoresist film 160 is exposed through the diffraction mask 170. Then, The first photoresist pattern 160a to the seventh photoresist pattern 160g are left in a region where all of the light is blocked or partially blocked and the photoresist layer is completely removed So that the surface of the second conductive layer 130 is exposed.

이때, 상기 차단영역(III)에 형성된 제 1 감광막패턴(160a) 내지 제 5 감광막패턴(160e)은 제 2 투과영역(II)을 통해 형성된 제 6 감광막패턴(160f) 및 제 7 감광막패턴(160g)보다 두껍게 형성된다. 또한, 상기 제 1 투과영역(I)을 통해 광이 모두 투과된 영역에는 상기 감광막이 완전히 제거되는데, 이것은 포지티브 타입의 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 타입의 포토레지스트를 사용하여도 무방하다.The first photoresist pattern 160a to the fifth photoresist pattern 160e formed in the blocking region III may include a sixth photoresist pattern 160f and a seventh photoresist pattern 160g formed through the second transmissive area II, . In addition, the photoresist layer is completely removed from the region through which the light is completely transmitted through the first transmissive region I because the positive type photoresist is used. The present invention is not limited to this, May be used.

다음으로, 도 11d 및 도 12d에 도시된 바와 같이, 상기와 같이 형성된 제 1 감광막패턴(160a) 내지 제 7 감광막패턴(160g)을 마스크로 하여, 그 하부에 형성된 비정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 제 2 도전막을 선택적으로 제거하게 되면, 상기 어레이 기판(110)의 화소부에 상기 비정질 실리콘 박막으로 이루어진 액티브층(124)이 형성되며, 상기 어레이 기판(110)의 데이터패드부에 상기 제 2 도전막으로 이루어진 데이터패드라인(117p)이 형성되게 된다.Next, as shown in FIGS. 11D and 12D, using the first photoresist pattern 160a to the seventh photoresist pattern 160g formed as described above as a mask, the amorphous silicon thin film and the n + amorphous silicon thin film The active layer 124 of the amorphous silicon thin film is formed on the pixel portion of the array substrate 110 and the data pad portion of the array substrate 110 is electrically connected to the second A data pad line 117p made of a conductive film is formed.

또한, 상기 더미영역의 어레이 기판(110)에는 상기 비정질 실리콘 박막으로 이루어진 더미 액티브층(124d)이 형성되게 된다.A dummy active layer 124d made of the amorphous silicon thin film is formed on the array substrate 110 of the dummy area.

이때, 상기 액티브층(124) 상부에는 각각 상기 n+ 비정질 실리콘 박막과 제 2 도전막으로 이루어지며 상기 액티브층(124)과 실질적으로 동일한 형태로 패터닝된 n+층(125n)과 제 2 도전막패턴(130')이 형성되게 된다.The n + layer 125n and the second conductive film pattern 125n, which are formed of the n + amorphous silicon thin film and the second conductive film and are patterned substantially in the same manner as the active layer 124, 130 'are formed.

또한, 상기 데이터패드라인(117p) 하부에는 각각 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막으로 이루어지며 상기 데이터패드라인(117p)과 실질적으로 동일한 형태로 패터닝된 비정질 실리콘 박막패턴(120')과 n+ 비정질 실리콘 박막패턴(125')이 형성되게 된다.The amorphous silicon thin film pattern 120 ', which is formed of the amorphous silicon thin film and the n + amorphous silicon thin film and is patterned substantially in the same pattern as the data pad line 117p, is formed under the data pad line 117p and the n + A silicon thin film pattern 125 'is formed.

또한, 상기 더미 액티브층(124d) 상부에는 각각 상기 n+ 비정질 실리콘 박막과 제 2 도전막으로 이루어지며 상기 더미 액티브층(124d)과 실질적으로 동일한 형태로 패터닝된 더미 n+층(125nd)과 더미 제 2 도전막패턴(130")이 형성되게 된다.In addition, a dummy n + layer 125nd formed of the n + amorphous silicon thin film and the second conductive film and patterned in substantially the same pattern as the dummy active layer 124d is formed on the dummy active layer 124d, The conductive film pattern 130 "is formed.

이후, 상기 제 1 감광막패턴(160a) 내지 제 7 감광막패턴(160g)의 일부를 제거하는 애싱(ashing)공정을 진행하게 되면, 도 11e 및 도 12e에 도시된 바와 같이, 상기 제 2 투과영역(II)의 제 6 감광막패턴 및 제 7 감광막패턴이 완전히 제거되게 된다.As shown in FIGS. 11E and 12E, when the ashing process for removing a portion of the first photoresist pattern 160a to the seventh photoresist pattern 160g is performed, The sixth photoresist pattern and the seventh photoresist pattern are completely removed.

이때, 상기 제 1 감광막패턴 내지 제 5 감광막패턴은 상기 제 6 감광막패턴 및 제 7 감광막패턴의 두께만큼이 제거된 제 8 감광막패턴(160a') 내지 제 12 감광막패턴(160e')으로 상기 차단영역(III)에 대응하는 소오스/드레인전극영역과 상기 데이터패드라인(117p) 상부 및 더미 소오스/드레인전극영역에만 남아있게 된다.In this case, the first to fifth photoresist patterns may be formed by removing the eighth photoresist pattern 160a 'to the twelfth photoresist pattern 160e' corresponding to the thicknesses of the sixth photoresist pattern and the seventh photoresist pattern, Drain electrode region corresponding to the source electrode (III), the upper portion of the data pad line 117p, and the dummy source / drain electrode region.

이후, 도 11f 및 도 12f에 도시된 바와 같이, 상기 남아있는 제 8 감광막패턴(160a') 내지 제 12 감광막패턴(160e')을 마스크로 하여 상기 제 2 도전막패턴과 더미 제 2 도전막패턴의 일부를 제거함으로써 상기 어레이 기판(110)의 화소부에 상기 제 2 도전막으로 이루어진 소오스전극(122)과 드레인전극(123) 및 데이터라인(미도시)을 형성한다.11F and 12F, using the remaining eighth photosensitive film pattern 160a 'to the twelfth photosensitive film pattern 160e' as masks, the second conductive film pattern and the dummy second conductive film pattern 160a ' A source electrode 122, a drain electrode 123, and a data line (not shown) formed of the second conductive film are formed in the pixel portion of the array substrate 110 by removing a part of the source electrode 122 and the drain electrode 123. [

또한, 상기 더미영역의 어레이 기판(110)에 상기 제 2 도전막으로 이루어진 더미 소오스전극(122d)과 더미 드레인전극(123d)을 형성한다.A dummy source electrode 122d and a dummy drain electrode 123d, which are the second conductive film, are formed on the array substrate 110 of the dummy region.

이때, 상기 액티브층(124) 상부에는 상기 n+ 비정질 실리콘 박막으로 이루어지며 상기 액티브층(124)의 소오스/드레인영역과 상기 소오스/드레인전극(122, 123) 사이를 접촉시키는 n+층(125n)이 형성되게 된다.At this time, an n + layer 125n, which is made of the n + amorphous silicon thin film and makes contact between the source / drain region of the active layer 124 and the source / drain electrodes 122 and 123, is formed on the active layer 124 .

또한, 상기 더미 액티브층(124d) 상부에는 상기 n+ 비정질 실리콘 박막으로 이루어지며 상기 더미 액티브층(124d)의 소오스/드레인영역과 상기 더미 소오스/드레인전극(122d, 123d) 사이를 접촉시키는 더미 n+층(125nd)이 형성되게 된다.The n + amorphous silicon thin film is formed on the dummy active layer 124d. The dummy active layer 124d has a dummy n + layer (not shown) contacting the source / drain region of the dummy active layer 124d and the dummy source / drain electrodes 122d and 123d. (125nd) is formed.

이때, 상기 소오스/드레인전극(122, 123) 및 더미 소오스/드레인전극(122d, 123d)의 패터닝은 습식각을 이용하게 되며, 상기 소오스전극(122)과 드레인전극(123) 사이 및 더미 소오스전극(122d)과 더미 드레인전극(123d) 사이에 제 2 도전막이 남아있지 않도록 소정의 건식각을 짧은 시간동안 진행할 수 있다.The patterning of the source / drain electrodes 122 and 123 and the dummy source / drain electrodes 122d and 123d is performed using a wetting angle. The patterning between the source electrode 122 and the drain electrode 123, The predetermined dry etching can be performed for a short time so that the second conductive film is not left between the drain electrode 122d and the dummy drain electrode 123d.

이와 같이 더미영역의 어레이 기판(110)에 더미 액티브층(124d) 및 더미 소오스/드레인전극(122d, 123d)이 형성되고 나면, 상기 더미 소오스전극(122d)과 더미 드레인전극(123d) 사이에 전압을 인가하여 이들 사이에 흐르는 전류를 측정함으로써 화소부 박막 트랜지스터의 채널불량 여부를 판단할 수 있다.After the dummy active layer 124d and the dummy source / drain electrodes 122d and 123d are formed on the array substrate 110 in the dummy region, a voltage (voltage) is applied between the dummy source electrode 122d and the dummy drain electrode 123d It is possible to determine whether or not the channel portion of the pixel portion thin film transistor is defective by measuring the current flowing between them.

다음으로, 도 9c 및 도 10c에 도시된 바와 같이, 상기 액티브층(124)과 소오스/드레인전극(122, 123) 및 상기 더미 액티브층(124d)과 더미 소오스/드레인전극(122d, 123d)이 형성된 어레이 기판(110) 전면에 보호막(115b)을 형성한 후, 포토리소그래피공정(제 3 마스크공정)을 통해 선택적으로 제거함으로써 상기 어레이 기판(110)의 화소부에 상기 드레인전극(123)의 일부를 노출시키는 제 1 콘택홀(140a)을 형성하며, 상기 어레이 기판(110)의 데이터패드부 및 게이트패드부에 각각 상기 데이터패드라인(117p) 및 게이트패드라인(116p)의 일부를 노출시키는 제 2 콘택홀(140b)과 제 3 콘택홀(140c)을 형성한다.9C and 10C, the active layer 124, the source / drain electrodes 122 and 123, the dummy active layer 124d, and the dummy source / drain electrodes 122d and 123d A protective film 115b is formed on the entire surface of the formed array substrate 110 and selectively removed through a photolithography process (third mask process) to form a part of the drain electrode 123 in the pixel portion of the array substrate 110 A first contact hole 140a is formed to expose a part of the data pad line 117p and the gate pad line 116p to the data pad portion and the gate pad portion of the array substrate 110, 2 contact hole 140b and a third contact hole 140c.

또한, 상기 더미영역의 어레이 기판(110)에는 상기 더미 소오스/드레인전극(122d, 123d)의 일부를 노출시키는 더미 콘택홀(140d)이 형성되게 된다.A dummy contact hole 140d exposing a part of the dummy source / drain electrodes 122d and 123d is formed on the array substrate 110 of the dummy region.

다음으로, 도 9d 및 도 10d에 도시된 바와 같이, 상기 어레이 기판(110) 전면에 제 3 도전막을 형성한다.Next, as shown in FIGS. 9D and 10D, a third conductive film is formed on the entire surface of the array substrate 110. FIG.

이때, 상기 제 3 도전막은 화소전극과 게이트/데이터패드전극 및 더미 제 1, 제 2 전극을 구성하기 위해 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 투과율이 뛰어난 투명한 도전물질을 포함한다.In this case, the third conductive layer may be formed of indium tin oxide (ITO) or indium zinc oxide (ITO) to form the first and second dummy electrodes, the gate / data pad electrode, and the pixel electrode. Lt; / RTI > and IZO).

이후, 포토리소그래피공정(제 4 마스크공정)을 통해 상기 제 3 도전막을 선택적으로 제거함으로써 상기 어레이 기판(110)의 화소부에 상기 제 1 콘택홀(140a)을 통해 상기 드레인전극(123)과 전기적으로 접속하는 화소전극(118)을 형성하며, 상기 어레이 기판(110)의 데이터패드부 및 게이트패드부에 각각 상기 제 2 콘택홀(140b) 및 제 3 콘택홀(140c)을 통해 상기 데이터패드라인(117p) 및 게이트패드라인(116p)과 전기적으로 접속하는 데이터패드전극(127p) 및 게이트패드전극(126p)을 형성한다.Thereafter, the third conductive film is selectively removed through a photolithography process (fourth mask process) to electrically connect the pixel portion of the array substrate 110 to the drain electrode 123 through the first contact hole 140a And the data pad portion and the gate pad portion of the array substrate 110 are connected to the data pad line through the second contact hole 140b and the third contact hole 140c, A data pad electrode 127p and a gate pad electrode 126p which are electrically connected to the gate pad line 117p and the gate pad line 116p are formed.

또한, 상기 더미영역의 어레이 기판(110)에는 상기 더미 콘택홀(140d)을 통해 각각 상기 더미 소오스전극(122d) 및 더미 드레인전극(123d)과 전기적으로 접속하는 더미 제 1 전극(132d) 및 더미 제 2 전극(133d)이 형성되게 된다.The dummy first electrode 132d and the dummy first electrode 132d are electrically connected to the dummy source electrode 122d and the dummy drain electrode 123d through the dummy contact hole 140d, The second electrode 133d is formed.

이와 같이 상기 더미 제 1 전극(132d) 및 더미 제 2 전극(133d)이 형성되고 난 후에 상기 더미 제 1 전극(132d) 및 더미 제 2 전극(133d) 사이에 전압을 인가하여 이들 사이에 흐르는 전류를 측정함으로써 화소부 박막 트랜지스터의 채널불량 여부를 판단할 수도 있다.After the dummy first electrode 132d and the dummy second electrode 133d are formed, a voltage is applied between the dummy first electrode 132d and the dummy second electrode 133d so that a current flowing therebetween It is possible to determine whether or not the channel of the pixel portion thin film transistor is defective.

도 13은 본 발명의 실시예에 따른 테스트 소자에 대한 전압에 따른 전류 특성을 나타내는 그래프이다.13 is a graph showing current characteristics according to a voltage for a test device according to an embodiment of the present invention.

상기 도 13을 참조하면, 전술한 바와 같이 더미 소오스전극과 더미 드레인전극 사이에 전압을 인가하여 이들 사이에 흐르는 전류를 측정하거나 더미 제 1 전극과 더미 제 2 전극 사이에 전압을 인가하여 이들 사이에 흐르는 전류를 측정하여 전압에 대한 전류 특성 그래프(실험예)를 기준이 되는 화소부 박막 트랜지스터의 전압에 대한 전류 특성 그래프(비교예)와 비교한다.Referring to FIG. 13, a voltage is applied between the dummy source electrode and the dummy drain electrode to measure a current flowing between the dummy source electrode and the dummy drain electrode, or a voltage is applied between the dummy first electrode and the dummy second electrode, And the graph of the current characteristic with respect to the voltage (Experimental Example) is compared with the graph of the current characteristic with respect to the voltage of the pixel portion thin film transistor (Comparative Example).

이들이 일치하는 경우에는 공정(예를 들어, 상기 소오스/드레인전극용 제 2 도전막을 제거하기 위한 건식각)을 통해 화소부 박막 트랜지스터의 액티브층의 채널에 불량이 발생하지 않은 것으로 판단할 수 있으며, 이들이 일치하지 않는 경우에는 상기 액티브층의 채널에 불량이 발생한 것으로 판단할 수 있다.If they match, it can be determined that no defect has occurred in the channel of the active layer of the pixel portion thin film transistor through the process (for example, dry etching for removing the second conductive film for the source / drain electrode) If they do not coincide with each other, it can be determined that a defect has occurred in the channel of the active layer.

이때, 상기 기준이 되는 화소부 박막 트랜지스터는 채널불량이 발생하지 않은 양품으로 소오스전극과 드레인전극 사이에 전압을 인가하여 이들 사이에 흐르는 전류를 측정함으로써 기준이 되는 저항 특성을 미리 설정하게 된다.At this time, the reference pixel thin film transistor is a good product in which a channel defect does not occur, and a reference resistance characteristic is set in advance by applying a voltage between the source electrode and the drain electrode and measuring the current flowing between the source electrode and the drain electrode.

한편, 도 14 및 도 15는 본 발명의 실시예에 따른 박막 트랜지스터에 있어, 건식각의 실패 여부에 따른 트랜스퍼(transfer) 특성을 보여주는 그래프로써, 암(dark) 상태에서 측정한 박막 트랜지스터의 트랜스퍼 특성을 나타내고 있다.FIGS. 14 and 15 are graphs showing transfer characteristics depending on whether a dry etching is failed or not in a thin film transistor according to an embodiment of the present invention. In FIG. 14 and FIG. 15, .

상기 도 14를 참조하면, 전술한 건식각이 실패하는 경우에는 소오스전극과 드레인전극 사이의 저항 감소로 제작된 박막 트랜지스터에 누설 전류(도시된 원 참조)가 과도하게 발생하는 것을 알 수 있으며, 이는 액정표시패널의 화질 불량의 원인이 될 수 있다.Referring to FIG. 14, when the above-described dry etching fails, it can be seen that a leakage current (see circle) is excessively generated in the thin film transistor formed by reducing the resistance between the source electrode and the drain electrode, Which may cause image quality deterioration of the liquid crystal display panel.

이에 비해 상기 도 15를 참조하면, 건식각이 성공하는 경우에는 박막 트랜지스터의 소오스전극과 드레인전극 사이에 누설 전류가 발생하지 않는 것을 알 수 있다.On the other hand, referring to FIG. 15, leakage current is not generated between the source electrode and the drain electrode of the thin film transistor when the dry etching is successful.

본 발명은 액정표시장치뿐만 아니라 박막 트랜지스터를 이용하여 제작하는 다른 표시장치, 예를 들면 구동 트랜지스터에 유기전계발광소자가 연결된 유기전계발광 디스플레이장치에도 이용될 수 있다.The present invention can be applied not only to liquid crystal display devices but also to other display devices manufactured using thin film transistors, for example, organic electroluminescent display devices in which organic electroluminescent devices are connected to driving transistors.

상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.While a great many are described in the foregoing description, it should be construed as an example of preferred embodiments rather than limiting the scope of the invention. Therefore, the invention should not be construed as limited to the embodiments described, but should be determined by equivalents to the appended claims and the claims.

110 : 어레이 기판 115a : 게이트절연막
118 : 화소전극 121 : 게이트전극
122 : 소오스전극 122d : 더미 소오스전극
123 : 드레인전극 123d : 더미 드레인전극
124 : 액티브층 124d : 더미 액티브층
125n : n+층 125nd : 더미 n+층
132d : 더미 제 1 전극 133d : 더미 제 2 전극
110: array substrate 115a: gate insulating film
118: pixel electrode 121: gate electrode
122: source electrode 122d: dummy source electrode
123: drain electrode 123d: dummy drain electrode
124: active layer 124d: dummy active layer
125n: n + layer 125nd: dummy n + layer
132d: dummy first electrode 133d: dummy second electrode

Claims (13)

패널영역 및 더미영역으로 구분되는 어레이 기판용 모기판을 제공하는 단계;
상기 패널영역의 어레이 기판에 게이트전극, 액티브층, 소오스/드레인전극 및 화소전극으로 구성되는 공핍형 박막 트랜지스터를 형성하는 단계;
상기 더미영역의 어레이 기판에 더미 액티브층과 더미 소오스/드레인전극 및 더미 제 1, 제 2 전극으로 구성되는 테스트 소자를 형성하는 단계; 및
상기 더미 소오스전극과 더미 드레인전극 사이에 전압을 인가하여 상기 더미 소오스전극과 더미 드레인전극 사이에 흐르는 전류를 측정하는 단계를 포함하는 공핍형 박막 트랜지스터의 측정방법.
Providing a mother substrate for an array substrate separated into a panel region and a dummy region;
Forming a depletion-mode thin film transistor including a gate electrode, an active layer, a source / drain electrode, and a pixel electrode on an array substrate of the panel region;
Forming a dummy active layer, a dummy source / drain electrode, and a dummy first and second electrodes on the array substrate of the dummy region; And
And measuring a current flowing between the dummy source electrode and the dummy drain electrode by applying a voltage between the dummy source electrode and the dummy drain electrode.
제 1 항에 있어서, 상기 공핍형 박막 트랜지스터는 적어도 상기 소오스전극과 드레인전극 사이의 반도체 영역이 불순물로 도핑되어 있는 것을 특징으로 하는 공핍형 박막 트랜지스터의 측정방법.The method of claim 1, wherein at least the semiconductor region between the source electrode and the drain electrode is doped with an impurity in the depletion-type thin film transistor. 제 1 항에 있어서, 상기 액티브층 및 더미 액티브층 위에 n+ 비정질 실리콘으로 이루어진 n+층 및 더미 n+층이 각각 형성되는 것을 특징으로 하는 공핍형 박막 트랜지스터의 측정방법.2. The method of claim 1, wherein an n + layer and a dummy n + layer of n + amorphous silicon are formed on the active layer and the dummy active layer, respectively. 제 3 항에 있어서, 상기 공핍형 박막 트랜지스터는 상기 n+층이 상기 액티브층의 백-채널 위에도 형성되어 있는 것을 특징으로 하는 공핍형 박막 트랜지스터의 측정방법.4. The method of claim 3, wherein the depletion-mode thin film transistor is formed on the back-channel of the active layer. 제 1 항에 있어서, 상기 테스트 소자는 상기 공핍형 박막 트랜지스터를 형성할 때 동일한 공정으로 상기 모기판의 더미영역에 형성하는 것을 특징으로 하는 공핍형 박막 트랜지스터의 측정방법.The method of claim 1, wherein the test element is formed in a dummy region of the mother substrate by the same process as forming the depletion mode thin film transistor. 제 5 항에 있어서, 상기 테스트 소자는
상기 어레이 기판 위에 형성된 게이트절연층;
상기 게이트절연층 위에 비정질 실리콘으로 이루어진 더미 액티브층 및 n+ 비정질 실리콘으로 이루어진 더미 n+층;
상기 더미 n+층 위에 형성되며 상기 더미 n+층을 통해 상기 더미 액티브층과 전기적으로 접속하는 더미 소오스전극 및 더미 드레인전극;
상기 더미 소오스전극 및 더미 드레인전극이 형성된 어레이 기판 위에 형성된 보호층; 및
더미 콘택홀을 통해 상기 더미 소오스전극 및 더미 드레인전극과 각각 전기적으로 접속하는 더미 제 1 전극 및 더미 제 2 전극으로 구성되는 것을 특징으로 하는 공핍형 박막 트랜지스터의 측정방법.
6. The method of claim 5,
A gate insulating layer formed on the array substrate;
A dummy active layer made of amorphous silicon and a dummy n + layer made of n + amorphous silicon on the gate insulating layer;
A dummy source electrode and a dummy drain electrode formed on the dummy n + layer and electrically connected to the dummy active layer through the dummy n + layer;
A protective layer formed on the array substrate on which the dummy source electrode and the dummy drain electrode are formed; And
And a dummy second electrode electrically connected to the dummy source electrode and the dummy drain electrode through the dummy contact hole, respectively, and the dummy second electrode.
제 6 항에 있어서, 상기 더미 제 1 전극과 더미 제 2 전극 사이에 전압을 인가하여 상기 더미 제 1 전극과 더미 제 2 전극 사이에 흐르는 전류를 측정하는 것을 특징으로 하는 공핍형 박막 트랜지스터의 측정방법.7. The method for measuring a depletion-mode thin film transistor according to claim 6, wherein a voltage is applied between the dummy first electrode and the dummy second electrode to measure a current flowing between the dummy first electrode and the dummy second electrode . 제 7 항에 있어서, 상기 더미 소오스전극과 더미 드레인전극 사이에 흐르는 전류 또는 상기 더미 제 1 전극과 더미 제 2 전극 사이에 흐르는 전류를 측정하여 전압에 대한 전류 특성을 기준이 되는 공핍형 박막 트랜지스터의 전압에 대한 전류 특성과 비교하는 단계를 추가로 포함하는 것을 특징으로 하는 공핍형 박막 트랜지스터의 측정방법.The method as claimed in claim 7, wherein a current flowing between the dummy source electrode and the dummy drain electrode or a current flowing between the dummy first electrode and the dummy second electrode is measured, And comparing the current characteristics with the current characteristics of the depletion type thin film transistor. 제 3 항에 있어서, 상기 더미 n+층의 채널 길이 및 채널 폭은 각각 1㎛ ~ 30㎛ 및 1㎛ ~ 30㎛인 것을 특징으로 하는 공핍형 박막 트랜지스터의 측정방법.4. The method of claim 3, wherein the dummy n + layer has a channel length and a channel width of 1 占 퐉 to 30 占 퐉 and 1 占 퐉 to 30 占 퐉, respectively. 제 9 항에 있어서, 상기 채널 길이가 서로 다른 다수의 테스트 소자를 상기 모기판의 더미영역에 개별적으로 배열하여 하나의 세트를 구성하는 것을 특징으로 하는 공핍형 박막 트랜지스터의 측정방법.10. The method of claim 9, wherein a plurality of test elements having different channel lengths are individually arranged in a dummy region of the mother substrate to constitute one set. 제 10 항에 있어서, 상기 세트는 채널 길이가 길어지는 방향으로 상기 테스트 소자가 배열되는 제 1 세트 및 채널 길이가 좁아지는 방향으로 상기 테스트 소자가 배열되는 제 2 세트로 이루어진 것을 특징으로 하는 공핍형 박막 트랜지스터의 측정방법.The apparatus of claim 10, wherein the set comprises a first set in which the test elements are arranged in a direction in which a channel length becomes longer and a second set in which the test elements are arranged in a direction in which a channel length is narrowed. Method of measuring thin film transistor. 제 9 항에 있어서, 상기 채널 길이가 서로 다른 다수의 테스트 소자를 1열로 연결하여 하나의 세트를 구성하는 것을 특징으로 하는 공핍형 박막 트랜지스터의 측정방법.10. The method of claim 9, wherein one set is formed by connecting a plurality of test elements having different channel lengths in a single row. 제 12 항에 있어서, 상기 세트는 채널 길이가 길어지는 방향으로 상기 테스트 소자가 서로 연결되도록 배열되는 것을 특징으로 하는 공핍형 박막 트랜지스터의 측정방법.13. The method of claim 12, wherein the set is arranged such that the test elements are connected to each other in a direction in which a channel length becomes longer.
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