KR101680935B1 - Digital phase locked loop using multi digital integral path and method of operating the same - Google Patents

Digital phase locked loop using multi digital integral path and method of operating the same Download PDF

Info

Publication number
KR101680935B1
KR101680935B1 KR1020140023724A KR20140023724A KR101680935B1 KR 101680935 B1 KR101680935 B1 KR 101680935B1 KR 1020140023724 A KR1020140023724 A KR 1020140023724A KR 20140023724 A KR20140023724 A KR 20140023724A KR 101680935 B1 KR101680935 B1 KR 101680935B1
Authority
KR
South Korea
Prior art keywords
output
digital
integration
path
integrator
Prior art date
Application number
KR1020140023724A
Other languages
Korean (ko)
Other versions
KR20150069497A (en
Inventor
유창식
최동호
Original Assignee
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한양대학교 산학협력단 filed Critical 한양대학교 산학협력단
Publication of KR20150069497A publication Critical patent/KR20150069497A/en
Application granted granted Critical
Publication of KR101680935B1 publication Critical patent/KR101680935B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • G—PHYSICS
    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G04F10/005—Time-to-digital converters [TDC]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

작은 이득을 가지면서도 넓은 동기화 범위를 실현할 수 있는 디지털 위상 고정 루프 및 이의 동작 방법이 개시된다. 상기 디지털 위상 고정 루프는 루프 필터및 상기 루프 필터의 출력에 따라 주파수를 조절하는 디지털 제어 발진기를 포함한다. 상기 루프 필터는 비례 경로를 제공하는 비례 경로부 및 다중 적분 경로를 제공하는 다중 적분 경로부를 포함한다. A digital phase locked loop capable of realizing a wide synchronization range while having a small gain and an operation method thereof are disclosed. The digital phase locked loop includes a loop filter and a digitally controlled oscillator that adjusts the frequency according to the output of the loop filter. The loop filter includes a proportional path portion providing a proportional path and a multiple integral path portion providing multiple integration paths.

Description

다중 적분 경로를 이용하는 디지털 위상 고정 루프 및 이의 동작 방법{DIGITAL PHASE LOCKED LOOP USING MULTI DIGITAL INTEGRAL PATH AND METHOD OF OPERATING THE SAME}TECHNICAL FIELD [0001] The present invention relates to a digital phase locked loop using multiple integration paths and a method of operating the same, and a method of operating the same. ≪ Desc / Clms Page number 1 >

본 발명은 디지털 위상 고정 루프 및 이의 동작 방법에 관한 것이다. The present invention relates to a digital phase locked loop and a method of operation thereof.

아날로그 방식 위상 고정 루프는 저전압 구현, 루프 필터의 크기 제한, 캐패시터의 누설 전류 발생 등의 미세 공정 적용에 어려움이 있었으며, 이를 해결하기 위하여 디지털 위상 고정 루프가 개발되었다.Analog phase locked loop has difficulties in application of microprocesses such as low voltage implementation, size limitation of loop filter, and leakage current of capacitor. To solve this problem, digital phase locked loop has been developed.

기존 디지털 위상 고정 루프는 이득을 크게 설정하는 경우 클록의 지터가 증가하고, 이득을 작게 설정하는 경우 동기화 범위가 감소하는 단점이 있다.
The conventional digital phase locked loop has a disadvantage that the jitter of the clock increases when the gain is set to a large value and the synchronization range decreases when the gain is set to be small.

삭제delete

KR2012-0057706 AKR2012-0057706A

본 발명은 작은 이득을 가지면서도 넓은 동기화 범위를 실현할 수 있는 디지털 위상 고정 루프 및 이의 동작 방법을 제공하는 것이다.The present invention provides a digital phase locked loop capable of realizing a wide synchronization range with small gain and an operation method thereof.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 디지털 위상 고정 루프에 사용되는 루프 필터는 비례 경로를 제공하는 비례 경로부; 및 다중 적분 경로를 제공하는 다중 적분 경로부를 포함한다. According to an aspect of the present invention, there is provided a loop filter used in a digital phase locked loop (PLL), including: a proportional path unit for providing a proportional path; And multiple integration path sections providing multiple integration paths.

본 발명의 일 실시예에 따른 디지털 위상 고정 루프는 루프 필터; 및 상기 루프 필터의 출력에 따라 주파수를 조절하는 디지털 제어 발진기를 포함한다. 상기 루프 필터는 비례 경로를 제공하는 비례 경로부; 및 다중 적분 경로를 제공하는 다중 적분 경로부를 포함한다. A digital phase locked loop according to an embodiment of the present invention includes a loop filter; And a digitally controlled oscillator for adjusting the frequency according to the output of the loop filter. The loop filter includes a proportional path portion providing a proportional path; And multiple integration path sections providing multiple integration paths.

본 발명에 따른 디지털 위상 고정 루프 및 이의 동작 방법은 루프 필터의 적분 경로를 다중 적분 경로로 구현하며, 그 결과 작은 이득을 가지면서도 넓은 동기화 범위를 실현할 수 있다. The digital phase locked loop and its method of operation according to the present invention implement the integral path of the loop filter as a multiple integral path, and as a result, realize a wide synchronization range with a small gain.

도 1은 본 발명의 제 1 실시예에 따른 디지털 위상 동기 루프를 도시한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 디지털 위상 동기 루프의 회로를 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 제 2 적분 경로에서의 증폭기의 출력을 도시한 도면이다.
도 4는 본 발명의 제 2 실시예에 따른 디지털 위상 고정 루프를 도시한 도면이다. 1 is a block diagram illustrating a digital phase-locked loop according to a first embodiment of the present invention.
2 is a circuit diagram of a digital phase-locked loop according to an embodiment of the present invention.
3 is a diagram illustrating an output of an amplifier in a second integration path according to an embodiment of the present invention.
4 is a diagram illustrating a digital phase locked loop according to a second embodiment of the present invention.

이하에서는 첨부된 도면들을 참조하여 본 발명의 실시예들을 자세히 설명하도록 한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은 디지털 위상 동기 루프에 관한 것으로서, 다중 적분 경로를 이용하여 작은 비례 경로 및 적분 경로 이득을 유지하면서 넓은 동기화 범위를 구현할 수 있다. The present invention relates to a digital phase-locked loop, which can implement a wide synchronization range while maintaining a small proportional path and an integrated path gain using multiple integration paths.

상기 비례 경로 및 상기 적분 경로의 이득은 양자화 오차와 루프 동기화 범위를 결정한다. 상기 비례 경로 및 상기 적분 경로의 이득이 너무 작을 경우 동기화 범위가 감소하며, 상기 비례 경로 및 상기 적분 경로의 이득이 너무 클 경우에는 디지털 제어 발진기(DCO)의 양자화 오차가 증가하여 디지털 제어 발진기(DCO)로부터 출력된 클럭의 지터를 증가시킨다. The proportional path and the gain of the integral path determine quantization error and loop synchronization range. If the gain of the proportional path and the integral path is too small, the synchronization range decreases. If the proportional path and the gain of the integral path are too large, the quantization error of the DCO increases, And increases the jitter of the clock output from the clock generating unit.

따라서, 본 발명은 동기화 오차를 고려하여 작은 비례 경로 및 적분 경로 이득을 유지하되, 넓은 동기화 범위를 구현하기 위하여 다중 적분 경로를 사용한다. 일 실시예에 따르면, 상기 디지털 위상 동기 루프는 이중 적분 경로를 이용한다. Therefore, the present invention uses a multiple integral path to maintain a small proportional path and an integral path gain in consideration of a synchronization error, and to realize a wide synchronization range. According to one embodiment, the digital phase-locked loop utilizes a dual integration path.

다른 실시예에 따르면, 본 발명은 다중 적분 경로를 이용하되, 상기 디지털 위상 고정 루프가 정상 상태에 도달하기 전까지의 다중 적분 경로의 동작과 상기 디지털 위상 고정 루프가 정상 상태일 때의 다중 적분 경로의 동작을 다르게 수행할 수 있다. According to another embodiment of the present invention, there is provided a method of operating a multi-integration path using a multiple integration path, wherein the operation of multiple integration paths before the digital phase-locked loop reaches a steady state and the operation of multiple integration paths when the digital phase- The operation can be performed differently.

이하, 본 발명의 디지털 위상 동기 루프의 다양한 실시예들을 첨부된 도면들을 참조하여 상술하겠다. Hereinafter, various embodiments of the digital phase-locked loop according to the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 제 1 실시예에 따른 디지털 위상 동기 루프를 도시한 블록도이다. 1 is a block diagram illustrating a digital phase-locked loop according to a first embodiment of the present invention.

도 1을 참조하면, 본 실시예의 디지털 위상 동기 루프는 타임 디지털 컨버터(Time to Digital Converter, 100, TDC), 루프 필터(102) 및 디지털 제어 발진기(Digitally Controlled Oscillator, 104, DCO)를 포함할 수 있다. 일 실시예에 따르면, 상기 디지털 위상 동기 루프는 전 디지털(all-digital) 위상 동기 루프일 수 있다. Referring to FIG. 1, the digital phase-locked loop of the present embodiment may include a time to digital converter (TDC) 100, a loop filter 102, and a digitally controlled oscillator 104 (DCO). have. According to one embodiment, the digital phase-locked loop may be an all-digital phase-locked loop.

타임 디지털 컨버터(100)는 외부 신호, 예를 들어 기준 클록(Φref)과 디지털 제어 발진기(104)로부터 출력되어 피드백된 클록을 비교하며, 클록들의 위상 차이에 해당하는 디지털 값(디지털 에러 신호)을 출력시킨다. The time digital converter 100 compares an external signal, for example, the reference clock? Ref , with the clock output from the digital controlled oscillator 104 and fed back, and outputs a digital value (digital error signal) .

도 1에는 도시되지는 않았지만, 타임 디지털 컨버터(100) 대신에 위상 검출기(미도시)가 사용될 수 있다. 상기 위상 검출기는 기준 클록(Φref)과 피드백 클록의 위상 차이를 검출하고, 상기 위상 차이에 해당하는 UP 신호 또는 DOWN 신호를 출력할 수 있다. Although not shown in FIG. 1, a phase detector (not shown) may be used instead of the time digital converter 100. The phase detector detects the phase difference between the reference clock? Ref and the feedback clock, and outputs the UP signal or the DOWN signal corresponding to the phase difference.

루프 필터(102)는 불필요한 신호를 제거하는 엘리먼트로서, 타임 디지털 컨버터(100)로부터 출력된 디지털 값을 적절하게 여과하여 디지털 튜닝 제어 신호를 출력한다. The loop filter 102 is an element for removing an unnecessary signal and suitably filters the digital value output from the time digital converter 100 to output a digital tuning control signal.

일 실시예에 따르면, 루프 필터(102)는 작은 비례 경로의 이득 및 작은 적분 경로의 이득을 가지면서도 넓은 동기화 범위를 구현하기 위하여 다중 적분 경로를 사용할 수 있다. 즉, 루프 필터(102)는 작은 이득을 가지는 비례 경로부(110), 작은 이득을 가지는 다중 적분 경로부(112) 및 합성부(114)를 포함할 수 있다. According to one embodiment, the loop filter 102 may use multiple integration paths to achieve a wide synchronization range while having a gain of a small proportional path and a gain of a small integral path. That is, the loop filter 102 may include a proportional path portion 110 having a small gain, multiple integration path portions 112 having a small gain, and a combining portion 114.

다중 적분 경로부(112)는 기본 적분 경로(제 1 적분 경로)와 다중 적분 경로(예를 들어 이중 적분, 제 2 적분 경로)를 포함할 수 있다. The multiple integration path section 112 may include a basic integral path (first integral path) and multiple integration paths (e.g., double integral, second integral path).

일 실시예에 따르면, 상기 디지털 위상 고정 루프는 정상 상태에 도달하기까지 다중 적분 경로의 동작과 정상 상태일 때의 다중 적분 경로의 동작을 다르게 수행시킬 수 있다. 예를 들어, 상기 디지털 위상 고정 루프는 상기 정상 상태에 도달하기까지는 다중 적분 경로의 출력을 가변시키나, 정상 상태일때는 다중 적분 경로의 출력을 일정하게 고정시킬 수 있다. 이에 대한 자세한 설명은 후술하겠다. According to one embodiment, the digital phase locked loop may perform multiple integration path operations differently until the steady state is reached, and multi-integration path operations in a steady state. For example, the digital phase locked loop may vary the output of the multiple integration path until reaching the steady state, but may lock the output of the multiple integration path constantly when steady state. A detailed description thereof will be described later.

합성부(114)는 비례 경로부(110)의 출력과 다중 적분 경로부(112)의 출력을 합성하여 디지털 튜닝 제어 신호를 생성한다. The combining unit 114 combines the output of the proportional path unit 110 and the output of the multiple integration path unit 112 to generate a digital tuning control signal.

즉, 루프 필터(102)는 타임 디지털 컨버터(100)로부터 출력된 디지털 값에 따라 디지털 튜닝 제어 신호를 출력할 수 있다. 상기 디지털 튜닝 제어 신호는 입력 클록인 기준 클록(Φref)이 디지털 제어 발진기(104)로부터 출력되어 피드백된 클록보다 위상이 앞서는 경우 디지털 제어 발진기(104)의 출력 클록이 빨라지도록 디지털 제어 발진기(104)의 주파수를 조절하며, 기준 클록(Φref)이 디지털 제어 발진기(104)로부터 출력되어 피드백된 클록보다 위상이 늦는 경우 디지털 제어 발진기(104)의 출력 클록이 늦어지도록 디지털 제어 발진기(104)의 주파수를 조절할 수 있다. That is, the loop filter 102 can output the digital tuning control signal in accordance with the digital value output from the time digital converter 100. The digital tuning control signal is input to the digital controlled oscillator 104 so that the output clock of the digital controlled oscillator 104 becomes faster when the reference clock phi ref as the input clock is output from the digital controlled oscillator 104 and is ahead of the feedback clock Controlled oscillator 104 so that the output clock of the digital controlled oscillator 104 is delayed when the reference clock phi ref is output from the digitally controlled oscillator 104 and is in phase with the fed back clock. The frequency can be adjusted.

디지털 제어 발진기(104)는 루프 필터(102)로부터 출력된 디지털 튜닝 제어 신호에 따라 주파수를 적절히 조절한다. The digital controlled oscillator 104 appropriately adjusts the frequency according to the digital tuning control signal output from the loop filter 102.

디지털 위상 고정 루프의 클록의 위상이 고정되기 때까지는 디지털 제어 발진기(104)로부터 출력된 클록이 타임 디지털 컨버터(100)로 피드백되며, 위상이 고정되면 디지털 제어 발진기(104)는 위상 고정된 출력 클록(Φout)을 발생시킨다. The clock output from the digitally controlled oscillator 104 is fed back to the time digital converter 100 until the phase of the clock of the digital phase locked loop is fixed and when the phase is fixed, the digitally controlled oscillator 104 outputs a phase locked output clock (? Out ).

일 실시예에 따르면, 본 발명은 기본 적분 경로에 해당하는 디지털 제어 발진기(104)의 이득을 작은 값으로 구현하여 작은 양자화 오차를 실현하고, 다중 적분 경로에 해당하는 디지털 제어 발진기(104)의 이득을 큰 값으로 구현하여 넓은 동기화 범위를 실현할 수 있다. 이에 대한 자세한 설명은 후술하겠다. According to one embodiment, the present invention realizes a small quantization error by implementing the gain of the digitally controlled oscillator 104 corresponding to the basic integral path with a small value, and the gain of the digitally controlled oscillator 104 corresponding to the multiple integration path And a wide synchronization range can be realized. A detailed description thereof will be described later.

정리하면, 본 발명의 디지털 위상 제어 루프는 다중 적분 경로를 이용하여 이득을 작게 유지하면서 넓은 동기화 범위를 실현할 수 있다. In summary, the digital phase control loop of the present invention can realize a wide synchronization range while maintaining a small gain using multiple integration paths.

도 2는 본 발명의 일 실시예에 따른 디지털 위상 동기 루프의 회로를 도시한 도면이고, 도 3은 본 발명의 일 실시예에 따른 제 2 적분 경로에서의 증폭기의 출력을 도시한 도면이다. FIG. 2 is a circuit diagram of a digital phase-locked loop according to an embodiment of the present invention, and FIG. 3 is a diagram illustrating an output of an amplifier in a second integration path according to an embodiment of the present invention.

이하, 설명의 편의를 위하여 다중 적분 경로를 이중 적분 경로로 가정하겠다. 또한, 비례 경로의 이득을 KP로 가정하고, 기준 적분 경로인 제 1 적분 경로의 이득을 KI로 가정하며, 이중 적분 경로인 제 2 적분 경로의 이득을 KII로 가정하며, 디지털 제어 발진기(104)의 두 이득을 KF 및 KC로 가정하겠다. Hereinafter, for convenience of explanation, it is assumed that multiple integration paths are double integration paths. Assuming that the gain of the proportional path is K P , the gain of the first integration path, which is the reference integration path, is K I , the gain of the second integration path, which is the double integration path, is K II , (104) are assumed to be K F and K C , respectively.

도 2를 참조하면, 루프 필터(102)의 비례 경로부(110)는 이득이 KP인 증폭기를 포함할 수 있다. Referring to FIG. 2, the proportional path portion 110 of the loop filter 102 may include an amplifier having a gain K P.

적분 경로부(112)는 제 1 적분 경로부(200) 및 다중 적분 경로부(202)를 포함할 수 있다. The integration path unit 112 may include a first integration path unit 200 and a multiple integration path unit 202.

제 1 적분 경로부(200)는 기본 적분 경로에 해당하며, 제 1 적분기(220) 및 작은 이득(KI)을 가지는 증폭기(222)를 포함할 수 있다. The first integral path unit 200 corresponds to a basic integral path and may include a first integrator 220 and an amplifier 222 having a small gain K I.

제 1 적분기(220)의 입력단은 타임 디지털 컨버터(100)의 출력단에 연결되며, 출력단은 증폭기(222)의 입력단으로 연결된다. The input terminal of the first integrator 220 is connected to the output terminal of the time digital converter 100 and the output terminal of the first integrator 220 is connected to the input terminal of the amplifier 222.

제 2 적분 경로부(202)는 이중 적분 경로(제 2 적분 경로)에 해당하며, 다중 적분 경로 제어부(230), 제 2 적분기(232) 및 작은 이득(KII)을 가지는 증폭기(234)를 포함할 수 있다. The second integration path unit 202 corresponds to the double integration path and the amplifier 234 having the multiple integration path control unit 230, the second integrator 232 and the small gain K II .

다중 적분 경로 제어부(230)의 입력단은 제 1 적분기(220)의 출력단에 연결되고, 제 2 적분기(232)의 입력단은 다중 적분 경로 제어부(230)의 출력단에 연결되며, 증폭기(234)의 입력단은 제 2 적분기(232)의 출력단에 연결될 수 있다. The input terminal of the multiple integrator path controller 230 is connected to the output terminal of the first integrator 220. The input terminal of the second integrator 232 is connected to the output terminal of the multiple integrator path controller 230, May be connected to the output of the second integrator 232.

다중 적분 경로 제어부(230)는 디지털 위상 고정 루프가 정상 상태에 도달하기까지(초기 상태)는 가변되는 값을 출력시켜 다중 적분 경로부(202)가 가변되는 값을 출력하도록 제어하며, 정상 상태일 때는 고정된 값을 출력시켜 다중 적분 경로부(202)가 일정한 값을 출력시키도록 제어한다. The multiple integral path controller 230 outputs a variable value until the digital phase locked loop reaches the steady state (initial state), controls the multiple integral path unit 202 to output a variable value, A fixed value is output to control the multiple integration path unit 202 to output a constant value.

일 실시예에 따르면, 다중 적분 경로 제어부(230)는 데드존 (Dead zone) 비교기일 수 있으며, 정상 상태에 도달하기까지는 도 3에 도시된 바와 같이 제 1 적분기(220)의 출력에 따라 1 또는 0 또는 -1을 교대로 출력시킬 수 있다. 반면에, 다중 적분 경로 제어부(230)는 정상 상태일 때는 도 3에 도시된 바와 같이 고정된 값인 0을 계속적으로 출력시킬 수 있다. According to one embodiment, the multiple integration path controller 230 may be a dead zone comparator, and may be a dead zone comparator, such as a 1 < st > or 2 < 0 or -1 can be alternately output. On the other hand, the multi-integral path controller 230 can continuously output 0, which is a fixed value, as shown in FIG.

한편, 본 발명은 디지털 제어 발진기(104)의 두 이득(KF 및 KC) 중 제 2 적분 경로에 해당하는 이득(KC)이 비례 경로 및 제 1 적분 경로에 해당하는 이득(KF)보다 크게 설정할 수 있다. 즉, KC>KF이다. Meanwhile, the present invention is characterized in that the gain K C corresponding to the second integration path of the two gains K F and K C of the digitally controlled oscillator 104 is proportional to the proportional path and the gain K F corresponding to the first integration path, Can be set larger. That is, K C > K F.

정상 상태에 도달하기까지는 이중 적분 경로가 가변되는 값을 디지털 제어 발진기(104)로 제공하므로, 디지털 위상 제어 루프의 동작은 큰 값의 이득(KC)에 의해 주로 좌우되며, 그 결과 넓은 디지털 제어 발진기(104)의 동작 범위를 확보할 수 있다. 따라서, 상기 디지털 위상 제어 루프는 종래 기술보다 넓은 동기화 범위를 실현할 수 있다. Since the dual integration path provides a variable value to the digitally controlled oscillator 104 until the steady state is reached, the operation of the digital phase control loop is mainly dependent on the large value gain K C , The operating range of the oscillator 104 can be ensured. Therefore, the digital phase control loop can realize a wider synchronization range than the prior art.

정상 상태일 때는 제 2 적분 경로가 고정된 값을 디지털 제어 발진기(104)로 제공하므로, 상기 디지털 위상 제어 루프의 동작은 이득(KF)에 의해 주로 좌우되며, 그 결과 작은 이득(KF)에 의해 디지털 제어 발진기(104)의 출력 클록의 지터가 작아질 수 있다. Normal state, when the second because it provides the integration path is a fixed value to the digital control oscillator 104, the operation of the digital phase locked loop is mainly influenced by the gain (K F), as a result a small gain (K F) The jitter of the output clock of the digitally controlled oscillator 104 can be reduced.

정리하면, 본 발명의 디지털 위상 고정 루프는 적분 경로를 다중 적분 경로로 구현하여 클록의 지터가 작도록 작은 비례 경로 및 적분 경로의 이득을 유지하면서 넓은 동기화 범위를 실현할 수 있다. In summary, the digital phase locked loop of the present invention can realize a wide synchronization range while realizing a small proportional path and a gain of an integral path so that the jitter of the clock is small by implementing the integral path as a multiple integration path.

도 4는 본 발명의 제 2 실시예에 따른 디지털 위상 고정 루프를 도시한 도면이다. 4 is a diagram illustrating a digital phase locked loop according to a second embodiment of the present invention.

도 4를 참조하면, 본 실시예의 디지털 위상 고정 루프는 위상 검출기(400), 루프 필터 및 디지털 제어 발진기(104)를 포함할 수 있다. Referring to FIG. 4, the digital phase lock loop of the present embodiment may include a phase detector 400, a loop filter, and a digitally controlled oscillator 104.

상기 루프 필터 및 디지털 제어 발진기(104)의 구조는 도 2에서와 동일하므로, 이하 설명을 생략한다. Since the structure of the loop filter and the digital controlled oscillator 104 is the same as that of FIG. 2, the description will be omitted.

위상 검출기(400)는 입력 클록과 디지털 제어 발진기(104)로부터 출력된 피드백 클록을 비교하며, 상기 클록들의 위상 차이에 따라 에러 신호(UP 신호 또는 DOWN 신호)를 출력할 수 있다. The phase detector 400 compares the input clock with the feedback clock output from the digital controlled oscillator 104 and outputs an error signal (UP signal or DOWN signal) according to the phase difference of the clocks.

일 실시예에 따르면, 위상 검출기(400)는 뱅뱅(BANG BANG) 위상 검출기일 수 있다. According to one embodiment, the phase detector 400 may be a BANG BANG phase detector.

즉, 본 실시예의 디지털 위상 고정 루프는 제 1 실시예의 타임 디지털 컨버터(100) 대신 작은 면적, 저전압 동작, 고속 동작 등의 장점을 가진 뱅뱅 위상 검출기(400)를 사용할 수 있다. That is, instead of the time digital converter 100 of the first embodiment, the digital phase locked loop of this embodiment can use a bang bang phase detector 400 having advantages such as small area, low voltage operation, and high speed operation.

다만, 뱅뱅 위상 검출기(400)는 타임 디지털 컨버터(100)와 달리 비선형적인 특성을 가지므로, 본 발명은 지연부(402, 예를 들어 지연 선로) 및 시그마-델타 회로(404)를 추가적으로 포함할 수 있다. However, since the bang bang phase detector 400 has a non-linear characteristic unlike the time digital converter 100, the present invention further includes a delay unit 402 (e.g., a delay line) and a sigma-delta circuit 404 .

지연부(402) 및 시그마-델타 회로(404)는 예측 가능한 지터를 가지는 입력 클록을 뱅뱅 위상 검출기(400)로 제공하여 뱅뱅 위상 검출기(400)의 출력이 선형성을 확보하도록 할 수 있다. The delay unit 402 and the sigma-delta circuit 404 may provide an input clock having predictable jitter to the bang-bang phase detector 400 so that the output of the bang bang phase detector 400 secures linearity.

상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다. It will be apparent to those skilled in the art that various modifications, additions and substitutions are possible, without departing from the spirit and scope of the invention as defined by the appended claims. Should be regarded as belonging to the following claims.

100 : 타임 디지털 컨버터, TDC 102 : 루프 필터
104 : 디지털 제어 발진기, DCO 110 : 비례 경로부
112 : 다중 적분 경로부 114 : 합성부
220 : 제 1 적분기 222 : 제 1 증폭기
230 : 다중 적분 경로 제어부 232 : 제 2 적분기
234 : 제 2 증폭기 400 : 위상 검출기
402 : 지연부 404 : 시그마 델타 회로부100: Time digital converter, TDC 102: Loop filter
104: digitally controlled oscillator, DCO 110: proportional path section
112: Multiple integration path section 114:
220: first integrator 222: first amplifier
230: multiple integral path control unit 232: second integrator
234: second amplifier 400: phase detector
402: delay unit 404: sigma delta circuit unit

Claims (13)

비례 경로를 제공하는 비례 경로부; 및
다중 적분 경로를 제공하는 다중 적분 경로부를 포함하며,
상기 다중 적분 경로부는,
제 1 적분 경로부; 및
상기 제 1 적분 경로부에 병렬로 연결된 제 2 적분 경로부를 포함하되,
디지털 위상 고정 루프가 정상 상태에 도달하기까지는 상기 제 2 적분 경로부의 출력은 가변되고, 디지털 위상 고정 루프가 정상 상태일 때는 상기 제 2 적분 경로부의 출력은 고정되며, 상기 제 2 적분 경로부의 이득이 상기 비례 경로부 및 상기 제 1 적분 경로부에 해당하는 이득보다 큰 것을 특징으로 하는 디지털 위상 고정 루프에 사용되는 루프 필터.A proportional path portion providing a proportional path; And
And a plurality of integration paths providing multiple integration paths,
Wherein the multiple integral path unit comprises:
A first integral path section; And
And a second integration path unit connected in parallel to the first integration path unit,
The output of the second integral path unit is varied until the digital phase locked loop reaches a steady state, the output of the second integral path unit is fixed when the digital phase locked loop is in a steady state, And the gain corresponding to the proportional path portion and the first integral path portion is larger than the gain corresponding to the proportional path portion and the first integral path portion. 삭제delete 삭제delete 제1항에 있어서, 상기 제 1 적분 경로부는 제 1 적분기 및 상기 제 1 적분기의 출력단에 연결되는 제 1 증폭기를 포함하고, 상기 제 2 적분 경로부는 비교기, 상기 비교기의 출력단에 연결된 제 2 적분기 및 상기 제 2 적분기의 출력단에 연결된 제 2 증폭기를 포함하되,
상기 비교기의 입력단은 상기 제 1 적분기의 출력단에 연결되며, 상기 제 1 증폭기의 이득은 상기 제 2 증폭기의 이득과 다른 것을 특징으로 하는 디지털 위상 고정 루프에 사용되는 루프 필터. 2. The integrated circuit of claim 1, wherein the first integration path unit includes a first integrator and a first amplifier connected to an output end of the first integrator, the second integration path unit includes a comparator, a second integrator connected to an output terminal of the comparator, And a second amplifier connected to an output terminal of the second integrator,
Wherein the input of the comparator is connected to the output of the first integrator and the gain of the first amplifier is different from the gain of the second amplifier. 삭제delete 루프 필터; 및
상기 루프 필터의 출력에 따라 주파수를 조절하는 디지털 제어 발진기를 포함하고,
상기 루프 필터는,
비례 경로를 제공하는 비례 경로부; 및
다중 적분 경로를 제공하는 다중 적분 경로부를 포함하며,
상기 다중 적분 경로부는,
제 1 적분 경로부; 및
상기 제 1 적분 경로부에 병렬로 연결된 제 2 적분 경로부를 포함하되,
디지털 위상 고정 루프가 정상 상태에 도달하기까지는 상기 제 2 적분 경로부의 출력은 가변되고, 디지털 위상 고정 루프가 정상 상태일 때는 상기 제 2 적분 경로부의 출력은 고정되며, 상기 제 2 적분 경로부의 이득이 상기 비례 경로부 및 상기 제 1 적분 경로부에 해당하는 이득보다 큰 것을 특징으로 하는 디지털 위상 고정 루프. Loop filter; And
And a digital controlled oscillator for adjusting the frequency according to the output of the loop filter,
The loop filter includes:
A proportional path portion providing a proportional path; And
And a plurality of integration paths providing multiple integration paths,
Wherein the multiple integral path unit comprises:
A first integral path section; And
And a second integration path unit connected in parallel to the first integration path unit,
The output of the second integral path unit is varied until the digital phase locked loop reaches a steady state, the output of the second integral path unit is fixed when the digital phase locked loop is in a steady state, Wherein the gain of the digital phase locked loop is greater than the gain of the proportional path portion and the first integral path portion. 삭제delete 삭제delete 삭제delete 제6항에 있어서, 상기 제 1 적분 경로부는 제 1 적분기 및 상기 제 1 적분기의 출력단에 연결되는 제 1 증폭기를 포함하고, 상기 제 2 적분 경로부는 비교기, 상기 비교기의 출력단에 연결된 제 2 적분기 및 상기 제 2 적분기의 출력단에 연결된 제 2 증폭기를 포함하되,
상기 비교기의 입력단은 상기 제 1 적분기의 출력단에 연결되며, 상기 제 1 증폭기의 이득은 상기 제 2 증폭기의 이득과 다른 것을 특징으로 하는 디지털 위상 고정 루프. 7. The integrated circuit of claim 6, wherein the first integration path unit includes a first integrator and a first amplifier connected to an output end of the first integrator, the second integration path unit includes a comparator, a second integrator connected to an output terminal of the comparator, And a second amplifier connected to an output terminal of the second integrator,
Wherein the input of the comparator is coupled to the output of the first integrator and the gain of the first amplifier is different from the gain of the second amplifier. 삭제delete 제6항에 있어서,
기준 클록의 위상과 상기 디지털 제어 발진기로부터 출력되어 피드백된 클록의 위상을 비교하고, 상기 비교 결과에 해당하는 디지털 값을 출력하는 타임 디지털 컨버터를 더 포함하는 것을 특징으로 하는 디지털 위상 고정 루프. The method according to claim 6,
Further comprising a time digital converter for comparing the phase of the reference clock with the phase of the clock output from the digital controlled oscillator and fed back, and outputting a digital value corresponding to the comparison result. 제6항에 있어서,
입력 클록의 위상과 상기 디지털 제어 발진기로부터 출력되어 피드백된 클록의 위상을 비교하고, 상기 비교 결과에 해당하는 에러 신호를 출력하는 위상 검출기; 및
상기 위상 검출기의 출력의 선형성을 확보하도록 상기 위상 검출기를 제어하는 지연 라인 및 시그마-델타 회로부를 더 포함하는 것을 특징으로 하는 디지털 위상 고정 루프.



The method according to claim 6,
A phase detector for comparing a phase of an input clock with a phase of a feedback clock outputted from the digital controlled oscillator and outputting an error signal corresponding to the comparison result; And
Further comprising a delay line and a sigma-delta circuitry for controlling the phase detector to ensure linearity of the output of the phase detector.



KR1020140023724A 2013-12-13 2014-02-27 Digital phase locked loop using multi digital integral path and method of operating the same KR101680935B1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020130155868 2013-12-13
KR20130155868 2013-12-13

Publications (2)

Publication Number Publication Date
KR20150069497A KR20150069497A (en) 2015-06-23
KR101680935B1 true KR101680935B1 (en) 2016-12-12

Family

ID=53516611

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140023724A KR101680935B1 (en) 2013-12-13 2014-02-27 Digital phase locked loop using multi digital integral path and method of operating the same

Country Status (1)

Country Link
KR (1) KR101680935B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101722860B1 (en) * 2015-12-09 2017-04-03 한양대학교 산학협력단 Digital phase locked loop with high bandwidth using rising edge and falling edge of signal

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009027581A (en) 2007-07-23 2009-02-05 Renesas Technology Corp Semiconductor integrated circuit
KR101172891B1 (en) 2008-12-08 2012-08-10 한국전자통신연구원 Digital proportional integral loop filter

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060093929A (en) * 2005-02-23 2006-08-28 엘지전자 주식회사 Digital pll using variable digital loop filter
KR101729136B1 (en) 2010-08-19 2017-04-24 삼성전자주식회사 Apparatus and method for phase locked loop in wireless communication system

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009027581A (en) 2007-07-23 2009-02-05 Renesas Technology Corp Semiconductor integrated circuit
KR101172891B1 (en) 2008-12-08 2012-08-10 한국전자통신연구원 Digital proportional integral loop filter

Also Published As

Publication number Publication date
KR20150069497A (en) 2015-06-23

Similar Documents

Publication Publication Date Title
KR101410877B1 (en) Phase locked loop with digital compensation for analog integration
US8531245B2 (en) Temperature compensation in a PLL
US8570079B2 (en) Reducing phase locked loop phase lock time
CN108075772B (en) Phase locked loop with decoupled integral and proportional paths
US9819351B2 (en) PLL circuit and operation method
US20170201259A1 (en) Digital phase locked loop and method of driving the same
KR20010091534A (en) Delay-locked loop circuit having master-slave structure
TW201444293A (en) Automatic loop-bandwidth calibration for a digital phased-locked loop
EP4046277A1 (en) Apparatus and methods for digital phase locked loop with analog proportional control function
US8203369B2 (en) Fast-locking bang-bang PLL with low ouput jitter
JP2005532016A (en) Automatic frequency tuning phase lock loop
US8183936B2 (en) Phase-locked loop frequency synthesizer and loop locking method thereof
JP5097235B2 (en) Semiconductor device
US8130048B2 (en) Local oscillator
US8885788B1 (en) Reducing settling time in phase-locked loops
KR101680935B1 (en) Digital phase locked loop using multi digital integral path and method of operating the same
KR100830898B1 (en) A phase locked loop including switched-capacitor-network operated by the output clock of the voltage controlled oscillator and the method of control the phase locked loop
JP2009171140A (en) Phase locked oscillator
KR101364843B1 (en) Automatic frequency calibration and frequency synthesizer including the same
KR101196449B1 (en) Hybrid duty-cycle corrector circuit with a dual feedback loop
KR100905836B1 (en) Phase Lock Loop improved loop stability
KR101494515B1 (en) Digital phase-locked loop circuitry
JP2012204883A (en) Accumulator type fractional n-pll synthesizer and method of controlling the same
KR20040040047A (en) Adaptive bandwidth phase locked loop with deglitch circuit for fast lock time
JP5730666B2 (en) PLL circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190905

Year of fee payment: 4