KR101679484B1

KR101679484B1 - 코어-투-코어 미스매치를 감소시키기 위한 방법

Info

Publication number: KR101679484B1
Application number: KR1020140180463A
Authority: KR
Inventors: 솅-탕 왕; 치아-밍 창; 시-체 린; 차오-주이 왕
Original assignee: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date: 2013-12-13
Filing date: 2014-12-15
Publication date: 2016-11-24
Also published as: US10002802B2; CN104716063A; KR20150069566A; CN104716063B; US20150168488A1; US9666495B2; US20170263509A1

Abstract

코어-대-코어 미스매치를 감소시키기 위한 방법들이 제공된다. 방법은 측정 장치에 의해 SOC 제품들의 제 1 로트에서의 각 코어의 대표적인 패턴의 게이트 길이들을 측정하는 단계를 포함한다. 제 1 로트에서의 SOC 제품들의 각각은 서로 동일한 2개보다 많은 코어들을 포함한다. 방법은 또한 각 코어의 게이트 길이들 사이의 차이들에 따른 튜닝 양을 결정하는 단계, 및 각 코어의 주변 환경으로 인한 코어-대-코어 미스매치를 감소시키기 위한 튜닝 양들에 따라 각각 SOC 제품들의 제 2 로트에서의 각 코어의 게이트 길이의 임계 치수들에 대한 제조 조건들을 조정하는 단계를 포함한다. 제 2 로트에서의 SOC 제품들의 각각은 서로 동일하며 또한 제 1 로트에서의 코어들과 동일한 2개보다 많은 코어들을 포함한다.

Description

코어-투-코어 미스매치를 감소시키기 위한 방법 {METHOD FOR REDUCING CORE-TO-CORE MISMATCH}

시스템-온-칩(System-On-Chip: SOC) 애플리케이션 중에서, 기하학 크기(즉, 제조 프로세스를 이용하여 생성될 수 있는 최소 컴포넌트 또는 라인)는 감소하는 동안 기능적 밀도(즉, 칩 면적 당 상호접속된 디바이스들의 수)는 일반적으로 증가하였다. 이러한 스케일링-다운(scaling-down) 프로세스는 일반적으로 생산 효율성을 증가시키고 관련된 비용들을 낮춤으로써 이득들을 제공한다. 동시에, 스케일링-다운 프로세스는 또한 실제 SOC 제품에서 제조된 바와 같은 임계 치수들(critical dimensions: CDs)의 실제 크기들과 전자 설계 자동화(Electronic Design Automation: EAD) 툴(tool)에 설계된 바와 같은 크기들 사이의, 프로세스-유발된(process-induced) 불일치성 및 컴포넌트들의 환경-유발된 불일치성의 중요도를 증가시킨다.

(스마트폰들 또는 태블릿 퍼스널 컴퓨터(tablet personal computer)와 같은) 휴대용 전자 디바이스들의 개발로, 단일-코어(single-core) SOC 제품보다는 멀티-코어(multi-core) SOC 제품들이 더 크게 요구되고 있다. 그러나, SOC 제품들에서의 코어-대-코어 미스매치들을 감소시키는데 있어서 여전히 도전과제들이 존재한다.

실시예들 및 그 장점들의 더 완전한 이해를 위해, 이제 첨부하는 도면들과 함께 이루어지는 다음의 설명에 대해 참조하기로 한다.
도 1은 일부 실시예들에 따른 다수의 코어들을 포함하는 SOC 제품의 개략을 예시한다;
도 2a는 일부 실시예들에 따른 코어-대-코어 미스매치를 감소시키기 위한 다수의 하드웨어 모듈들의 개략을 예시한다;
도 2b는 일부 실시예들에 따른 각 코어의 대표적인 패턴의 게이트 길이의 CD 차트를 예시한다;
도 2c는 일부 실시예들에 따른 각 코어의 대표적인 패턴의 IDDQ의 차트를 예시한다; 그리고
도 3a 내지 3e는 일부 실시예들에 따른 코어-대-코어 미스매치를 감소시키기 위한 다수의 동작 방법들을 예시한다.
서로 다른 도면들에서의 대응하는 숫자들 및 심볼들은 일반적으로 달리 표시되지 않는 한 대응하는 부분들을 지칭한다. 도면들은 실시예들의 관련 양상들을 명확하게 예시하도록 그려지며 반드시 실척으로 그려지는 것은 아니다.

본 개시물의 실시예들의 제조 및 사용은 이하에 상세하게 논의된다. 다음의 개시물은 그 개시물의 서로 다른 피처들(features)을 구현하기 위한 많은 서로 다른 실시예들, 또는 예들을 제공한다. 본 개시물을 간략화하기 위해 컴포넌트들 및 배치들의 특정 예들이 이하에 설명된다. 이들은 물론, 단지 예시들이며 제한하려는 것이 아니다. 산업분야의 표준 실시에 따르면, 도면들에서의 다양한 피처들은 실척으로 그려지지 않으며 단지 예시 목적들을 위해 이용된다.

SOC 애플리케이션들에서 코어-대-코어 미스매치들을 감소시키기 위한 다수의 신규한 방법들이 제공된다. 다양한 시각들 및 예시적인 실시예들 전반에서, 유사 참조 숫자들은 유사한 엘리먼트들 및 동작들을 지시하도록 이용된다.

도 1은 일부 실시예들에 따른 다수의 코어들을 포함하는 SOC 제품의 제 1 다이(100)의 개략을 예시한다. 제 1 다이(100)는 4개의 코어들(110, 120, 130 및 140)을 포함하며, 또한 기능적 모듈들(160a, 160b 및 160c)을 포함한다. 제 1 다이(100)에서의 각 코어(110, 120, 130 및 140)는 동일하거나 서로에 대해 미러(mirror)로 동일하다. 예를 들어, 코어(110)에서의 컴포넌트들의 크기들 및 형상들은 다른 3개의 코어들(120, 130 및 140)에서의 컴포넌트들의 크기들 및 형상들에서와 동일하다. 그러나, 실제 경우에서, 코어(110)에서의 컴포넌트들의 실제 크기들 및 형상들은 이후에 설명될, 제 1 다이(100) 내의 다른 3개의 코어들(120, 130 및 140)에서의 컴포넌트들의 크기들 및 형상들과 정확하게 동일하지는 않을 수 있다.

제 1 다이(100)의 코어들의 특성(property) 또는 성능을 측정하거나 테스트하기 위해, 각 코어(110, 120, 130 및 140)는 대표적인 패턴(112, 122, 132 또는 142)을 각각 갖는다. 일부 실시예들에서, 대표적인 패턴은 게이트 길이들의 CD들 및/또는 전자 특성들이 코어-대-코어 미스매치를 평가하기 위해 측정될 수 있도록, MOS-형 패턴이다. 각 코어(110, 120, 130 및 140)는 동일하거나 서로에 대해 미러로 동일하기 때문에, 코어들의 대표적인 패턴들(112, 122, 132 및 142)은 각 코어(110, 120, 130 또는 140) 내의 동일한 포지션(position)에 각각 배치된다.

도 1을 다시 참조하면, 각 코어(110, 120, 130 또는 140)는 그 자신의 주변 환경(116, 126, 136 및 146)을 각각 갖는다. 그러나, 주변 환경들(116, 126, 136 및 146)은 코어들(110, 120, 130 및 140)의 배치들 및 기능적 모듈들(160a, 160b 및 160c)의 배치들로 인해 서로 다를 수 있다. 예를 들어, 기능적 모듈(160a)은 4G 모듈이고, 기능적 모듈(160b)은 WiFi 모듈이며, 기능적 모듈(160c)은 터치-회로(touch-circuit) 모듈이다. 따라서, 3개의 기능적 모듈들(160a, 160b 및 160c)은 서로 다른 특성들 및 기능들을 갖는다. 도 1에 도시된 바와 같이, 코어(110)는 기능적 모듈들(160a 및 160b)에 인접하며, 코어(130)는 기능적 모듈(160c)에 인접하며, 코어(140)는 3개의 기능적 모듈들(160a, 160b 및 160c) 중 어느 것에도 인접하지 않는다. 따라서, 주변 환경들(116, 126, 136 및 146)은 서로 다르며, 이는 코어들(110, 120, 130 및 140)의 코어-대-코어 미스매치들을 발생시킬 수 있다. 그와 같은 코어-대-코어 미스매치들은 각 코어(110, 120, 130 및 140)의 집적 회로 휴지 전류(Integrated Circuit Quiescent Current: IDDQ) 또는 동작 속도를 측정함으로써 관찰될 수 있다. 휴대용 전자 디바이스들의 전력 소모 및 동작에 관하여, IDDQ 또는 동작 속도의 코어-대-코어 미스매치들은 휴대용 전자 디바이스들에 대한 열악한 성능 및 더 작은 설계 마진(margin)을 발생시킬 수 있다. 따라서, SOC 애플리케이션들에서의 코어-대-코어 미스매치들을 감소시키기 위한 다수의 신규한 방법들이 제공된다.

도 2a는 일부 실시예들에 따른 코어-대-코어 미스매치를 감소시키기 위한 다수의 하드웨어 모듈들의 개략을 예시한다. 일부 실시예들에서, 측정 장치(200), 예를 들어, 회로 프로브(probe)는 제 1 로트에서의 코어들(110, 120, 130 및 140)의 각각의 대표적인 패턴들(112, 122, 132 및 142)의 게이트 길이들의 CD들을 측정하기 위해 활용된다. 다른 실시예들에서, 대표적인 패턴들(112, 122, 132 및 142)의 다른 전자 특성들을 측정하기 위해 다른 측정 장치들이 제공될 수 있다. 그 후에, 프로세서(210)는 측정 장치(200)로부터 측정 데이터를 수신하고, 미스매치 값들을 계산하며, 코어-대-코어 미스매치들을 조절하거나 조정하기 위한 튜닝(tuning) 양을 결정한다. 예를 들어, 프로세서는 중앙 프로세싱 유닛(central processing unit: CPU), 제어기, 멀티-프로세서(multi-processor), 분배 프로세싱 시스템 및 응용 주문형 집적 회로(application specific integrated circuit: ASIC) 및/또는 적합한 프로세싱 유닛일 수 있다. 일부 실시예들에서, 프로세서(210)는 제어기 또는 컴퓨터 상에 임베디드(embedded)된다. 다른 실시예들에서, 프로세서(210)는 SOC 제품들의 제 2 로트에 대한 제조 조건들 또는 마스크들을 조절하기 위해 제조 시스템(220)을 제어한다. 제조 시스템(220)은 서로 다른 제조 조건들을 구현하기 위해 다수의 제조 장치들(220a, 220b 및 220c)을 포함할 수 있음이 주목되어야 한다. 예를 들어, 제조 장치(220a)(즉, 리소그래피 머신(lithography machine))는 리소그래피(LIT) 에너지들을 조절하거나 구현하기 위해 활용되고, 제조 장치(220b)(즉, 에칭 머신)는 에칭 프로세스들을 조절하거나 구현하기 위해 활용되며, 제조 장치(220c)(즉, 열 어닐링 머신(thermal anneal machine))는 급속 열 어닐링(Rapid Thermal Anneal: RTA) 온도들을 조절하거나 구현하기 위해 활용된다.

도 2b는 일부 실시예들에 따른 코어들(110, 120, 130 및 140)의 각각의 대표적인 패턴의 게이트 길이들의 CD들의 차트를 예시한다. 예를 들어, 특정 로트에서 제조되는 복수의 웨이퍼들이 존재할 수 있으며, 이는 그와 같은 웨이퍼들이 동시에 그리고 동일한 프로세스에서 제조됨을 의미한다. 추가로, 웨이퍼는 다수의 다이들을 포함할 수 있으며, 각 다이는 멀티-코어 SOC 제품들을 가질 수 있으며, 이는 SOC 제품이 2개보다 많은 코어들을 가짐을 의미한다. 예를 들어, 제 1 다이(100)는 제 1 로트에 속하며, 제 2 다이는 제 2 로트에 속하는데, 이는 2개의 다이들이 동시에 또는 동일한 프로세스에서 제조되지 않음을 의미한다. 다른 예에서, 제 1 다이(100) 및 제 2 다이 둘 다가 제 1 로트에 속하며, 이는 2개의 다이들이 동시에 그리고 동일한 프로세스에서 제조됨을 의미한다. 일 실시예에서, SOC 제품은 4개의 코어들(110, 120, 130 및 140)을 가지며, 제 1 로트의 웨이퍼는 약 50개의 다이들을 포함한다. 이제 도 2b를 참조하면, 제 1 로트의 웨이퍼가 50개의 다이들을 포함하기 때문에, 각 코어(110, 120, 130 및 140)에 대한 게이트 길이들의 CD들의 50개의 데이터들이 존재한다. 측정 장치(200)로부터의 게이트 길이들의 CD들의 측정 데이터를 수신한 후에, 프로세서(210)는 각 코어(110, 120, 130 및 140)에 대한 게이트 길이들의 CD들의 50개의 데이터들의 중앙값(median)을 계산한다.

다시 도 2b를 참조하면, 코어(110)에 대한 게이트 길이들의 CD들의 중앙값은 44.5 nm이고, 코어(120)에 대한 게이트 길이들의 CD들의 중앙값은 44.8 nm이며, 코어(130)에 대한 게이트 길이들의 CD들의 중앙값은 44.5 nm이며, 코어(140)에 대한 게이트 길이들의 CD들의 중앙값은 44.9 nm이다. 서로 다른 코어들의 임의의 2개의 중앙값들 사이의 다수의 차이들(즉, 미스매치 값들)이 획득될 수 있다. 일부 실시예들에서, 프로세서(210)는 차이들을 계산하고 코어-대-코어 미스매치들을 조절 또는 조정하기 위한 튜닝 양인 차이들의 최대값을 선택한다. 일 예로서 도 2b를 보면, 최상위 중앙값은 코어(140)로부터의 44.9 nm이며 최하위 중앙값은 코어(110 또는 130)로부터의 44.5 nm이며, 따라서 차이들의 최대값은 0.4 nm이다. 그 후에, 프로세서(210)는 튜닝 양으로서 0.4 nm의 최대 차이를 선택하거나 결정한다. 구체적으로, 마스크는 프로세서(210)에 의한 마스크 논리 연산(mask logic operation)으로 조정되거나 조절된다. 일부 실시예들에서, 4개의 코어들(110, 120, 130 및 140)의 튜닝 양은 0.4 nm이며, 코어들(110 및 130)의 게이트 길이들의 CD들이 0.4 nm만큼 감소되며, 코어들(120 및 140)의 게이트 길이들의 CD들이 변경되지 않도록 코어들(110 및 130)의 레이아웃들이 조정되거나 조절된다.

도 2c는 일부 실시예들에 따른 코어들(110, 120, 130 및 140) 각각의 대표적인 패턴의 IDDQ의 차트를 예시한다. 제 1 로트에서의 각 코어(110, 120, 130 및 140)의 대표적인 패턴들(112, 122, 132 및 142)의 일부 전자 특성들은 다른 측정 장치에 의해 측정된다. 일부 실시예들에서, 전자 특성들은 각 코어의 IDDQ 또는 동작 속도를 포함한다. 제 1 로트의 웨이퍼가 50개의 다이들을 포함하기 때문에, 각 코어(110, 120, 130 및 140)에 대한 IDDQ의 50개의 데이터들이 존재한다. 측정 장치(200)로부터의 IDDQ들의 측정 데이터를 수신한 후에, 프로세서(210)는 4개의 코어들(110, 120, 130 및 140) 각각에 대한 IDDQ들의 50개 데이터들의 중앙값을 계산한다.

그 후에, 프로세서(210)는 차이들을 계산하며 튜닝 양이 되는 차이들의 최대값을 선택한다. 제조 시스템(220)은 프로세서(210)로부터 튜닝 양을 수신하며 튜닝 양에 기초하여 코어-대-코어 미스매치들을 조정한다. 다시 도 2b 및 도 2c를 참조하면, IDDQ는 게이트 길이에 역으로 비례하기 때문에, 코어들(110 및 130)로부터의 IDDQ들의 중앙값들은 코어들(120 및 140)로부터의 IDDQ들의 중앙값들보다 더 큰 한편, 코어들(110 및 130)로부터의 게이트 길이들의 중앙값들은 코어들(120 및 140)로부터의 게이트 길이들의 중앙값들보다 더 작다. 구체적으로, 최상위 중앙값은 코어(110)로부터의 124㎂이며, 최하위 중앙값은 코어(140)로부터의 100㎂이며, 따라서 최하위 중앙값만큼 나누어진 최상위 중앙값과 최하위 중앙값 사이의 차이에 의해 획득되는, 차이들의 최대값은 24㎂이며 미스매치 비율은 24%이다. 따라서, 프로세서(210)는 튜닝 양으로서 24㎂의 최대 차이 또는 124%의 비율을 선택하거나 결정한다.

도 3a 내지 3e는 일부 실시예들에 따른 코어-대-코어 미스매치를 감소시키기 위한 다수의 동작 방법들을 예시한다. 도 3a에 관하여, 동작(S300)에서, SOC 제품들의 제 1 로트에서의 각 코어(110, 120, 130 및 140)의 대표적인 패턴의 전자 특성들이 측정 장치(200)에 의해 측정된다. 제 1 로트에서의 SOC 제품들의 각각은 서로 동일한 2개보다 많은 코어들을 포함하며, 전자 특성들은 각 코어의 IDDQ 또는 동작 속도를 포함하는 것이 주목되어야 한다. 그 후에, 동작(S302)에서, SOC 제품들의 제 1 로트에서의 각 코어(110, 120, 130 및 140)의 대표적인 패턴의 게이트 길이들이 다른 측정 장치에 의해 측정된다. 일부 실시예들에서, 동작(S302)은 동작(S300) 전에 구현된다. 다른 실시예들에서, 동작(S302)은 동작(S300)의 구현 없이 구현된다. 다른 실시예들에서, 동작(S300)은 동작(S302)의 구현 없이 구현된다.

동작들(S300 및/또는 S302) 후에, 방법은 동작(S304)로 진행한다. 동작(S304)에서, 프로세서(210)는 게이트 길이들 사이의 차이들 및/또는 SOC 제품들의 제 1 로트에서의 각 코어(110, 120, 130 및 140)의 전자 특성들 사이의 차이들에 따라 튜닝 양들을 결정한다. 그 후에, 일부 실시예들에서, 프로세서(210)는 각 코어(110, 120, 130 및 140)의 주변 환경으로 인한 코어-대-코어 미스매치를 감소시키기 위한 튜닝 양들에 따라 각각 SOC 제품들의 제 2 로트에서의 각 코어(110, 120, 130 및 140)의 게이트 길이들의 CD들에 대한 리소그래피(LIT) 에너지들을 조정하거나 조절하며, 이는 동작(S306)에서 설명된다. 제 2 로트에서의 SOC 제품들의 각각은 서로 동일한 2개보다 많은 코어들을 포함하며 또한 제 1 로트에서의 코어들과 동일한 것이 주목되어야 한다.

동작(S306)에 관하여, LIT 에너지의 민감도는 약 0.9nm/mJ 내지 1.3nm/mJ이다. 일부 실시예들에서, 게이트 길이의 CD는 제 1 타입의 포토레지스트(photoresist)를 활용하는 동안 1mJ만큼의 LIT 에너지의 증가로 0.9 nm 내지 1.3 nm만큼 감소될 것이다. 다른 실시예들에서, 게이트 길이의 CD는 제 2 타입의 포토레지스트를 활용하는 동안 1mJ만큼의 LIT 에너지의 증가로 0.9 nm 내지 1.3 nm만큼 증가할 것이며, 제 2 타입의 포토레지스트는 제 1 타입의 포토레지스트와 반대이다. 따라서, 튜닝 양에 기초하여 LIT 에너지를 튜닝함으로써, 게이트 길이의 CD가 조정될 수 있거나 동작될 수 있다.

일부 실시예들에서, 동작(S316)은 동작(S306) 후에 구현된다. 동작(S316)에서, SOC 제품들의 제 2 로트에서의 각 코어(110, 120, 130 및 140)의 대표적인 패턴의 전자 특성들 및/또는 게이트 길이들의 CD들은 측정 장치들에 의해 측정된다. 동작(S316) 후에, SOC 제품의 제 2 로트에서의 각 코어의 게이트 길이들의 CD들 사이의 차이들 및/또는 전자 특성들 사이의 차이들이 확인되는데, 이는 동작(S318)에서 설명된다.

도 3b는 일부 실시예들에 따른 코어-대-코어 미스매치를 감소시키기 위한 다른 동작 방법을 예시한다. 일부 실시예들에서, 동작(S308)은 동작(S304) 후에 구현된다. 동작(S308)에서, 프로세서는 각 코어(110, 120, 130 및 140)의 주변 환경으로 인한 코어-대-코어 미스매치를 감소시키기 위한 튜닝 양들에 따라 각각 SOC 제품들의 제 2 로트에서의 게이트 길이들의 임계 치수들에 대해 에칭 프로세스들을 조정하거나 조절한다. SOC 제품들의 제 2 로트의 서로 다른 영역들에서의 게이트 길이들을 조정하기 위한 에칭 프로세스들은 튜닝 양들에 따라 각각 구현된다. 도 3c는 일부 실시예들에 따른 코어-대-코어 미스매치를 감소시키기 위한 다른 동작 방법을 예시한다. 다른 실시예들에서, 동작(S310)은 동작(S304) 후에 구현된다. 동작(S310)에서, 프로세서는 각 코어(110, 120, 130 및 140)의 주변 환경으로 인한 코어-대-코어 미스매치를 감소시키기 위한 튜닝 양들에 따라 각각 SOC 제품들의 제 2 로트에서의 게이트 길이들의 임계 치수들(CDs)에 대해 적어도 하나의 마스크를 조정하거나 조절한다.

일부 실시예들에서, 동작들(S306 및 S308)은 둘 다 동작(S304) 후에 구현될 수 있다. 다른 실시예들에서, 동작들(S310) 및 동작들(S306 또는 S308) 중 하나는 둘 다 동작(S304) 후에 구현될 수 있다. 다른 실시예들에서, 동작들(S310) 및 동작들(S306 및 S308)은 동작(S304) 후에 모두 구현될 수 있다. 일부 실시예들에서, 동작들(S306 및/또는 S308 및/또는 S310)은 튜닝 양이 게이트 길이의 CD 또는 전자 특성의 미리-결정된 오프셋보다 더 클 때 구현될 것이다. 구체적으로, 게이트 길이의 CD의 미리-결정된 오프셋 값은 약 0.1nm 내지 0.6nm이며, 전자 특성의 미리-결정된 오프셋 값은 10% 내지 30%의 미스매치 비율이다.

도 3d는 일부 실시예들에 따른 코어-대-코어 미스매치를 감소시키기 위한 다른 동작 방법을 예시한다. 일부 실시예들에서, 동작(S312)은 동작(S300) 후에 구현된다. 동작(S312)에서, 프로세서는 각 코어의 주변 환경으로 인한 코어-대-코어 미스매치를 감소시키기 위한 튜닝 양들에 따라 각각 SOC 제품들의 제 2 로트에서의 각 개별 코어의 소스, 드레인 및/또는 저농도 도핑 드레인(Lightly Doped Drain :LDD) 주입 배분량을 조정하거나 조절한다. 일 실시예에서, 제 2 로트의 서로 다른 영역들에서의 각 코어의 소스, 드레인 및/또는 LDD의 주입 배분량들은 튜닝 양들에 따라 각각 구현된다. 예를 들어, 코어들(110 및 130)의 소스 및 드레인의 주입 배분량들은 감소하며, 코어들(120 및 140)의 소스 및 드레인의 주입 배분량들은 증가한다. 따라서, 코어-대-코어 미스매치를 개선하기 위해 주입 배분량의 튜닝이 코어에 의해 구현된다. 도 3e는 일부 실시예들에 따른 코어-대-코어 미스매치를 감소시키기 위한 다른 동작 방법을 예시한다. 다른 실시예들에서, 동작(S314)은 동작(S300) 후에 구현된다. 동작(S314)에서, 프로세서는 각 코어의 주변 환경으로 인한 코어-대-코어 미스매치를 감소시키기 위한 튜닝 양들에 따라 각각 SOC 제품들의 제 2 로트에서의 각 개별 코어의 급속 열 어닐링(Rapid Thermal Anneal: RTA) 온도를 조정하거나 조절한다. 일 실시예에서, 제 2 로트의 서로 다른 영역들에서의 각 코어의 RTA 온도는 코어-대-코어 미스매치를 개선하기 위해 RTA 온도가 코어에 의해 구현되도록, 주입 배분을 활성화하기 위한 튜닝 양들에 따라 각각 구현된다. 다른 실시예들에서, 동작들(S312 및/또는 S314)은 튜닝 양이 전자 특성의 미리-결정된 오프셋 값보다 큰 때에 구현될 것이다.

게이트 길이의 IDDQ 및 CD의 예시적인 미스매치 값들은 표 1에 다음과 같이 도시된다:

미스매치 값	조절 방법 없음	조절 방법 있음
IDDQ(%)	24%	5%
게이트 길이의 CD(nm)	0.4nm	0.15nm
게이트 길이의 CD(%)	0.90%	0.34%

본 개시물에 의해 제공된 조절 방법을 활용함으로써, 게이트 길이들의 CD들의 미스매치가 (0.90%의 정규화 값을 갖는) 0.4nm로부터 (0.34%의 정규화 값을 갖는) 0.15 nm로 감소하며, IDDQ의 미스매치는 24%로부터 5%로 감소한다. 미스매치는 다이 내의 각 코어(110, 120, 130 및 140)의 서로 다른 주변 환경들에 의해 야기된다. 따라서, 코어-대-코어 미스매치는 각 코어(110, 120, 130 및 140)를 개별적으로 조절하거나 조정함으로써 감소되거나 개선되어야 한다. 본 개시물은 SOC 제품들의 제 1 로트로부터 획득되는 튜닝 양에 기초하여 SOC 제품들의 제 2 로트의 각 코어(110, 120, 130 및 140)의 제조 조건 및/또는 마스크를 조절하거나 조정하기 위한 방법을 제공한다. 구체적으로, 제조 조건 및/또는 마스크의 조절들 또는 조정들은 다이 또는 웨이퍼에 의해서보다는 오히려 각 개별 코어 각각에 의해 구현될 수 있다. 따라서, 그와 같은 조절들 또는 조정들은 멀티-코어 SOC 제품들이 더 양호한 성능 및 더 큰 설계 마진을 가질 수 있도록, 각 다이의 서로 다른 주변 환경들로 인한 코어-대-코어 미스매치를 감소시킬 수 있다.

본 개시물의 일부 실시예들에 따르면, 코어-대-코어 미스매치를 감소시키기 위한 방법이 제공된다. 방법은 측정 장치에 의해 SOC 제품들의 제 1 로트에서의 각 코어의 대표적인 패턴의 게이트 길이들을 측정하는 단계를 포함한다. 제 1 로트에서의 SOC 제품들의 각각은 서로 동일한 2개보다 많은 코어들을 포함한다. 방법은 또한 각 코어의 게이트 길이들 사이의 차이들에 따라 튜닝 양을 결정하는 단계, 및 각 코어의 주변 환경으로 인한 코어-대-코어 미스매치를 감소시키기 위한 튜닝 양들에 따라 각각 SOC 제품들의 제 2 로트에서의 각 코어의 게이트 길이의 임계 치수들에 대한 제조 조건들을 조정하는 단계를 포함한다. 제 2 로트에서의 SOC 제품들의 각각은 서로 동일하며 또한 제 1 로트에서의 코어들과 동일한 2개보다 많은 코어들을 포함한다.

다른 실시예들에 따르면, 코어-대-코어 미스매치를 감소시키기 위한 방법이 제공된다. 방법은 측정 장치에 의해 SOC 제품들의 제 1 로트에서의 각 코어의 대표적인 패턴의 게이트 길이들을 측정하는 단계를 포함한다. 제 1 로트에서의 SOC 제품들의 각각은 서로 동일한 2개보다 많은 코어들을 포함한다. 방법은 또한 각 코어의 게이트 길이들 사이의 차이들에 따라 튜닝 양을 결정하는 단계, 및 각 코어의 주변 환경으로 인한 코어-대-코어 미스매치를 감소시키기 위한 튜닝 양들에 따라 각각 SOC 제품들의 제 2 로트에서의 각 코어의 게이트 길이의 임계 치수들에 대한 마스크를 조정하는 단계를 포함한다. 제 2 로트에서의 SOC 제품들의 각각은 서로 동일하며 또한 제 1 로트에서의 코어들과 동일한 2개보다 많은 코어들을 포함한다.

다른 실시예들에 따르면, 코어-대-코어 미스매치를 감소시키기 위한 방법이 제공된다. 방법은 측정 장치에 의해 SOC 제품들의 제 1 로트에서의 각 코어의 대표적인 패턴의 전자 특성들을 측정하는 단계를 포함한다. 제 1 로트에서의 SOC 제품들의 각각은 서로 동일한 2개보다 많은 코어들을 포함한다. 방법은 또한 각 코어의 주변 환경으로 인한 코어-대-코어 미스매치를 감소시키기 위한 측정된 전자 특성들에 따라 각각 SOC 제품들의 제 2 로트에서의 각 코어의 제조 조건들을 조정하는 단계를 포함한다. 제 2 로트에서의 SOC 제품들의 각각은 서로 동일하며 또한 제 1 로트에서의 코어들과 동일한 2개보다 많은 코어들을 포함한다

실시예들 및 그들의 장점들이 상세하게 설명되었더라도, 첨부되는 청구범위에 의해 정의된 바와 같은 실시예들의 정신 및 범위로부터 이탈하지 않고서 다양한 변경들, 치환들 및 개조들이 본원에서 이루어질 수 있음이 이해되어야 한다. 더욱이, 본 출원의 범위는 명세서에 설명된 프로세스, 머신, 제조, 물질의 조성, 수단들, 방법들 및 변조들의 특정 실시예들에 제한되도록 의도되지 않는다. 당업자가 본 개시물로부터 용이하게 인식하는 바와 같이, 본원에 설명된 대응하는 실시예들에서와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 이후에 개발될 프로세스들, 머신들, 제조, 물질의 조성들, 수단들, 방법들 또는 변조들은 본 개시물에 따라 활용될 수 있다. 따라서, 첨부되는 청구범위는 그와 같은 프로세스들, 머신들, 제조, 물질의 조성들, 수단들, 방법들 또는 변조들을 그 범위 내에 포함하도록 의도된다. 추가로, 각 청구항은 별개의 실시예를 구성하며, 다양한 청구항들 및 실시예들의 조합이 본 개시물의 범위 내에 있다.

Claims

코어-대-코어 미스매치(core-to-core mismatch)를 감소시키기 위한 방법으로서,
측정 장치에 의해 시스템-온-칩(system-on-chip: SOC) 제품들의 제 1 로트(lot) ― 상기 제 1 로트에서의 상기 SOC 제품들의 각각은 서로 동일한 2개보다 많은 코어들을 포함함 ― 에서 각 코어의 대표적인 패턴의 게이트 길이들을 측정하는 단계;
각 코어의 상기 게이트 길이들 사이의 차이들에 따른 튜닝(tuning) 양을 결정하는 단계; 및
각 코어의 주변 환경으로 인한 코어-대-코어 미스매치를 감소시키기 위한 상기 튜닝 양들에 따라 각각 SOC 제품들의 제 2 로트에서의 각 코어의 게이트 길이의 임계 치수들(critical dimensions: CDs)에 대한 제조 조건들을 조정(adjust)하는 단계를 포함하며,
상기 제 2 로트에서의 상기 SOC 제품들의 각각은, 서로 동일하며 또한 상기 제 1 로트에서의 상기 코어와도 동일한 2개보다 많은 코어들을 포함하는 것인, 코어-대-코어 미스매치를 감소시키기 위한 방법.
제 1 항에 있어서,
상기 제조 조건들을 조정하는 단계는 상기 SOC 제품들의 제 2 로트에서의 각 코어의 게이트 길이의 임계 치수들에 대한 상기 튜닝 양들에 따라 리소그래피(lithography: LIT) 에너지들을 조정하는 단계를 포함하는 것인, 코어-대-코어 미스매치를 감소시키기 위한 방법.
제 1 항에 있어서,
상기 제조 조건들을 조정하는 단계는 상기 SOC 제품들의 제 2 로트에서의 각 코어의 게이트 길이의 임계 치수들에 대한 상기 튜닝 양들에 따라 에칭 프로세스들을 조정하는 단계를 포함하는 것인, 코어-대-코어 미스매치를 감소시키기 위한 방법.
제 1 항에 있어서,
상기 튜닝 양이 게이트 길이 CD들의 미리-결정된(pre-determined) 오프셋 값보다 더 큰 때에, 제조 조건들의 조정이 구현되며, 상기 튜닝 양은 각 코어의 상기 게이트 길이들 사이의 차이들의 최대값인 것인, 코어-대-코어 미스매치를 감소시키기 위한 방법.
제 1 항에 있어서,
각 코어의 상기 대표적인 패턴의 전자 특성들을 측정하는 단계를 더 포함하는, 코어-대-코어 미스매치를 감소시키기 위한 방법.
제 5 항에 있어서,
상기 전자 특성들은 각 코어의 집적 회로 휴지 전류(Integrated Circuit Quiescent Current: IDDQ) 또는 동작 속도를 포함하는 것인, 코어-대-코어 미스매치를 감소시키기 위한 방법.
제 6 항에 있어서,
상기 튜닝 양이 IDDQ의 미리-결정된 오프셋 값보다 더 큰 때에, 상기 제조 조건들의 조정이 구현되며, 상기 튜닝 양은 각 코어의 상기 IDDQ 사이의 차이들의 최대값인 것인, 코어-대-코어 미스매치를 감소시키기 위한 방법.
제 1 항에 있어서,
상기 대표적인 패턴은 MOS-형 패턴인 것인, 코어-대-코어 미스매치를 감소시키기 위한 방법.
코어-대-코어 미스매치(core-to-core mismatch)를 감소시키기 위한 방법으로서,
측정 장치에 의해 SOC(system-on-chip) 제품들의 제 1 로트(lot) ― 상기 제 1 로트에서의 상기 SOC 제품들의 각각은 서로 동일한 2개보다 많은 코어들을 포함함 ― 에서 각 코어의 대표적인 패턴의 게이트 길이들을 측정하는 단계;
각 코어의 상기 게이트 길이들 사이의 차이들에 따른 튜닝 양을 결정하는 단계; 및
각 코어의 주변 환경으로 인한 코어-대-코어 미스매치를 감소시키기 위한 상기 튜닝 양들에 따라 각각 SOC 제품들의 제 2 로트에서의 각 코어의 게이트 길이의 임계 치수들(critical dimensions: CDs)에 대한 적어도 하나의 마스크를 조정(adjust)하는 단계를 포함하며,
상기 제 2 로트에서의 상기 SOC 제품들의 각각은, 서로 동일하며 또한 상기 제 1 로트에서의 상기 코어와도 동일한 2개보다 많은 코어들을 포함하는 것인, 코어-대-코어 미스매치를 감소시키기 위한 방법.
코어-대-코어 미스매치(core-to-core mismatch)를 감소시키기 위한 방법으로서,
측정 장치에 의해 SOC(system-on-chip) 제품들의 제 1 로트(lot) ― 상기 제 1 로트에서의 상기 SOC 제품들의 각각은 서로 동일한 2개보다 많은 코어들을 포함함 ― 에서 각 코어의 대표적인 패턴의 전자 특성들을 측정하는 단계; 및
각 코어의 주변 환경으로 인한 코어-대-코어 미스매치를 감소시키기 위한 상기 측정된 전자 특성들에 따라 각각 SOC 제품들의 제 2 로트에서의 각 코어의 제조 조건들을 조정(adjust)하는 단계를 포함하며,
상기 제 2 로트에서의 상기 SOC 제품들의 각각은, 서로 동일하며 또한 상기 제 1 로트에서의 상기 코어와도 동일한 2개보다 많은 코어들을 포함하는 것인, 코어-대-코어 미스매치를 감소시키기 위한 방법.