KR101673965B1

KR101673965B1 - Monolithic multi channel semiconductor power device and manufacturing method thereof

Info

Publication number: KR101673965B1
Application number: KR1020140193672A
Authority: KR
Inventors: 김종민; 고유민; 송근만; 조주영; 최재혁
Original assignee: (재)한국나노기술원
Priority date: 2014-12-30
Filing date: 2014-12-30
Publication date: 2016-11-09
Also published as: KR20160083256A

Abstract

본 발명에 따른 모놀리식 멀티채널 전력반도체소자는 기판; 상기 기판 상에 형성된 제 1 HEMT 구조체; 및 상기 기판 상에 형성된 제 2 HEMT 구조체;를 포함하고, 상기 제1 및 제2 HEMT 구조체는 각기 4원계 질화물 반도체층을 포함한다. 상기 제 1 HEMT 구조체와 상기 제 2 HEMT 구조체는 동일한 기판 위에서 수평 방향으로 상이한 위치에, 수직 방향으로 서로 다른 층에 형성되며, 배리어층에 의해 서로 전기적으로 분리된다. 상기 제 1 HEMT 구조체는 상기 배리어층 상에 순차적으로 갈륨면 에피택셜 성장한 제1 GaN버퍼층, 제1 InAlGaN층 및 제1 GaN캡층을 포함하고, 상기 제1 InAlGaN층은 In과 Al은 소정의 조성비를 가짐으로써 상기 제1 InAlGaN층에 압축응력이 작용하여 분극이 상부 방향을 향하도록 역전되고, E-모드(Depletion mode) 동작을 수행한다. 상기 제 2 HEMT 구조체는 상기 기판 상에 순차적으로 갈륨면 에피택셜 성장한 제2 GaN버퍼층과 제2 InAlGaN층을 포함하고, In과 Al은 소정의 조성비를 가짐으로써 인장응력이 작용하여 상기 제2 GaN버퍼층과 상기 제2 InAlGaN층 사이의 계면에 2DEG이 형성되고 D-모드(Depletion mode) 동작을 수행한다.A monolithic multi-channel power semiconductor device according to the present invention includes: a substrate; A first HEMT structure formed on the substrate; And a second HEMT structure formed on the substrate, wherein the first and second HEMT structures each include a quaternary nitride semiconductor layer. The first HEMT structure and the second HEMT structure are formed in different layers in the vertical direction at different positions in the horizontal direction on the same substrate, and are electrically separated from each other by the barrier layer. The first HEMT structure includes a first GaN buffer layer, a first InAlGaN layer, and a first GaN cap layer sequentially grown on the barrier layer by gallium-sided epitaxial growth, wherein the first InAlGaN layer has a predetermined composition ratio of In and Al So that a compressive stress acts on the first InAlGaN layer so that the polarization is reversed toward the upper direction, thereby performing an E-mode (Depletion mode) operation. The second HEMT structure includes a second GaN buffer layer and a second InAlGaN layer sequentially grown on the substrate by gallium surface epitaxial growth. In and Al have a predetermined composition ratio, tensile stress acts on the second GaN buffer layer, And a 2DEG is formed at an interface between the second InAlGaN layer and a D-mode (Depletion mode) operation.

Description

[0001] The present invention relates to a monolithic multi-channel power semiconductor device and a manufacturing method thereof,

본 발명은 모놀리식 멀티채널 전력반도체소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 단일 기판 상에 형성된 2 이상의 고 전자이동도 트랜지스터(High Electron Mobility Transistor: 이하, HEMT라 함)가 각기 상이한 모드의 별개 채널로 동작하는 모놀리식 멀티채널 전력반도체소자 및 그 제조 방법에 관한 것이다.The present invention relates to a monolithic multi-channel power semiconductor device and a method of manufacturing the same, and more particularly, to a monolithic multi-channel power semiconductor device having two or more high electron mobility transistors (HEMTs) Mode power semiconductor device and a method of manufacturing the same.

전력반도체소자는 전력을 시스템에 맞게 배분하는 제어 및 변환 기능을 가진 소자로서, 에너지를 절약하고 제품을 축소하기 위하여 전력공급 장치나 전력변환 장치에 사용된다. Power semiconductor devices are devices with control and conversion functions that distribute power to the system, and are used in power supplies and power converters to save energy and shrink the product.

최근에는 특히 소비 전력 절감이 중요해 지고 있고, 이를 위해 전력변환 효율의 향상은 필수적이다. 전력 변환에 있어 파워 스위칭 소자의 효율이 전체 전력 변환 효율을 좌우한다. In recent years, especially in terms of power consumption reduction, it is essential to improve the power conversion efficiency. In power conversion, the efficiency of the power switching device determines the overall power conversion efficiency.

종래에 이용되는 전력소자는 실리콘(Silicon)을 이용한 파워 MOSFET 이나 IGBT가 대부분이나, 실리콘의 물성적인 한계로 인하여 소자의 효율 증가에 한계가 있다. 실리콘 기반 전력반도체는 특히 고전압 환경에서 전력전달 효율이 낮고 에너지 낭비가 커서 전력전달 효율성이 높은 질화갈륨 등 신소자를 이용한 연구가 부상하고 있다.Conventionally, power MOSFETs and IGBTs using silicon are the most commonly used power sources. However, due to the physical limitations of silicon, there is a limit to increase the efficiency of devices. Silicon-based power semiconductors are emerging with new devices such as gallium nitride, which have low power transmission efficiency and high energy dissipation and high power transfer efficiency, especially in high voltage environments.

GaN 전력반도체소자는 와이드 밴드 갭 특성과 고온(700) 안정성의 장점이 있고, 고출력 전력증폭기뿐만 아니라 고전력 스위칭 소자로써 차세대 에너지 절감용 핵심소자로 부각되고 있다. GaN power semiconductor devices have advantages of wide band gap characteristics and high temperature (700) stability, and are emerging as core devices for next generation energy saving as well as high output power amplifiers and high power switching devices.

한편 HEMT(High Electron Mobility Transistor)는 에너지 밴드-갭(Energy band gap)이 서로 다른 두 물질의 접합계면(heterojunction)을 채널로서 이용하는 전계 효과형 트랜지스터(Field-Effect Transistor)의 일종이다. HEMT의 이종 접합계면에는 2차원 전자가스(2 Dimensional Electron Gas: 이하, 2DEG이라 함)가 생성되는데, 이 전자는 이온산란을 받기 어렵기 때문에 일반 반도체 중의 캐리어 보다 각별히 높은 이동도를 갖는다. 또한 이종접합계면(Heterojunction)에서 전자가 z 축 방향으로는 구속되지만 2차원 평면(x-y 평면)에서는 자유롭게 이동하여 높은 이동도를 갖는 캐리어로서 기능하게 되므로, 게이트 전극을 설치하여 이 캐리어를 제어하면 여러 가지 우수한 특성을 가진 FET를 만들 수 있다. On the other hand, HEMT (High Electron Mobility Transistor) is a kind of field-effect transistor that uses a heterojunction of two materials having different energy band gaps as a channel. A two dimensional electron gas (hereinafter referred to as 2DEG) is generated at the heterojunction interface of the HEMT. Since the electron is difficult to undergo ion scattering, it has a significantly higher mobility than carriers in a general semiconductor. In addition, electrons are constrained in the z-axis direction at the heterojunction, but they move freely in the two-dimensional plane (xy plane) and function as a carrier having high mobility. Therefore, It is possible to make a FET with excellent characteristics.

도 1, 2는 2DEG을 이용한 HEMT의 기본 구조와 에너지 밴드 에지 다이어그램을 n-AlGaAs/i-GaAs/Si-GaAs HEMT를 예로서 도시한 것이다. 도 1은 n-AlGaAs/i-GaAs/Si-GaAs HEMT의 이종접합구조를 나타낸 것으로, 에피택셜 성장한 AlGaAs와 GaAs의 접합계면에 2DEG층이 생성되고, AlGaAs의 상면에 게이트 전극이 제공된다.FIGS. 1 and 2 show the basic structure and energy band edge diagram of a HEMT using a 2DEG as an example of an n-AlGaAs / i-GaAs / Si-GaAs HEMT. FIG. 1 shows a hetero-junction structure of an n-AlGaAs / i-GaAs / Si-GaAs HEMT, wherein a 2DEG layer is formed at the junction interface of the epitaxially grown AlGaAs and GaAs and a gate electrode is provided at the top surface of the AlGaAs.

도 2는 도 1의 HEMT의 평형상태에서의 밴드 다이어그램으로서, 여기서 전도대(Conduction band edge, E_C)와 E_F(Fermi Energy)이 2DEG에서의 전자 밀도(electron density)를 결정한다. FIG. 2 is a band diagram of the HEMT in the equilibrium state of FIG. 1, where the conduction band edge (E _C ) and E _F (Fermi Energy) determine the electron density in the 2DEG.

한편 갈륨면(Ga-face)으로 성장한 AlGaN/GaN/SiC 기반 HEMT는 L-band(40~60 GHz)에서 W-band(75~110 GHz)까지 전력증폭기로서의 가능성을 보여주고 있으며, 이종 접합 계면에서의 계면 특성이 우수하다. InAlN/GaN 구조 HEMT의 경우도 상면(上面)이 갈륨면이 되도록 성장하는 방식으로 제조 되어 왔으며 최근에는 질소면으로 성장하여 소자를 제작하는 경우도 있다. On the other hand, AlGaN / GaN / SiC based HEMTs grown on Ga-face show potential as power amplifiers from L-band (40 ~ 60 GHz) to W-band (75 ~ 110 GHz) Is excellent. InAlN / GaN structures HEMTs have also been fabricated in such a way that the top surface of the HEMTs grows to be a gallium surface. In recent years, a device is fabricated by growing to a nitrogen surface.

질소면(N-face) AlGaN/GaN/SiC 기반 HEMT는 게이트 누설 전류(Gate Leakage current)가 작고, 게이트 리세스 없이 E-mode(Enhancement mode) 동작이 가능하다. 또한 GaN/AlGaN/GaN 구조에서 reverse bias 하에서 캐리어(carrier) confinement가 개선되며, 소스(Source)/드레인(Drain) 전극의 접촉저항(contact resistance)을 줄일 수 있다는 장점이 있다. 그러나 질소면 구조는 성장 시에 표면이 거칠어 결정 품질이 갈륨면 소자와 비교할 때 저하되고 따라서 electron mobility가 떨어지는 등의 문제가 있다. N-face AlGaN / GaN / SiC based HEMTs have small gate leakage current and can operate in E-mode (Enhancement mode) without gate recession. Also, carrier confinement is improved under reverse bias in GaN / AlGaN / GaN structure, and contact resistance of source / drain electrode can be reduced. However, the surface of the nitrogen plane structure is rough during growth, so that the crystal quality is lowered compared with the gallium plane device, and the electron mobility is lowered.

또한 질화물계 HEMT는 오프(off) 상태를 유지하기 위해 게이트 전극에 음(-)의 전압을 인가하지만, 이러한 오프 상태에서 전류 및 전력 소모가 발생하고, 소자의 고전압 및 고전류 동작 특성을 저하시킨다.In addition, the nitride-based HEMT applies a negative voltage to the gate electrode in order to maintain the off state, but current and power consumption occurs in such an off state, which lowers the high-voltage and high-current operation characteristics of the device.

이를 개선하기 위해, 게이트 전압이 0V일 때 스위치를 오프하게 되는 노말리 오프(normally-off) 구조, 즉 E-mode(Enhancement mode)에 대한 기술이 요구되고 있으나, 종래의 노말리 오프 구조는 노말리 온 구조에 비해 전류 밀도 및 내압이 낮고 그 구조가 복잡하여 공정이 쉽지 않은 단점이 있다.In order to solve this problem, there is a demand for a normally-off structure, that is, an E-mode (Enhancement mode) in which a switch is turned off when the gate voltage is 0 V. However, Has a disadvantage in that the current density and the breakdown voltage are lower than those of the Malion structure and the structure is complicated and the process is not easy.

본 발명은 상기 종래 기술의 문제점을 해결하여, 결정 품질이 우수하면서도 게이트 누설 전류가 작고, 게이트 리세스 없이 E-mode(Enhancement mode) 동작이 가능한 HEMT 구조체를 제공하고자 한다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems of the prior art, and it is an object of the present invention to provide a HEMT structure which is excellent in crystal quality, has a small gate leakage current, and is capable of E-mode (Enhancement mode) operation without gate recess.

본 발명은 전류 밀도 및 내압이 높고, 구조가 간단하면서도 간이한 공정에 의해 제조될 수 있는 E-mode HEMT 구조체를 구비한 모놀리식 멀티채널 전력반도체소자 및 그 제조 방법을 제공하고자 한다. The present invention provides a monolithic multi-channel power semiconductor device having an E-mode HEMT structure having a high current density and a high breakdown voltage, a simple structure and a simple manufacturing process, and a method of manufacturing the same.

본 발명의 또 다른 목적은 결정 품질이 우수하면서도 전류밀도가 우수하고, 채널 간의 노이즈가 적으며, 상이한 모드로 동작하는 HEMT들을 단일 기판 상에 구현한 모놀리식 멀티채널 전력반도체소자와 이를 간이한 공정에 의해 제조하는 방법을 제공하고자 한다. It is still another object of the present invention to provide a monolithic multi-channel power semiconductor device which realizes HEMTs having a high crystal quality and excellent current density, less channel-to-channel noise and operating in different modes on a single substrate, And a process for producing the same.

상기와 같은 과제를 해결하기 위해 본 발명의 일 실시예에 의한 모놀리식 멀티채널 전력반도체 소자는 기판; 상기 기판 상에 형성된 제 1 HEMT 구조체; 및 상기 기판 상에 형성된 제 2 HEMT 구조체;를 포함한다. 상기 제1 및 제2 HEMT 구조체는 각기 4원계 질화물 반도체층을 포함하고, 상기 제1 HEMT 구조체는 E-모드(Enhancement mode) 동작을 수행하고, 상기 제 2 HEMT 구조체는 D-모드(Depletion mode) 동작을 수행한다.According to an aspect of the present invention, there is provided a monolithic multi-channel power semiconductor device comprising: a substrate; A first HEMT structure formed on the substrate; And a second HEMT structure formed on the substrate. The first and second HEMT structures each include a quaternary nitride semiconductor layer, the first HEMT structure performs an enhancement mode operation, and the second HEMT structure includes a D-mode (Depletion mode) And performs an operation.

상기 제 1 HEMT 구조체와 상기 제 2 HEMT 구조체는 동일한 기판 위에서 수평 방향으로 상이한 위치에, 수직 방향으로 서로 다른 층에 형성되며, 배리어층에 의해 서로 전기적으로 분리된다. 상기 제 1 HEMT 구조체는 상기 배리어층 상에 순차적으로 갈륨면 에피택셜 성장한 제1 GaN버퍼층, 제1 InAlGaN층 및 제1 GaN캡층을 포함하고, 상기 제1 InAlGaN층은 In, Al, Ga 및 N의 4종류의 원소로 구성되는 4원계 질화물반도체로 이루어지고, In과 Al은 소정의 조성비를 가짐으로써 상기 제1 InAlGaN층에 압축응력이 작용하여 분극이 상부 방향을 향하도록 역전된다.The first HEMT structure and the second HEMT structure are formed in different layers in the vertical direction at different positions in the horizontal direction on the same substrate, and are electrically separated from each other by the barrier layer. The first HEMT structure includes a first GaN buffer layer, a first InAlGaN layer, and a first GaN cap layer sequentially grown on the barrier layer, the first InAlGaN layer being formed of Ga, And a quaternary nitride semiconductor composed of four kinds of elements. In and Al have a predetermined composition ratio, so that a compressive stress acts on the first InAlGaN layer and the polarization is reversed so as to face the upward direction.

상기 제 1 HEMT 구조체는 상기 제1 GaN캡층 상에 형성된 제1 소스 전극, 제1 드레인 전극 및 제1 게이트 전극을 포함하고, 상기 제1 게이트 전극과 상기 제1 GaN캡층 사이에는 압축 응력(Compressive strained)을 받는 InAlGaN캡층이 형성되고, 상기 제1 HEMT 구조체는 normally off로 동작한다.The first HEMT structure includes a first source electrode, a first drain electrode, and a first gate electrode formed on the first GaN cap layer, and a compressive strained layer is formed between the first gate electrode and the first GaN cap layer. ) Is formed, and the first HEMT structure operates normally off.

상기 제 2 HEMT 구조체는 상기 기판 상에 순차적으로 갈륨면 에피택셜 성장한 제2 GaN버퍼층과 제2 InAlGaN층을 포함하고, 상기 제2 InAlGaN층은 In, Al, Ga 및 N의 4종류의 원소로 구성되는 4원계 질화물반도체로 이루어지고, In과 Al은 소정의 조성비를 가짐으로써 상기 제2 InAlGaN층에 인장응력이 작용하여 상기 제2 GaN버퍼층과 상기 제2 InAlGaN층 사이의 계면에 2DEG이 형성된다.Wherein the second HEMT structure includes a second GaN buffer layer and a second InAlGaN layer sequentially grown on the substrate by gallium plane epitaxial growth and the second InAlGaN layer is composed of four kinds of elements of In, Al, Ga, and N In and Al have a predetermined composition ratio, so that a tensile stress acts on the second InAlGaN layer to form a 2DEG at an interface between the second GaN buffer layer and the second InAlGaN layer.

상기 제2 HEMT 구조체는 상기 제2 InAlGaN층 상에 형성된 제2 소스 전극, 제2 드레인 전극 및 제2 게이트 전극을 포함하고, 상기 제1 HEMT 구조체와 상기 제 2 HEMT 구조체를 전기적으로 분리하는 아이솔레이션을 더 포함하는 것이 바람직하다.The second HEMT structure includes a second source electrode, a second drain electrode, and a second gate electrode formed on the second InAlGaN layer, and the isolation for electrically separating the first HEMT structure and the second HEMT structure .

본 발명의 또 다른 실시예에 의하면, 상기 제 1 HEMT 구조체와 상기 제 2 HEMT 구조체는 동일한 기판 위에서 수평 방향으로 상이한 위치에, 수직 방향으로 동일한 층에 형성되며, 아이솔레이션에 의해 전기적으로 분리되는 것이 바람직하다.According to another embodiment of the present invention, the first HEMT structure and the second HEMT structure are formed in the same layer in the vertical direction at different positions in the horizontal direction on the same substrate, and are preferably electrically isolated by isolation Do.

상기 제 1 HEMT 구조체와 상기 제2 HEMT 구조체는 상기 기판 상에 순차적으로 갈륨면 에피택셜 성장한 GaN버퍼층, InAlGaN층 및 GaN캡층을 각기 포함하고, 상기 InAlGaN층은 In, Al, Ga 및 N의 4종류의 원소로 구성되는 4원계 질화물반도체로 이루어지고, 상기 InAlGaN층에는 압축응력이 작용하여 분극이 역전된다.Wherein the first HEMT structure and the second HEMT structure each include a GaN buffer layer, an InAlGaN layer, and a GaN cap layer sequentially grown on the substrate, the InAlGaN layer including four kinds of In, Al, Ga, and N And the compressive stress acts on the InAlGaN layer to reverse the polarization.

상기 제 1 HEMT 구조체는 제1 소스 전극, 제1 드레인 전극 및 제1 게이트 전극을 포함하고, 상기 제1 게이트 전극이 형성되는 부분을 제외하고 상기 GaN캡층 상에는 인장 응력(Compressive strained)을 받는 InAlGaN캡층이 형성되어 상기 InAlGaN층과 상기 GaN캡층의 계면에 2DEG을 증진 형성한다. 상기 제1 소스 전극과 상기 제1 드레인 전극은 상기 InAlGaN캡층 상에 형성되고, 상기 제1 게이트 전극은 상기 GaN캡층 상에 형성되어, 상기 제1 HEMT 구조체는 normally off로 동작한다.The first HEMT structure includes a first source electrode, a first drain electrode, and a first gate electrode. Except for a portion where the first gate electrode is formed, an InAlGaN cap layer, which is compressively strained, And the 2DEG is formed at the interface between the InAlGaN layer and the GaN cap layer. The first source electrode and the first drain electrode are formed on the InAlGaN cap layer and the first gate electrode is formed on the GaN cap layer so that the first HEMT structure operates normally off.

상기 제 1 HEMT 구조체는 제1 소스 전극, 제1 드레인 전극 및 제1 게이트 전극을 포함하고, 상기 제1 게이트 전극이 형성되는 부분을 제외하고, 상기 GaN캡층과 격자 정합이 되는 InAlGaN캡층이 상기 GaN캡층 상에 형성되어 상기 InAlGaN층과 상기 GaN캡층의 계면에 2DEG을 증진 형성할 수도 있다.The first HEMT structure includes a first source electrode, a first drain electrode, and a first gate electrode. The InAlGaN cap layer, which is in lattice matching with the GaN cap layer, except for the portion where the first gate electrode is formed, And the 2DEG may be formed on the interface between the InAlGaN layer and the GaN cap layer.

상기 제2 HEMT 구조체는 제2 소스 전극, 제2 드레인 전극 및 제2 게이트 전극과, 상기 GaN캡층 상에 형성되고 인장 응력(Compressive strained)을 받거나 상기 GaN캡층과 격자 정합이 되는 InAlGaN캡층을 포함한다. 상기 제2 소스 전극, 제2 드레인 전극 및 제2 게이트 전극은 상기 InAlGaN캡층 상에 형성된다.The second HEMT structure includes a second source electrode, a second drain electrode, and a second gate electrode, and an InAlGaN cap layer formed on the GaN cap layer and subjected to a compressive strained or lattice matching with the GaN cap layer . The second source electrode, the second drain electrode, and the second gate electrode are formed on the InAlGaN cap layer.

본 발명의 E-모드(Enhancement mode) 동작을 수행하는 제1 HEMT 구조체와, D-모드(Depletion mode) 동작을 수행하는 제2 HEMT 구조체를 동일 기판 상에 포함하는 모놀리식 반도체 소자를 제조하는 방법은 기판 상면에 제2 질화물 반도체층을 형성하는 단계; 상기 제2 질화물 반도체층 상에 배리어층을 형성하는 단계; 상기 배리어층 상에 제1 질화물 반도체층을 형성하는 단계;상기 제1 질화물 반도체층 위에 게이트 전극, 드레인 전극 및 소스 전극을 형성하여 제1 HEMT 구조체(H1)를 형성하는 단계; 상기 제1 HEMT 구조체(H1)가 형성된 영역을 제외하고, 식각공정에 의해 적층 형성된 상기 제1 질화물 반도체층과 상기 배리어층을 제거하는 단계; 및 식각에 의해 제1 질화물 반도체층과 상기 배리어층이 제거된 영역에서 상기 제2 질화물 반도체층 상에 게이트 전극, 드레인 전극 및 소스 전극을 형성하여 제2 HEMT 구조체(H2)를 형성하는 단계;를 포함한다. A monolithic semiconductor device including a first HEMT structure performing an E-mode (Enhancement mode) operation of the present invention and a second HEMT structure performing a D-mode (Depletion mode) operation on the same substrate is manufactured The method includes forming a second nitride semiconductor layer on a top surface of a substrate; Forming a barrier layer on the second nitride semiconductor layer; Forming a first nitride semiconductor layer on the barrier layer, forming a gate electrode, a drain electrode, and a source electrode on the first nitride semiconductor layer to form a first HEMT structure H1; Removing the first nitride semiconductor layer and the barrier layer stacked by an etching process, except for a region where the first HEMT structure (H1) is formed; And forming a second HEMT structure (H2) by forming a gate electrode, a drain electrode, and a source electrode on the second nitride semiconductor layer in a region where the first nitride semiconductor layer and the barrier layer are removed by etching, .

상기 제2 질화물 반도체층을 형성하는 단계는 상기 기판 상면에 제2 GaN버퍼층을 갈륨면 에피택셜 성장시켜 형성하는 단계와, 상기 제2 GaN버퍼층 위에 제2 InAlGaN층을 갈륨면 에피택셜 성장시켜 형성하는 단계를 포함한다. 상기 제2 InAlGaN층에는 인장 응력(tensile)이 작용하며, 상기 제2 InAlGaN층과 제2 GaN버퍼층 사이의 계면에 2DEG이 형성된다.The forming of the second nitride semiconductor layer may include forming a second GaN buffer layer on the GaN buffer layer by epitaxially growing the second GaN buffer layer, and forming a second InAlGaN layer on the gallium surface by epitaxial growth on the second GaN buffer layer . A tensile stress acts on the second InAlGaN layer and a 2DEG is formed at an interface between the second InAlGaN layer and the second GaN buffer layer.

상기 배리어층을 형성하는 단계는 상기 제2 InAlGaN층 상에 산화물이나 질화물로 이루어진 절연층을 형성하는 단계를 포함한다. The forming of the barrier layer may include forming an insulating layer made of oxide or nitride on the second InAlGaN layer.

상기 제1 질화물 반도체층을 형성하는 단계는 상기 배리어층 위에 순차로 제1 GaN버퍼층, 제1 InAlGaN층 및 제1 GaN캡층을 갈륨면 에피택셜 성장시켜 형성시키는 단계를 포함한다. 상기 제1 InAlGaN층은 In과 Al의 조성비를 소정의 비로 하여 상기 제1 InAlGaN층에는 압축응력이 작용하여 제1 InAlGaN층의 상부계면에 2DEG이 형성된다.The forming of the first nitride semiconductor layer includes sequentially forming a first GaN buffer layer, a first InAlGaN layer, and a first GaN cap layer on the barrier layer by epitaxial growth on a gallium surface. In the first InAlGaN layer, a compression stress acts on the first InAlGaN layer at a predetermined ratio of In and Al, and a 2DEG is formed on the upper interface of the first InAlGaN layer.

상기 제1 HEMT 구조체(H1)를 형성하는 단계는 상기 제1 GaN캡층 상에 InAlGaN캡층을 갈륨면 에피택셜 성장시키는 단계; 상기 InAlGaN캡층을 게이트 전극이 형성될 부분만 남기고 식각하여 제거하는 단계; 및 상기 InAlGaN캡층이 제거된 제1 GaN캡층 상에 소스 전극과 드레인 전극을 각기 형성하고 상기 남겨진 InAlGaN캡층 상에 게이트 전극을 형성시키는 단계;를 포함한다.The forming of the first HEMT structure (H1) may include: growing an InAlGaN cap layer on the first GaN cap layer by gallium surface epitaxial growth; Removing the InAlGaN cap layer by etching leaving only a portion where a gate electrode is to be formed; And forming a source electrode and a drain electrode on the first GaN cap layer from which the InAlGaN cap layer is removed, respectively, and forming a gate electrode on the remaining InAlGaN cap layer.

상기 제1 질화물 반도체층과 상기 배리어층을 제거하는 단계는 상기 제1 HEMT 구조체(H1)가 형성된 영역이 아닌 별도의 영역을 선택하여, 식각공정에 의해 적층 형성된 상기 제1 질화물 반도체층과 상기 배리어층을 제거하는 단계를 포함한다.The removing of the first nitride semiconductor layer and the barrier layer may be performed by selecting a region other than the region where the first HEMT structure H1 is formed and etching the first nitride semiconductor layer and the barrier layer, And removing the layer.

상기 제1 질화물 반도체층과 상기 배리어층을 제거하는 단계와 상기 제2 HEMT 구조체(H2)를 형성하는 단계의 사이에 제1 HEMT 구조체(H1)와 제2 HEMT 구조체(H2)를 전기적으로 분리하는 단계를 더 포함하는 것이 바람직하다.The first HEMT structure H1 and the second HEMT structure H2 are electrically separated from each other between the step of removing the first nitride semiconductor layer and the barrier layer and the step of forming the second HEMT structure H2 The method further comprising the step of:

본 발명의 E-모드(Enhancement mode) 동작을 수행하는 제1 HEMT 구조체와, D-모드(Depletion mode) 동작을 수행하는 제2 HEMT 구조체를 동일 기판 상에 포함하는 모놀리식 반도체 소자를 제조하는 방법은 기판 상에 갈륨면 질화물 반도체층을 형성하는 단계; 상기 질화물 반도체층 상에 InAlGaN캡층을 에피택셜 성장시켜 상기 질화물 반도체층에 2DEG 형성을 증진하는 단계; 소정의 위치에서 InAlGaN캡층을 식각하여 제거하는 단계; 상기 소정의 위치에서 GaN캡층 위에 제1 게이트 전극을 형성하고, 상기 제1 게이트 전극을 사이에 두고 상기 InAlGaN캡층 상에 제1 드레인 전극 및 제1 소스 전극을 형성하는 제1 전극 형성 단계; 및 상기 InAlGaN캡층에 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 형성하는 제2 전극 형성 단계;를 포함한다. A monolithic semiconductor device including a first HEMT structure performing an E-mode (Enhancement mode) operation of the present invention and a second HEMT structure performing a D-mode (Depletion mode) operation on the same substrate is manufactured The method includes forming a gallium nitride semiconductor layer on a substrate; Epitaxially growing an InAlGaN cap layer on the nitride semiconductor layer to promote 2DEG formation in the nitride semiconductor layer; Etching and removing the InAlGaN cap layer at a predetermined position; A first electrode forming step of forming a first gate electrode on the GaN cap layer at the predetermined position and forming a first drain electrode and a first source electrode on the InAlGaN cap layer with the first gate electrode therebetween; And forming a second gate electrode, a second source electrode, and a second drain electrode on the InAlGaN cap layer.

제1 HEMT 구조체는 상기 제1 게이트 전극, 제1 드레인 전극, 제1 소스 전극을 포함하고, 제2 HEMT 구조체는 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함한다. The first HEMT structure includes the first gate electrode, the first drain electrode, and the first source electrode, and the second HEMT structure includes a second gate electrode, a second source electrode, and a second drain electrode.

상기 갈륨면 질화물 반도체층을 형성하는 단계는 상기 기판 상에 GaN 버퍼층, InAlGaN층 및 GaN캡층을 순차로 갈륨면 에피택셜 성장시키는 단계를 포함하고, 상기 InAlGaN캡층은 상기 GaN캡층과 격자 정합이 되거나 인장 응력을 받도록 형성된다. ]Wherein the step of forming the gallium nitride semiconductor layer includes sequentially epitaxially growing a GaN buffer layer, an InAlGaN layer, and a GaN cap layer on the GaN epitaxial layer, wherein the InAlGaN cap layer is lattice-matched to the GaN cap layer, And is formed to receive stress. ]

상기 2DEG 형성을 증진하는 단계는 상기 InAlGaN캡층에 의해 상기 InAlGaN층과 상기 GaN캡층의 계면에 2DEG 형성이 증진된다. The step of promoting 2DEG formation promotes 2DEG formation at the interface between the InAlGaN layer and the GaN cap layer by the InAlGaN cap layer.

상기 InAlGaN층은 압축 응력이 작용하여 분극이 역전되도록 형성되는 것이 바람직하다. The InAlGaN layer is preferably formed such that a compressive stress acts to reverse the polarization.

상기 제1 HEMT 구조체와 제2 HEMT 구조체를 전기적으로 분리하기 위한 아이솔레이션을 형성하는 단계를 더 포함한다.And forming an isolation for electrically separating the first HEMT structure and the second HEMT structure.

상기와 같은 본 발명에 따른 모놀리식 멀티채널 전력반도체소자 및 그 제조 방법에 의하면, 4원계 질화물 반도체의 분극을 제어하여 2DEG의 형성 위치를 조절함으로써 게이트 누설 전류가 작은 갈륨면 HEMT 구조체를 구현할 수 있고, 캐리어 confinement가 개선되는 효과가 있으며, 소스/드레인 전극의 접촉저항이 감소하는 효과가 있다. According to the monolithic multi-channel power semiconductor device and the method of manufacturing the same according to the present invention, it is possible to realize a gallium-side HEMT structure having a small gate leakage current by controlling the polarization of the quaternary nitride semiconductor, And the carrier confinement is improved, and the contact resistance of the source / drain electrode is reduced.

본 발명에 의한 모놀리식 멀티채널 전력반도체소자는 소자구조 설계 및 제작의 자유도가 증가하는 효과가 있다. The monolithic multi-channel power semiconductor device according to the present invention has an effect of increasing the degree of freedom in designing and manufacturing the device structure.

본 발명에 의한 모놀리식 멀티채널 전력반도체소자는 E-모드와 D-모드로 각기 동작하는 HEMT 구조체를 단일 기판 상에 구현하는 효과가 있다.The monolithic multi-channel power semiconductor device according to the present invention has an effect of realizing a HEMT structure operating on E-mode and D-mode on a single substrate.

또한 본 발명에 의한 모놀리식 멀티채널 전력반도체소자는 상이한 채널을 형성하는 HEMT 구조체들이 층을 달리하여 형성되므로 채널들 간의 간섭이 거의 없다.In the monolithic multi-channel power semiconductor device according to the present invention, since the HEMT structures forming the different channels are formed by different layers, there is little interference between the channels.

본 발명의 모놀리식 멀티채널 전력반도체소자는 전류 밀도가 높은 노말리 오프로 동작하는 HEMT 구조체를 간이한 공정에 의해 제조하는 효과가 있다. The monolithic multi-channel power semiconductor device of the present invention has an effect of manufacturing a HEMT structure that operates at a high current density in a normally-off manner by a simple process.

본 발명에 따른 모놀리식 멀티채널 전력반도체소자의 제조 방법은 간이한 공정에 의해 E-모드와 D-모드로 각기 동작하는 HEMT 구조체를 단일 기판 상에 구현하는 효과가 있다. The method of manufacturing a monolithic multi-channel power semiconductor device according to the present invention has the effect of realizing a HEMT structure operating on E-mode and D-mode on a single substrate by a simple process.

도 1은 n-AlGaAs/i-GaAs/Si-GaAs HEMT의 이종접합 구조를 개략적으로 나타낸 도면이다.
도 2는 도 1의 HEMT에 상응하는 에너지 밴드 다이어그램이다.
도 3은 종래의 갈륨면(Ga-face) 4원계 질화물 반도체소자의 이종구조(heterostructure)와 이에 대응하는 밴드 갭 다이어그램을 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 의한 갈륨면 4원계 질화물 반도체소자의 이종구조(heterostructure)의 개략도와 이에 대응하는 밴드 갭 다이어그램이다.
도 5는 InAlGaN의 In과 Al의 조성과 이에 따른 분극 유도전하 밀도(polarization induced charge density)의 관계를 나타낸 그래프이다.
도 6은 In과 Al의 조성이 다른 4 가지 샘플에서의 실험값을 나타낸 표이다.
도 7은 In_xAl_yGa_1-x-yN/GaN에서 Al(알루미늄)과 In(인듐, Indium)의 조성비에 따른 분극 유도전하밀도의 관계도이다.
도 8는 도 7에 표시된 조성비가 각기 상이한 샘플 1 내지 11에서 strain과 분극 유도전하를 나타낸 표이다.
도 9는 본 발명의 일 실시예에 의한 GaN/InAlGaN/GaN HEMT에서 InAlGaN 캡층의 효과를 나타낸 도면이다.
도 10은 본 발명의 또 다른 실시예에 의한 GaN/InAlGaN/GaN HEMT에서 InAlGaN 캡층의 효과를 나타낸 밴드 갭 다이어그램이다.
도 11은 본 발명의 일 실시예에 의한 E-mode로 동작하는 GaN/InAlGaN/GaN HEMT의 단면도이다.
도 12는 도 11의 HEMT를 형성하기 위한 제조 공정을 나타낸 도면이다.
도 13은 본 발명의 또 다른 실시예에 따른 E-mode로 동작하는 GaN/InAlGaN/GaN HEMT의 단면도이다.
도 14는 도 13의 HEMT를 형성하기 위한 제조 공정을 나타낸 도면이다.
도 15는 본 발명의 실시예 1에 따른 모놀리식 멀티 채널 전력반도체소자의 제조 방법과 구조를 개략적으로 표시한 도면이다.
도 16는 본 발명의 실시예 2에 따른 모놀리식 멀티 채널 전력반도체소자의 제조 방법과 구조를 개략적으로 표시한 도면이다.1 is a schematic view showing a hetero-junction structure of an n-AlGaAs / i-GaAs / Si-GaAs HEMT.
2 is an energy band diagram corresponding to the HEMT of FIG.
FIG. 3 is a diagram showing a heterostructure of a conventional gallium nitride (Ga-face) nitride semiconductor device and a corresponding band gap diagram.
4 is a schematic diagram of a heterostructure of a gallium nitride quaternary nitride semiconductor device according to an embodiment of the present invention, and a corresponding band gap diagram.
FIG. 5 is a graph showing the relationship between the composition of In and Al of InAlGaN and the polarization induced charge density.
FIG. 6 is a table showing experimental values in four samples having different compositions of In and Al. FIG.
7 is a _{graph showing} the relationship between the polarization induced charge density according to the composition ratio of Al (aluminum) and In (indium, indium) in In _x Al _y Ga _1-xy N / GaN.
8 is a table showing the strain and polarization induced charges in Samples 1 to 11 in which the composition ratios shown in Fig. 7 are different from each other.
9 is a graph showing the effect of an InAlGaN cap layer in a GaN / InAlGaN / GaN HEMT according to an embodiment of the present invention.
10 is a bandgap diagram illustrating the effect of an InAlGaN cap layer in a GaN / InAlGaN / GaN HEMT according to another embodiment of the present invention.
11 is a cross-sectional view of a GaN / InAlGaN / GaN HEMT operating in E-mode according to an embodiment of the present invention.
12 is a view showing a manufacturing process for forming the HEMT of FIG.
13 is a cross-sectional view of a GaN / InAlGaN / GaN HEMT operating in E-mode according to another embodiment of the present invention.
14 is a view showing a manufacturing process for forming the HEMT of FIG.
15 is a view schematically showing a method and structure of a monolithic multi-channel power semiconductor device according to the first embodiment of the present invention.
16 is a view schematically showing a manufacturing method and structure of a monolithic multi-channel power semiconductor device according to a second embodiment of the present invention.

이하에서는 본 발명에 대하여 보다 구체적으로 이해할 수 있도록 첨부된 도면을 참조하여 바람직한 실시 예를 들어 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3(a), 3(b)는 종래의 갈륨면(Ga-face) GaN/InAlGaN/GaN 기반 HEMT의 이종구조(heterostructure)와 이에 대응하는 밴드 갭 다이어그램을 나타낸 도면이다.3 (a) and 3 (b) are views showing a heterostructure of a conventional gallium-based GaN / InAlGaN / GaN-based HEMT and corresponding band gap diagrams.

도 3(a)를 참조하면, 종래의 갈륨면 4원계 질화물 반도체소자는 기판 상에 GaN(Gallium Nitride)버퍼층이 형성되고, GaN버퍼층 상에 InAlGaN(Indium Aluminum Gallium Nitride)층이 갈륨면이 상면에 오도록 에피택셜 성장하고, 그 위에 GaN캡층이 형성되고 위에 게이트, 드레인, 소스 전극이 형성되어 소자를 형성하게 된다. 3 (a), a GaN (gallium nitride) buffer layer is formed on a substrate of a conventional gallium nitride quaternary nitride semiconductor device, and an InAlGaN (Indium Aluminum Gallium Nitride) layer is formed on the GaN buffer layer. A GaN cap layer is formed thereon, and a gate, a drain, and a source electrode are formed thereon to form a device.

질화물 반도체의 분극(P)은 자발분극(P_SP)과 응력에 의한 스트레인분극(strain polarization, P_PE)으로 이루어진다. 자발분극은 물질 자체의 특성이지만, 스트레인 분극(P_PE)은 질화물 반도체에 작용하는 응력에 의해 결정된다. 스트레인 분극(P_PE)의 방향은 응력에 의해 결정되고, 자발분극(P_SP)과 스트레인 분극(P_PE)의 합성에 의해 전체 분극(P)이 결정된다.The polarization (P) of the nitride semiconductor is composed of spontaneous polarization (P _SP ) and strain polarization (P _PE ) due to stress. Spontaneous polarization is the property of the material itself, but strain polarization (P _PE ) is determined by the stress acting on the nitride semiconductor. The direction of the strain polarization (P _PE ) is determined by the stress and the total polarization P is determined by the synthesis of the spontaneous polarization (P _SP ) and the strain polarization (P _PE ).

갈륨면 GaN/InAlGaN/GaN 기반 HEMT에서 GaN버퍼층과 InAlGaN층의 격자 상수의 차이로 인해 GaN버퍼층 위에 형성되는 InAlGaN층에 인장응력(tensile)이 작용하고, 이 인장응력에 의한 스트레인 분극이 생긴다. 이 스트레인 분극(P_PE)으로 인해 InAlGaN층의 전체 분극(Polarization)이 결정되며, 이 분극에 의해 도펀트 없이도 접착계면에서 분극유도전하(polarization induced charge)가 생성된다. 이러한 분극유도전하는 InAlGaN층 하부인 GaN(Gallium Nitride)버퍼층과의 계면에 2DEG을 형성한다. 도 3(a)에는 이러한 갈륨면 GaN/InAlGaN/GaN 구조에서의 인장력과 분극, 분극유도전하에 의한 2DEG이 개략적으로 도시되어 있다. In the GaN / InAlGaN / GaN based HEMTs based on GaAs / InAlGaN / GaN, the tensile stress acts on the InAlGaN layer formed on the GaN buffer layer due to the difference in lattice constants between the GaN buffer layer and the InAlGaN layer, and strain polarization is caused by this tensile stress. This strain polarization (P _PE ) determines the total polarization of the InAlGaN layer, which produces a polarization induced charge at the bonding interface without the dopant. This polarization induced charge forms a 2DEG at the interface with the GaN (Gallium Nitride) buffer layer which is the lower part of the InAlGaN layer. Fig. 3 (a) schematically shows the tensile force in the GaN / InAlGaN / GaN structure of the gallium plane and the 2DEG due to the polarization and polarization induced charges.

GaN버퍼층과 InAlGaN층의 계면에 2DEG 이 형성되고, 이 계면에 유도되는 유도전하밀도 (x, y)는 다음 식(1)과 같다. 2DEG is formed at the interface between the GaN buffer layer and the InAlGaN layer, and the induced charge density (x, y) induced at this interface is represented by the following equation (1).

식(1)Equation (1)

도 3(b)는 도 3(a)의 갈륨면 GaN/InAlGaN/GaN 구조에서의 에너지 밴드 갭 다이어그램을 도시한 것으로, GaN(Gallium Nitride)버퍼층과 InAlGaN층의 계면, 즉 깊이 50 nm에서 양자우물(quantum well)을 확인할 수 있고, 이 위치가 2DEG이 생성되는 위치이다. FIG. 3 (b) is an energy band gap diagram of the GaN / InAlGaN / GaN structure of FIG. 3 (a). In the interface between GaN (Gallium Nitride) buffer layer and InAlGaN layer, (quantum well), and this position is where the 2DEG is generated.

이러한 종래의 갈륨면 GaN/InAlGaN/GaN 기반 HEMT의 경우 InAlGaN 층 하단에 2DEG이 형성되어 D-mode(depletion mode)로 동작하는 것이 일반적이고, 이 경우 질소면 AlGaN/GaN/SiC 기반 HEMT와 달리 게이트 리세스 등과 같은 특별한 처리방법 없이는 E-mode(Enhancement mode)로 동작할 수 없다. In the conventional gallium-based GaN / InAlGaN / GaN-based HEMT, a 2DEG is formed at the bottom of the InAlGaN layer to operate in a D-mode (depletion mode). In this case, unlike a HEMT based on AlGaN / GaN / It can not operate in E-mode (Enhancement mode) without special processing such as recess.

도 4(a), 4(b)는 본 발명의 일 실시예에 의한 갈륨면 GaN/InAlGaN/GaN HEMT의 이종구조(heterostructure)의 개략도와 이에 대응하는 밴드 갭 다이어그램이다. 4 (a) and 4 (b) are schematic diagrams of a heterostructure of a gallium-based GaN / InAlGaN / GaN HEMT according to an embodiment of the present invention, and corresponding band gap diagrams.

도 4(a)를 참조하면, 사파이어, 실리콘 또는 실리콘 카바이드 기판(미도시) 상에 GaN(Gallium Nitride)버퍼층이 형성되고, GaN버퍼층 위에 InAlGaN(Indium Aluminum Gallium Nitride)층이 에피택셜 성장하고, 그 위에 GaN캡층이 형성된다. 여기에서 갈륨면이 상면에 오도록 각 층은 형성된다. InAlGaN층에 작용하는 응력을 조절하게 되면 분극(total polarization) 방향을 역전시킬 수 있고, 2차 전자가스(2DEG)가 형성되는 위치를 변경하여 종래의 갈륨면 HEMT와 다르게 buried channel 구조가 가능한 소자를 구현할 수 있다. 4A, a GaN (Gallium Nitride) buffer layer is formed on a sapphire, silicon or silicon carbide substrate (not shown), an InAlGaN (Indium Aluminum Gallium Nitride) layer is epitaxially grown on the GaN buffer layer, A GaN cap layer is formed. Here, each layer is formed such that the gallium surface is on the upper surface. When the stress acting on the InAlGaN layer is controlled, the direction of the total polarization can be reversed, and the position where the secondary electron gas (2DEG) is formed can be changed to make the device capable of buried channel structure different from the conventional gallium- Can be implemented.

도 4(a)에 의하면, 갈륨면 GaN/InAlGaN/GaN 구조에서 InAlGaN에 인장응력(tensile strain)이 아닌 압축응력(compressive strain)이 생기는 경우, 이 압축응력에 의해 InAlGaN층 상부인 GaN(Gallium Nitride)캡층을 향하는 스트레인 분극(P_PE)이 생기고, 이 스트레인 분극(P_PE)의 값이 일정 정도 이상이 되면 InAlGaN층 상부인 GaN(Gallium Nitride)캡층과의 계면에 2DEG이 형성된다. 도 4(a)에는 이러한 갈륨면 GaN/InAlGaN/GaN HEMT에서의 압축응력과 분극, 분극유도전하에 의한 2DEG이 개략적으로 도시되어 있다.According to Fig. 4 (a), when a compressive strain, not a tensile strain, occurs in InAlGaN in a GaN / InAlGaN / GaN structure of gallium plane, GaN (Gallium Nitride ) _PE film is generated. When the value of the strain polarization P _PE becomes equal to or higher than a certain value, 2DEG is formed at the interface with the GaN (Gallium Nitride) cap layer which is the upper part of the InAlGaN layer. Fig. 4 (a) schematically shows the compressive stress in the gallium-surface GaN / InAlGaN / GaN HEMT, and the 2DEG due to polarization and polarization induced charges.

압축응력이 증가하여 InAlGaN의 분극이 역전되면, InAlGaN과 그 상부의 GaN캡층의 계면에 2DEG 이 형성된다. 계면에 유도되는 분극유도전하밀도 (x, y)는 식 (2)와 같이 구해진다.When the compressive stress is increased and the polarization of InAlGaN is reversed, a 2DEG is formed at the interface between the InAlGaN and the GaN cap layer thereon. The polarization-induced charge density (x, y) induced at the interface is determined as shown in equation (2).

식(2)Equation (2)

이러한 분극 역전은 InAlGaN의 응력이 인장응력이 아닌 압축응력이 되도록 조절함으로써 가능하고, 응력의 조절은 4원계 질화물 반도체 InAlGaN의 In(Indium)과 Al(Aluminum)의 조성비를 조절함으로써 가능하다. This polarization reversal can be achieved by controlling the stress of InAlGaN to be a compressive stress rather than a tensile stress, and the stress can be controlled by adjusting the composition ratio of In (Indium) and Al (Aluminum) of the quaternary nitride semiconductor InAlGaN.

도 4(b)는 도 4(a)의 구조에 상응하는 에너지 밴드 갭 다이어그램을 도시한 것으로, InAlGaN층의 상부인 GaN(Gallium Nitride)캡층과의 계면, 즉, 표면에 가까운 75 nm 위치에서 양자우물(quantum well)을 확인할 수 있고, 이 위치가 2DEG이 생성되는 위치이다. 4 (b) shows an energy bandgap diagram corresponding to the structure of FIG. 4 (a). It shows an energy bandgap diagram corresponding to the structure of FIG. 4 (a). At an interface with a GaN (Gallium Nitride) cap layer which is the upper part of the InAlGaN layer, A quantum well can be identified, which is where the 2DEG is generated.

도 5는 In_xAl_yGa_1-x-yN에서 In과 Al의 조성이 각기 x, y 일 때, 이 조성에 따른 분극 유도전하 밀도(polarization induced charge density)를 z축에 나타낸 그래프이다. 도 5에서 붉은 색 평면은 분극유도전하 밀도가 0인 평면이고, 녹색 평면은 In_xAl_yGa_1-x-yN에서 In과 Al의 조성에 따른 분극 유도전하 밀도를 나타낸 것이다. 녹색 평면이 붉은 색 평면과 만나는 직선상에서 분극유도전하밀도는 0이 되고, 이 직선을 기준으로 분극 유도 전하, 즉 2DEG이 형성되는 위치가 역전된다. 이 그래프에 의하면, In과 Al의 조성비를 조절함으로써, 2DEG이 형성되는 위치를 조절할 수 있음을 알 수 있다.FIG. 5 is a graph showing polarization induced charge densities according to the compositions of In _x Al _y Ga _1-xy N when the compositions of In and Al are x and y, respectively, on the z axis. In FIG. 5, the red plane shows the polarization induced charge density of 0, and the green plane shows the polarization induced charge density according to the composition of In and Al in In _x Al _y Ga _1-xy N. On the straight line where the green plane meets the red plane, the polarization induced charge density becomes zero and the polarization induction charge, that is, the position where the 2DEG is formed, is reversed with respect to this straight line. According to this graph, it can be seen that the position where the 2DEG is formed can be controlled by controlling the composition ratio of In and Al.

GaN/InAlGaN/GaN HEMT에서 In과 Al의 조성 비에 따라 InAlGaN의 격자 상수가 변화하고, 이는 곧 InAlGaN 층과 GaN층 사이의 응력의 변화를 유도한다. 이에 따라 InAlGaN 분극이 변화하여 분극방향이 역전될 수 있고, 2DEG이 형성되는 위치가 역전될 수 있다. The lattice constant of InAlGaN varies with the composition ratio of In and Al in the GaN / InAlGaN / GaN HEMT, which induces a change in the stress between the InAlGaN layer and the GaN layer. As a result, the InAlGaN polarization may change and the polarization direction may be reversed, and the position at which the 2DEG is formed may be reversed.

한편, 도 6은 In과 Al의 조성이 다른 4가지 GaN/InAlGaN/GaN HEMT(샘플 1 내지 4)에서의 Peak angle separation, 밴드 갭 에너지, electron mobility, sheet concentration의 실험값을 나타낸 표이다. Peak angle separation는 응력과 관련되는 것이고, 접합계면에서의 electron mobility, sheet concentration 값으로부터 예측되는 전류 밀도로 보아 2DEG이 형성되는 것을 확인할 수 있다. FIG. 6 is a table showing experimental values of peak angle separation, band gap energy, electron mobility, and sheet concentration in four GaN / InAlGaN / GaN HEMTs (samples 1 to 4) having different compositions of In and Al. Peak angle separation is related to the stress, and it can be seen that the 2DEG is formed by the current density predicted from the electron mobility and sheet concentration values at the junction interface.

도 7은 In_xAl_yGa_1-x-yN/GaN에서 Al(알루미늄)과 In(인듐, Indium)의 조성비에 따른 분극 유도전하밀도를 나타낸 것이고, 도 8은 도 7에 표시된 조성비가 각기 상이한 샘플 1 내지 11에서 strain과 분극 유도전하를 나타낸 표이다. 이 표에서 분극 유도전하 밀도가 양의 값인 경우 분극 역전이 일어난다.7 shows the polarization induced charge densities depending on the composition ratios of Al (aluminum) and In (Indium) in In _x Al _y Ga _1-xy N / GaN, and FIG. 8 is a _graph showing the polarization induced charge densities according to the composition ratios shown in FIG. 1 to 11 show the strain and the polarization-induced charge. In this table, the polarization reversal occurs when the polarization induced charge density is positive.

본 발명의 일 실시예에 의하면, In, Al, Ga 및 N을 포함하는 4원계 질화물층(InAlGaN층)은 In_xAl_yGa_1-x-yN (0<x0.5, 0<y0.5)으로 이루어지고, In의 조성 x는 0.1 이상 0.5 이하이고, Al의 조성 y는 0.05 이상 0.2 이하인 경우 2DEG이 InAlGaN층의 상부 계면에 형성될 수 있다. 상기 수치는 본 발명의 일 실시예에 불과하고, In과 Al의 조성비를 조절함으로써 InAlGaN에서 2DEG이 생기는 위치를 상면으로 조절할 수 있는 다른 조성비를 얻을 수도 있을 것이다. 이와 같이 4원계 질화물 반도체의 조성비를 제어함으로써 분극 제어를 통해 2DEG 형성 위치를 조절할 수 있다.According to an embodiment of the present invention, a quaternary nitride layer (InAlGaN layer) including In, Al, Ga and N is In _x Al _y Ga _1-xy N (0 < 2DEG can be formed at the upper interface of the InAlGaN layer when the composition x of In is 0.1 or more and 0.5 or less and the composition y of Al is 0.05 or more and 0.2 or less. The above numerical values are merely examples of the present invention. By controlling the composition ratio of In and Al, it is possible to obtain other composition ratios which can control the position of 2DEG in InAlGaN to the top surface. By controlling the composition ratio of the quaternary nitride semiconductor in this manner, the position of the 2DEG formation can be controlled through the polarization control.

도 9는 본 발명의 또 다른 일 실시예에 의한 GaN/InAlGaN/GaN HEMT에서 InAlGaN 캡층의 효과를 나타낸 도면이다. 9 is a view showing the effect of an InAlGaN cap layer in a GaN / InAlGaN / GaN HEMT according to another embodiment of the present invention.

도 9의 1에는 기판(미도시) 상에 형성된 GaN버퍼층, GaN버퍼층 위에 형성된 In_xAl_yGaN층 및 In_xAl_yGaN층 위에 형성된 GaN캡층을 포함하는 HEMT의 밴드 갭 다이어그램이 도시되어 있다. 이 때, x=0.2, y=0.05이고, In_xAl_yGaN층은 20 nm, 제2 GaN층은 15 nm 두께로 형성되고, In_xAl_yGaN층은 압축응력을 받아 분극 역전된 상태이다. 9 shows a bandgap diagram of a HEMT including a GaN buffer layer formed on a substrate (not shown), an In _x Al _y GaN layer formed on the GaN buffer layer, and a GaN cap layer formed on the In _x Al _y GaN layer. At this time, x = 0.2, y = 0.05, the In _x Al _y GaN layer is formed to a thickness of 20 nm, the second GaN layer is formed to a thickness of 15 nm, and the In _x Al _y GaN layer is in a state of polarization reversal .

상기 GaN캡층 위에 추가로 In_xAl_yGaN 캡층을 형성할 경우, In_xAl_yGaN 캡층의 격자 상수에 따라 상이한 효과가 있다. In_xAl_yGaN 캡층이 GaN캡층과 격자 정합이 되는 경우 혹은 격자 상수의 차에 의해 인장 응력(tensile strained)을 받는 In_xAl_yGaN 캡층이 형성될 경우, In_xAl_yGaN층과 GaN캡층의 계면에 2DEG 형성을 증진(enhancement)시키는 효과가 있다(도 9의 2 참조). 반면에 압축 응력(Compressive strained)을 받아 분극 역전된(inverted polarization) In_xAl_yGaN캡층이 GaN캡층 상에 형성된 경우, In_xAl_yGaN층과 GaN캡층의 계면에 형성된 2DEG의 전자들을 공핍(depletion)시키는 효과가 있다(도 9의 3과 도 9의 4 참조).When an In _x Al _y GaN cap layer is further formed on the GaN cap layer, there is a different effect depending on the lattice constant of the In _x Al _y GaN cap layer. When the In _x Al _y GaN cap layer is lattice-matched to the GaN cap layer or when the In _x Al _y GaN cap layer is tensile strained due to the difference in lattice constant, the In _x Al _y GaN layer and the GaN cap layer There is an effect of enhancing the formation of the 2DEG at the interface of the substrate (see FIG. 9, 2). On the other hand, when an inverted polarization In _x Al _y GaN cap layer is formed on the GaN cap layer under a compressive strain, the electrons of the 2DEG formed at the interface between the In _x Al _y GaN layer and the GaN cap layer are depleted depletion) (see FIGS. 9 and 9).

도 9의 2에는 기판(미도시) 상에 형성된 GaN버퍼층, GaN버퍼층 상에 형성된 In_xAl_yGaN층(x=0.2, y=0.05), In_xAl_yGaN층 상에 형성된 GaN캡층 및 GaN캡층 상에 형성된 In_xAl_yGaN캡층(LM-In_xAl_yGaN cap: x=0.1, y=0.44)으로 이루어진 HEMT의 밴드 갭 다이어그램이 도시되어 있다. 이 때, In_xAl_yGaN층은 20 nm, GaN캡층은 15 nm, In_xAl_yGaN캡층은 2 nm의 두께로 형성된다. 여기서 GaN캡층과 그 위에 형성된 In_xAl_yGaN캡층은 격자 정합이 되어 In_xAl_yGaN층과 GaN캡층의 계면에 2DEG 형성을 증진(enhancement)시킨다.9 shows a GaN buffer layer formed on a substrate (not shown), an In _x Al _y GaN layer (x = 0.2, y = 0.05) formed on a GaN buffer layer, a GaN cap layer formed on an In _x Al _y GaN layer, capping the in _x Al _y GaN cap layer _{_{(LM-in x Al y GaN}} cap: x = 0.1, y = 0.44) formed on the band gap diagram of a HEMT made of is shown. At this time, the thickness of the In _x Al _y GaN layer is 20 nm, the thickness of the GaN cap layer is 15 nm, and the thickness of the In _x Al _y GaN cap layer is 2 nm. The GaN cap layer and the In _x Al _y GaN cap layer formed thereon are lattice matched to enhance 2DEG formation at the interface between the In _x Al _y GaN layer and the GaN cap layer.

반면에 도 9의 3과 도 9의 4는 압축 응력(Compressive strained)을 받아 분극 역전된(inverted polarization) In_xAl_yGaN 캡층(CS-In_xAl_yGaN cap)이 GaN캡층 위에 형성된 경우의 밴드 갭 다이어그램이다. 이 때 In_xAl_yGaN캡층의 두께는 2 nm 이고, 조성은 각기 (x=0.25, y=0.1), (x=0.2, y=0.1)으로 압축 응력을 받고 있고, GaN캡층과 In_xAl_yGaN층의 계면에 형성된 2DEG의 전자들을 공핍(depletion)시키는 효과가 있다.On the other hand, FIGS. 9 and 9 show the case where an inverted polarization In _x Al _y GaN cap layer (CS-In _x Al _y GaN cap) is formed on the GaN cap layer under a compressive strain Band gap diagram. At this time, In _x Al _y the thickness of the GaN cap layer is 2 nm, and the composition of each of (x = 0.25, y = 0.1 ), (x = 0.2, y = 0.1) and in under a compressive stress, GaN cap layer and In _x Al _lt; RTI ID _{= 0.0 &} gt _; GaN < / RTI > layer.

도 10은 본 발명의 또 다른 실시예에 의한 GaN/InAlGaN/GaN HEMT에서 InAlGaN 캡층의 효과를 나타낸 도면이다. 10 is a view showing the effect of an InAlGaN cap layer in a GaN / InAlGaN / GaN HEMT according to another embodiment of the present invention.

도 10의 1에는 기판(미도시) 상에 형성된 GaN버퍼층, GaN버퍼층 위에 형성된 In_xAl_yGa_1-x-yN층 및 In_xAl_yGa_1-x-yN층 위에 형성된 GaN캡층을 포함하는 HEMT의 밴드 갭 다이어그램이 도시되어 있다. 이 때, In_xAl_yGa_1-x-yN은 x=0.2, y=0.05이고, In_xAl_yGa_1-x-yN층은 20 nm, 제2 GaN층은 15 nm 두께로 형성되고, In_xAl_yGa_1-x-yN층과 GaN캡층의 계면에는 2DEG이 형성된다.Is 1 in Figure 10 of the HEMT including a GaN buffer layer, GaN cap layer formed on the In _x Al _y Ga _1-xy N layer and an In _x Al _y Ga _1-xy N layer formed on the GaN buffer layer formed on a substrate (not shown) A band gap diagram is shown. At this time, In _x Al _y Ga _1-xy N is x = 0.2, and _{_{y = 0.05, In x Al y}} Ga 1-xy N layer is 20 nm, the 2 GaN layer is formed of a 15 nm thickness, In _x A 2DEG is formed at the interface between the Al _y Ga _1-xy N layer and the GaN cap layer.

도 10의 2는 기판으로부터 순차로 제1 GaN층, In_xAl_yGa_1-x-yN층( x=0.2, y=0.05, 두께 20 nm), 제2 GaN층(두께 15 nm) 및 압축 응력을 받는 In_xAl_yGaN캡층(CS-In_xAl_yGaN cap: x=0.25, y=0.1, 두께 8 nm)이 형성된 HEMT의 밴드 갭 다이어그램이다. 여기에서 In_xAl_yGaN캡층은 압축 응력을 받아 분극 역전되어 In_xAl_yGa_1-x-yN층과 GaN갭층의 계면에 형성된 2DEG에 전하 공핍(charge depletion)이 발생하므로, normally off 동작 즉, E-mode로 동작가능하다.Fig. 10 shows the result of the measurement of the first GaN layer, the In _x Al _y Ga _1-xy N layer (x = 0.2, y = 0.05, thickness 20 nm), the second GaN layer In _x Al _y GaN cap layer (CS-In _x Al _y GaN cap: x = 0.25, y = 0.1, thickness 8 nm) Here, the In _x Al _y GaN cap layer undergoes a compressive stress and is reversed in polarization to cause a charge depletion in the 2DEG formed at the interface between the In _x Al _y Ga _1-xy N layer and the GaN gap layer, It can be operated in E-mode.

이하, 위에서 설명한 추가 In_xAl_yGaN캡층의 효과를 이용한 E-mode로 동작하는 HEMT 및 그 제조방법을 설명하도록 하겠다.Hereinafter, an HEMT operating in E-mode using the above-described effect of the additional In _x Al _y GaN cap layer and its manufacturing method will be described.

도 11은 본 발명의 일 실시예에 의한 E-mode로 동작하는 GaN/InAlGaN/GaN HEMT의 단면을 도시한 것이고 도 12는 도 11의 HEMT를 형성하기 위한 제조 공정을 나타낸 도면이다. FIG. 11 is a cross-sectional view of a GaN / InAlGaN / GaN HEMT operating in E-mode according to an embodiment of the present invention, and FIG. 12 is a diagram illustrating a manufacturing process for forming the HEMT of FIG.

도 11의 본 발명의 일 실시예에 의한 E-mode로 동작하는 갈륨면 4원계 질화물을 이용한 HEMT는 기판 상에 차례로 형성된 GaN버퍼층, InAlGaN층, GaN캡층, GaN캡층 위에 서로 이격 배치된 소스 전극 및 드레인 전극, 소스 전극과 드레인 전극 사이에 형성된 게이트 전극, GaN캡층과 게이트 전극 사이에 형성된 InAlGaN캡층을 포함한다. 이 때 GaN버퍼층, InAlGaN층, GaN캡층, InAlGaN캡층은 갈륨면이 상부로 오게 형성된다. The HEMT using gallium nitride quaternary nitride, which operates in E-mode according to an embodiment of the present invention in FIG. 11, includes a GaN buffer layer, an InAlGaN layer, a GaN cap layer, a source electrode spaced apart from each other on the GaN cap layer, Drain electrode, a gate electrode formed between the source electrode and the drain electrode, and an InAlGaN cap layer formed between the GaN cap layer and the gate electrode. At this time, the GaN buffer layer, the InAlGaN layer, the GaN cap layer, and the InAlGaN cap layer are formed such that the gallium surface faces upward.

상기 InAlGaN층은 In과 Al이 소정의 조성비를 가짐으로써 InAlGaN층에 압축응력이 작용하여 분극이 상부 방향을 향하고 InAlGaN층의 상부 계면에 2DEG이 형성된다. 상기 InAlGaN층은 예를 들어 In_xAl_yGa_1-x-yN층(x=0.2, y=0.05, 두께 20 nm)일 수 있으나, 이에 한정되지 않고 In과 Al의 조성비를 조절하여 압축응력이 작용하여 분극이 상부 방향을 향하도록 역전된 In, Al, Ga 및 N을 포함하는 4원계 질화물층이면 족하다.Since the InAlGaN layer has a predetermined composition ratio of In and Al, compressive stress acts on the InAlGaN layer, and the polarization is directed upward, and a 2DEG is formed on the upper interface of the InAlGaN layer. The InAlGaN layer may be, for example, an In _x Al _y Ga _1-xy N layer (x = 0.2, y = 0.05, a thickness of 20 nm), but the present invention is not limited thereto. And a quaternary nitride layer including In, Al, Ga, and N in which the polarization is oriented in the upward direction.

상기 InAlGaN캡층은 게이트 전극의 하부에만 형성되고, 압축 응력(Compressive strained)을 받아 분극 역전된 상태로 GaN캡층 상에 형성되어 게이트 전극의 하부에서 GaN캡층과 InAlGaN층의 계면에 형성된 2DEG의 전자들을 공핍(depletion)시킨다. 상기 InAlGaN캡층은 예를 들어 In_xAl_yGaN캡층(CS-In_xAl_yGaN cap: x=0.25, y=0.1, 두께 8 nm)인 것이 바람직하나, 반드시 이에 한정되지는 않고, In과 Al의 조성비를 조절하여 압축 응력을 받아 분극 역전되는 In, Al, Ga 및 N을 포함하는 4원계 질화물층이면 족하다. The InAlGaN cap layer is formed only on the lower portion of the gate electrode. The InAlGaN cap layer is formed on the GaN cap layer in a state in which the polarization is reversed under a compressive strain so that the electrons of the 2DEG formed at the interface between the GaN cap layer and the InAlGaN layer, (depletion). The InAlGaN cap layer is preferably, for example, an In _x Al _y GaN cap layer (CS-In _x Al _y GaN cap: x = 0.25, y = 0.1 and a thickness of 8 nm) A quaternary nitride layer containing In, Al, Ga, and N, which undergoes a compressive stress while being reversed in polarization, may be sufficient.

상기와 같은 구조의 본 발명의 일 실시예에 의한 갈륨면 4원계 질화물을 이용한 HEMT는 게이트 전극의 하부에만 압축 응력(Compressive strained)을 받는 InAlGaN캡층이 형성되어 게이트 전극의 하부에서 GaN캡층과 InAlGaN층의 계면에 형성된 2DEG의 전자들을 공핍(depletion)시키고, 게이트 전극 하부를 제외한 다른 부분에서는 InAlGaN층과 GaN캡층의 계면에 2DEG이 형성 유지되므로 normally off 동작이 가능하다.In the HEMT using gallium nitride quaternary nitride according to an embodiment of the present invention having the above structure, an InAlGaN cap layer is formed under compressive strain only in the lower portion of the gate electrode, and a GaN cap layer and an InAlGaN layer And the 2DEG is formed and maintained at the interface between the InAlGaN layer and the GaN cap layer in other portions except the lower portion of the gate electrode, so that the normally off operation is possible.

도 12를 참조하여 E-mode로 동작하는 갈륨면 4원계 질화물을 이용한 HEMT를 제조하는 방법을 설명하면, 기판 상에 차례로 GaN 버퍼층, InAlGaN층, GaN캡층, InAlGaN캡층을 에피택셜 성장시키는 제1 단계, 상기 InAlGaN캡층을 게이트 전극이 형성될 부분만 남기고 식각하여 제거하는 제2 단계, 상기 InAlGaN캡층이 제거된 GaN캡층 상에 소스 전극과 드레인 전극을 각기 형성하고 상기 남겨진 InAlGaN캡층 상에 게이트 전극을 형성시키는 제3 단계를 포함한다.Referring to FIG. 12, a method for fabricating a HEMT using gallium nitride quaternary nitride which operates in E-mode will be described. First, a GaN buffer layer, an InAlGaN layer, a GaN cap layer and an InAlGaN cap layer are epitaxially grown on a substrate A second step of removing the InAlGaN cap layer by etching and leaving only a portion where a gate electrode is to be formed; forming a source electrode and a drain electrode on the GaN cap layer from which the InAlGaN cap layer is removed, and forming a gate electrode on the remaining InAlGaN cap layer; And a third step of performing the second step.

상기 제1 단계를 보다 구체적으로 설명하면, 상기 기판은 사파이어, 실리콘, 실리콘 카바이드 기판인 것이 바람직하고, 질화물층은 모두 갈륨면으로 성장한다. 상기 GaN 버퍼층 위에 InAlGaN층을 에피택셜 성장시킬 때 In과 Al의 조성비를 소정의 비, 예를 들어 In의 조성 x는 0.1 이상 0.5 이하이고, Al의 조성 y는 0.05 이상 0.2 이하로 할 수 있다. 이 때 GaN 버퍼층과 InAlGaN층의 격자 상수의 차이로 인하여 InAlGaN층에는 압축응력이 작용하면서 에피택셜 성장하게 되고 이로 인하여 분극이 역전되고, 이에 의해 2DEG의 형성 위치를 제어하여 InAlGaN층의 상부계면에 위치하게 할 수 있다. InAlGaN층은 1 nm 내지 30 nm 정도로 형성되는 것이 바람직하지만 반드시 이에 한정되는 것은 아니다. 한편, GaN캡층도 1 nm 내지 30 nm로 형성하는 것이 바람직하나 이에 한정되는 것은 아니다.More specifically, the first step is preferably a sapphire substrate, a silicon substrate, or a silicon carbide substrate, and the nitride layer is grown as a gallium substrate. When the InAlGaN layer is epitaxially grown on the GaN buffer layer, the composition ratio of In and Al is set to a predetermined ratio, for example, the composition x of In is 0.1 or more and 0.5 or less, and the composition y of Al is 0.05 or more and 0.2 or less. At this time, due to the difference in lattice constants between the GaN buffer layer and the InAlGaN layer, the InAlGaN layer undergoes compressive stress and is epitaxially grown. As a result, the polarization is reversed, thereby controlling the formation position of the 2DEG, . The InAlGaN layer is preferably formed to a thickness of about 1 nm to 30 nm, but is not limited thereto. On the other hand, the GaN cap layer is preferably formed to 1 nm to 30 nm, but not limited thereto.

상기 InAlGaN캡층도 In과 Al의 조성비를 조절하여 압축 응력(Compressive strained)을 받아 분극 역전된 상태로 GaN캡층 상에 형성된다. 상기 InAlGaN캡층은 예를 들어 In_xAl_yGaN캡층(CS-In_xAl_yGaN cap: x=0.25, y=0.1, 두께 8 nm)인 것이 바람직하고, GaN캡층과 InAlGaN층의 계면에 형성된 2DEG의 전자들을 공핍(depletion)시킨다. The InAlGaN cap layer is also formed on the GaN cap layer in a reversed polarization state by being subjected to compressive strains by adjusting the composition ratio of In and Al. The InAlGaN cap layer is preferably, for example, an In _x Al _y GaN cap layer (CS-In _x Al _y GaN cap: x = 0.25, y = 0.1 and a thickness of 8 nm) And depletion of electrons.

상기 제2 단계에서 상기 InAlGaN캡층을 게이트 전극이 형성될 부분만 남기고 모두 식각하여 제거하면, InAlGaN캡층이 식각된 부분의 하부에는 InAlGaN캡층에 의한 효과가 제거되므로 GaN캡층과 InAlGaN층의 계면에 2DEG이 다시 형성된다.In the second step, if the InAlGaN cap layer is removed by etching while leaving only the portion where the gate electrode is to be formed, the effect of the InAlGaN cap layer is removed at the bottom of the InAlGaN cap layer etched portion. Therefore, 2DEG is formed at the interface between the GaN cap layer and the InAlGaN layer Lt; / RTI >

상기 제3 단계에서 GaN캡층 위에 식각공정에서 남겨진 InAlGaN캡층을 사이에 두고 서로 이격 배치되도록 소스 전극 및 드레인 전극을 형성하고, 상기 남겨진 InAlGaN캡층 위에 게이트 전극을 형성한다. In the third step, a source electrode and a drain electrode are formed on the GaN cap layer to be spaced apart from each other with the InAlGaN cap layer remaining in the etching process being interposed therebetween, and a gate electrode is formed on the remaining InAlGaN cap layer.

상기와 같은 제1 내지 제3 단계를 거쳐 형성된 갈륨면 4원계 질화물을 이용한 HEMT는 게이트 전극을 제외한 부분에서 GaN캡층과 InAlGaN층의 계면에 2DEG이 형성되어 normally off 동작이 가능한 E-mode 채널(channel)을 형성한다. 또한 InAlGaN층 상부 계면에서 channel이 형성되고 기판 방향으로의 전자 움직임을 blocking을 해 줄 수 있어 기판 쪽으로 누설전류가 감소하고, 캐리어 confinement가 개선되고, 소스/드레인 전극의 접촉저항이 감소하는 효과가 있다. In the HEMT using the gallium nitride quaternary nitride formed through the first through third steps, a 2DEG is formed at the interface between the GaN cap layer and the InAlGaN layer except for the gate electrode to form an E-mode channel ). In addition, a channel is formed at the upper interface of the InAlGaN layer and the electron movement toward the substrate can be blocked, thereby reducing the leakage current toward the substrate, improving the carrier confinement, and reducing the contact resistance of the source / drain electrode .

다음으로, 도 13, 14를 참조하여 본 발명의 또 다른 실시예에 따른 E-mode로 동작하는 HEMT 및 그 제조방법을 설명하도록 하겠다.Next, referring to FIGS. 13 and 14, an HEMT operating in E-mode according to another embodiment of the present invention and a manufacturing method thereof will be described.

도 13은 본 발명의 또 다른 실시예에 따른 E-mode로 동작하는 GaN/InAlGaN/GaN HEMT의 단면을 도시한 것이고 도 14는 도 13의 HEMT를 형성하기 위한 제조 공정을 나타낸 도면이다. FIG. 13 is a cross-sectional view of a GaN / InAlGaN / GaN HEMT operating in E-mode according to another embodiment of the present invention, and FIG. 14 is a diagram illustrating a manufacturing process for forming the HEMT of FIG.

도 13의 갈륨면 4원계 질화물을 이용한 HEMT는 기판 상에 차례로 형성된 GaN 버퍼층, InAlGaN층, GaN캡층, GaN캡층 위에 서로 이격 배치된 소스 전극 및 드레인 전극, 소스 전극과 드레인 전극 사이에 형성된 게이트 전극, 상기 게이트 전극을 제외한 부분에서 상기 GaN캡층 위에 형성된 InAlGaN캡층을 포함한다. 이 때 GaN버퍼층, InAlGaN층, GaN캡층, InAlGaN캡층은 갈륨면이 상부로 오게 형성된다. The HEMT using the gallium nitride quaternary nitride of FIG. 13 includes a GaN buffer layer, an InAlGaN layer, a GaN cap layer, a source electrode and a drain electrode spaced apart from each other on the GaN cap layer, a gate electrode formed between the source electrode and the drain electrode, And an InAlGaN cap layer formed on the GaN cap layer except for the gate electrode. At this time, the GaN buffer layer, the InAlGaN layer, the GaN cap layer, and the InAlGaN cap layer are formed such that the gallium surface faces upward.

상기 InAlGaN층은 In과 Al이 소정의 조성비를 가짐으로써 InAlGaN층에 압축응력이 작용하여 분극이 상부 방향을 향하고 InAlGaN층의 상부 계면에 2DEG이 형성된다. 상기 InAlGaN층은 예를 들어 In_xAl_yGaN층(x=0.2, y=0.05, 두께 20 nm)일 수 있으나, 이에 한정되지 않고 In과 Al의 조성비를 조절하여 압축응력이 작용하여 분극이 상부 방향을 향하도록 역전된 In, Al, Ga 및 N을 포함하는 4원계 질화물층이면 족하다.Since the InAlGaN layer has a predetermined composition ratio of In and Al, compressive stress acts on the InAlGaN layer, and the polarization is directed upward, and a 2DEG is formed on the upper interface of the InAlGaN layer. The InAlGaN layer may be, for example, an In _x Al _y GaN layer (x = 0.2, y = 0.05, thickness: 20 nm), but the present invention is not limited thereto. A quaternary nitride layer including In, Al, Ga, and N that are reversed so as to face the direction of the nitride layer.

상기 InAlGaN캡층은 게이트 전극의 하부를 제외한 부분에서 상기 GaN캡층 상에 접촉 형성된다. 상기 InAlGaN캡층은 인장 응력(tensile strained)을 받도록 GaN캡층 상에 형성되어 게이트 전극의 하부를 제외한 부분에서 InAlGaN층과 GaN캡층의 계면에 2DEG의 형성을 증진한다. The InAlGaN cap layer is formed on the GaN cap layer at a portion excluding the lower portion of the gate electrode. The InAlGaN cap layer is formed on the GaN cap layer to be tensile strained to promote the formation of the 2DEG on the interface between the InAlGaN layer and the GaN cap layer except the lower portion of the gate electrode.

상기 InAlGaN캡층은 인장 응력(tensile strained)을 받는 조성비를 가지는 것이나, GaN캡층과 격자 정합이 되는 것도 가능하다. 즉, InAlGaN 캡층이 GaN캡층과 격자 정합이 되는 경우 혹은 인장 응력(tensile strained)을 받는 InAlGaN 캡층이 형성될 경우, InAlGaN층과 제2 GaN층의 계면에 2DEG 형성을 증진(enhance) 시킨다.The InAlGaN cap layer may have a composition ratio that is tensile strained, but may be lattice-matched to the GaN cap layer. That is, when the InAlGaN cap layer is lattice-matched to the GaN cap layer, or when the InAlGaN cap layer is tensile strained, the 2DEG formation is enhanced at the interface between the InAlGaN layer and the second GaN layer.

상기 InAlGaN층은 예를 들어 In_xAl_yGaN층(x=0.2, y=0.05)이고, 상기 InAlGaN캡층은 In_xAl_yGaN캡층(LM-In_xAl_yGaN cap: x=0.1, y=0.44)일 수 있다. 이 때, In_xAl_yGaN층은 20 nm, GaN캡층은 15 nm, In_xAl_yGaN캡층은 2 nm의 두께로 형성될 수 있다. 여기서 제2 GaN층과 그 위에 형성된 In_xAl_yGaN캡층은 격자 정합이 되어 In_xAl_yGaN층과 제2 GaN층의 계면에 2DEG 형성을 증진(enhancement)시킨다.The InAlGaN layer is, for example, In _x Al _y and the GaN layer (x = 0.2, y = 0.05 ), the InAlGaN cap layer is In _x Al _y GaN cap layer _{_{(LM-In x Al y GaN}} cap: x = 0.1, y = 0.44). At this time, the In _x Al _y GaN layer may be formed to a thickness of 20 nm, the GaN cap layer may be formed to be 15 nm, and the In _x Al _y GaN cap layer may be formed to a thickness of 2 nm. Wherein the second GaN layer and the In _x Al _y GaN cap layer formed thereon are lattice matched to enhance 2DEG formation at the interface between the In _x Al _y GaN layer and the second GaN layer.

상기 InAlGaN캡층은 반드시 위의 조성에 한정되지는 않고, In과 Al의 조성비를 조절하여 인장 응력을 받거나 GaN캡층과 격자 정합되는 In, Al, Ga 및 N을 포함하는 4원계 질화물층이면 족하다. The InAlGaN cap layer is not necessarily limited to the above composition, but may be a quaternary nitride layer containing In, Al, Ga, and N which are subjected to tensile stress by adjusting the composition ratio of In and Al or lattice matched with the GaN cap layer.

상기와 같은 구조의 본 발명의 일 실시예에 의한 갈륨면 4원계 질화물을 이용한 HEMT는 게이트 전극의 하부에만 InAlGaN캡층이 형성되어 있지 않아 게이트 전극의 하부에서 GaN캡층과 InAlGaN층의 계면에 2DEG이 형성되지 않고, 게이트 전극 하부를 제외한 다른 부분에서는 InAlGaN층과 GaN캡층의 계면에 2DEG이 형성되므로 normally off 동작이 가능하다.In the HEMT using the gallium nitride quaternary nitride according to an embodiment of the present invention having the above-described structure, since the InAlGaN cap layer is not formed only under the gate electrode, the 2DEG is formed at the interface between the GaN cap layer and the InAlGaN layer under the gate electrode And the 2DEG is formed at the interface between the InAlGaN layer and the GaN cap layer at portions other than the portions below the gate electrode, so that a normally-off operation is possible.

도 14를 참조하여 도 13의 E-mode로 동작하는 갈륨면 4원계 질화물을 이용한 HEMT를 제조하는 방법을 설명하면, 기판 상에 차례로 GaN 버퍼층, InAlGaN층, GaN캡층, InAlGaN캡층을 에피택셜 성장시키는 제1 단계, 상기 InAlGaN캡층을 게이트 전극이 형성될 부분만 식각하여 제거하는 제2 단계, 상기 InAlGaN캡층 상에 소스 전극과 드레인 전극을 각기 형성하고 상기 InAlGaN캡층이 제거된 부분에 게이트 전극을 형성시키는 제3 단계를 포함한다.Referring to FIG. 14, a method for manufacturing a HEMT using gallium nitride quaternary nitride, which operates in the E-mode of FIG. 13, will be described. A GaN buffer layer, an InAlGaN layer, a GaN cap layer, and an InAlGaN cap layer are sequentially epitaxially grown on a substrate A second step of removing the InAlGaN cap layer by etching only a portion where a gate electrode is to be formed; forming a source electrode and a drain electrode on the InAlGaN cap layer and forming a gate electrode at the removed portion of the InAlGaN cap layer; And a third step.

상기 제1 단계를 보다 구체적으로 설명하면, 상기 기판은 사파이어, 실리콘, 실리콘 카바이드 기판인 것이 바람직하고, 질화물층은 모두 갈륨면으로 성장한다. 상기 GaN 버퍼층 위에 에피택셜 성장되는 상기 InAlGaN층은 예를 들어 20 nm 두께의 In_xAl_yGaN층(x=0.2, y=0.05)일 수 있다. 이 때 GaN 버퍼층과 InAlGaN층의 격자 상수의 차이로 인하여 InAlGaN층에는 압축응력이 작용하면서 에피택셜 성장하게 되고 이로 인하여 분극이 역전된다. 그러나, 이 때 InAlGaN층 상부 계면에 유도되는 유도전하밀도는 2DEG이 형성되는 정도는 아니고, InAlGaN캡층이 추가로 형성됨으로써 InAlGaN층과 GaN캡층의 계면에 2DEG이 형성이 된다. More specifically, the first step is preferably a sapphire substrate, a silicon substrate, or a silicon carbide substrate, and the nitride layer is grown as a gallium substrate. The InAlGaN layer to be epitaxially grown on the GaN buffer layer may be, for example, an In _x Al _y GaN layer (x = 0.2, y = 0.05) having a thickness of 20 nm. At this time, due to the difference in lattice constant between the GaN buffer layer and the InAlGaN layer, the InAlGaN layer undergoes compressive stress and is epitaxially grown, thereby reversing the polarization. At this time, however, the induced charge density induced in the upper interface of the InAlGaN layer is not the degree to which the 2DEG is formed, but the 2DEG is formed at the interface between the InAlGaN layer and the GaN cap layer by further forming the InAlGaN cap layer.

상기 InAlGaN층은 1 nm 내지 30 nm 정도로 형성되는 것이 바람직하지만 반드시 이에 한정되는 것은 아니다. 한편, GaN캡층도 1 nm 내지 30 nm로 형성하는 것이 바람직하나 이에 한정되는 것은 아니다.The InAlGaN layer is preferably formed to a thickness of about 1 nm to 30 nm, but is not limited thereto. On the other hand, the GaN cap layer is preferably formed to 1 nm to 30 nm, but not limited thereto.

상기 InAlGaN캡층은 GaN캡층과 격자 정합이 되거나 인장 응력(tensile strained)을 받도록 형성되어, InAlGaN층과 제2 GaN층의 계면에 2DEG 형성을 증진(enhance) 시키고, 이에 의해 2DEG이 형성된다.The InAlGaN cap layer may be lattice matched to the GaN cap layer or may be tensile strained to enhance 2DEG formation at the interface between the InAlGaN layer and the second GaN layer, thereby forming a 2DEG.

상기 InAlGaN캡층은 예를 들어 In_xAl_yGaN캡층(LM-In_xAl_yGaN cap: x=0.1, y=0.44)일 수 있다.The InAlGaN cap layer may be, for example, an In _x Al _y GaN cap layer (LM-In _x Al _y GaN cap: x = 0.1, y = 0.44).

상기 제2 단계에서 상기 InAlGaN캡층을 게이트 전극이 형성될 부분만 식각하여 제거하면, InAlGaN캡층이 식각된 부분의 하부에는 InAlGaN캡층에 의한 효과가 제거되므로 GaN캡층과 InAlGaN층의 계면에 2DEG의 전자가 공핍되고, InAlGaN캡층이 남아 있는 부분의 하부에는 2DEG이 유지된다.If the InAlGaN cap layer is removed by etching only the portion where the gate electrode is to be formed in the second step, the effect of the InAlGaN cap layer is removed at the lower portion of the InAlGaN cap layer. Therefore, electrons of the 2DEG at the interface between the GaN cap layer and the InAlGaN layer And the 2DEG is maintained in the lower portion of the portion where the InAlGaN cap layer remains.

상기 제3 단계에서 식각공정에서 남겨진 InAlGaN캡층 위에 서로 이격 배치되도록 소스 전극 및 드레인 전극을 형성하고, 상기 InAlGaN캡층이 제거된 부분에서 상기 GaN캡층 위에 게이트 전극을 형성한다. A source electrode and a drain electrode are formed to be spaced apart from each other on the InAlGaN cap layer remaining in the etching process in the third step and a gate electrode is formed on the GaN cap layer in a portion where the InAlGaN cap layer is removed.

상기와 같은 제1 내지 제3 단계를 거쳐 형성된 갈륨면 4원계 질화물을 이용한 HEMT는 게이트 전극을 제외한 부분에서 GaN캡층과 InAlGaN층의 계면에 2DEG이 형성되어 normally off 동작이 가능한 E-mode 채널(channel)을 형성한다. 또한 InAlGaN층 상면에서 channel이 형성이 되고 기판 방향으로의 전자 움직임을 blocking을 해 줄 수 있어 기판쪽으로 누설전류 감소하고, 캐리어 confinement가 개선되는 효과가 있다. 또한 E-mode(Enhancement mode) 동작을 용이하게 만들 수 있고, 소스/드레인 전극의 접촉저항이 감소하는 효과가 있다. In the HEMT using the gallium nitride quaternary nitride formed through the first through third steps, a 2DEG is formed at the interface between the GaN cap layer and the InAlGaN layer except for the gate electrode to form an E-mode channel ). In addition, a channel is formed on the upper surface of the InAlGaN layer and the electron movement toward the substrate can be blocked, thereby reducing the leakage current toward the substrate and improving the carrier confinement. Also, the E-mode (Enhancement mode) operation can be facilitated and the contact resistance of the source / drain electrodes is reduced.

이하, 동일 기판 위에 형성된 다수의 HEMT 구조체들이 상이한 모드의 채널을 각기 형성하는 본 발명의 모놀리식 멀티채널 반도체 소자를 설명하도록 하겠다. 본 발명의 모놀리식 반도체 소자는 노말리 오프(Normally Off) 동작을 수행하는 E-모드(Enhancement mode)의 제1 HEMT(High Electron Mobility Transistor) 구조체를 구현한 영역(H1: 이하, 제1 HEMT 구조체라 함)과, 공핍-모드(Depletion mode) 동작을 수행하는 제 2 HEMT 구조체를 구현한 영역(H2: 이하, 제2 HEMT 구조체라 함)을 동일 기판(110) 상에 구비한 모놀리식 전력반도체소자이다. 구체적인 HEMT 구조체들은 다양한 방식으로 구현될 수 있으나, 도 15, 16을 참조하여 본 발명의 실시 예에 따른 모놀리식 멀티채널 반도체 소자 및 그 제조 방법을 설명하도록 하겠다.Hereinafter, a monolithic multi-channel semiconductor device of the present invention in which a plurality of HEMT structures formed on the same substrate form channels of different modes, respectively. The monolithic semiconductor device of the present invention has a region H1 (hereinafter referred to as a first HEMT) in which a first HEMT (High Electron Mobility Transistor) structure of an E mode (Enhancement mode) for performing a normally off operation is implemented And a second HEMT structure (hereinafter referred to as a second HEMT structure) implementing a second HEMT structure performing a depletion mode operation on the same substrate 110, Power semiconductor device. Concrete HEMT structures may be implemented in various ways, but a monolithic multi-channel semiconductor device according to an embodiment of the present invention and a manufacturing method thereof will be described with reference to FIGS. 15 and 16. FIG.

도 15는 제1 HEMT 구조체와 제2 HEMT 구조체가 동일 기판 위에 층을 달리하여 형성되는 모놀리식 반도체 소자 및 그 제조 방법을 도시한다.15 shows a monolithic semiconductor device in which a first HEMT structure and a second HEMT structure are formed on the same substrate in different layers and a method of manufacturing the same.

도 15에 의하면, 본 발명의 실시예 1에 의한 모놀리식 반도체 소자는 제1 HEMT 구조체와 제2 HEMT 구조체가 동일 기판 위에 층을 달리하여 형성된다. 상기 제 1 HEMT 구조체는 배리어층 상에 순차적으로 갈륨면 에피택셜 성장한 제1 GaN버퍼층, 제1 InAlGaN층 및 제1 GaN캡층을 포함하고, 상기 제1 InAlGaN층은 In, Al, Ga 및 N의 4종류의 원소로 구성되는 4원계 질화물반도체로 이루어지고, In과 Al은 소정의 조성비를 가짐으로써 상기 4원계 질화물 반도체에 압축응력이 작용하여 분극이 상부 방향을 향하도록 역전된다.15, in the monolithic semiconductor device according to the first embodiment of the present invention, the first HEMT structure and the second HEMT structure are formed on the same substrate with different layers. The first HEMT structure includes a first GaN buffer layer, a first InAlGaN layer, and a first GaN cap layer sequentially grown on a barrier layer by gallium-sided epitaxial growth, the first InAlGaN layer including a first InAlGaN layer, Type nitride semiconductor, and In and Al have a predetermined composition ratio, so that compressive stress acts on the quaternary nitride semiconductor so that the polarization is reversed so as to face upward.

상기 제 1 HEMT 구조체는 상기 제1 GaN캡층 상에 형성된 제1 소스 전극, 제1 드레인 전극 및 제1 게이트 전극을 포함하고, 상기 제1 게이트 전극과 상기 제1 GaN캡층 사이에는 압축 응력(Compressive strained)을 받는 InAlGaN캡층이 형성되고, 상기 제1 HEMT 구조체는 normally off로 동작한다. 이러한 상기 제 1 HEMT 구조체의 구조 및 제조 방법은 기본적으로 도 11, 12의 E-모드 HEMT의 구조 및 제조 방법과 동일하고, 제2 HEMT와 전기적 분리를 위한 단계 및 구성들이 추가되는 점에서 차이가 있다.The first HEMT structure includes a first source electrode, a first drain electrode, and a first gate electrode formed on the first GaN cap layer, and a compressive strained layer is formed between the first gate electrode and the first GaN cap layer. ) Is formed, and the first HEMT structure operates normally off. The structure and manufacturing method of the first HEMT structure are basically the same as the structure and manufacturing method of the E-mode HEMT of FIGS. 11 and 12, and the difference in the steps and configurations for the electrical isolation with the second HEMT have.

상기 제 2 HEMT 구조체는 상기 기판 상에 순차적으로 갈륨면 에피택셜 성장한 제2 GaN버퍼층과 제2 InAlGaN층을 포함하고, 상기 제2 InAlGaN층은 In, Al, Ga 및 N의 4종류의 원소로 구성되는 4원계 질화물반도체로 이루어지고, In과 Al은 소정의 조성비를 가짐으로써 상기 4원계 질화물 반도체에 인장응력이 작용하여 상기 제2 GaN버퍼층과 상기 제2 InAlGaN층 사이의 계면에 2DEG이 형성된다. Wherein the second HEMT structure includes a second GaN buffer layer and a second InAlGaN layer sequentially grown on the substrate by gallium plane epitaxial growth and the second InAlGaN layer is composed of four kinds of elements of In, Al, Ga, and N In and Al have a predetermined composition ratio, so that a tensile stress acts on the quaternary nitride semiconductor, and 2DEG is formed at the interface between the second GaN buffer layer and the second InAlGaN layer.

상기 제2 HEMT 구조체는 상기 제2 InAlGaN층 상에 형성된 제2 소스 전극, 제2 드레인 전극 및 제2 게이트 전극을 포함하고, 상기 제1 HEMT 구조체와 상기 제 2 HEMT 구조체를 전기적으로 분리하는 아이솔레이션을 더 포함한다. The second HEMT structure includes a second source electrode, a second drain electrode, and a second gate electrode formed on the second InAlGaN layer, and the isolation for electrically separating the first HEMT structure and the second HEMT structure .

도 15에 의하면, 본 발명의 실시예 1에 의한 모놀리식 반도체 소자의 제조방법은 기판 상면에 제2 HEMT 구조체를 구현하기 위한 제2 질화물 반도체층을 형성하는 단계; 상기 제2 질화물 반도체층 상에 배리어층을 형성하는 단계; 상기 배리어층 상에 제1 HEMT 구조체를 구현하기 위한 제1 질화물 반도체층을 형성하는 단계; 상기 제1 질화물 반도체층 위에 게이트 전극, 드레인 전극 및 소스 전극을 형성하여 제1 HEMT 구조체(H1)를 형성하는 단계; 상기 제1 HEMT 구조체(H1)가 형성된 영역을 제외하고, 식각공정에 의해 적층 형성된 상기 제1 질화물 반도체층과 상기 배리어층을 제거하는 단계; 식각에 의해 제1 질화물 반도체층과 상기 배리어층이 제거된 영역에서 상기 제2 질화물 반도체층 상에 게이트 전극, 드레인 전극 및 소스 전극을 형성하여 제2 HEMT 구조체(H2)를 형성하는 단계;를 포함한다. Referring to FIG. 15, a method of manufacturing a monolithic semiconductor device according to a first embodiment of the present invention includes: forming a second nitride semiconductor layer on a top surface of a substrate to implement a second HEMT structure; Forming a barrier layer on the second nitride semiconductor layer; Forming a first nitride semiconductor layer on the barrier layer to implement a first HEMT structure; Forming a first HEMT structure (H1) by forming a gate electrode, a drain electrode, and a source electrode on the first nitride semiconductor layer; Removing the first nitride semiconductor layer and the barrier layer stacked by an etching process, except for a region where the first HEMT structure (H1) is formed; And forming a second HEMT structure (H2) by forming a gate electrode, a drain electrode, and a source electrode on the second nitride semiconductor layer in a region where the first nitride semiconductor layer and the barrier layer are removed by etching do.

상기 제2 질화물 반도체층을 형성하는 단계는 기판 상면에 제2 GaN버퍼층을 갈륨면 에피택셜 성장시켜 형성하는 단계와, 상기 제2 GaN버퍼층 위에 제2 InAlGaN층(InAlGaN-2)을 갈륨면 에피택셜 성장시켜 형성시키는 단계를 포함한다. 이 때, 제2 InAlGaN층(InAlGaN-2)에는 인장 응력(tensile)이 작용하고 제2 InAlGaN층(InAlGaN-2)의 분극이 하부를 향하며, 제2 InAlGaN층과 제2 GaN버퍼층 사이의 계면에 2DEG이 형성된다. 이렇게 형성된 제2 질화물 반도체층은 추후 전극 형성 과정을 거친 후 제2 HEMT 구조체(H2)를 형성하여 D-mode(depletion mode)로 동작하게 된다.Forming a second InGaN layer (InAlGaN-2) on the second GaN buffer layer by gallium-sided epitaxial growth on the second GaN buffer layer; And then growing. At this time, a tensile stress acts on the second InAlGaN layer (InAlGaN-2), the polarization of the second InAlGaN layer (InAlGaN-2) faces downward, and the polarization of the second InAlGaN layer 2DEG is formed. The second nitride semiconductor layer thus formed is subjected to D-mode (depletion mode) by forming a second HEMT structure H2 after an electrode formation process.

상기 배리어층을 형성하는 단계는 상기 제2 질화물 반도체층 중 상부층에 해당하는 제2 InAlGaN층(InAlGaN-2) 상에 산화물이나 질화물로 이루어진 절연층을 형성하는 단계이다. The forming of the barrier layer is a step of forming an insulating layer made of oxide or nitride on the second InAlGaN layer (InAlGaN-2) corresponding to the upper layer of the second nitride semiconductor layer.

상기 제1 질화물 반도체층을 형성하는 단계와 상기 제1 HEMT 구조체(H1)를 형성하는 단계는 제1 HEMT 구조체(H1)를 형성하기 위한 것으로, 도 12의 E-mode로 동작하는 갈륨면 4원계 질화물을 이용한 HEMT를 제조하는 방법과 기본적으로는 동일하다. 다만, 기판이 아닌 상기 배리어층 위에 형성하는 점에서 차이가 있다. The step of forming the first nitride semiconductor layer and the step of forming the first HEMT structure H1 are for forming the first HEMT structure H1. In the step of forming the first HEMT structure H1, Is basically the same as the method of manufacturing a HEMT using nitride. However, there is a difference in that it is formed on the barrier layer instead of the substrate.

상기 제1 질화물 반도체층을 형성하는 단계는 상기 배리어층 위에 순차로 제1 GaN버퍼층, 제1 InAlGaN층(InAlGaN-1) 및 제1 GaN캡층을 갈륨면 에피택셜 성장시켜 형성시키는 단계를 포함한다. The forming of the first nitride semiconductor layer includes sequentially forming a first GaN buffer layer, a first InAlGaN layer (InAlGaN-1), and a first GaN cap layer on the barrier layer by epitaxial growth on a gallium surface.

상기 제1 HEMT 구조체(H1)를 형성하는 단계는 상기 제1 GaN캡층 위에 InAlGaN캡층을 갈륨면 에피택셜 성장시키는 단계, 상기 InAlGaN캡층을 게이트 전극이 형성될 부분만 남기고 식각하여 제거하는 단계, 상기 InAlGaN캡층이 제거된 제1 GaN캡층 상에 소스 전극과 드레인 전극을 각기 형성하고 상기 남겨진 InAlGaN캡층 상에 게이트 전극을 형성시키는 단계를 포함한다.The step of forming the first HEMT structure H1 may include a step of epitaxially growing an InAlGaN cap layer on the first GaN cap layer, a step of removing the InAlGaN cap layer by etching and leaving only a portion where a gate electrode is to be formed, Forming a source electrode and a drain electrode on the first GaN cap layer from which the cap layer is removed, and forming a gate electrode on the remaining InAlGaN cap layer.

상기 제1 InAlGaN층을 에피택셜 성장시킬 때 In과 Al의 조성비를 소정의 비로 하여 제1 InAlGaN층에는 압축응력이 작용하여 제1 InAlGaN층의 상부계면에 2DEG이 형성된다. When the first InAlGaN layer is epitaxially grown, compression stress acts on the first InAlGaN layer at a predetermined ratio of In and Al to form a 2DEG on the upper interface of the first InAlGaN layer.

상기 InAlGaN캡층은 In과 Al의 조성비를 조절하여 압축 응력(Compressive strained)을 받아 분극 역전된 상태로 상기 제1 GaN캡층 상에 형성된다. 상기 InAlGaN캡층은 예를 들어 In_xAl_yGaN캡층(CS-In_xAl_yGaN cap: x=0.25, y=0.1, 두께 8 nm)인 것이 바람직하고, 상기 제1 GaN캡층과 상기 제1 InAlGaN층의 계면에 형성된 2DEG의 전자들을 공핍(depletion)시킨다. The InAlGaN cap layer is formed on the first GaN cap layer in a reversed polarization state by being subjected to compressive strains by adjusting a composition ratio of In and Al. The InAlGaN cap layer is preferably an In _x Al _y GaN cap layer (CS-In _x Al _y GaN cap: x = 0.25, y = 0.1 and a thickness of 8 nm), and the first InGaN cap layer and the first InAlGaN Depletion of the electrons of the 2DEG formed at the interface of the layer.

상기 InAlGaN캡층을 게이트 전극이 형성될 부분만 남기고 모두 식각하여 제거하면, InAlGaN캡층이 식각된 부분의 하부에는 InAlGaN캡층에 의한 응력 효과가 제거되므로 제1 GaN캡층과 제1 InAlGaN층의 계면에 2DEG이 다시 형성된다.When the InAlGaN cap layer is removed by etching while leaving only the portion where the gate electrode is to be formed, the stress effect due to the InAlGaN cap layer is removed at the lower portion of the InAlGaN cap layer etched portion. Therefore, 2DEG is formed at the interface between the first GaN cap layer and the first InAlGaN layer Lt; / RTI >

상기 제1 GaN캡층 위에 식각공정에서 남겨진 InAlGaN캡층을 사이에 두고 서로 이격 배치되도록 소스 전극 및 드레인 전극을 형성하고, 상기 남겨진 InAlGaN캡층 위에 게이트 전극을 형성한다. 상기와 같은 단계들을 거쳐 형성된 제1 HEMT 구조체(H1)는 게이트 전극을 제외한 부분에서 제1 GaN캡층과 제1 InAlGaN층의 계면에 2DEG이 형성되어 normally off 동작이 가능한 E-mode의 채널(channel)을 형성한다.A source electrode and a drain electrode are formed on the first GaN cap layer so as to be spaced apart from each other with the InAlGaN cap layer remaining in the etching process being interposed therebetween, and a gate electrode is formed on the remaining InAlGaN cap layer. In the first HEMT structure H1 formed through the above steps, a 2DEG is formed at the interface between the first GaN cap layer and the first InAlGaN layer except for the gate electrode to form an E-mode channel capable of normally off operation. .

한편, 상기 제1 질화물 반도체층과 상기 배리어층을 제거하는 단계는 제2 HEMT 구조체(H2)를 형성하기 위한 것으로서, 상기 제1 HEMT 구조체(H1)가 형성된 영역이 아닌 별도의 영역을 선택하여, 식각공정에 의해 적층 형성된 상기 제1 질화물 반도체층과 상기 배리어층을 제거한다. The step of removing the first nitride semiconductor layer and the barrier layer may include forming a second HEMT structure H2 by selecting a region other than the region where the first HEMT structure H1 is formed, The first nitride semiconductor layer and the barrier layer formed by the etching process are removed.

상기 제1 질화물 반도체층과 상기 배리어층을 제거하는 단계와 제2 HEMT 구조체(H2)를 형성하는 단계의 사이에 제1 HEMT 구조체(H1)와 제2 HEMT 구조체(H2)를 전기적으로 분리하는 단계가 추가될 수 있다. 상기 전기적으로 분리하는 단계는 상기 제1 HEMT 구조체(H1)와 상기 제2 HEMT 구조체(H2) 사이의 특정 영역에서 상기 제2 GaN 버퍼층, 상기 제2 InAlGaN층(InAlGaN-2)을 식각하여 제거하는 단계와 질화물층이 제거된 특정 영역에 산화물, 질화물 또는 불활성 원소를 충진하여 아이솔레이션을 형성하는 단계를 포함한다. Electrically isolating the first HEMT structure (H1) and the second HEMT structure (H2) between the step of removing the first nitride semiconductor layer and the barrier layer and the step of forming the second HEMT structure (H2) Can be added. The electrically separating step may include etching and removing the second GaN buffer layer and the second InAlGaN layer (InAlGaN-2) in a specific region between the first HEMT structure (H1) and the second HEMT structure (H2) And filling an oxide, nitride or an inert element in the specific region from which the nitride layer has been removed to form an isolation.

상기 제2 HEMT 구조체(H2)를 형성하는 단계는 제1 식각에 의해 제1 질화물 반도체층과 상기 배리어층이 제거된 영역에서 상기 제2 질화물 반도체층 상에 게이트 전극, 드레인 전극 및 소스 전극을 형성하는 과정을 포함한다. The forming of the second HEMT structure H2 may include forming a gate electrode, a drain electrode, and a source electrode on the second nitride semiconductor layer in a region where the first nitride semiconductor layer and the barrier layer are removed by the first etching .

상기 제2 HEMT 구조체(H2)는 상기 제2 InAlGaN층과 제2 GaN버퍼층 사이의 계면에 2DEG이 형성되고, 상기 제2 InAlGaN층 위에 전극이 형성되며, D-mode(depletion mode)로 동작하게 된다.In the second HEMT structure H2, 2DEG is formed at the interface between the second InAlGaN layer and the second GaN buffer layer, an electrode is formed over the second InAlGaN layer, and D-mode (depletion mode) operation is performed .

이 멀티모드 다층 질화물 반도체소자는 단일 소자 내에서 다른 모드로 동작하는 채널들을 층을 달리하여 다수 개로 구현할 수 있으므로, 채널들 간의 신호 간섭에 의한 노이즈나 오작동이 없으면서도 소자 설계 자유도가 향상되는 우수한 효과가 있다.
This multi-mode multi-layered nitride semiconductor device can realize a plurality of channels operating in different modes in a single device with different layers, so that excellent freedom of device design freedom without noise or malfunction due to signal interference between channels .

도 16을 참조하여 본 발명의 실시예 2에 따른 모놀리식 반도체 소자 및 그 제조 방법을 설명한다. 실시예 2에 따른 모놀리식 반도체 소자는 제1 HEMT 구조체와 제2 HEMT 구조체가 동일 기판 위에서 같은 층에 형성되는 모놀리식 반도체 소자이다. A monolithic semiconductor device according to a second embodiment of the present invention and a method of manufacturing the same will be described with reference to FIG. The monolithic semiconductor device according to the second embodiment is a monolithic semiconductor device in which the first HEMT structure and the second HEMT structure are formed on the same substrate on the same layer.

본 발명의 실시예 2에 의한 모놀리식 반도체소자는 기판 상에 순차적으로 갈륨면 에피택셜 성장한 GaN버퍼층, InAlGaN층 및 GaN캡층을 각기 포함하고, 상기 InAlGaN층은 In, Al, Ga 및 N의 4종류의 원소로 구성되는 4원계 질화물반도체로 이루어지고, 상기 InAlGaN층에는 압축응력이 작용하여 분극이 역전된다. 상기 제 1 HEMT 구조체는 제1 소스 전극, 제1 드레인 전극 및 제1 게이트 전극을 포함하고, 제1 게이트 전극이 형성되는 부분을 제외하고 상기 GaN캡층 상에는 인장 응력(Compressive strained)을 받는 InAlGaN캡층이 형성되어 상기 InAlGaN층과 상기 GaN캡층의 계면에 2DEG을 증진 형성하고, 상기 제1 소스 전극과 상기 제1 드레인 전극은 상기 InAlGaN캡층 상에 형성되고, 상기 제1 게이트 전극은 상기 GaN캡층 상에 형성되어, 상기 제1 HEMT 구조체는 normally off로 동작한다. The monolithic semiconductor device according to the second embodiment of the present invention includes a GaN buffer layer, an InAlGaN layer, and a GaN cap layer sequentially grown on a substrate in a gallium plane epitaxial growth, wherein the InAlGaN layer is composed of In, Al, Type nitride semiconductor, and the compressive stress acts on the InAlGaN layer to reverse the polarization. The first HEMT structure includes a first source electrode, a first drain electrode, and a first gate electrode. Except for a portion where the first gate electrode is formed, an InAlGaN cap layer, which is subjected to a compressive strained stress, Wherein the first source electrode and the first drain electrode are formed on the InAlGaN cap layer, and the first gate electrode is formed on the GaN cap layer, wherein the first source electrode and the first drain electrode are formed on the InAlGaN cap layer, So that the first HEMT structure operates normally off.

상기 제 1 HEMT 구조체는 제1 소스 전극, 제1 드레인 전극 및 제1 게이트 전극을 포함하고, 상기 제1 게이트 전극이 형성되는 부분을 제외하고, 상기 GaN캡층과 격자 정합이 되는 InAlGaN캡층이 상기 GaN캡층 상에 형성되어 상기 InAlGaN층과 상기 GaN캡층의 계면에 2DEG을 증진 형성할 수도 있다. The first HEMT structure includes a first source electrode, a first drain electrode, and a first gate electrode. The InAlGaN cap layer, which is in lattice matching with the GaN cap layer, except for the portion where the first gate electrode is formed, And the 2DEG may be formed on the interface between the InAlGaN layer and the GaN cap layer.

상기 제1 소스 전극과 상기 제1 드레인 전극은 상기 InAlGaN캡층 상에 형성되고, 상기 제1 게이트 전극은 상기 GaN캡층 상에 형성되어, 상기 제1 HEMT 구조체는 normally off로 동작한다.The first source electrode and the first drain electrode are formed on the InAlGaN cap layer and the first gate electrode is formed on the GaN cap layer so that the first HEMT structure operates normally off.

상기 제2 HEMT 구조체는 제2 소스 전극, 제2 드레인 전극 및 제2 게이트 전극과, 상기 GaN캡층 상에 형성되고 인장 응력(Compressive strained)을 받는 InAlGaN캡층을 포함하고, 상기 제2 소스 전극, 제2 드레인 전극 및 제2 게이트 전극은 상기 InAlGaN캡층 상에 형성된다.The second HEMT structure may include a second source electrode, a second drain electrode, and a second gate electrode, and an InAlGaN cap layer formed on the GaN cap layer and subjected to a tensile stress (Compressive strained) And a second drain electrode and a second gate electrode are formed on the InAlGaN cap layer.

상기 제2 HEMT 구조체는 제2 소스 전극, 제2 드레인 전극 및 제2 게이트 전극과, 상기 GaN캡층 상에 형성되고 상기 GaN캡층과 격자 정합이 되거나 인장응력을 받는 InAlGaN캡층을 포함하고, 상기 제2 소스 전극, 제2 드레인 전극 및 제2 게이트 전극은 상기 InAlGaN캡층 상에 형성된다.Wherein the second HEMT structure comprises a second source electrode, a second drain electrode and a second gate electrode, and an InAlGaN cap layer formed on the GaN cap layer and being lattice matched or tensile stressed with the GaN cap layer, A source electrode, a second drain electrode, and a second gate electrode are formed on the InAlGaN cap layer.

본 발명의 실시예 2에 따른 모놀리식 반도체 소자의 제조 방법은 기판 상에 갈륨면 GaN 버퍼층, InAlGaN층, GaN캡층을 순차로 에피택셜 성장시키는 질화물 반도체층 형성 단계; 상기 GaN캡층 위에 InAlGaN캡층을 에피택셜 성장시켜 상기 InAlGaN층과 상기 GaN캡층의 계면에 2DEG이 형성되도록 하는 증진하는 단계; 제1 HEMT 구조체의 제1 게이트 전극 형성 위치와 아이솔레이션 형성 위치에서 InAlGaN캡층을 식각하여 제거하는 단계; 상기 게이트 전극 형성 위치에서 GaN캡층 위에 제1 게이트 전극을 형성하고, 상기 제1 게이트 전극을 사이에 두고 상기 InAlGaN캡층 상에 제1 드레인 전극 및 제1 소스 전극을 형성하는 제1 전극 형성 단계; 및 상기 InAlGaN캡층에 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 형성하는 제2 전극 형성 단계;를 포함한다.A method of manufacturing a monolithic semiconductor device according to a second embodiment of the present invention includes: a step of epitaxially growing a gallium-nitride GaN buffer layer, an InAlGaN layer, and a GaN cap layer on a substrate in sequence; Growing an InAlGaN cap layer on the GaN cap layer by epitaxial growth to form a 2DEG on an interface between the InAlGaN layer and the GaN cap layer; Etching and removing the InAlGaN cap layer at a first gate electrode formation position and an isolation formation position of the first HEMT structure; A first electrode forming step of forming a first gate electrode on the GaN cap layer at the gate electrode formation position and forming a first drain electrode and a first source electrode on the InAlGaN cap layer with the first gate electrode therebetween; And forming a second gate electrode, a second source electrode, and a second drain electrode on the InAlGaN cap layer.

상기 제1 HEMT 구조체(H1)와 상기 제2 HEMT 구조체(H2)는 상기 기판 상에서 수평 방향으로 위치가 상이하고, 수직 방향으로 동일한 층에 형성되고, 상기 제1 HEMT 구조체(H1)는 E-mode로 동작하고, 상기 제2 HEMT 구조체(H2)는 D-mode로 동작한다. The first HEMT structure H1 and the second HEMT structure H2 are horizontally positioned on the substrate and are formed in the same layer in the vertical direction, And the second HEMT structure H2 operates in the D-mode.

상기 질화물 반도체층 형성 단계에 관하여, 상세히 설명하면, 사파이어, 실리콘 또는 실리콘 카바이드 기판 상에 GaN 버퍼층, InAlGaN층, GaN캡층을 순차로 에피택셜 성장시키되 상기 질화물층은 모두 갈륨면으로 성장한다. In detail, the GaN buffer layer, the InAlGaN layer, and the GaN cap layer are sequentially epitaxially grown on the sapphire, silicon or silicon carbide substrate, and the nitride layer is grown as gallium.

상기 GaN 버퍼층 위에 에피택셜 성장되는 상기 InAlGaN층에는 압축응력이 작용하고 이로 인하여 분극이 역전된다. 그러나, 상기 InAlGaN층의 조성비는 InAlGaN층 상부 계면에 유도되는 유도전하밀도가 2DEG이 형성될 정도로 충분한 것은 아니고, 상기 InAlGaN캡층이 추가로 형성됨으로써 상기 InAlGaN층과 상기 GaN캡층의 계면에 2DEG이 형성이 되는 정도로 조정되어야 한다. A compressive stress is applied to the InAlGaN layer epitaxially grown on the GaN buffer layer, thereby reversing the polarization. However, the composition ratio of the InAlGaN layer is not sufficient to induce an induced charge density induced in the interface between the InAlGaN layer and the 2DEG, and a 2DEG is formed at the interface between the InAlGaN layer and the GaN cap layer by further forming the InAlGaN cap layer. .

상기 InAlGaN캡층은 GaN캡층과 격자 정합이 되거나 인장 응력(tensile strained)을 받도록 형성되어, 상기 InAlGaN층과 GaN캡층의 계면에 2DEG 형성을 증진(enhancement) 시킨다.The InAlGaN cap layer is formed to be lattice-matched to or tensile strained with the GaN cap layer to enhance 2DEG formation at the interface between the InAlGaN layer and the GaN cap layer.

다음으로 상기 InAlGaN캡층을 식각하여 제거하는 단계는 제1 HEMT 구조체의 제1 게이트 전극이 형성될 위치의 InAlGaN캡층을 식각하여 제거하고 제1 HEMT 구조체와 제2 HEMT 구조체를 전기적으로 분리하기 위한 아이솔레이션이 형성될 위치에서 상기 InAlGaN캡층을 식각하여 제거하는 것이다. Next, etching and removing the InAlGaN cap layer includes etching and removing the InAlGaN cap layer at a position where the first gate electrode of the first HEMT structure is to be formed, and isolating the first HEMT structure and the second HEMT structure electrically The InAlGaN cap layer is etched and removed at a position to be formed.

상기 InAlGaN캡층을 제1 게이트 전극이 형성될 위치에서 식각하여 제거하면, InAlGaN캡층이 식각된 부분의 하부에는 InAlGaN캡층에 의한 응력 효과가 제거되므로 GaN캡층과 InAlGaN층의 계면에 2DEG의 전자가 공핍되고, InAlGaN캡층이 남아 있는 부분의 하부에는 2DEG이 유지된다.When the InAlGaN cap layer is removed by etching at the position where the first gate electrode is formed, the stress effect due to the InAlGaN cap layer is removed at the bottom of the InAlGaN cap layer etched portion, so that the electrons of the 2DEG are depleted at the interface between the GaN cap layer and the InAlGaN layer And the 2DEG is retained in the lower portion of the portion where the InAlGaN cap layer remains.

상기 InAlGaN캡층이 제거된 부분에서 상기 GaN캡층 위에 제1 게이트 전극을 형성하고, 상기 식각공정에서 남겨진 InAlGaN캡층 위에 서로 이격 배치되도록 제1 소스 전극 및 제1 드레인 전극을 형성한다. 상기 과정을 거쳐 형성된 제1 HEMT 구조체는 게이트 전극을 제외한 부분에서 GaN캡층과 InAlGaN층의 계면에 2DEG이 형성되어 normally off 동작이 가능한 E-mode 채널(channel 1)을 형성한다.A first gate electrode is formed on the GaN cap layer at the portion where the InAlGaN cap layer is removed and a first source electrode and a first drain electrode are formed to be spaced apart from each other on the InAlGaN cap layer left in the etching process. In the first HEMT structure formed through the above process, 2DEG is formed at the interface between the GaN cap layer and the InAlGaN layer except for the gate electrode to form an E-mode channel (channel 1) capable of normally-off operation.

이후, 제1 전극 형성 단계는 상기 InAlGaN캡층이 제거된 부분에 제1 게이트 전극을 형성하고, 상기 제1 게이트 전극을 사이에 두고 상기 InAlGaN캡층 상에 제1 드레인 전극 및 제1 소스 전극을 형성하는 단계이다.In the first electrode formation step, a first gate electrode is formed in a portion where the InAlGaN cap layer is removed, and a first drain electrode and a first source electrode are formed on the InAlGaN cap layer with the first gate electrode therebetween .

상기 제1 HEMT 구조체(H1)와 상기 제2 HEMT 구조체(H2)를 전기적으로 분리하는 단계가 상기 InAlGaN캡층을 식각하여 제거하는 단계와 상기 제1 HEMT 구조체(H1)를 형성하는 단계 사이에 추가된다. The step of electrically separating the first HEMT structure H1 and the second HEMT structure H2 is added between etching the InAlGaN cap layer and removing the InAlGaN cap layer and forming the first HEMT structure H1 .

상기 전기적으로 분리하는 단계는 상기 제1 HEMT 구조체(H1)와 상기 제2 HEMT 구조체(H2) 사이의 특정 영역에서 상기 갈륨면 GaN 버퍼층, 상기 InAlGaN층 및 상기 GaN캡층을 식각하여 제거하는 단계와 질화물층들이 제거된 특정 영역에 산화물, 질화물 또는 불활성 원소를 충진하여 아이솔레이션을 형성하는 단계를 포함한다. The step of electrically separating comprises etching and removing the GaN buffer layer, the InAlGaN layer and the GaN cap layer at a specific region between the first HEMT structure (H1) and the second HEMT structure (H2) Depositing oxide, nitride or an inert element on the specific region from which the layers have been removed to form the isolation.

이러한 상기 제 1 HEMT 구조체의 구조 및 제조 방법은 기본적으로 도 13, 14의 E-모드 HEMT의 구조 및 제조 방법과 동일하고, 제2 HEMT와 전기적 분리를 위한 단계 및 구성들이 추가되는 점에서 차이가 있다.The structure and manufacturing method of the first HEMT structure are basically the same as the structure and manufacturing method of the E-mode HEMT of FIGS. 13 and 14, and differences in the steps and configurations for the electrical isolation from the second HEMT have.

상기 제1 HEMT 구조체(H1)에 구현되는 채널 1은 E-mode로 동작하고, 상기 제2 HEMT 구조체(H1)에 구현되는 채널 2는 D-mode로 동작할 수 있으므로, 하나의 소자에 서로 다른 모드로 작동하는 모놀리식(monolithic) HEMT가 구현된다. Since the channel 1 implemented in the first HEMT structure H1 operates in the E-mode and the channel 2 implemented in the second HEMT structure H1 operates in the D-mode, Mode monolithic HEMT is implemented.

이 멀티채널 질화물 반도체소자는 단일 소자 내에서 다른 모드로 동작하는 채널들을 간단한 공정에 의해 다수 개로 구현할 수 있으므로, 소자 설계 자유도가 향상되면서도 생산성이 우수하다.This multi-channel nitride semiconductor device can realize a plurality of channels operating in different modes in a single device by a simple process, thereby improving the degree of freedom of device design and productivity.

Claims

Board; A first HEMT structure formed on the substrate; And
And a second HEMT structure formed on the substrate, wherein each of the first and second HEMT structures includes a quaternary nitride semiconductor layer, and the first HEMT structure performs an enhancement mode operation , The second HEMT structure performs a D-mode (Depletion mode) operation,
The first HEMT structure and the second HEMT structure are formed in different layers in the vertical direction at different positions in the horizontal direction on the same substrate and electrically separated from each other by the barrier layer,
The first HEMT structure includes a first GaN buffer layer, a first InAlGaN layer, and a first GaN cap layer sequentially grown on the barrier layer by gallium surface epitaxial growth,
The first InAlGaN layer is made of a quaternary nitride semiconductor composed of four kinds of elements of In, Al, Ga, and N. In and Al have a predetermined composition ratio, compressive stress acts on the first InAlGaN layer A monolithic multi-channel power semiconductor device wherein the polarization is reversed to face upward.

delete

The method according to claim 1,
The first HEMT structure includes a first source electrode, a first drain electrode, and a first gate electrode formed on the first GaN cap layer,
An InAlGaN cap layer is formed between the first gate electrode and the first GaN cap layer to receive a compressive strain,
Wherein the first HEMT structure operates normally off.

The method according to claim 1,
Wherein the second HEMT structure comprises a second GaN buffer layer and a second InAlGaN layer sequentially grown on the substrate by gallium-sided epitaxial growth,
The second InAlGaN layer is made of a quaternary nitride semiconductor composed of four kinds of elements of In, Al, Ga, and N. In and Al have a predetermined composition ratio, tensile stress acts on the second InAlGaN layer And a 2DEG is formed at an interface between the second GaN buffer layer and the second InAlGaN layer.

The method of claim 5,
The second HEMT structure includes a second source electrode, a second drain electrode, and a second gate electrode formed on the second InAlGaN layer,
Further comprising isolation to electrically isolate the first HEMT structure from the second HEMT structure.

Board; A first HEMT structure formed on the substrate; And
And a second HEMT structure formed on the substrate, wherein each of the first and second HEMT structures includes a quaternary nitride semiconductor layer, and the first HEMT structure performs an enhancement mode operation , The second HEMT structure performs a D-mode (Depletion mode) operation,
The first HEMT structure and the second HEMT structure are formed in the same layer in the vertical direction at different positions in the horizontal direction on the same substrate,
Electrically isolated by isolation,
Wherein the first HEMT structure and the second HEMT structure each include a GaN buffer layer, an InAlGaN layer, and a GaN cap layer sequentially grown on the substrate, the InAlGaN layer including four kinds of In, Al, Ga, and N Wherein the InAlGaN layer is subjected to compressive stress to reverse the polarization. The monolithic multi-channel power semiconductor device according to claim 1, wherein the InAlGaN layer is a quaternary nitride semiconductor.

delete

The method of claim 7,
The first HEMT structure includes a first source electrode, a first drain electrode, and a first gate electrode,
An InAlGaN cap layer having a compressive strain is formed on the GaN cap layer except for the portion where the first gate electrode is formed to promote 2DEG on the interface between the InAlGaN layer and the GaN cap layer,
The first source electrode and the first drain electrode are formed on the InAlGaN cap layer, the first gate electrode is formed on the GaN cap layer,
Wherein the first HEMT structure operates normally off.

The method of claim 7,
The first HEMT structure includes a first source electrode, a first drain electrode, and a first gate electrode,
An InAlGaN cap layer that is lattice-matched with the GaN cap layer is formed on the GaN cap layer except for a portion where the first gate electrode is formed, thereby enhancing the 2DEG at the interface between the InAlGaN layer and the GaN cap layer,
The first source electrode and the first drain electrode are formed on the InAlGaN cap layer, the first gate electrode is formed on the GaN cap layer,
Wherein the first HEMT structure operates normally off.

The method of any one of claims 7, 9 and 10,
The second HEMT structure includes a second source electrode, a second drain electrode, and a second gate electrode, and an InAlGaN cap layer formed on the GaN cap layer and subjected to a compressive strained stress,
Wherein the second source electrode, the second drain electrode, and the second gate electrode are formed on the InAlGaN cap layer.

The method of any one of claims 7, 9 and 10,
The second HEMT structure includes a second source electrode, a second drain electrode, and a second gate electrode, and an InAlGaN cap layer formed on the GaN cap layer and in lattice matching with the GaN cap layer,
Wherein the second source electrode, the second drain electrode, and the second gate electrode are formed on the InAlGaN cap layer.

A monolithic multi-channel power semiconductor device including a first HEMT structure for performing an E-mode (Enhancement mode) operation and a second HEMT structure for performing a D-mode (Depletion mode) In the method,
Forming a second nitride semiconductor layer on an upper surface of the substrate;
Forming a barrier layer on the second nitride semiconductor layer;
Forming a first nitride semiconductor layer on the barrier layer;
Forming a first HEMT structure (H1) by forming a gate electrode, a drain electrode, and a source electrode on the first nitride semiconductor layer;
Removing the first nitride semiconductor layer and the barrier layer stacked by an etching process, except for a region where the first HEMT structure (H1) is formed; And
Forming a second HEMT structure (H2) by forming a gate electrode, a drain electrode, and a source electrode on the second nitride semiconductor layer in a region where the first nitride semiconductor layer and the barrier layer are removed by etching;
&Lt; / RTI > A method of manufacturing a monolithic multi-channel power semiconductor device.

14. The method of claim 13,
The forming of the second nitride semiconductor layer may include forming a second GaN buffer layer on the GaN buffer layer by epitaxially growing the second GaN buffer layer, and forming a second InAlGaN layer on the gallium surface by epitaxial growth on the second GaN buffer layer &Lt; / RTI >
Wherein a tensile stress acts on the second InAlGaN layer and a 2DEG is formed at an interface between the second InAlGaN layer and the second GaN buffer layer.

15. The method of claim 14,
And forming the barrier layer includes forming an insulating layer made of oxide or nitride on the second InAlGaN layer.

16. The method of claim 15,
The forming of the first nitride semiconductor layer may include forming a first GaN buffer layer, a first InAlGaN layer, and a first GaN cap layer on the barrier layer by epitaxial growth on a gallium surface, and the first InAlGaN layer Wherein a compressive stress acts on the first InAlGaN layer and a 2DEG is formed on an upper interface of the first InAlGaN layer with a composition ratio of In and Al at a predetermined ratio.

18. The method of claim 16,
The step of forming the first HEMT structure (H1)
Epitaxially growing an InAlGaN cap layer on the first GaN cap layer;
Removing the InAlGaN cap layer by etching leaving only a portion where a gate electrode is to be formed; And
Forming a source electrode and a drain electrode on the first GaN cap layer from which the InAlGaN cap layer is removed, and forming a gate electrode on the remaining InAlGaN cap layer;
&Lt; / RTI > A method of manufacturing a monolithic multi-channel power semiconductor device.

18. The method of claim 17,
The step of removing the first nitride semiconductor layer and the barrier layer
Selecting a region other than the region where the first HEMT structure (H1) is formed and removing the first nitride semiconductor layer and the barrier layer stacked by an etching process; Lt; / RTI >

19. The method of claim 18,
The first HEMT structure H1 and the second HEMT structure H2 are electrically separated from each other between the step of removing the first nitride semiconductor layer and the barrier layer and the step of forming the second HEMT structure H2 &Lt; / RTI > further comprising the step of:

A monolithic multi-channel power semiconductor device including a first HEMT structure for performing an E-mode (Enhancement mode) operation and a second HEMT structure for performing a D-mode (Depletion mode) In the method,
Forming a gallium nitride semiconductor layer on a substrate;
Epitaxially growing an InAlGaN cap layer on the nitride semiconductor layer to promote 2DEG formation in the nitride semiconductor layer;
Etching and removing the InAlGaN cap layer at a predetermined position;
A first electrode forming step of forming a first gate electrode on the GaN cap layer at the predetermined position and forming a first drain electrode and a first source electrode on the InAlGaN cap layer with the first gate electrode therebetween; And
Forming a second gate electrode, a second source electrode, and a second drain electrode on the InAlGaN cap layer;
Lt; / RTI >
The first HEMT structure includes the first gate electrode, the first drain electrode, and the first source electrode, and the second HEMT structure includes a monolithic multi-layer structure including a second gate electrode, a second source electrode, Channel power semiconductor device.

The method of claim 20,
Wherein the step of forming the gallium nitride semiconductor layer includes a step of epitaxially growing a GaN buffer layer, an InAlGaN layer, and a GaN cap layer sequentially on the substrate,
The InAlGaN cap layer is formed to be lattice-matched to the GaN cap layer or to receive tensile stress,
Wherein the step of promoting 2DEG formation promotes 2DEG formation at the interface of the InAlGaN layer and the GaN cap layer by the InAlGaN cap layer.

23. The method of claim 21,
Wherein the InAlGaN layer is formed such that compressive stress acts to reverse the polarization.

The method of claim 20,
Further comprising forming isolation to electrically isolate the first HEMT structure from the second HEMT structure. &Lt; RTI ID = 0.0 > 18. < / RTI >