KR101659176B1 - 복수의 전위 면을 갖는 ｍｏｓｆｅｔ - Google Patents

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Abstract

방법은 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 형성하는 단계를 포함한다. 방법은, MOSFET의 게이트 전극에 인접한 사전 비정질화 주입(PAI) 영역을 형성하도록 주입을 수행하는 단계, PAI 영역 위에 변형 캡핑 층을 형성하는 단계, 및 전위 면을 형성하도록 변형 캡핑 층 및 PAI 영역에 대해 어닐링을 수행하는 단계를 포함한다. 제1 전위 면은 어닐링의 결과로서 형성되며 전위 면의 경사 각도는 약 65도보다 작다.

Description

복수의 전위 면을 갖는 ＭＯＳＦＥＴ{MOSFETS WITH MULTIPLE DISLOCATION PLANES}
본 출원은 다음의 미국 특허 출원, 즉 2011년 10월 24일 출원되고 발명의 명칭이 "복수의 전위 면을 갖는 MOSFET(MOSFETs with Multiple Dislocation Planes)"인 출원 번호 제13/280,094호의 부분계속출원이며, 이 출원은 참조에 의해 여기에 포함된다.
금속 산화물 반도체(MOS; metal-oxide-semiconductor) 디바이스의 성능을 향상시키기 위하여, 캐리어 모빌리티를 개선하도록 MOS 디바이스의 채널 영역으로 응력이 도입될 수 있다. 일반적으로, 소스에서 드레인으로의 방향으로 n 타입 MOS("NMOS") 디바이스의 채널 영역에는 인장 응력을 유도하고 소스에서 드레인으로의 방향에서 p 타입 MOS("PMOS") 디바이스의 채널 영역에는 압축 응력을 유도하는 것이 바람직하다. 따라서 MOS 디바이스에서 응력을 개선하기 위한 기술이 연구되고 있다.
방법은 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 형성하는 단계를 포함한다. 방법은, MOSFET의 게이트 전극에 인접한 사전 비정질화 주입(PAI) 영역을 형성하도록 주입을 수행하는 단계, PAI 영역 위에 변형 캡핑 층을 형성하는 단계, 및 전위 면을 형성하도록 변형 캡핑 층 및 PAI 영역에 대해 어닐링을 수행하는 단계를 포함한다. 제1 전위 면은 어닐링의 결과로서 형성되며 전위 면의 경사 각도는 약 65도보다 작다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아님을 유의하여야 한다. 사실상, 다양한 특징부의 치수는 설명을 명확하게 하기 위해 임의적으로 증가되거나 감소될 수 있다.
도 1은 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 상부 평면도를 예시한다.
도 2 내지 도 11은 다양한 실시예에 따른 MOSFET의 제조에 있어서의 중간 단계들의 단면도이다.
도 12는 실시예에 따른 프로세스 흐름이다.
도 13 내지 도 21c는 대안의 실시예에 따른 MOSFET의 제조에 있어서의 중간 단계들의 단면도이다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 구체적 예의 컴포넌트 및 구성이 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고, 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에서, 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 하나의 구성요소 또는 특징부의 다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향 이외에도 사용시 또는 동작시 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나, 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 그에 따라 해석될 수 있다.
금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; metal-oxide-semiconductor field-effect transistor) 및 이의 형성 방법이 다양한 실시예에 따라 제공된다. MOSFET을 형성하는 중간 단계들이 예시된다. 실시예의 변형 및 동작이 설명된다. 다양한 도면 및 예시적인 실시예 전반에 걸쳐, 유사한 참조 번호는 유사한 구성요소를 지칭하는데 사용된다.
도 1은 다양한 실시예에 따른 n 타입 MOSFET(100)의 상부 평면도를 예시한다. MOSFET(100)은 트리게이트(tri-gate) MOSFET이고(종종 FinFET으로 알려짐), 적어도 하나의 그리고 가능하면 더 많은 반도체 핀(20)을 포함한다. 반도체 핀들(20)은 그 사이에 절연 영역(STI(shallow trench isolation) 영역일 수 있음)(24)을 가지며 서로 떨어져 이격되어 있다. 게이트 전극(22)이 반도체 핀(20) 상에 형성되고, 반도체 핀(20)의 상부 표면을 덮는다. 게이트 전극(22)은 또한 반도체 핀(20)의 측벽을 둘러싼다. 반도체 핀(20)의 대향 단부 상에는 벌크 활성 영역(26)이 있으며, 벌크 활성 영역(26A)은 게이트 전극(22)의 좌측 상의 반도체 핀(20)의 일부를 상호접속시킨다. 벌크 활성 영역(26B)은 게이트 전극(22)의 우측 상의 반도체 핀(20)의 일부를 상호접속시킨다.
도 2 내지 도 11은 일부 실시예에 따라 n 타입 MOSFET(100)을 제조하는데 있어서의 중간 단계들의 단면도이다. 단면도는 도 1의 평면 절단선 2-2로부터 취해진 것이다. 도 2를 참조하면, 반도체 기판(102)이 제공되고, STI 영역(24)이 반도체 기판(102)의 상부 표면으로부터 반도체 기판(102) 안으로 연장하도록 형성된다. 반도체 기판(102)은 실리콘 기판, 실리콘 게르마늄 기판일 수 있고, 또는 Ⅲ-Ⅴ 화합물 반도체 재료와 같은 다른 반도체 재료를 포함할 수 있다. 게이트 전극(22) 및 또 다른 게이트 전극(25)의 측벽 상에, 메인 오프셋 스페이서(main offset spacer)(30)가 선택적으로 형성된다. 메인 오프셋 스페이서(30)는 실리콘 산화물과 같은 유전체 재료로 형성될 수 있지만, 실리콘 질화물, 실리콘 산질화물 등과 같은 기타 유전체 재료도 또한 사용될 수 있다. STI 영역(24)은 리세스(36)를 포함하며, 리세스(36)는 반도체 기판(102)과 인접한 STI 영역(24)의 일부를 리세스함으로써 형성된다. 그에 따라, STI 영역(24)은 상부 표면(24A) 및 리세스된 상부 표면(24B)을 가지며, 리세스된 상부 표면(24B)은 상부 표면(24A)보다 더 낮다. 따라서 리세스된 상부 표면(24B) 위에 있는 기판(102)의 부분은 반도체 핀(20)(도 1 참조 바람)과 벌크 반도체 영역(26A 및 26B)(도 1)을 형성한다. 일부 실시예에서, 리세스(36)는 반도체 핀(20)과 벌크 반도체 영역(26A 및 26B)을 둘러쌀 수 있다. 따라서 채널 영역(23)이 반도체 기판(102)에 형성되고, 게이트 전극(22) 아래에 있다.
그 다음, 화살표 32로 나타낸 바와 같이 제1 사전 비정질화 주입(PAI; pre-amorphization implantation, 또한 종종 사전 비정질 주입으로도 지칭됨)이 수행된다. 일부 실시예에서, 실리콘 또는 게르마늄이 주입된다. 다른 실시예에서, 네온, 아르곤, 제논 및 라돈과 같은 불활성 가스가 주입된다. 사전 비정질화 주입은 반도체 기판(102)의 격자 구조를 파괴한다. 게르마늄이 주입되는 경우, 주입 에너지는 약 25 keV와 약 40 keV 사이일 수 있고, 주입량(implantation dosage)은 약 1E14/cm2와 약 1E15/cm2 사이일 수 있다. 일부 예시적인 실시예에서, 주입은 반도체 기판(102)이 약 -60 ℃와 약 -100 ℃ 사이의 온도에 있을 때 수행될 수 있다.
제1 PAI 후에, 반도체 핀(20)과 벌크 반도체 영역(26A 및 26B)을 포함하는, 반도체 기판(102)의 노출된 상부 부분은, PAI의 결과로서 비정질 상태로 바뀐다. 따라서 PAI 영역(40)이 형성된다. 실시예에서, 주입은 수직으로 수행된다. 대안의 실시예에서, 주입은 약 20도보다 작을 수 있는 경사 각도 α로 수행될 수 있다. 경사 주입(tilt implantation)이 수행되는 경우, 점선(32)으로 예시된 바와 같이, 반대 방향으로 경사진 2개의 경사 주입이 수행될 수 있다.
전위(dislocation) 핀치오프(pinch-off) 라인(48)(도 3)이 리세스된 STI 상부 표면(24B)보다 더 높음을 보장하도록, PAI 영역(40)의 하부 표면(40A)은 STI 영역(24)의 리세스된 상부 표면(24B)보다 더 높을 수 있다. 수직 주입이 수행될 때 그리고 어떠한 오프셋 스페이서(30)도 형성되지 않을 때, PAI 영역(40)의 내측 에지는 실질적으로 게이트 전극(22)의 에지에 정렬될 수 있다(그리하여 간격 S1은 실질적으로 0 nm임). 대안으로서, PAI 영역(40)은 게이트 전극(22)의 각자의 가장 가까운 에지로부터 비제로 값인 간격 S1만큼 떨어져 있을 수 있다. 반면에, 경사 주입이 수행될 경우, PAI 영역(40)은 게이트 전극(22) 바로 아래로 연장하거나 연장하지 않을 수 있다.
도 3은 제1 변형(strained) 캡핑 층(42)의 형성을 예시한다. 변형 캡핑 층(42)의 재료는 실리콘 질화물, 티타늄 질화물, 산질화물, 산화물, SiGe, SiC, SiON, 및 이들의 조합을 포함할 수 있다. 변형 캡핑 층(42)은 내재하는(inherent) 인장 응력을 가질 수 있다. 형성 프로세스는 응력을 바람직한 값으로 변경하도록 조정된다. 일부 실시예에서, 변형 캡핑 층(42)은 단층을 포함한다. 다른 실시예에서, 변형 캡핑 층(42)은 복수 층을 갖는 적층 구조를 가질 수 있다.
일부 실시예에 따르면, 변형 캡핑 층(42)을 형성하기 위한 프로세스 가스에 수소가 포함되지 않는다. 예를 들어, 변형 캡핑 층(42)이 실리콘 질화물을 포함하는 경우, 프로세스 가스는 실란(SiH4)(또는 SiCl4) 및 암모니아(NH3)를 포함할 수 있는 반면, 수소는 아예 또는 실질적으로 거의 추가되지 않는다. 결과적인 변형 캡핑 층(42)에는 수소가 아예 포함되지 않거나 실질적으로 거의 포함되지 않는다.
그 다음, 예를 들어 급속 열 어닐링(RTA; rapid thermal anneal), 열 스파이크 RTA 어닐링, 또는 기타 어닐링 방법을 사용하여 어닐링이 수행된다. 실시예에서, 어닐링은, 예를 들어 약 3ms 내지 5초 동안 약 950 ℃ 내지 약 1050 ℃ 사이의 어닐링 온도로, 스파이크 RTA를 사용하여 수행된다. 대안의 실시예에서, 어닐링은, 예를 들어 약 10초와 약 5분 사이의 지속기간 동안 약 550 ℃와 약 950 ℃ 사이의 어닐링 온도로 긴 시간 RTA를 사용하여 수행될 수 있다. 어닐링의 결과로서, 도 2에서와 같은 PAI 영역(40)은 변형 캡핑 층(42)으로부터 얻어진 기억되어 있는 응력으로 재결정화(recrystallize)된다. 따라서, 반도체 기판(102)은 결과적인 MOSFET(100)의 채널 영역(23)에 인장 응력을 가할 수 있으며, 그리하여 MOSFET(100)의 구동 전류가 개선된다.
어닐링의 결과로서, 전위 면(dislocation plane)(46)이 형성된다. 도 3에 도시된 단면도에서는 라인으로 예시되어 있지만, 전위 면(46)은, 도 1에서 Y방향이기도 한 게이트 전극(22)의 길이 방향으로 연장하는 평면이다. 전위 면(46)의 하부 포인트(48)는 STI 영역(24)의 리세스된 상부 표면(24B)보다 더 높을 수 있다. 이는 채널(23)에 압축 응력을 불리하게 가할 수 있는 STI 영역(24)의 영향을 최소화할 수 있다. 하부 포인트(48)는 도 1에서 Y 방향으로 연장하는 라인을 형성하고, 따라서 이는 이하 핀치오프(pinch-off) 라인(48)으로 지칭된다.
일부 실시예에 따르면, 전위 면(46)은 기판(102)의 주요 상부 또는 하부 표면에 평행한 수평면과 각도 β를 형성한다. 각도 β는 약 45 도 내지 약 90 도 범위일 수 있으며, 약 50도와 약 60도 사이일 수 있다. 일부 예시적인 실시예에 따르면, 각도 β는 약 55 도이다.
다음으로, 도 4를 참조하면, 에칭 단계가 수행되고, 변형 캡핑 층(42)의 수평 부분이 제거되는 반면, 변형 캡핑 층(42)의 수직 부분의 일부가 남는다. 변형 캡핑 층(42)의 남은 부분은 이하 오프셋 스페이서(offset spacer)(49)로 지칭된다. 오프셋 스페이서(49)는 메인 오프셋 측벽 스페이서(30)의 측벽 상에 있으며, 또는 메인 오프셋 측벽 스페이서(30)가 형성되지 않은 경우 게이트 전극(22)의 측벽 상에 있다. 변형 캡핑 층(42)의 남은 부분은 또한 기판(102) 및 STI 영역(24)의 측벽 상의 부분을 포함할 수 있고, 이들 부분은 예시되지 않음을 유의하여야 한다.
도 5는 제2 PAI 주입을 통한 제2 PAI 영역(50)의 형성을 예시하며, 이 PAI 주입은 화살표(52)를 사용하여 예시되어 있다. 제2 PAI 주입은 오프셋 스페이서(49)가 주입된 원소의 일부를 막으면서 수행된다. 따라서, PAI 영역(50)의 내측 에지(50A)는 각자의 PAI 영역(40)(도 2)보다 각자의 게이트 전극(22)으로부터 더 멀리 떨어져 있다. 달리 말하자면, PAI 영역(50)의 내측 에지와 게이트 전극(22)의 각자의 가장 가까운 에지 사이의 간격인 수평 간격 S2는 도 2의 수평 간격 S1보다 더 크다. 또한, 전위 면(46) 각각의 적어도 하부 부분(46A)은 새로 형성된 PAI 영역(50) 안에 위치되지 않는다. 이는 PAI 영역(50)을 핀치오프 라인(48)보다 더 얕게 함으로써 달성될 수 있다. 대안으로서, 이는 도 5에 예시된 바와 같이, 제2 PAI에서 오프셋 스페이서(49)를 사용하여 PAI 영역(50)을 게이트 전극(22)으로부터 떨어져 있게 함으로써 달성될 수 있다. PAI 영역(50)에 중첩되는 전위 면(46) 부분 내의 결정질 구조는 PAI 영역(50)이 비정질 영역이므로 파괴된다. 제2 PAI는 수직으로 형성될 수 있고, 또는 제1 PAI 주입의 경사 각도 α(도 2)와 같거나 그보다 작은 경사 각도를 사용하여 경사질 수 있다. 이는 나중에 형성되는 전위 면(56)(도 6)이 전위 면(46)과 중첩되지 않음을 보장할 수 있다. 주입된 원소는 제1 PAI에 의해 사용될 수 있는 유사한 이용 가능한 원소로부터 선택될 수 있다. 게르마늄이 주입될 경우, 주입 에너지는 약 15 keV와 약 50 keV 사이일 수 있고, 주입량은 약 1E14 /cm2와 약 1E15 /cm2 사이일 수 있다. 주입은 반도체 기판(102)이 약 -60 ℃와 약 -100 ℃ 사이의 온도에 있을 때 수행될 수 있다.
도 6은 제2 변형 캡핑 층(54)의 형성을 예시한다. 변형 캡핑 층(54)의 후보 재료 및 형성 방법은 변형 캡핑 층(42)을 형성하는데 사용된 것과 본질적으로 동일할 수 있다. 변형 캡핑 층(54)의 형성 후에, 제2 어닐링이 수행된다. 마찬가지로, 제2 어닐링은 도 3에 도시된 제1 어닐링과 본질적으로 동일할 수 있다. 제2 어닐링의 결과로서, PAI 영역(50)에서 재결정화가 일어나고, 전위 면(56)이 생성된다. 한편, 전위 면(46)의 하부 부분(46A)에서의 결정질 구조가 제2 PAI에 의해 파괴되지 않았으므로, 전위 면(46)의 파괴된 부분의 결정질 구조는 PAI 영역(50)에서 재성장하며, 이는 다시 결정질 영역으로 변환된다. 도 6에서와 같은 결과적인 구조에서, 2개의 전위 면(46 및 56)이 공존하고 서로 평행하며, 전위 면(56)은 각각의 전위 면(46)의 외측에 있다. 또한, 각자의 전위 면(46 및 56)의 핀치오프 라인(48 및 58)은 STI 영역(24)의 리세스된 STI 상부 표면(24B)보다 더 높다. 달리 말하자면, 핀치오프 라인(48 및 58)은 각자의 핀(20)의 하부보다 더 높을 수 있으며, 이 핀의 하부는 STI 영역(24)의 리세스된 STI 상부 표면(24B)과 동일 높이에 있다.
다음으로, 도 7에 도시된 바와 같이, 에칭 단계가 수행되며, 그리하여 변형 캡핑 층(54)의 수평 부분이 제거되는 반면, 변형 캡핑 층(54)의 일부 수직 부분은 오프셋 스페이서(59)를 형성하도록 오프셋 스페이서(49) 상에 남는다. 도 8에 도시된 바와 같은 후속 프로세스 단계에서, 제3 PAI 영역(60)을 형성하도록 제3 PAI(62)가 수행된다. 제3 PAI는 도 5의 제2 PAI와 본질적으로 동일할 수 있다. 다시, 각각의 전위 면(46 및 56)은 PAI 영역(60)과 중첩되지 않는 하부 부분을 가지며, 전위 면(46 및 56)의 하부 부분에서의 결정질 구조는 제3 PAI(62) 동안 파괴되지 않는다. 제3 PAI(62)의 프로세스 세부사항은 제2 PAI(52)(도 5)와 본질적으로 동일할 수 있다. 오프셋 스페이서(49 및 59)의 추가로 인해, PAI 영역(60)은, 도 2 및 도 5에 각각 도시된 바와 같은 간격 S1 및 간격 S2보다 더 큰 간격 S3으로 PAI 영역(50)(도 5)보다 게이트 전극(22)으로부터 더 멀리 떨어져 있다.
도 9를 참조하면, 제3 변형 캡핑 층(64)이 형성되고, 그 다음에 전위 면(46 및 56)의 외측에 전위 면(66)을 형성하도록 제3 어닐링 단계가 이어진다. 또한, 전위 면(46, 56, 및 66)은 서로 평행하다. 전위 면(66)의 핀치오프 라인(68)은 STI 영역(24)의 리세스된 상부 표면(24B)보다 더 높을 수 있다.
전위 면(46, 56, 및 66)의 형성은 MOSFET(100)의 채널 영역(23)에서 인장 응력의 증가를 야기할 수 있다. 더 많은 전위 면의 형성은 인장 응력이 더 증가되게 할 수 있다. MOS 디바이스에서 전위 면의 수와 채널 응력 간의 관계를 연구하도록 시뮬레이션이 행해졌다. 결과는, (게이트 전극(22)의 각 측에) 2개의 전위 면을 갖는 MOSFET의 채널 응력은 하나의 전위 면을 갖는 MOSFET의 채널 응력의 1.5배이고, 3개의 전위 면을 갖는 MOSFET의 채널 응력은 2개의 전위 면을 갖는 MOSFET의 채널 응력의 1.7배임을 나타내었다. 따라서, 더 많은 전위 면을 형성하는 것은 각자의 MOSFET에서의 채널 응력을 효과적으로 증가시킬 수 있다.
도 2 내지 도 9는 3개의 전위 면을 갖는 MOSFET의 형성을 예시한 것이다. 대안의 실시예에서, MOSFET은 게이트 전극의 각 측에 2개의 전위 면 또는 3개보다 많은 수의 전위 면을 가질 수 있다.
도 10을 참조하면, 변형 캡핑 층(64) 및 오프셋 스페이서(49 및 59)가 제거된다. 오프셋 스페이서(49 및 59)의 제거는, 예를 들어 변형 캡핑 층(64) 및 오프셋 스페이서(49 및 59)가 실리콘 질화물을 포함하는 경우, H3PO4를 사용하여 수행될 수 있다. 소스/드레인 영역(110)은 또한 주입에 의해 형성된다. 그 다음, 소스/드레인 영역(110)의 상부 표면 상에 에피텍시 반도체 층(70)을 성장하도록 에피텍셜 성장이 수행될 수 있다. 실시예에서, 에피텍시 반도체 층(70)은 실리콘, 실리콘 인, 실리콘 탄소 인 등을 포함한다.
다음으로, 도 11에 도시된 바와 같이, 실리사이드 영역(72)을 형성하도록 실리사이드화(silicidation)가 수행된다. 실시예에서, 에피텍시 반도체 층(70)의 상부 부분은 실리사이드화에 소모되며, 에피텍시 반도체 층(70)의 하부 부분은 실리사이드화에 소모되지 않는다. 따라서, 결과적인 실리사이드 영역(72)의 하부 표면은 MOSFET(100)의 채널 영역(23)의 상부 표면보다 높다. 시뮬레이션 결과는, 실리사이드 영역(72)의 하부 표면이 채널 영역(23)의 상부 표면보다 높을 경우, MOSFET(100)의 구동 전류가 개선될 수 있고, 실리사이드 영역의 하부 표면이 더 높을 때 개선이 증가하는 것을 나타내었다.
도 12는 전위를 형성하기 위한 예시적인 프로세스 흐름을 예시한다. 먼저, 메인 오프셋 스페이서가 형성된다(단계 120). 도 12의 단계 120는 도 2에 도시된 단계에 대응할 수 있다. 그 다음, 단계 122, 124 및 126에 의해 제1 전위 형성이 수행된다. 단계 122에서, 사전 비정질 주입이 수행되며, 그 다음에 단계 124 및 126에서와 같이 전위를 형성하기 위해 응력 필름(stress film) 성막 및 어닐링이 이어진다. 단계 122, 124, 및 126은 도 2 내지 도 4에 도시된 단계에 대응할 수 있다. 다음으로, 응력 필름은 오프셋 스페이서의 크기를 확장하도록 에칭된다. 이 단계는 도 4의 에칭 단계에 대응할 수 있다. 단계 130, 132, 134, 및 136에 의해 제2 전위 형성이 수행된다. 단계 130에서, 추가의 사전 비정질 주입이 수행되며, 그 다음에 전위를 형성하기 위해 추가의 응력 필름 성막 및 추가의 어닐링이 이어질 수 있다(단계 132 및 134). 단계 136에서, 추가의 응력 필름이 오프셋 스페이서의 크기를 확장하도록 에칭된다. 단계 130, 132, 134 및 136은 도 5 내지 도 7에 도시된 단계에 대응할 수 있다. 단계 130, 132, 134, 및 136은 한 번 이상 또는 복수 회 반복될 수 있다. 예를 들어, 도 8 및 도 9에 도시된 단계는 단계 130, 132, 134, 및 136의 예시적인 반복을 예시한다. 단계 138은 응력 필름 및 선택적인 메인 오프셋 측벽 스페이서의 제거를 예시한다. 단계 138은 도 10에 도시된 예시적인 단계에 대응할 수 있다.
도 13 내지 도 21c는 대안의 실시예에 따라 MOSFET의 형성에 있어서의 중간 단계들의 단면도를 예시한다. 달리 명시되지 않는 한, 이들 실시예에서의 컴포넌트의 재료 및 형성 방법은, 도 1 내지 도 12에 도시된 실시예와 유사한 참조 번호로 표기되어 있는 그의 유사한 컴포넌트와 본질적으로 동일하다. 따라서 도 13 내지 도 21c에 도시된 컴포넌트의 재료 및 형성 프로세스에 관한 세부사항은 도 1 내지 도 12에 도시된 실시예의 설명에서 찾을 수 있다.
이들 실시예의 초기 구조 및 형성 단계는 도 2에 도시된 것과 본질적으로 동일하며, PAI 영역(40)이 형성된다. 다음으로, 도 13은 제1 변형 캡핑 층(42)의 형성을 예시한다. 변형 캡핑 층(42)의 재료는 실리콘 질화물, 티타늄 질화물, 산질화물, 산화물, SiGe, SiC, SiON 및 이들의 조합을 포함할 수 있다. 변형 캡핑 층(42)은 또한 다른 재료에 더하여 수소를 포함한다. 예를 들어, 변형 캡핑 층(42)은 수소 함유 실리콘 질화물, 수소 함유 티타늄 질화물, 수소 함유 실리콘 산화물, 수소 함유 실리콘 산질화물, 수소 함유 SiGe, 수소 함유 SiC, 수소 함유 SiON, 이들의 조합, 또는 이들의 다층일 수 있다.
수소 함유 변형 캡핑 층(42)의 형성에서, 프로세스 가스는 다른 프로세스 가스에 더하여 수소(H2)를 포함한다. 예를 들어, 변형 캡핑 층(42)이 실리콘 질화물을 포함하는 경우, 프로세스 가스는 실란(SiH4)(또는 SiCl4), 암모니아(NH3), 및 수소를 포함할 수 있다. 성막 온도는 약 400 ℃와 약 500 ℃ 사이일 수 있다. 프로세스 가스는 약 1 torr 내지 약 15 torr의 압력을 갖는다. 따라서 결과적인 변형 캡핑 층(42)은 그 안에 수소를 포함한다. 일부 예시적인 실시예에서, 수소 함유 변형 캡핑 층(42)의 수소 농도를 증가시키기 위하여, 변형 캡핑 층(42)의 성막에 있어서 수소의 유량은 약 100 sccm보다 높다. 대안의 실시예에서, 먼저 변형 캡핑 층(42)이 형성된다. 변형 캡핑 층(42)은 수소가 없거나 수소 함유일 수 있다. 변형 캡핑 층(42)의 형성 후에, 변형 캡핑 층(42) 안으로 (그 이상의) 수소를 포함시키고 변형 캡핑 층(42) 내의 수소 농도를 더 증가시키도록, 추가의 확산 프로세스가 수행된다. 결과적인 수소 함유 변형 캡핑 층(42)에서, 수소의 농도는 약 1E19 /cm3보다 크거나, 약 1E20 /cm3보다 크거나, 또는 약 1E19 /cm3보다 클 수 있다.
그 다음, 예를 들어 RTA, 열 스파이크 RTA 어닐링, 또는 기타 어닐링 방법을 사용하여, 어닐링이 수행된다. 어닐링 온도는 약 400 ℃와 약 500 ℃사이일 수 있다. 어닐링은 O2, N2, H2 등과 같은 프로세스 가스로 수행되는 환경에서 수행될 수 있다. 프로세스 가스는 약 1 torr 내지 약 15 torr의 압력을 갖는다. 또한, 어닐링에서, 수소 함유 변형 캡핑 층(42)이 자외선(UV) 광에 노출된다. 어닐링의 결과, 도 2에서와 같은 PAI 영역(40)은 변형 캡핑 층(42)으로부터 얻어진 기억되어 있는 응력으로 재결정화된다. 따라서, 반도체 기판(102)은 결과적인 MOSFET(100)의 채널 영역(23)에 인장 응력을 가할 수 있으며, 그리하여 MOSFET(100)의 구동 전류가 개선된다.
어닐링의 결과로서, 전위 면(46)이 형성된다. 일부 실시예에 따르면, 수소 함유 변형 캡핑 층(42)의 형성으로 인해, 어닐링에서 수소는 수소 함유 변형 캡핑 층(42)으로부터 아웃개싱(outgasing)된다. 예를 들어 UV 광은 아웃개싱을 돕는다. 이는 상이한 결정면들 상의 고체상 에피텍셜상 재성장(SPER; Solid Phase Epitaxial-Phase Regrowth)의 성장 속도를 도 3의 실시예에서의 성장 속도와 상이하게 한다. 예를 들어, 도 3에 도시된 실시예에서, 반도체 기판(102)의 (100) 면으로부터의 성장 속도는 반도체 기판(102)의 (110) 면으로부터의 성장 속도보다 더 클 수 있으며, 그 결과 전위 면(46)의 각도 β가 상대적으로 크게 되며 약 55도일 수 있다. 도 13에 도시된 실시예에서, 반도체 기판(102)의 (100) 면으로부터의 성장 속도는 예를 들어 반도체 기판(102)의 (110) 면으로부터의 성장 속도보다 낮아지도록 감소되며, 이로 인해 전위 면(46)의 각도 γ(도 13)가 상대적으로 작게 된다(약 65 도보다 작음). 일부 실시예에서, 각도 γ은 약 45 도보다 더 작고, 약 0도 내지 약 45 도 범위이다. 각도 γ은 또한 약 20 도 내지 약 40 도 범위에 있을 수 있다. 일부 예시적인 실시예에서, 각도 γ은 약 35 도이다. 유리하게, 작은 각도 γ은 채널 영역(23)에 가해지는 더 큰 응력을 유도한다. 따라서, 전위 면(46)의 각도 γ을 감소시키는 것이 바람직하다.
전위 면(46)의 하부 포인트(48)는 STI 영역(24)의 리세스된 상부 표면(24B)보다 더 높을 수 있다. 이는 불리하게 채널(23)에 압축 응력을 가하는 STI 영역(24)의 영향을 최소화할 수 있다. 하부 포인트(48)는 도 1의 Y 방향으로 연장하는 라인을 형성하며, 따라서 이는 이하 핀치오프 라인(48)이라 지칭된다.
다음으로, 에칭 단계가 수행되고, 변형 캡핑 층(42)의 수평 부분이 제거되는 반면, 변형 캡핑 층(42)의 수직 부분의 일부는 도 14에서와 같은 오프셋 스페이서(49)를 형성하도록 남는다. 다시, 오프셋 스페이서(49)는 메인 오프셋 측벽 스페이서(30)의 측벽 상에 또는 메인 오프셋 측벽 스페이서(30)가 형성되지 않은 경우 게이트 전극(22)의 측벽 상에 있다. 변형 캡핑 층(42)의 남은 부분은 또한 기판(102) 및 STI 영역(24)의 측벽 상의 부분을 포함할 수 있고(또는 포함하지 않을 수 있음) 이들 부분이 예시되지 않음을 유의하여야 한다.
도 15는 제2 PAI 주입을 통한 제2 PAI 영역(50)의 형성을 예시하며, 이 PAI 주입은 화살표(52)를 사용하여 예시되어 있다. 제2 PAI 주입은 오프셋 스페이서(49)가 주입된 원소의 일부를 막으면서 수행된다. 따라서, PAI 영역(50)의 내측 에지(50A)는 각자의 PAI 영역(40)(도 2)보다 각자의 게이트 전극(22)으로부터 더 멀리 떨어져 있다. 달리 말하자면, PAI 영역(50)의 내측 에지와 게이트 전극(22)의 각자의 가장 가까운 에지 간의 간격인 수평 간격 S2(도 15)는 도 2의 수평 간격 S1보다 더 크다. 또한, 전위 면(46) 각각의 적어도 하부 부분(46A)은 새로 형성된 PAI 영역(50) 안에 위치되지 않는다. 이는 PAI 영역(50)을 핀치오프 라인(48)보다 더 얕게 함으로써 달성될 수 있다. 대안으로서, 이는 도 15에 예시된 바와 같이, 제2 PAI에서 오프셋 스페이서(49)를 사용하여 PAI 영역(50)을 게이트 전극(22)으로부터 떨어지게 함으로써 달성된다. PAI 영역(50)과 중첩된 전위 면(46) 부분의 결정질 구조는 PAI 영역(50)이 비정질 영역이므로 파괴된다. 주입 프로세스는 도 5를 참조하여 설명한 주입 프로세스와 유사할 수 있다.
도 16a는 제2 변형 캡핑 층(54)의 형성을 예시한다. 변형 캡핑 층(54)의 후보 재료 및 형성 방법은 변형 캡핑 층(42)을 형성하는데 사용된 것과 본질적으로 동일할 수 있다. 일부 실시예에 따르면, 변형 캡핑 층(54)은 수소를 포함하며, 이는 그의 형성 동안 그리고/또는 그 후에 변형 캡핑 층(54) 안으로 포함될 수 있다. 대안의 실시예에서, 변형 캡핑 층(54)은 수소가 없거나 또는 실질적으로 거의 수소가 없다.
변형 캡핑 층(54)의 형성 후에, 제2 어닐링이 수행된다. 제2 어닐링은 도 13에 도시된 제1 어닐링에 사용된 것과 본질적으로 동일한 프로세스 조건 또는 도 13에 도시된 제1 어닐링에 사용된 것과 상이한 프로세스 조건을 사용할 수 있다. 제2 어닐링의 결과로서, PAI 영역(50)에서 재결정화가 일어나고, 전위 면(56)이 생성된다. 한편, 전위 면(46)의 하부 부분(46A)(도 14)은 제2 PAI에 의해 파괴되지 않았으므로, 전위 면(46)의 파괴된 부분은 PAI 영역(50)에서 재성장하며, 이는 다시 결정질 영역으로 변환된다. 결과적인 구조 도 16a에서, 전위 면(46 및 56)이 공존하고 서로 평행할 수 있으며, 전위 면(56)은 각자의 전위 면(46)의 외측에 있다. 또한, 각자의 전위 면(46 및 56)의 핀치오프 라인(48 및 58)은 STI 영역(24)의 리세스된 STI 상부 표면(24B)보다 더 높다. 달리 말하자면, 핀치오프 라인(48 및 58)은 각자의 핀(20)의 하부보다 더 높을 수 있으며, 이의 하부는 STI 영역(24)의 리세스된 STI 상부 표면(24B)과 동일한 높이에 있다.
변형 캡핑 층(54)이 수소 함유 층인 일부 실시예에 따르면, 결과적인 전위 면(56)은 경사 각도 γ을 가지며, 이는 전위 면(46)의 각도 γ과 동일하거나 상이할 수 있다. 따라서, 전위 면(46)은 대응하는 전위 면(56)에 평행하거나 평행하지 않을 수 있다. 대안의 실시예에서, 도 16b에 도시된 바와 같이, 전위 면(56)은 각도 γ보다 큰 각도 θ를 가질 수 있다. 일부 실시예에서, 각도 θ는 도 3에서와 같은 각도 β와 같다. 각도 θ와 γ 간의 차는, 각자의 변형 캡핑 층(54)을 수소가 없거나 또는 실질적으로 수소가 거의 없게 함으로써, 달성될 수 있다.
도 16c는 대안의 실시예의 단면도를 예시하며, 전위 면(56)의 경사 각도는 전위 면(46)의 경사 각도보다 작다. 일부 예시적인 실시예에 따르면, 전위 면(56)의 경사 각도는 γ이고, 전위 면(46)의 경사 각도는 β이다. 이들 실시예에서, 전위 면(56)은 전위 면(46)과 접촉하거나 접촉하지 않을 수 있다.
다음으로, 도 17에 도시된 바와 같이, 에칭 단계가 수행되며, 그리하여 변형 캡핑 층(54)의 수평 부분이 제거되는 반면, 변형 캡핑 층(54)의 일부 수직 부분은 오프셋 스페이서(59)를 형성하도록 오프셋 스페이서(49) 상에 남는다. 도 18에 도시된 바와 같은 후속 프로세스 단계에서, 제3 PAI 영역(60)을 형성하도록 제3 PAI(62)가 수행된다. 제3 PAI는 도 15의 제2 PAI와 본질적으로 동일할 수 있다. 다시, 각각의 전위 면(46 및 56)은 PAI 영역(60)과 중첩되지 않은 하부 부분을 가지며, 전위 면(46 및 56)의 하부 부분의 결정질 구조는 제3 PAI(62) 동안 파괴되지 않는다. 제3 PAI(62)의 프로세스 세부사항은 제2 PAI(52)(도 15)와 본질적으로 동일할 수 있다.
오프셋 스페이서(49 및 59)의 추가로 인해, PAI 영역(60)은, 도 2 및 도 15에 각각 도시된 바와 같은 간격 S1 및 간격 S2보다 더 큰 간격 S3으로, PAI 영역(50)(도 5)보다 게이트 전극(22)으로부터 더 멀리 떨어져 있다.
도 19를 참조하면, 제3 변형 캡핑 층(64)이 형성되고, 그 다음에 전위 면(46 및 56)의 외측에 전위 면(66)을 형성하도록 제3 어닐링 단계가 이어진다. 또한, 전위 면(46, 56, 및 66)은 서로 평행하거나 또는 평행하지 않을 수 있다. 전위 면(66)의 핀치오프 라인(68)은 STI 영역(24)의 리세스된 상부 표면(24B)보다 더 높을 수 있다. 일부 실시예에 따르면, 변형 캡핑 층(64)은 수소 함유이다. 대안의 실시예에서, 변형 캡핑 층(64)은 수소가 없다. 그 결과, 변형 캡핑 층(64)의 각도는 약 45 도 내지 90 도의 범위 또는 0 도 아니면 약 45 도 범위일 수 있다.
도 20을 참조하면, 변형 캡핑 층(64) 및 오프셋 스페이서(49 및 59)가 제거된다. 그 다음, 소스/드레인 영역(110)의 상부 표면 상에 에피텍시 반도체 층(70)을 성장하도록 에피텍시 성장이 수행될 수 있다. 소스/드레인 영역(110)은 또한 주입에 의해 형성된다. 전위 면(46, 56, 및 66)은 에피텍시 반도체 층(70) 안으로 성장할 수 있다. 에피텍시 반도체 층(70)은 실리콘, 실리콘 인, 실리콘 탄소 인 등을 포함할 수 있다.
다음으로, 도 21a, 도 21b, 및 도 21c에 도시된 바와 같이, 실리사이드 영역(72)을 형성하도록 실리사이드화가 수행된다. 실리사이드화 프로세스 및 각각의 세부사항은 도 11의 실시예와 본질적으로 동일하고 여기에서 반복되지 않는다.
도 21a, 도 21b, 및 도 21c는 본 개시의 다양한 실시예를 예시한다. 전위 면의 각각은 (β, γ 및 θ와 같은) 그 각자의 경사 각도를 가질 수 있는데, 이는 다른 전위 면의 경사 각도와 동일하거나 상이할 수 있다. 상이한 각도는, 각자의 변형 캡핑 층 내의 수소 농도를 조정함으로써 달성될 수 있고, 수소 농도가 높을수록 경사 각도가 더 작아진다. 또한, 수소 양은 경사 각도를 감소시키기 위하여 특정 양에 도달할 필요가 있다. 예를 들어, 도 21a는 전위 면(46, 56, 및 66)이 동일한 경사 각도 γ을 갖는 것을 예시한다. 대안의 실시예에서, 도 21b에 도시된 바와 같이, 전위 면(46)은 외측 전위 면(56, 및 66)의 (β와 같은)경사 각도보다 더 작은 (γ와 같은)경사 각도를 갖는다. 또 대안의 실시예에서, 도 21c에 도시된 바와 같이, 전위 면(46)은 외측 전위 면(56 및 66)의 (γ과 같은)경사 각도보다 더 큰 (β와 같은)경사 각도를 갖는다. 일부 실시예에 따르면, 도 21c에 도시된 바와 같이, (전위 면(56 또는 66)과 같은)외측 전위 면은 (전위 면(46 또는 56)과 같은)내측 전위 면과 접촉할 수 있다. 다른 실시예에서, 외측 전위 면은 내측 전위 면과 접촉하지 않지만, 외측 전위 면은 내측 전위 면보다 작은 경사 각도를 갖는다.
본 개시의 실시예는 일부 유리한 특징을 갖는다. 복수의 전위 면을 형성함으로써, MOSFET의 채널 영역 내의 변형이 증가된다. 본 개시의 실시예에 따라, 변형 캡핑 층이 전위 면의 위치를 정의하기 위한 스페이서로도 사용되므로, 프로세스의 제조 비용이 낮다. 또한, 변형 캡핑 층에 수소를 포함시킴으로써, 전위 면의 경사 각도가 감소되며, MOSFET의 채널 영역에 가해지는 응력을 더 증가시키게 된다.
본 개시의 일부 실시예에 따르면, 방법은 MOSFET을 형성하는 단계를 포함한다. 방법은, MOSFET의 게이트 전극에 인접한 PAI 영역을 형성하도록 주입을 수행하는 단계, PAI 영역 위에 변형 캡핑 층을 형성하는 단계, 및 전위 면을 형성하도록 변형 캡핑 층 및 PAI 영역에 대해 어닐링을 수행하는 단계를 포함한다. 전위 면은 어닐링의 결과로서 형성되며 전위 면의 경사 각도는 약 65도보다 작다.
본 개시의 대안의 실시예에 따르면, 방법은 MOSFET의 게이트 전극에 인접한 PAI 영역을 형성하도록 주입을 수행하는 단계, 및 PAI 영역 위에 변형 캡핑 층을 형성하는 단계 - 변형 캡핑 층을 형성하는데 있어서 프로세스 가스로서 수소가 사용됨 -를 포함한다. 방법은, 전위 면을 형성하도록 변형 캡핑 층 및 PAI 영역에 대해 어닐링을 수행하는 단계를 더 포함한다. 전위 면은 어닐링의 결과로서 형성된다.
본 개시의 또 대안의 실시예에 따르면, MOSFET은 반도체 영역, 반도체 영역 위의 부분을 포함하는 게이트 전극, 및 반도체 영역 내에서 게이트 전극에 인접한 전위 면을 포함한다. 전위 면은 약 65도보다 작은 경사 각도를 갖는다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 이용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가 구성이 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 이에 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (10)

  1. 방법에 있어서,
    금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; metal-oxide-semiconductor field-effect transistor)를 반도체 기판의 주 표면에 형성하는 단계를 포함하고, 상기 MOSFET을 형성하는 단계는,
    상기 MOSFET의 게이트 전극에 인접한 사전 비정질화 주입(PAI; pre-amorphization implantation) 영역을 형성하도록 제1 주입을 수행하는 단계;
    상기 PAI 영역 위에 제1 변형(strained) 캡핑 층을 형성하는 단계; 및
    제1 전위 면(dislocation plane)을 형성하도록 상기 제1 변형 캡핑 층 및 상기 PAI 영역에 대해 제1 어닐링을 수행하는 단계
    를 포함하고,
    상기 제1 전위 면은 상기 제1 어닐링의 결과로서 형성되며 상기 제1 전위 면의 경사 각도는 65도보다 작고, 상기 경사각은 상기 주 표면 및 상기 제1 전위 면 사이의 각도인, 방법.
  2. 청구항 1에 있어서, 상기 제1 변형 캡핑 층을 형성하는 단계에서, 프로세스 가스로서 수소(H2)가 추가되는 것인 방법.
  3. 청구항 1에 있어서, 상기 제1 어닐링에서, 상기 제1 변형 캡핑 층은 자외선 광에 노출되는 것인 방법.
  4. 청구항 1에 있어서, 상기 MOSFET의 게이트 전극에 인접한 제2 전위 면을 형성하는 단계를 더 포함하고, 상기 제1 및 제2 전위 면은 상기 게이트 전극의 동일 측에 있으며, 상기 MOSFET의 소스/드레인 영역 안으로 연장하는 것인 방법.
  5. 청구항 1에 있어서, 상기 제1 전위 면의 경사 각도는 45도보다 작은 것인 방법.
  6. 청구항 1에 있어서,
    상기 제1 전위 면을 형성한 후에, 상기 MOSFET의 소스/드레인 영역 위에 에피텍시 반도체 층을 형성하도록 에피텍시 성장을 수행하는 단계; 및
    상기 소스/드레인 영역 상에 실리사이드 영역을 형성하도록 실리사이드화(silicidation)를 수행하는 단계를 더 포함하고,
    상기 에피텍시 반도체 층의 상부 부분은 상기 실리사이드화에 소모되고 상기 에피텍시 반도체 층의 하부 부분은 상기 실리사이드화에 소모되지 않는 것인 방법.
  7. 청구항 1에 있어서, 상기 MOSFET과 인접한 리세스를 형성하도록 상기 MOSFET에 인접한 STI(shallow trench isolation) 영역을 에칭하는 단계를 더 포함하고,
    상기 STI 영역은 상기 리세스 아래에 리세스된 상부 표면을 가지며, 상기 제1 전위 면의 핀치오프(pinch-off) 라인은 상기 STI 영역의 리세스된 상부 표면보다 높은 것인 방법.
  8. 방법에 있어서,
    금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)을 반도체 기판의 주 표면에 형성하는 단계를 포함하고,
    상기 MOSFET을 형성하는 단계는,
    상기 MOSFET의 게이트 전극에 인접한 사전 비정질화 주입(PAI) 영역을 형성하도록 제1 주입을 수행하는 단계;
    상기 PAI 영역 위에 제1 변형 캡핑 층을 형성하는 단계 - 상기 제1 변형 캡핑 층을 형성하는데 있어서 프로세스 가스로서 수소가 사용됨 - ; 및
    제1 전위 면을 형성하도록 상기 제1 변형 캡핑 층 및 상기 PAI 영역에 대해 제1 어닐링을 수행하는 단계
    를 포함하고,
    상기 제1 전위 면은 상기 제1 어닐링의 결과로서 형성되며, 상기 제1 전위 면의 경사 각도는 65도보다 작고, 상기 경사각은 상기 주 표면 및 상기 제1 전위 면 사이의 각도인, 방법.
  9. 청구항 8에 있어서,
    상기 게이트 전극에 인접한 또 다른 PAI 영역을 형성하도록 제2 주입을 수행하는 단계:
    상기 또 다른 PAI 영역 위에 제2 변형 캡핑 층을 형성하는 단계; 및
    제2 전위 면을 형성하도록 상기 제2 변형 캡핑 층 및 상기 또 다른 PAI 영역에 대해 제2 어닐링을 수행하는 단계를 더 포함하고,
    상기 제2 전위 면은 상기 제2 어닐링의 결과로서 형성되고, 상기 제2 전위 면은 상기 제1 전위 면보다 상기 MOSFET의 채널 영역으로부터 더 멀리 떨어져 있는 것인 방법.
  10. 디바이스에 있어서,
    금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 포함하고,
    상기 MOSFET은,
    상면을 갖는 반도체 영역;
    상기 반도체 영역 위의 부분을 포함하는 게이트 전극; 및
    상기 반도체 영역 내에서 상기 게이트 전극에 인접한 제1 전위 면으로서, 65도보다 작은 경사 각도를 갖고, 상기 경사각은 상기 상면 및 상기 제1 전위 면 사이의 각도인, 제1 전위 면
    을 포함하는 것인 디바이스.
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