KR101658025B1 - 이차전지 - Google Patents

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Abstract

본 발명에서는 이차전지가 개시된다. 상기 이차전지는, 복수의 단위전지들과, 단위전지들에 대한 셀 밸런싱 동작을 제어하기 위한 제어부와, 제어부의 출력신호에 따라 온/오프 전환되는 밸런싱 스위치와, 밸런싱 스위치의 온/오프 동작에 따라 단위전지의 방전회로를 형성하는 밸런싱 저항을 포함하며, 밸런싱 저항이 배치된 회로기판에는, 밸런싱 저항의 적어도 일부를 노출시키기 위한 방열 개구가 형성되어 있다.
본 발명에 의하면, 밸런싱 저항의 저항 열을 신속하게 외부로 방출할 수 있는 이차전지가 제공된다.

Description

이차전지{Secondary battery}
본 발명은 충, 방전이 가능한 이차전지에 관한 것이다.
휴대폰, 노트북 등의 모바일 기기에 대한 기술개발과 생산 증가에 따라 에너지원으로서 이차전지의 수요가 급증하고 있다. 최근에는 화석연료를 대체하기 위한 대체 에너지원으로 전기 자동차, 하이 브리드 자동차의 용도로도 활발한 연구개발이 진행되고 있다.
이러한 이차전지는 다수의 전지 셀들을 전기적으로 연결하여, 예컨대, 전력을 각 전지 셀에 저장했다가 필요시에 사용하게 해주는 전력저장장치로 사용될 수 있다. 이렇게 다수의 전지 셀들이 결속된 이차전지에서는 각 전지 셀의 전압 상태를 모니터링하고 각 전지 셀 간의 전압 불균형을 해소하기 위한 셀 밸런싱 동작을 수행할 수 있다.
본 발명의 일 실시형태는 밸런싱 저항의 저항 열을 신속하게 외부로 방출할 수 있는 이차전지를 제공한다.
상기와 같은 과제 및 그 밖의 과제를 해결하기 위한 본 발명의 이차전지는,
복수의 단위전지들; 및
상기 단위전지들에 대한 셀 밸런싱 동작을 제어하기 위한 제어부와, 상기 제어부의 출력신호에 따라 온/오프 전환되는 밸런싱 스위치와, 상기 밸런싱 스위치의 온/오프 동작에 따라 상기 단위전지의 방전회로를 형성하는 밸런싱 저항을 포함하며,
상기 밸런싱 저항이 배치된 회로기판에는, 상기 밸런싱 저항의 적어도 일부를 노출시키기 위한 방열 개구가 형성되어 있다.
예를 들어, 상기 밸런싱 저항은 상기 방열 개구를 가로지르도록 배치되고,
상기 밸런싱 저항의 양단부는 상기 방열 개구의 서로 맞은 편에 걸쳐지게 배치되어 회로기판의 장착 랜드 상에 결합될 수 있다.
예를 들어, 상기 이차전지는, 밸런싱 저항과 마주하는 회로기판 면을 따라 연장되며, 상기 밸런싱 저항의 적어도 일부와 열적인 접촉을 형성하는 방열 패턴을 더 포함할 수 있다.
예를 들어, 상기 방열 패턴은 상기 방열 개구를 둘러싸도록 형성될 수 있다.
예를 들어, 상기 방열 패턴은, 상기 밸런싱 저항을 가로질러 연장되며 열적인 접촉을 형성하는 제1 부분과,
상기 제1 부분의 외측으로 연장되어 제1 부분으로부터 확장된 방열 면을 제공하는 제2 부분을 포함할 수 있다.
예를 들어, 상기 제1 부분은, 상기 방열 개구의 서로 맞은 편에서 상기 밸런싱 저항을 가로질러 연장되며,
상기 제2 부분은 상기 제1 부분의 연장 방향을 따라 상기 방열 개구의 외측으로 연장되며, 제1 부분으로부터 확장된 방열 면을 제공할 수 있다.
예를 들어, 상기 밸런싱 저항은 상기 방열 개구 및 방열 패턴을 가로지르도록 배치되며,
상기 밸런싱 저항의 양단부는 상기 방열 개구 및 방열 패턴의 외측 양편에 형성된 회로기판의 장착 랜드 상에 결합될 수 있다.
예를 들어, 상기 밸런싱 저항은 서로 다른 단위전지와 연결된 서로 다른 방전회로를 형성하도록 적어도 둘 이상의 복수로 마련될 수 있다.
예를 들어, 상기 방열 개구는 복수의 밸런싱 저항들을 가로질러 연장될 수 있다.
예를 들어, 상기 이차전지는, 상기 복수의 밸런싱 저항들과 마주하는 회로기판 면을 따라 연장되며, 복수의 밸런싱 저항들과 열적인 접촉을 형성하는 방열 패턴을 더 포함할 수 있다.
예를 들어, 상기 방열 패턴은 상기 방열 개구를 둘러싸도록 형성될 수 있다.
예를 들어, 상기 방열 패턴은, 상기 밸런싱 저항을 가로질러 연장되며 열적인 접촉을 형성하는 제1 부분과,
상기 제1 부분의 외측으로 연장되어 제1 부분으로부터 확장된 방열 면을 제공하는 제2 부분을 포함할 수 있다.
예를 들어, 상기 제1 부분은, 상기 방열 개구의 서로 맞은 편에서 상기 밸런싱 저항들을 가로질러 연장되며,
상기 제2 부분은,
상기 제1 부분으로부터 간헐적으로 돌출되어 상기 밸런싱 저항들 사이로 연장되는 가지부와,
상기 제1 부분의 길이방향을 따라 연장되어 상기 방열 개구의 외측에서 상기 제1 부분으로부터 확장된 방열 면을 제공하는 확장부를 포함할 수 있다.
예를 들어, 상기 복수의 밸런싱 저항들은 상기 방열 개구 및 방열 패턴을 가로지르는 방향을 따라 나란하게 배치되며,
상기 복수의 밸런싱 저항들의 양단부는 상기 방열 개구 및 방열 패턴의 외측 양편에 형성된 회로기판의 장착 랜드 상에 결합될 수 있다.
예를 들어, 상기 복수의 밸런싱 저항들은 상기 회로기판의 제1 면과 제2 면에 분산 배치되며, 상기 방열 개구는 상기 제1, 제2 면 상의 밸런싱 저항들을 가로질러 연장될 수 있다.
예를 들어, 상기 제1 면 상의 밸런싱 저항과 제2 면 상의 밸런싱 저항은, 상기 방열 개구를 통하여 서로 정면으로 마주하지 않도록 엇갈린 위치에 배치될 수 있다.
예를 들어, 상기 회로기판의 제1 면과 제2 면에는 상기 밸런싱 저항과 열적인 접촉을 형성하기 위한 제1 방열 패턴 및 제2 방열 패턴이 형성될 수 있다.
본 발명의 일 실시형태에 따른 이차전지는, 셀 밸런싱 동작에 참여하는 밸런싱 저항의 저항 열을 신속하게 외부로 배출시킬 수 있는 방열 구조를 제공한다.
도 1은 본 발명의 바람직한 일 실시형태에 따른 이차전지를 도시한 분해 사시도이다.
도 2는 도 1의 일부에 대한 사시도이다.
도 3은 도 1의 BMS에 탑재된 셀 밸런싱 회로를 도시한 도면이다.
도 4는 밸런싱 저항의 방열 구조를 도시한 도면이다.
도 5는 도 4의 일부를 확대하여 도시한 도면이다.
도 6은 도 5의 VI-VI 선을 따라 취한 단면도이다.
도 7은 본 발명의 다른 실시형태에 따른 밸런싱 저항의 방열 구조를 도시한 도면이다.
도 8은 본 발명의 또 다른 실시형태에 따른 밸런싱 저항의 방열 구조를 도시한 도면이다.
도 9는 본 발명의 또 다른 실시형태에 따른 밸런싱 저항의 방열 구조를 도시한 도면이다.
도 10은 도 9의 X-X 선을 따라 취한 단면도이다.
도 11은 본 발명의 또 다른 실시형태에 따른 밸런싱 저항의 방열 구조를 도시한 도면이다.
도 12는 도 11에 도시한 방열 구조에 대한 평면 구조를 도시한 도면이다.
도 13은 도 11의 XIII-XIII 선을 따라 취한 단면도이다.
도 14는 본 발명의 또 다른 실시형태에 따른 밸런싱 저항의 방열 구조를 도시한 도면이다.
도 15는 도 14에 도시된 방열 구조에 대한 평면 구조를 도시한 도면이다.
도 16은 본 발명의 또 다른 실시형태에 따른 밸런싱 저항의 방열 구조를 도시한 도면이다.
이하, 첨부된 도면들을 참조하여, 본 발명의 바람직한 실시형태에 관한 이차전지에 대해 설명하기로 한다. 도 1은 본 발명의 일 실시형태에 관한 이차전지의 분해 사시도이다. 도 2는 도 1의 일부를 확대하여 도시한 사시도이다.
상기 이차전지는, 코어팩(100), BMS(Battery Management System, 배터리 관리 시스템, 150), 프레임(140) 및 커버(130)를 포함한다.
상기 코어팩(100)은 충, 방전이 가능한 다수의 단위전지(10)들을 구비할 수 있다. 예를 들어, 상기 코어팩(100)은 적어도 둘 이상의 단위전지(10)들을 적층하고, 단위전지(10)들을 전기적으로 연결시킨 전지 적층체일 수 있다. 예를 들어, 인접한 단위전지(10)들의 같은 극성끼리 접속될 경우 병렬 접속을 이루게 되고, 인접한 단위전지(10)들의 반대 극성끼리 접속될 경우 직렬 접속을 이루게 된다. 상기 단위전지(10)들은 대략 직방체 형태로 형성될 수 있고, 인접한 면들이 서로 맞닿도록 적층될 수 있다.
상기 프레임(140)은 코어팩(100) 및 BMS(150)를 수용할 수 있다. 상기 프레임(140)은 코어팩(100) 및 BMS(150)를 수용하며, 커버(130)와 결합 가능한 구조를 가진다. 예를 들어, 상기 프레임(140)은 대략 장방형의 테두리 형태를 가질 수 있다.
상기 커버(130)는 코어팩(100)을 내부에 수용하며 프레임(140)에 결합될 수 있다. 도 1에 도시된 바와 같이, 상기 커버(130)는 상부커버(110) 및 하부커버(120)를 포함할 수 있다. 다른 실시형태에서 상기 커버(130)는 상하로 분리되지 않고 일체형으로 마련될 수 있다. 예를 들어, 상기 커버(130)는 박형의 판재 형태로 구성될 수 있다.
도시되지는 않았지만, 상기 커버(130)와 코어팩(100) 사이에 절연 테이프(미도시)를 배치할 수 있다. 절연 테이프(미도시)는 금속을 포함하는 커버(130)와 코어팩(100) 사이를 절연하는 역할을 할 수 있다. 이때, 절연 테이프(미도시)는 커버(130)와 BMS(150) 사이를 절연할 수 있음은 물론이다.
이차전지의 조립에 관하여, 코어팩(100)과 BMS(150)를 수용한 프레임(140)에 대해, 상하방향으로 커버(130)를 조립한다. 즉, 코어팩(100)과 BMS(150)를 개재하고 상하방향으로 커버(130)를 프레임(140)에 조립하는데, 적정의 결합수단을 통하여 커버(130)와 프레임(140)을 체결할 수 있다. 예를 들어, 상기 커버(130)에는 다수의 체결 홀이 형성되어 있고, 커버(130)를 통하여 프레임(140)에 대해 나사부재(미도시)를 체결시킴으로써 체결이 이루어질 수 있다.
상기 코어팩(100)은 BMS(150)와 전기적으로 연결될 수 있다. 상기 BMS(150)는 코어팩(100)의 일 측에 배치된 회로기판(151)과, 상기 회로기판(151)상에 실장된 회로소자(152)를 포함할 수 있다. 상기 회로소자(152)는 저항과 콘덴서와 같은 수동소자나 FET와 같은 능동소자를 포함할 수 있다.
상기 BMS(150)는 이차전지의 충, 방전 동작을 제어하는데, 예를 들어, 각 단위전지(10)들로부터 개별적으로 전압 데이터를 검출하고, 단위전지(10)들로부터 측정된 전압 데이터를 참조하여 전압 편차를 제거하기 위한 밸런싱 동작을 수행한다. 이때, 상기 BMS(150)는 각 단위전지(10)들 간의 전압 편차에 대응되는 충전 신호 또는 방전 신호를 생성할 수 있다. 이를 위해 상기 BMS(150)는 밸런싱 회로를 포함할 수 있다.
도 3은 BMS(150)에 탑재된 밸런싱 회로의 일 형태를 도시한 회로도이다. 상기 밸런싱 회로는, 이차전지 내의 각 단위전지(10a,10b,10c)들의 전압을 감지하여 과충전된 단위전지(10a,10b,10c)를 검색한 후, 과충전된 단위전지(10a,10b,10c)에 대해 방전을 통하여 과충전을 해소하고, 다른 단위전지(10a,10b,10c)와의 전압 불균형을 수정한다. 상기 밸런싱 회로는 제어부(186)와, 상기 제어부(186)의 출력신호에 따라 온/오프 전환되는 밸런싱 스위치(SWa,SWb,SWc)를 포함할 수 있으며, 밸런싱 스위치(SWa,SWb,SWc)의 온/오프 동작에 따라 단위전지(10)와 폐회로를 형성하는 밸런싱 저항(BRa,BRb,BRc)들을 포함할 수 있다. 예를 들어, 상기 밸런싱 스위치(SWa,SWb,SWc) 및 밸런싱 저항(BRa,BRb,BRc)은, 각 단위전지(10a,10b,10c)들의 일단과 타단 사이에서 직렬 연결되어 있다.
상기 제어부(186)가 밸런싱 스위치(SWa,SWb,SWc)를 개별적으로 제어함으로써 각 단위전지(10a,10b,10c)들은 밸런싱 저항(BRa,BRb,BRc)을 통하여 방전되며 각 단위전지(10a,10b,10c)는 밸런싱 저항(BRa,BRb,BRc)을 통하여 서로 비슷한 전압 레벨을 갖도록 밸런싱된다.
상기 밸런싱 회로는 선택된 단위전지(10a,10b,10c)의 양단 전압을 제어부(186)로 전달하기 위한 회로 구성들을 더 포함할 수 있으며, 예를 들어, 전압측정대상을 선택하기 위한 셀 선택회로(181)와, 선택된 단위전지(10a,10b,10c)의 양단 전압을 저장해두기 위한 커패시터(C1)와, 상기 커패시터(C1)에 저장된 전압을 증폭하기 위한 차동 증폭부(184)와, 차동 증폭부(184)의 출력 전압을 제어부(186)가 인식 가능한 형태로 변환하기 위한 A/D 컨버터(185) 등을 더 포함할 수 있다. 예를 들어, 상기 셀 선택회로(181)는, 단위전지(10a,10b,10c)의 어느 일단과 제1 출력단(H) 사이에 연결된 다수의 선택 스위치(SHa,SHb,SHc,SHd)들과, 단위전지(10a,10b,10c)의 어느 일단과 제2 출력단(L) 사이에 연결된 다수의 선택 스위치(SLa,SLb,SLc,SLd)들을 포함할 수 있다.
도 4는 도 1의 BMS(150)에 탑재된 밸런싱 저항의 방열 구조를 도시한 도면이다. 도 5는 도 4의 일부를 확대하여 도시한 도면이고, 도 6은 도 5의 VI-VI 선을 따라 취한 단면도이다.
도면을 참조하면, BMS(150)의 회로기판(151)상에는 밸런싱 저항(BR)이 배치된다. 상기 밸런싱 저항(BR)은 밸런싱 동작에 따라 방전전류를 열적 에너지로 전환할 수 있는 발열 저항체로 이루어질 수 있으며, 동 도면에서는 이해의 편의를 위해 대략 사각 형태의 밸런싱 저항(BR)이 도시되어 있으나, 이외에 다양한 형태의 밸런싱 저항(BR)이 적용될 수 있음은 물론이다.
도 5 및 도 6을 참조하면, 상기 회로기판(151)에는 방열 개구(OP)가 형성되고, 상기 방열 개구(OP)와 적어도 일부에서 겹쳐지도록 밸런싱 저항(BR)이 배치된다. 상기 밸런싱 저항(BR)은 방열 개구(OP)를 통하여 회로기판(151)으로부터 적어도 일부가 노출되며, 예를 들어, 밸런싱 저항(BR)의 노출된 부분의 표면을 통하여 대류 열 전달을 수행함으로써 저항 열을 신속하게 외부로 소산시킬 수 있다.
상기 밸런싱 저항(BR)에서는 전압 편차를 제거하기 위해 과충전된 단위전지(10)의 방전전류가 소통되며 열적 에너지로 소모되는 밸런싱 동작에서 다량의 저항 열이 발생하게 된다. 밸런싱 저항(BR)의 저항 열은 방열 개구(OP)를 통하여 회로기판(151)의 외부로 신속하게 소산될 수 있으며, 밸런싱 저항(BR)의 저항 열이 회로기판(151)상에 장착된 다른 회로소자, 예를 들어, 충, 방전 제어를 위한 FET(전계 효과 트랜지스터) 등에 영향을 주지 않도록 회로기판(151)의 외부로 신속하게 배출될 수 있다.
상기 방열 개구(OP)는 회로기판(151)으로부터 밸런싱 저항(BR)을 노출시킴으로써 밸런싱 저항(BR)의 저항 열이 절연성의 회로기판(151)에 의해 차단되지 않고 신속히 외부로 배출될 수 있으며, 밸런싱 저항(BR)이 저온의 대기와 직접 접하도록 함으로써 방열을 촉진할 수 있다.
상기 밸런싱 저항(BR)은 방열 개구(OP)와 적어도 일부에서 겹쳐지도록 회로기판(151)상에 장착되며, 예를 들어, 방열 개구(OP)와 인접한 회로기판(151)상에 전기 접속될 수 있다.
상기 밸런싱 저항(BR)과 회로기판(151) 간의 접속 구조에 관하여, 예를 들어, 상기 회로기판(151)상에는 밸런싱 저항(BR)과의 전기 접속을 위한 장착 랜드(155)가 패턴 형성될 수 있다. 상기 회로기판(151)상에는 상기 장착 랜드(155)와 함께 각 단위전지(10)의 방전회로를 형성하는 배선 패턴(153)이 형성될 수 있으며, 상기 밸런싱 저항(BR)은 장착 랜드(155) 및 배선 패턴(153)을 통하여 단위전지(10)의 양단에 접속된 방전회로를 형성할 수 있다.
예를 들어, 상기 밸런싱 저항(BR)은 그 양단부(E)가 방열 개구(OP)를 가로질러 서로 반대편에 걸쳐지도록 회로기판(151)상에 안착될 수 있으며, 방열 개구(OP)의 서로 맞은 편에는 밸런싱 저항(BR)과의 전기 접속을 위한 장착 랜드(155)가 형성될 수 있다. 상기 장착 랜드(155)는 방열 개구(OP)의 서로 맞은 편에서 밸런싱 저항(BR)의 양단부(E)와 결합을 형성함으로써 밸런싱 저항(BR)의 중앙부가 방열 개구(OP)를 통하여 회로기판(151)으로부터 노출될 수 있다. 상기 장착 랜드(155)와 대응되는 밸런싱 저항(BR)의 양단부(E)에는 장착 랜드(155)와의 전기 접속을 위한 접속 전극(50)이 형성될 수 있다.
예를 들어, 밸런싱 저항(BR)의 접속 전극(50)과, 회로기판(151)상의 장착 랜드(155)를 서로 마주하게 배치한 후, 밸런싱 저항(BR)과 장착 랜드(155) 사이에 적정의 도전성 연결 부재(미도시)를 개재하고 솔더링 접합을 수행함으로써 밸런싱 저항(BR)이 회로기판(151)상에 장착될 수 있다. 이렇게 장착된 밸런싱 저항(BR)은 그 중앙부가 회로기판(151)의 개구 영역(OP)을 통하여 회로기판(151)으로부터 노출될 수 있다.
예를 들어, 상기 밸런싱 저항(BR)의 양단부(E)에는 회로기판(151)상의 장착 랜드(155)와 전기 접속을 위해, 양단부(E)의 하면, 그러니까 회로기판(151)과 마주하는 대향 면에는 접속 전극(50)이 형성될 수 있다. 상기 밸런싱 저항(BR)의 접속 전극(50)은 장착 랜드(155)와 전기적으로 접속될 수 있다. 예를 들어, 밸런싱 저항(BR)의 접속 전극(50)과 장착 랜드(155)는, 도전성 범프 등의 도전성 연결 부재(미도시)를 개재한 솔더링 접합을 통하여 서로에 대해 전기 접속될 수 있다.
상기 밸런싱 저항(BR)과 회로기판(151) 간의 전기 접속 구조에 관한 다른 실시형태로서, 상기 밸런싱 저항(BR)에는, 양단부(E)에 부착된 일단부와, 밸런싱 저항(BR)의 외부로 연장되는 타단부를 갖는 리드 부재(미도시)가 마련될 수 있다. 상기 밸런싱 저항(BR)은 리드 부재(미도시)가 장착 랜드(155)와 마주하도록 회로기판(151)상에 안착되고, 예를 들어, 솔더링 등을 통하여 회로기판(151)상에 결합되어 장착될 수 있다. 밸런싱 저항(BR)의 리드 부재(미도시)와 회로기판(151)상의 장착 랜드(155)를 솔더링 등으로 열 융착시킴으로써 이들 간의 견고한 결합이 형성될 수 있다.
상기 방열 개구(OP)란, 밸런싱 저항(BR)의 적어도 일부를 회로기판(151)으로부터 노출시킬 수 있는 여하의 구조를 포함하는 것으로, 예를 들어, 회로기판(151)에 천공된 홀 형태로 마련될 수 있으며, 홀 형태의 방열 개구(OP)는 홀을 한정하는 측벽에 의해 둘러싸인 폐쇄된 형상으로 형성될 수 있다.
상기 방열 개구(OP)의 구체적인 형태에 관하여, 예를 들어, 도 5에 도시된 바와 같이, 밸런싱 저항(BR)을 가로지르는 방향으로 연장된 장방형 형태로 형성될 수 있으며, 이외에 다양한 형태로 형성될 수 있다. 예를 들어, 상기 방열 개구(OP)는 서로에 대해 이격된 다수의 방열 개구(OP)들을 포함할 수 있으며, 그 형태에 있어서도 장방형과 같은 다각형 형태를 포함하여, 원형, 타원형과 같은 곡선 형태로 형성될 수도 있다.
도 7은 본 발명의 다른 실시형태에 따른 밸런싱 저항의 방열 구조를 도시한 도면이다. 도면을 참조하면, 회로기판(151)상에는 밸런싱 저항(BR)이 장착되고, 상기 밸런싱 저항(BR)은 회로기판(151)에 형성된 방열 개구(OP`)를 통하여 적어도 그 일부가 회로기판(151)으로부터 노출되도록 장착된다. 상기 방열 개구(OP`)는 회로기판(151)의 테두리 영역에 형성되며, 회로기판(151)의 테두리로부터 인입된 덴트(dent) 형상으로 형성되어 회로기판(151)의 외부를 향하여 개방된 형태로 형성된다.
상기 밸런싱 저항(BR)은 방열 개구(OP`)를 가로질러 연장되며, 밸런싱 저항(BR)의 양단부(E)에는 회로기판(151)과의 전기 접속을 위한 접속 전극(50)이 형성된다. 그리고, 회로기판(151)상에서 밸런싱 저항(BR)의 접속 전극(50)과 대응되는 위치, 그러니까 상기 방열 개구(OP`)의 서로 맞은 편에는 장착 랜드(155)가 패턴 형성될 수 있다.
상기 밸런싱 저항(BR)은 그 양단부(E)의 접속 전극(50)이, 회로기판(151)상의 장착 랜드(155)와 마주하도록 회로기판(151)상에 안착되고, 솔더링 등의 전도성 결합을 이용하여 회로기판(151)상에 장착될 수 있다.
도 8에는 본 발명의 다른 실시형태에 적용될 수 있는 밸런싱 저항(BR1,BR2,BR3)의 방열 구조가 도시되어 있다. 도면을 참조하면, BMS의 회로기판(151)에는 다수의 밸런싱 저항(BR1,BR2,BR3)들을 동시에 노출시키기 위한 방열 개구(OP)가 형성되어 있다. 즉, 둘 이상 다수의 밸런싱 저항(BR1,BR2,BR3)들은 하나의 방열 개구(OP)를 공유하며, 공유된 방열 개구(OP)를 통하여 각각의 밸런싱 저항(BR1,BR2,BR3)들이 노출되도록 배치된다.
보다 구체적으로, 상기 방열 개구(OP)는 일 방향을 따라 길게 연장된 형태로 마련될 수 있다. 상기 방열 개구(OP)를 가로지르는 방향으로 둘 이상 다수의 밸런싱 저항(BR1,BR2,BR3)들이 이웃하게 배열될 수 있으며, 도시된 바와 같이 서로에 대해 나란한 방향으로 병치될 수 있다.
상기 밸런싱 저항(BR1,BR2,BR3)들은 각각의 단위전지(10)의 양단에 접속되도록 다수로 마련될 수 있으며, 밸런싱 저항(BR1,BR2,BR3)과 직렬 접속된 스위칭 소자(ex. SWa,SWb,SWc, 도 3 참조)의 온/오프에 따라 각각의 단위전지(10)에 대한 방전회로를 형성할 수 있다.
예를 들어, 상기 밸런싱 저항(BR1,BR2,BR3)은 다수의 단위전지(10)에 대응되는 복수의 개수로 마련될 수 있으며, 복수의 밸런싱 저항(BR1,BR2,BR3)들이 하나의 방열 개구(OP)를 공유하도록 함으로써, 하나의 방열 개구(OP)를 통하여 다수의 밸런싱 저항(BR1,BR2,BR3)들을 냉각시킬 수 있다. 예를 들어, 하나의 방열 개구(OP)를 통하여 이차전지 내에 마련된 일군의 밸런싱 저항(BR1,BR2,BR3)들을 함께 냉각시킬 수 있다.
예를 들어, 상기 방열 개구(OP)는 다수의 밸런싱 저항(BR1,BR2,BR3)들을 가로질러 밸런싱 저항(BR1,BR2,BR3)의 일면, 그러니까 회로기판(151)과 마주하는 대향 면들을 회로기판(151)으로부터 노출시키며, 노출된 일면을 통하여 밸런싱 저항(BR1,BR2,BR3)의 저항 열을 방출시킬 수 있다. 예를 들어, 상기 밸런싱 저항(BR1,BR2,BR3)들은 방열 개구(OP)의 서로 맞은 편에 걸쳐진 양단부(E1,E2,E3)를 통하여 회로기판(151)상에 장착될 수 있으며, 상기 회로기판(151)의 방열 개구(OP)와 인접한 위치에는 장착 랜드(155)가 형성될 수 있다. 상기 장착 랜드(155)는 다수의 밸런싱 저항(BR1,BR2,BR3)들에 대응하여 다수의 배열을 이루어 패턴 형성될 수 있다. 밸런싱 저항(BR1,BR2,BR3)의 양단부(E1,E2,E3)에는 상가 장착 랜드(155)와 전기 접속을 이루는 접속 전극(50) 또는 리드 부재(미도시) 등이 형성될 수 있다.
상기 밸런싱 저항(BR1,BR2,BR3)의 양단부(E1,E2,E3)는 방열 개구(OP)를 벗어난 회로기판(151) 영역에 배치될 수 있으며, 방열 개구(OP)의 서로 맞은 편에 걸쳐지도록 배치될 수 있다. 상기 밸런싱 저항(BR1,BR2,BR3)의 양단부(E1,E2,E3)에는 밸런싱 저항(BR1,BR2,BR3)을 회로기판(151)상에 장착하기 위한 접속 전극(50)이 형성될 수 있다. 그리고, 밸런싱 저항(BR1,BR2,BR3)의 양단부(E1,E2,E3)를 제외한 중앙영역은 상기 방열 개구(OP)와 겹쳐지게 배치되어 회로기판(151)으로부터 노출되며, 노출된 중앙영역을 통하여 방열이 촉진될 수 있다.
도 9에는 본 발명의 또 다른 실시형태에 따른 밸런싱 저항의 방열 구조가 도시되어 있다. 도 10에는 도 9의 X-X 선을 따라 취한 단면도가 도시되어 있다. 도면들을 참조하면, 회로기판(151)상에는 다수의 밸런싱 저항(BR1,BR2)들이 배치되는데, 도면에 도시된 바와 같이, 회로기판(151)의 제1, 제2 면(151a,151b) 상에 분산되게 배치될 수 있다. 즉, 상기 밸런싱 저항(BR1,BR2)은 회로기판(151)의 양면(151a,151b)에 형성될 수 있으며, 밸런싱 저항(BR1,BR2)의 양면 배치를 통하여 회로기판(151)상의 장착 영역을 절약할 수 있다.
상기 회로기판(151)에는 다수의 밸런싱 저항(BR1,BR2)들을 가로질러 연장되는 방열 개구(OP)가 형성될 수 있다. 상기 방열 개구(OP)는 회로기판(151)의 제1, 제2 면(151a,151b) 상에 형성된 다수의 밸런싱 저항(BR1,BR2)들에 의해 공유될 수 있으며, 공유된 방열 개구(OP)를 통하여 다수의 밸런싱 저항(BR1,BR2)들의 방열이 촉진될 수 있다. 예를 들어, 상기 방열 개구(OP)는 일 방향을 따라 길게 연장된 장방형 형상으로 형성될 수 있으며, 방열 개구(OP)를 가로지르는 방향을 따라 회로기판(151)의 제1, 제2 면(151a,151b) 상에는 다수의 밸런싱 저항(BR1,BR2)들이 배치될 수 있다.
예를 들어, 회로기판(151)의 제1, 제2 면(151a,151b) 상에 형성된 밸런싱 저항(BR1,BR2)들은 서로 어긋나는 위치에 형성될 수 있으며, 제1, 제2 면(151a,151b)의 밸런싱 저항(BR1,BR2)들의 방열 개구(OP)를 통하여 노출된 면들, 그러니까 회로기판(151)과 마주하는 대향 면들이 방열 개구(OP)를 통하여 서로 정면으로 마주하는 위치에 형성되어서 제1, 제2 면(151a,151b)상에 배치된 밸런싱 저항(BR1,BR2)들끼리 서로 열적으로 간섭하지 않도록 할 수 있다.
한편, 상기 회로기판(151)의 제1, 제2 면(151a,151b) 상에는 밸런싱 저항(BR1,BR2)과의 전기 접속을 위한 장착 랜드(155,155`)가 패턴 형성될 수 있으며, 상기 회로기판상에는 각 장착 랜드(155,155`)와 전기적으로 연결된 배선 패턴(153,153`)이 함께 형성될 수 있다. 상기 제1, 제2 면(151a,151b)의 장착 랜드(155,155`) 상으로, 밸런싱 저항(BR1,BR2)의 양단부(E1,E2)에 형성된 접속 전극(50)이 결합됨으로써 밸런싱 저항(BR1,BR2)이 회로기판(151)상에 장착될 수 있다.
도 11에는 본 발명의 또 다른 실시형태에 따른 밸런싱 저항의 방열 구조가 도시되어 있다. 도 12는 도 11에 도시된 방열 구조에 대한 평면 구조를 도시한 도면이다. 도 13은 도 11의 XIII-XIII 선을 따라 취한 단면도이다.
도면을 참조하면, 밸런싱 저항(BR)이 장착되는 회로기판(151)상에는 방열 개구(OP)와 함께 방열 패턴(160)이 형성된다.
상기 방열 개구(OP)는 상기 밸런싱 저항(BR)의 적어도 일부를 노출시키도록 회로기판(151)에 형성된 오프닝으로, 밸런싱 저항(BR)의 장착 위치에 형성되어 밸런싱 저항(BR)의 적어도 일부와 겹쳐지게 형성된다. 상기 밸런싱 저항(BR)은 방열 개구(OP)를 통하여 회로기판(151)의 간섭없이 저온의 대기와 접하여 저항 열을 외부로 소산시킬 수 있다.
상기 방열 패턴(160)은 밸런싱 저항(BR)과 마주하는 회로기판(151) 면에 형성될 수 있으며, 상기 방열 패턴(160)은 밸런싱 저항(BR)의 적어도 일부와 겹쳐지게 형성되어 밸런싱 저항(BR)과 열적인 접촉을 형성할 수 있다. 예를 들어, 상기 방열 패턴(160)은 밸런싱 저항(BR)과 직접 접촉을 형성하여 밸런싱 저항(BR)의 저항 열을 전달받거나 또는 밸런싱 저항(BR)과 직접 접촉을 형성하지는 않지만, 열 전달이 가능한 근접한 위치에 형성되어 밸런싱 저항(BR)의 저항 열을 전달받을 수 있다. 도 13을 참조하면, 상기 방열 패턴(160), 보다 구체적으로 방열 패턴(160)의 제1 부분(161)은 밸런싱 저항(BR)의 하방에서 밸런싱 저항(BR)과 직접 접촉을 형성할 수 있다. 상기 방열 패턴(160)은 열 전도특성이 우수한 금속소재로 형성될 수 있으며, 예를 들어, 동박이나 알루미늄 박막으로 형성될 수 있다.
상기 방열 패턴(160)은 밸런싱 저항(BR)을 가로지르는 방향을 따라 밸런싱 저항(BR)으로부터 회로기판(151)의 면을 따라 확장 형성될 수 있으며, 밸런싱 저항(BR)의 저항 열을 확장된 면적을 통하여 신속하게 주변으로 분산시켜서 밸런싱 저항(BR)의 열 축적을 막을 수 있다. 상기 방열 패턴(160)은 밸런싱 저항(BR)의 방열판 기능을 하며, 회로기판(151)의 면 상에서 확장 형성됨으로써 넓은 방열 면을 제공할 수 있다.
보다 구체적으로, 상기 방열 패턴(160)은 밸런싱 저항(BR)과 열적인 접촉을 형성하는 제1 부분(161)과, 제1 부분(161)을 따라 밸런싱 저항(BR)의 외측 또는 방열 개구(OP)의 외측으로 확장되어 넓은 방열 면을 제공하는 제2 부분(162)을 포함할 수 있다. 상기 방열 패턴(160)의 제1 부분(161)은 밸런싱 저항(BR)을 가로지르는 방향으로 연장될 수 있으며, 상기 제2 부분(162)은 제1 부분(161)으로부터 연장되어 방열 개구(OP)의 외곽에서 확장된 방열 면적을 제공할 수 있다. .
상기 방열 패턴(160)은 밸런싱 저항(BR)과 열적인 접촉을 형성하되, 전기적으로는 절연 상태를 유지할 수 있다. 상기 방열 패턴(160)은 밸런싱 저항(BR)과의 열적인 접촉을 통하여 밸런싱 저항(BR)의 저항 열을 신속하게 주변으로 전파시킬 수 있는 한편으로, 동시에 밸런싱 저항(BR)과 전기적인 절연을 유지하여 밸런싱 저항(BR)의 방전 회로에 전기적으로 간섭하지 않도록 한다. 예를 들어, 상기 밸런싱 저항(BR)은 외 표면을 형성하는 절연체 몰딩수지를 통하여 방열 패턴(160)과 전기적으로 절연된 상태를 확보할 수 있으며, 다른 실시형태로서, 상기 밸런싱 저항(BR)과 방열 패턴(160) 사이에 절연시트(미도시)가 개재될 수 있다.
예를 들어, 상기 방열 패턴(160)은 방열 개구(OP)를 둘러싸도록 형성될 수 있다. 즉, 상기 방열 패턴(160)은 방열 개구(OP)를 따라 형성되며 방열 개구(OP)를 가로막지 않도록 형성될 수 있다. 이러한 구조는, 상기 방열 패턴(160)이 방열 개구(OP)를 차단하지 않도록 하여, 방열 개구(OP)를 통하여 밸런싱 저항(BR)과 저온의 대기가 직접 접촉하도록 하기 위한 것이다. 또한, 방열 개구(OP)를 통하여 유입된 저온의 대기가 방열 패턴(160)과 접촉되어 밸런싱 저항(BR)과 열적으로 연결된 방열 패턴(160)을 냉각시킬 수 있다.
상기 밸런싱 저항(BR)은, 방열 개구(OP)와, 상기 방열 개구(OP)를 둘러싸도록 형성된 방열 패턴(160, 보다 구체적으로 방열 패턴의 제1 부분 161)을 가로질러 연장되도록 회로기판(151)상에 배치될 수 있다. 그리고, 상기 밸런싱 저항(BR)의 양단부(E)에는 회로기판(151)과의 전기 접속을 위한 접속 전극(50)이 형성될 수 있다. 상기 밸런싱 저항(BR)의 접속 전극(50)은, 상기 방열 개구(OP) 및 방열 패턴(160)의 외측 양편에 형성된 장착 랜드(155) 상에 안착 및 접속될 수 있다.
도 14는 본 발명의 또 다른 실시형태에 적용될 수 있는 밸런싱 저항(BR1,BR2,BR3)의 방열 구조를 보여준다. 도 15는 도 14에 도시된 방열 구조의 평면 구조를 보여준다.
도면을 참조하면, BMS의 회로기판(151)상에는 둘 이상 다수의 밸런싱 저항(BR1,BR2,BR3)들이 배열된다. 예를 들어, 상기 밸런싱 저항(BR1,BR2,BR3)들은 각각의 단위전지(10)의 양단에 접속되도록 다수로 마련될 수 있으며, 밸런싱 저항(BR1,BR2,BR3)과 연결된 스위칭 소자(Ex. SWa,SWb,SWc, 도 3)의 온/오프에 따라 각각의 단위전지(10)에 대한 방전회로를 형성할 수 있다.
상기 회로기판(151)상에는 밸런싱 저항(BR1,BR2,BR3)의 방열을 촉진하기 위한 방열 개구(OP) 및 방열 패턴(260)이 형성될 수 있다. 상기 방열 개구(OP)는 다수의 밸런싱 저항(BR1,BR2,BR3)들에 의해 공유될 수 있으며, 공유된 방열 개구(OP)를 통하여 다수의 밸런싱 저항(BR1,BR2,BR3)들의 방열이 촉진될 수 있다. 예를 들어, 상기 방열 개구(OP)는 일 방향을 따라 길게 연장된 장방형 형상으로 형성될 수 있으며, 방열 개구(OP)를 가로지르는 방향으로 다수의 밸런싱 저항(BR1,BR2,BR3)들이 서로 나란하게 병치될 수 있다.
예를 들어, 상기 밸런싱 저항(BR1,BR2,BR3)들은 상기 방열 개구(OP)의 서로 맞은 편에 걸쳐지게 형성된 양단부(E1,E2,E3)를 이용하여 회로기판(151)상에 장착될 수 있다. 그리고, 상기 밸런싱 저항(BR1,BR2,BR3)의 중앙 영역은 상기 회로기판(151)을 통하여 노출될 수 있다.
BMS(150)의 회로기판(151)상에 형성된 일군의 밸런싱 저항(BR1,BR2,BR3)들은 방열 패턴(260)을 공유할 수 있다. 예를 들어, 상기 방열 패턴(260)은 일군의 밸런싱 저항(BR1,BR3,BR3)들을 가로질러 연장될 수 있으며, 일군의 밸런싱 저항(BR1,BR2,BR3)들을 벗어난 회로기판(151) 상을 따라, 또는 방열 개구(OP)를 벗어난 회로기판(151) 상을 따라 확장 형성되어 확장된 방열 면을 제공할 수 있다. 상기 방열 패턴(260)은 일군의 밸런싱 저항(BR1,BR2,BR3)들을 가로질러 연장되면서 각각의 밸런싱 저항(BR1,BR2,BR3)과 열적인 접촉을 형성하고, 일군의 밸런싱 저항(BR1,BR2,BR3)을 벗어난 외측 영역 또는 개구 영역(OP)을 벗어난 외측 영역으로 확장되어, 외측 영역에서 상대적으로 넓은 방열 면을 제공할 수 있다. 보다 구체적으로, 상기 방열 패턴(260)은 방열 개구(OP)의 서로 맞은 편에서 일군의 밸런싱 저항(BR1,BR2,BR3)들을 가로질러 연장되는 제1 부분(261)과, 상기 제1 부분(261)으로부터 연장되어 일군의 밸런싱 저항(BR1,BR2,BR3)들의 외측 또는 개구 영역(OP)의 외측에서 상대적으로 넓은 방열 면을 제공하는 제2 부분(262a,262b)을 포함할 수 있다. 예를 들어, 상기 방열 패턴(260)의 제2 부분(262a,262b)은, 제1 부분(261)의 길이방향을 따라 간헐적으로 돌출되어 상기 밸런싱 저항(BR1,BR2,BR3)들의 사이로 연장되는 가지부(262a)와, 상기 제1 부분(261)의 길이방향으로 연장되며 제1 부분(261)으로부터 확장된 방열 면을 갖는 확장부(262b)를 포함할 수 있다.
셀 밸런싱 동작에서는 상대적으로 과충전된 단위전지(10)를 선별하여 해당 단위전지(10)를 선택적으로 방전시키므로, 일부 밸런싱 저항(BR1,BR2,BR3)에 저항 열이 집중될 수 있다. 상기 방열 패턴(260)은 일군의 밸런싱 저항(BR1,BR2,BR3)들을 가로질러 연장되어 일부 밸런싱 저항(BR1,BR2,BR3)에 집중된 저항 열을 주변으로 분산시킬 수 있으며, 일군의 밸런싱 저항(BR1,BR2,BR3)들 간의 온도 산포를 제거하여 밸런싱 저항(BR1,BR2,BR3)들의 저항특성을 균일하게 유지할 수 있다.
상기 방열 패턴(260)은 방열 개구(OP)를 가로막지 않도록 방열 개구(OP)를 둘러싸는 형상으로 형성될 수 있으며, 방열 개구(OP)를 통하여 노출된 밸런싱 저항(BR1,BR2,BR3)이 대기와 직접 접하도록 할 수 있다. 또한, 방열 개구(OP)를 통하여 유입된 저온의 대기가 방열 패턴(260)과 접촉하여 밸런싱 저항(BR1,BR2,BR3)과 열적으로 연결된 방열 패턴(260)을 냉각시킬 수 있다.
상기 밸런싱 저항(BR1,BR2,BR3)들은 방열 개구(OP) 및 방열 개구(OP)를 둘러싸도록 형성된 방열 패턴(260, 보다 구체적으로 방열 패턴의 제1 부분 261)을 가로지르는 방향으로 회로기판(151)상에 장착될 수 있으며, 방열 개구(OP) 및 방열 패턴(260)의 외측 양편에 형성된 장착 랜드(155)에 접속될 수 있다. 상기 밸런싱 저항(BR1,BR2,BR3)은 방열 패턴(260)의 제1 부분(261) 상을 가로질러 연장되면서 제1 부분(261)과 직접 접촉할 수 있다. 다만, 상기 밸런싱 저항(BR1,BR2,BR3)과 방열 패턴(260)은 이들 간에 열 전달이 가능한 갭을 사이에 두고 이격되어 있을 수도 있다. 한편, 상기 회로기판(151)의 장착 랜드(155)와 대응되는 위치, 그러니까 밸런싱 저항(BR1,BR2,BR3)의 양단부(E1,E2,E3)에는 상기 장착 랜드(155)와의 전기적인 연결을 위한 접속 전극(50)이 형성될 수 있다.
도 16은 본 발명의 또 다른 실시형태에 따른 밸런싱 저항(BR1,BR2,BR3,BR4,BR5,BR6)의 방열 구조를 보여주는 도면이다. 도면을 참조하면, 회로기판(151) 상에는 다수의 밸런싱 저항(BR1,BR2,BR3,BR4,BR5,BR6)들이 장착되며, 상기 밸런싱 저항(BR1,BR2,BR3,BR4,BR5,BR6)들은 회로기판(151)의 제1, 제2 면(151a,151b) 상에 분산 배치될 수 있다. 예를 들어, 이차전지의 각 단위전지(10)들과 접속된 다수의 밸런싱 저항(BR1,BR2,BR3,BR4,BR5,BR6)들을 회로기판(151)의 양면(151a,151b)에 분산 배치함으로써 회로기판(151)상의 장착 영역을 절약할 수 있다.
상기 회로기판(151)에는 다수의 밸런싱 저항(BR1,BR2,BR3,BR4,BR5,BR6)들을 가로질러 형성되는 방열 개구(OP)가 마련될 수 있다. 상기 방열 개구(OP)는 회로기판(151)의 제1, 제2 면(151a,151b) 상에 형성된 다수의 밸런싱 저항(BR1,BR2,BR3,BR4,BR5,BR6)들에 의해 공유될 수 있으며, 공유된 방열 개구(OP)를 통하여 다수의 밸런싱 저항(BR1,BR2,BR3,BR4,BR5,BR6)들의 방열이 촉진될 수 있다.
상기 회로기판(151)상에는 상기 방열 개구(OP)와 함께 밸런싱 저항(BR1,BR2,BR3,BR4,BR5,BR6)들의 방열을 촉진하기 위한 방열 패턴(360,370)이 형성될 수 있다. 상기 방열 패턴(360,370)은 밸런싱 저항(BR1,BR2,BR3,BR4,BR5,BR6)의 적어도 일부와 겹쳐지게 형성되어 밸런싱 저항(BR1,BR2,BR3,BR4,BR5,BR6)과 열적인 접촉을 형성할 수 있으며, 밸런싱 저항(BR1,BR2,BR3,BR4,BR5,BR6)으로부터의 저항 열을 신속하게 주변으로 전파하며, 확장된 방열 면을 통하여 저항 열을 소산시킬 수 있다.
상기 방열 패턴(360,370)은 일군의 밸런싱 저항(BR1,BR2,BR3,BR4,BR5,BR6)들을 가로질러 연장될 수 있으며, 일군의 밸런싱 저항(BR1,BR2,BR3,BR4,BR5,BR6)들을 벗어난 회로기판(151) 상을 따라, 또는 방열 개구(OP)를 벗어난 회로기판(151) 상을 따라 확장 형성되어 확장된 방열 면을 제공할 수 있다.
상기 방열 패턴(360,370)은 회로기판(151)의 제1, 제2 면(151a,151b)상에 각각 형성된 제1 방열 패턴(360) 및 제2 방열 패턴(370)을 포함할 수 있고, 상기 제1 방열 패턴(360)은 제1 면(151a) 상의 밸런싱 저항(BR1,BR2,BR3)들과 열적으로 상호 작용하고, 상기 제2 방열 패턴(370)은 제2 면(151b) 상의 밸런싱 저항(BR4,BR5,BR6)들과 열적으로 상호 작용할 수 있다.
각각의 제1, 제2 방열 패턴(360,370)은 제1, 제2 면(151a,151b) 상에 형성된 밸런싱 저항(BR1,BR2,BR3,BR4,BR5,BR6)들을 가로질러 연장되는 제1 부분(361,371)과, 상기 제1 부분(361,371)으로부터 연장되어 일군의 밸런싱 저항(BR1,BR2,BR3,BR4,BR5,BR6)들의 외측 또는 개구 영역(OP)의 외측으로 연장되어 넓은 방열 면을 제공하는 제2 부분(362a,362b,372a,372b)을 포함할 수 있다.
상기 제1, 제2 방열 패턴(360,370)의 제2 부분(362a,362b,372a,372b)은, 제1 부분(361,371)의 길이방향을 따라 간헐적으로 돌출되며 밸런싱 저항(BR1,BR2,BR3,BR4,BR5,BR6)들 사이로 연장되는 가지부(362a,372a)와, 상기 제1 부분(361,371)을 따라 연장되어 확장된 방열 면을 제공하는 확장부(362b,372b)를 포함할 수 있다.
상기 밸런싱 저항(BR1,BR2,BR3,BR4,BR5,BR6)들의 양단부(E1,E2,E3,E4,E5,E6)에는 회로기판(151)의 장착 랜드(155)와의 접속을 위한 접속 전극(50)이 형성될 수 있고, 상기 밸런싱 저항(BR1,BR2,BR3,BR4,BR5,BR6)의 접속 전극(50)은 방열 개구(OP) 및 방열 패턴(360,370)의 외측 양편에 형성된 장착 랜드(155) 상에 결합될 수 있다. 즉, 상기 밸런싱 저항(BR1,BR2,BR3,BR4,BR5,BR6)은 방열 개구(OP) 및 방열 패턴(360,370)을 가로질러 연장되며, 밸런싱 저항(BR1,BR2,BR3,BR4,BR5,BR6)의 양단부(E1,E2,E3,E4,E5,E6)에 형성된 접속 전극(50)은 방열 개구(OP)와 방열 패턴(360,370)의 외측에 형성된 장착 랜드(155) 상에 결합될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 단위전지 50: 밸런싱 저항의 접속 전극
100: 코어팩 110: 제1 케이스
120: 제2 케이스 130: 커버
140: 프레임 150: BMS
151: BMS의 회로기판 151a: 회로기판의 제1 면
151b: 회로기판의 제2 면 152: 회로소자
153,153`: 배선 패턴 155,155`: 장착 랜드
160,260: 방열 패턴 161,261,361,371: 방열 패턴의 제1 부분
162: 방열 패턴의 제2 부분 262a,362a,372a: 방열 패턴의 가지부
262b,362b,372b: 방열 패턴의 확장부
360: 제1 방열 패턴 370: 제2 방열 패턴
BR,BRa,BRb,BRc,BR1,BR2,BR3,BR4,BR5,BR6: 밸런싱 저항
E,E1,E2,E3,E4,E5,E6: 밸런싱 저항의 단부
OP,OP`: 방열 개구

Claims (17)

  1. 복수의 단위전지들; 및
    상기 단위전지들에 대한 셀 밸런싱 동작을 제어하기 위한 제어부와, 상기 제어부의 출력신호에 따라 온/오프 전환되는 밸런싱 스위치와, 상기 밸런싱 스위치의 온/오프 동작에 따라 상기 단위전지의 방전회로를 형성하는 밸런싱 저항을 포함하며,
    상기 밸런싱 저항이 배치된 회로기판에는, 상기 밸런싱 저항의 적어도 일부를 노출시키기 위한 방열 개구가 형성되고,
    상기 밸런싱 저항과 마주하는 회로기판 면을 따라 연장되며, 상기 밸런싱 저항의 적어도 일부와 열적인 접촉을 형성하는 방열 패턴을 더 포함하며,
    상기 방열 패턴은 상기 방열 개구를 둘러싸도록 형성되는 것을 특징으로 하는 이차전지.
  2. 제1항에 있어서,
    상기 밸런싱 저항은 상기 방열 개구를 가로지르도록 배치되고,
    상기 밸런싱 저항의 양단부는 상기 방열 개구의 서로 맞은 편에 걸쳐지게 배치되어 회로기판의 장착 랜드 상에 결합되는 것을 특징으로 하는 이차전지.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 방열 패턴은, 상기 밸런싱 저항을 가로질러 연장되며 열적인 접촉을 형성하는 제1 부분과,
    상기 제1 부분의 외측으로 연장되어 제1 부분으로부터 확장된 방열 면을 제공하는 제2 부분을 포함하는 것을 특징으로 하는 이차전지.
  6. 제5항에 있어서,
    상기 제1 부분은 상기 방열 개구의 서로 맞은 편에서 상기 밸런싱 저항을 가로질러 연장되며,
    상기 제2 부분은 상기 제1 부분의 연장 방향을 따라 상기 방열 개구의 외측으로 연장되며, 제1 부분으로부터 확장된 방열 면을 제공하는 것을 특징으로 하는 이차전지.
  7. 제1항에 있어서,
    상기 밸런싱 저항은 상기 방열 개구 및 방열 패턴을 가로지르도록 배치되며,
    상기 밸런싱 저항의 양단부는 상기 방열 개구 및 방열 패턴의 외측 양편에 형성된 회로기판의 장착 랜드 상에 결합되는 것을 특징으로 하는 이차전지.
  8. 제1항에 있어서,
    상기 밸런싱 저항은 서로 다른 단위전지와 연결된 서로 다른 방전회로를 형성하도록 적어도 둘 이상의 복수로 마련되는 것을 특징으로 하는 이차전지.
  9. 제8항에 있어서,
    상기 방열 개구는 복수의 밸런싱 저항들을 가로질러 연장되는 것을 특징으로 하는 이차전지.
  10. 제8항에 있어서,
    상기 방열 패턴은,
    상기 복수의 밸런싱 저항들과 마주하는 회로기판 면을 따라 연장되며, 복수의 밸런싱 저항들과 열적인 접촉을 형성하는 것을 특징으로 하는 이차전지.
  11. 삭제
  12. 제10항에 있어서,
    상기 방열 패턴은, 상기 밸런싱 저항을 가로질러 연장되며 열적인 접촉을 형성하는 제1 부분과,
    상기 제1 부분의 외측으로 연장되어 제1 부분으로부터 확장된 방열 면을 제공하는 제2 부분을 포함하는 것을 특징으로 하는 이차전지.
  13. 제12항에 있어서,
    상기 제1 부분은, 상기 방열 개구의 서로 맞은 편에서 상기 밸런싱 저항들을 가로질러 연장되며,
    상기 제2 부분은,
    상기 제1 부분으로부터 간헐적으로 돌출되어 상기 밸런싱 저항들 사이로 연장되는 가지부와,
    상기 제1 부분의 길이방향을 따라 연장되어 상기 방열 개구의 외측에서 상기 제1 부분으로부터 확장된 방열 면을 제공하는 확장부를 포함하는 것을 특징으로 하는 이차전지.
  14. 제10항에 있어서,
    상기 복수의 밸런싱 저항들은 상기 방열 개구 및 방열 패턴을 가로지르는 방향을 따라 나란하게 배치되며,
    상기 복수의 밸런싱 저항들의 양단부는 상기 방열 개구 및 방열 패턴의 외측 양편에 형성된 회로기판의 장착 랜드 상에 결합되는 것을 특징으로 하는 이차전지.
  15. 제8항에 있어서,
    상기 복수의 밸런싱 저항들은 상기 회로기판의 제1 면과 제2 면에 분산 배치되며, 상기 방열 개구는 상기 제1, 제2 면 상의 밸런싱 저항들을 가로질러 연장되는 것을 특징으로 하는 이차전지.
  16. 제15항에 있어서,
    상기 제1 면 상의 밸런싱 저항과 제2 면 상의 밸런싱 저항은, 상기 방열 개구를 통하여 서로 정면으로 마주하지 않도록 엇갈린 위치에 배치되는 것을 특징으로 하는 이차전지.
  17. 제15항에 있어서,
    상기 방열 패턴은,
    상기 회로기판의 제1 면과 제2 면에서 상기 밸런싱 저항들과 열적인 접촉을 형성하기 위한 제1 방열 패턴 및 제2 방열 패턴을 포함하는 것을 특징으로 하는 이차전지.
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