KR101645910B1 - 비디오 데이터를 디스플레이하기 위한 장치 및 방법 - Google Patents

비디오 데이터를 디스플레이하기 위한 장치 및 방법 Download PDF

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Abstract

비디오 데이터를 디스플레이하기 위한 장치 및 방법이 개시된다. 기준 리프레시 주파수 및/또는 시간은 미리 결정되거나 또는 미리 결정된 값들로부터 도출될 수도 있다. 디스플레이 패널들의 측정된 리프레시 주파수 및/또는 시간이 결정되고 기준 리프레시 주파수 및/또는 시간과 비교될 수도 있다. 비교들에 기초하여 그리고 하나 이상의 제어 루프들을 통해, 디스플레이 패널들의 디스플레이 속성들은 하나 이상의 디스플레이 패널들이 전용 하드웨어 또는 공통 하드와이어링된 동기화 신호 없이도 이들의 리프레시 타이밍들에 대해 싱크될 수도 있도록 조정될 수도 있다.

Description

비디오 데이터를 디스플레이하기 위한 장치 및 방법{APPARATUS AND METHOD FOR DISPLAYING VIDEO DATA}
본 개시물은 디스플레이를 위한 비디오 및 그래픽스를 출력하기 위한 기법들에 관한 것이다.
디지털 비디오 능력들은 디지털 텔레비전들, 디지털 다이렉트 브로드캐스트 시스템들, 무선 브로드캐스트 시스템들, 개인 정보 단말기들 (PDA들), 랩톱 또는 데스크톱 컴퓨터들, 디지털 카메라들, 디지털 레코딩 디바이스들, 디지털 미디어 플레이어들, 비디오 게이밍 디바이스들, 비디오 게임 콘솔들, 셀룰러 또는 위성 무선 전화기들, 비디오 원격회의 디바이스들 등을 포함한 넓은 범위의 디바이스들에 통합될 수 있다. 일부 애플리케이션들은 다수의 디스플레이들에 걸쳐 단일 비디오 출력을 디스플레이하기 위해 타일드 어레인지먼트 (tiled arrangement) 에서의 다수의 디스플레이 패널들에 비디오 데이터를 전송하는 것을 수반할 수도 있다.
하나의 중요한 도전과제는 모든 패널들에 걸쳐 단일화된 그리고 동기화된 디스플레이를 제시하는 것이다. 온도 및 전압 변화들로 인한 오실레이터에 있어서의 차이 때문에, 동일한 타입의 디스플레이 하드웨어에 대한 동일한 프로그래밍은 상이한 리프레시 레이트 및 상이한 VSYNC 타이밍을 가질 것이고, 바람직하지 않은 시각적 아티팩트들을 초래할 수도 있다. 예를 들어, 500 백만분율 차이 (500 PPM) 가 존재하는 경우 이것은 매 1 초 (하루에 ~43 초) 마다 약 0.5 밀리초 에러이다. 60 Hz 리프레시 레이트 (예를 들어, 매 사이클마다 16.6 밀리초) 의 경우, 500 PPM 차이에 대해 거의 1 비디오 프레임만큼 벗어나기 위해 약 33 초가 걸린다. 대부분의 디스플레이 프로그래밍은 티어링 (tearing) 을 피하기 위해 더블 버퍼링되고, 디스플레이 하드웨어에 대한 디스플레이 서브미션 (submission) 의 셋업은 VSYNC 로부터 시작하는 다음 프레임에 대한 영향을 가질 것이다. 상이한 VSYNC 타이밍은 상이한 패널들에 대한 상이한 시간 디스플레이 업데이트를 유발하고, 차례로, 패널들의 어레이에 걸쳐 시각적 아티팩트를 초래한다.
하나의 가능한 솔루션은, 종종 "젠록 (genlock)" 이라고 지칭되는, 공통 리프레시 타이밍을 모든 패널들이 갖게 하는 것이다. 공통 버퍼 스왑의 발행은 통상적으로 모든 렌더링들이 종료되자마자 그래픽 콘텐츠를 플리핑 (flipping) 함에 있어서의 스왑 배리어에 의해 또는 일정한 무비 플레이백 레이트 (예를 들어, 24 fps) 로 비디오를 디스플레이함에 있어서의 타임스탬프에 의해 달성된다. 공통 리프레시 타이밍 (예를 들어, 젠록) 은 마스터 동기화 신호를 사용하여 리프레시 타이밍을 구현하도록 구성된 하드웨어로 보통 핸들링된다.
하나의 가능한 젠록 동기화는 각각의 디스플레이 패널들에 대한 어댑터를 갖는 단일 그래픽스/디스플레이 제어기를 수반할 수도 있다. 이 솔루션이 동일한 그래픽 카드에 구성된 각각의 디스플레이 인터페이스가 젠록 동기화를 위해 상이한 패널들에 대한 동일한 디스플레이 리프레시 속성을 생성하게 할 수도 있지만, 이 솔루션을, 예컨대 잠재적으로 6개의 디스플레이 패널들까지 지원하지만 그 이상은 아닌, 특정 카드에 대한 어댑터의 한도보다 더 크게 스케일링시킬 수 있는 것이 쉽지 않을 수도 있다. 한정된 GPU 능력 및 메모리 사이즈 제한은 단일 그래픽스 카드에서 발생할 수도 있다.
다른 가능한 솔루션은 마스터 젠록 신호가 다수의 디스플레이들을 구동시키기 위한 전용 하드웨어를 사용하는 다수의 디스플레이 제어기들을 수반할 수도 있다. 이 솔루션이 분산 병렬 프로세싱 파워를 이용할 수도 있고 그래픽스 프로세싱 유닛 (GPU) 능력 및 메모리가 문제 없을 수도 있지만, 이 솔루션은 스왑 배리어와 같은 부가적인 소프트웨어 스왑 (플립) 동기화 메커니즘을 요구한다. 이 솔루션은 주로 PC 에서 각각의 디스플레이 디바이스에 디스플레이 타이밍을 위한 프레임 젠록 마스터 신호를 제공하기 위한 하드웨어 향상을 요구하는 것을 수반할 수도 있다. 마스터로부터의 싱크 신호를 그룹에서의 모든 "특수" 디스플레이 제어기에게 피딩 (feeding) 하는 것의 하드웨어 요건 때문에 부가적인 디스플레이들을 부가하는 것은 복잡하고 고비용일 수도 있다.
다른 가능한 솔루션은 동기화를 유지하도록 외부 신호 생성기에 대한 PC 의 병렬 포트를 와이어링하기 위해 케이블을 사용하는 것을 수반할 수도 있다. 이 솔루션이 병렬 프로세싱 파워를 분산시키는 것을 이용할 수도 있고 GPU 스케일링가능성, 메모리, 및 특수 하드웨어 카드가 문제 없을 수도 있지만, 이 솔루션은 디스플레이 타이밍을 위해 외부 신호 생성기와 병렬 포트의 인터럽트 라인 사이의 케이블을 하드와이어링할 필요가 여전히 있다. 이 솔루션은 부가적인 하드와이어링된 연결 요건들 때문에 패널들의 어레이를 스케일링시키는 것이 어려울 수도 있고, 현재 디스플레이 패널 설계는 어떠한 병렬 포트나 노출된 인터럽트 라인도 갖고 있지 않을 수도 있다.
본 개시물의 기법들은 하드와이어링된 동기화 신호가 없는 프로세스를 사용하여 상술된 젠록 이슈를 해결할 수도 있고 보다 단순하고 보다 저비용이게 할 수도 있다.
본 개시물의 기법들은 일반적으로, 다수의 디스플레이 패널들 상에 비디오 출력을 디스플레이하기 위해 젠록을 사용하는 것에 관한 것일 수도 있다. 본 개시물의 기법들은 일반적으로, 비디오 데이터의 타이밍을 동기화하는 것에 관한 것일 수도 있다.
하나의 실시형태에서, 비디오 데이터를 디스플레이하기 위한 장치는, 동기화 출력에 부분적으로 기초하여 비디오 데이터를 디스플레이하도록 구성된 디스플레이, 및 디스플레이에 커플링된 프로세서를 포함하고, 프로세서는, 측정된 수직 동기화 (VSYNC) 값 및 기준 VSYNC 값을 획득하는 것으로서, 기준 VSYNC 값과 측정된 VSYNC 값 중 적어도 하나는 네트워크 시간 소스에 기초하는, 그 측정된 VSYNC 값 및 기준 VSYNC 값을 획득하는 것을 행하고, 기준 VSYNC 값을 측정된 VSYNC 값과 비교하는 것으로부터의 비교 값에 부분적으로 기초하여 동기화 출력을 생성하며, 동기화 출력에 기초하여 비디오 데이터의 타이밍을 조정하도록 구성된다.
다른 실시형태에서, 비디오 데이터를 디스플레이하는 방법은, 측정된 수직 동기화 (VSYNC) 값 및 기준 VSYNC 값을 획득하는 단계로서, 기준 VSYNC 값과 측정된 VSYNC 값 중 적어도 하나는 네트워크 시간 소스에 기초하는, 그 측정된 VSYNC 값 및 기준 VSYNC 값을 획득하는 단계, 기준 VSYNC 값을 측정된 VSYNC 값과 비교하는 것으로부터의 비교 값에 부분적으로 기초하여 동기화 출력을 생성하는 단계, 동기화 출력에 기초하여 비디오 데이터의 타이밍을 조정하는 단계, 및 동기화 출력에 부분적으로 기초하여 비디오 데이터를 디스플레이하는 단계를 포함한다.
다른 실시형태에서, 비일시적 컴퓨터 판독가능 매체는, 실행될 때, 적어도 하나의 물리적 컴퓨터 프로세서로 하여금, 비디오 데이터를 디스플레이하는 방법을 수행하게 하는 명령들을 저장한다. 이 방법은, 측정된 수직 동기화 (VSYNC) 값 및 기준 VSYNC 값을 획득하는 단계로서, 기준 VSYNC 값과 측정된 VSYNC 값 중 적어도 하나는 네트워크 시간 소스에 기초하는, 그 측정된 VSYNC 값 및 기준 VSYNC 값을 획득하는 단계, 기준 VSYNC 값을 측정된 VSYNC 값과 비교하는 것으로부터의 비교 값에 부분적으로 기초하여 동기화 출력을 생성하는 단계, 동기화 출력에 기초하여 비디오 데이터의 타이밍을 조정하는 단계, 및 동기화 출력에 부분적으로 기초하여 비디오 데이터를 디스플레이하는 단계를 포함한다.
또 다른 실시형태에서, 비디오 데이터를 디스플레이하기 위한 장치는, 동기화 출력에 부분적으로 기초하여 비디오 데이터를 디스플레이하는 수단, 측정된 수직 동기화 (VSYNC) 값 및 기준 VSYNC 값을 획득하는 수단으로서, 기준 VSYNC 값과 측정된 VSYNC 값 중 적어도 하나는 네트워크 시간 소스에 기초하는, 그 측정된 VSYNC 값 및 기준 VSYNC 값을 획득하는 수단, 기준 VSYNC 값을 측정된 VSYNC 값과 비교하는 것으로부터의 비교 값에 부분적으로 기초하여 동기화 조정 값을 생성하는 수단, 및 동기화 조정 값에 기초하여 비디오 데이터의 타이밍을 조정하는 수단을 포함한다.
개시된 양태들은 개시된 양태들을 제한하는 것이 아니라 예시하도록 제공된 첨부 도면들 및 부록들과 관련하여 이하 설명될 것이고, 여기서 유사한 지정들은 유사한 엘리먼트들을 나타낸다.
도 1a 는 하나의 실시형태에 따른 타일드 디스플레이를 위한 디스플레이 패널들의 어레이에 액세스 포인트를 통해 전송된 비디오 프레임 데이터의 일 예시적인 예시이다.
도 1b 는 하나의 실시형태에 따른 각각의 패널의 예시적인 컴포넌트들의 리스팅들을 갖는 도 1a 의 디스플레이 패널들의 어레이를 예시한 다이어그램이다.
도 1c 는 하나의 실시형태에 따른 다수의 디스플레이 패널들 상에 비디오 출력을 디스플레이하는 일 예시적인 구현을 예시한 다이어그램이다.
도 2 는 타일드 디스플레이 패널들 상에 그래픽 렌더링하기 위한 프레임 동기화 예를 예시한다.
도 3 은 일 예시적인 리프레시 레이트 스케일링을 위한 타이밍 다이어그램들을 예시한다.
도 4 는 본 개시물의 일 예시적인 구현에 따른 젠록을 구현한 디스플레이 패널들의 어레이를 예시한 다이어그램이다.
도 5 는 하나의 실시형태에 따른 젠록의 일 구현을 예시한 다이어그램이다.
도 6 은 하나의 실시형태에 따른 디스플레이 패널의 디스플레이 하드웨어의 디스플레이 영역 및 타이밍 다이어그램을 도시한다.
도 7 은 본 개시물의 기법들에 따른 VSYNC 주파수를 동기화하는데 사용될 수도 있는 젠록 및 관련 엘리먼트들의 다른 예시적인 다이어그램을 도시한다.
도 8 은 본 개시물의 기법들에 따른 VSYNC 위상을 동기화하는데 사용될 수도 있는 젠록 및 관련 엘리먼트들의 일 예시적인 다이어그램을 도시한다.
도 9a 는 본 개시물의 기법들에 따른 VSYNC 위상 및 주파수를 동기화하기 위한 일 예시적인 프로세스의 양태들을 예시한 그래프를 도시한다.
도 9b 는 본 개시물의 기법들에 따른 VSYNC 위상 및 주파수를 동기화하기 위한 일 예시적인 프로세스의 양태들을 예시한 다른 그래프를 도시한다.
도 10 은 본 개시물의 기법들에 따른 디바이스에 의해 수행될 수도 있는 일 예시적인 프로세스의 플로우차트이다.
본 개시물에 설명되고 예시된 혁신안들은 관련 이미지들을 디스플레이하기 위해 아주 근접하게 사용되고 있는 다수의 디스플레이 패널들 상에 이미지를 리프레시하는 것을 동기화시키기 위한 스케일링가능한 솔루션들을 제공할 수도 있고, 예를 들어, 각각의 디스플레이는 다수의 디스플레이 패널들에 의한 것처럼 디스플레이된 이미지 또는 정보의 일부분을 디스플레이한다. 다수의 디스플레이 패널들 상에 비디오 출력을 디스플레이하기 위해 동기화된 리프레시 레이트를 갖는 것은 디스플레이 패널들의 끊김없는 (또는 거의 그렇다) 대응하는 리프레시를 전체로서 뷰어에게 제시한다. 디스플레이들 또는 비디오 기구들이 이러한 방법으로 동기화될 때, 이들은 동기 결합되었다고 (generator locked) 또는 "젠록되었다고 (genlocked)" 말한다. 여기에 사용된 바와 같이, "젠록" 은 하나의 소스의 비디오 출력 또는 특정 기준 신호가 다수의 디스플레이 패널들을 동기화시키는데 사용되는 기법을 지칭하는 폭넓은 용어이다.
본 개시물의 기법들은 글로벌 클러스터 클록으로부터 디스플레이 패널들의 어레이에서의 각각의 디스플레이 패널에 대한 동일한 디스플레이 VSYNC 타이밍을 도출할 수도 있다. 글로벌 클러스터 클록은 NTP (Network Time Protocol), GPS-PPS (Global Positioning System Pulse-Per-Second) 신호, 또는 PTP (Precision Time Protocol) 와 같은 네트워크 시간 소스에 기초할 수도 있다.
기준 리프레시 주파수 및/또는 시간은 미리 결정될 수도 있고, 미리 결정된 기준들 및 글로벌 클러스터 클록에 기초하여, 각 패널에 대한 리프레시 주파수 및/또는 시간이 결정될 수도 있다. 예를 들어, 60Hz 의 타깃 리프레시 주파수는 미리 결정된 기준 주파수일 수도 있다. 이 예에서, 본 개시물의 기법들은 디스플레이 패널의 평균 리프레시 주파수를 측정하고, 그 평균 주파수를 타깃 리프레시 주파수와 비교할 수도 있다. 디스플레이 속성들을 조정함으로써, 본 개시물의 기법들은, 측정된 리프레시 주파수를, 디스플레이 패널에 대한 타깃 리프레시 주파수에 있거나 그 타깃 리프레시 주파수에 가깝게 있도록 조정할 수도 있다. 다른 예에서, 초기 기준 시간은 미리 결정된 시점에서, 예를 들어, 1970년 1월 1일 00:00:00.000 에서 시작할 수도 있다. 초기 기준 시간으로부터, 현재 기준 시간은, 예를 들어, 60Hz 의 미리 결정된 타깃 주파수에 대응하는 미리 결정된 리프레시 주기의 배수들을 더함으로서 도출될 수도 있다. 본 개시물의 기법들은 디스플레이 패널의 리프레시 시간 사이의 차이를 측정하고 그 측정된 리프레시 시간을 도출된 기준 리프레시 시간과 비교할 수도 있다. 디스플레이 속성들을 조정함으로써, 본 개시물의 기법들은, 측정된 리프레시 시간을, 디스플레이 패널에 대한 도출된 기준 리프레시 시간에 있거나 그 도출된 기준 리프레시 시간에 가깝게 있도록 조정할 수도 있다.
따라서, 본 개시물의 기법들은 공통 디스플레이 VSYNC 타이밍의 다이렉트 통신을 요구하지 않을 수도 있고, 각각의 디스플레이 패널에 하드와이어링된 공통 마스터 동기화 신호 또는 전용 젠록 하드웨어 없이도 스케일링가능하고 유연성이 있을 수도 있다.
도 1a 는 분산형 또는 타일드 (tiled) 디스플레이에 대한 12개의 디스플레이 (또는 스마트) 패널들 (104) 의 어레이 (106) 에 액세스 포인트 (122) 를 통해 비디오 프레임 (102) 에 대한 데이터를 전송하도록 구성된 시스템의 일 예시적인 실시형태를 예시한다. 각각의 디스플레이 패널 (104) 은 동기적으로 다수의 디스플레이 패널들 (104) 상에 비디오 프레임 (102) 을 제시하기 위해 비디오 프레임 (102) 의 일부분을 디스플레이하도록 구성된다. 디스플레이 패널들 (104) 에 포함되거나 부착될 수도 있는 몇몇 특정 컴포넌트들은 도 1b 와 관련하여 아래에 추가로 설명될 것이다.
도 1b 는 하나의 실시형태에 따른 각각의 디스플레이 패널의 예시적인 컴포넌트들의 리스팅들을 갖는 도 1a 의 디스플레이 패널들 (104) 의 어레이 (106) 를 예시한 다이어그램이다. 일부 실시형태들에서, 각각의 디스플레이 패널 (104) 은, 통상적으로 복수의 픽셀들을 포함하는 디스플레이 스크린 (108), 그래픽스 프로세싱 유닛 (GPU; 110), 비디오 프로세싱 유닛 (VPU; 112), 중앙 프로세싱 유닛 (CPU; 114), 통신 인터페이스 (116), 및 사용자 인터페이스 (118) (예를 들어, 터치 패널 또는 버튼들) 를 포함할 수도 있는 자체 내장형 유닛 (self-contained unit) 일 수도 있다. 하나의 실시형태에서, 디스플레이 패널들 (104) 의 어레이 (106) 는 CAVE (cave automatic virtual environment) 와 같은 가상 환경 또는 비디오 디스플레이 벽과 같은 보다 높은 해상도 디스플레이 내에서 조직화될 수 있다. 하나의 이점은 각각의 디스플레이 패널 (104) 내의 하드웨어 가속기들에 대한 그래픽 렌더링 및 비디오 프로세싱의 분산일 수도 있다. 하나의 실시형태에서, 타일드 디스플레이 패널들 (104) 은 다수의 모바일 디바이스들일 수도 있다. 본 개시물의 기법들은, 예를 들어, OpenGL, OpenGL ES1.0/1.1/2.0/3.0/3.1 커맨드들의 원격 렌더링, 다수의 모바일 디스플레이 디바이스들의 프레임 동기화, 및 터치 인터페이스 에뮬레이션을 지원하는 경량의 최적화된 플랫폼을 제공할 수도 있다.
예를 들어, OpenGL, OpenGL ES1.0/1.1/2.0/3.0/3.1 의 클라이언트-서버 아키텍처에 따르면, 클라이언트 커맨드들은 직렬화되고 렌더링을 위해 각각의 디스플레이 엘리먼트들에게 전송될 수도 있다. 커맨드들은 모든 디스플레이들에게 전송될 수도 있거나 또한 필터링되어 구체적으로 전 소팅 (sort-first) 및 후 소팅 (sort-last) 과 같은 다양한 병렬식 렌더링 기법들을 사용하여 각각의 디스플레이에게 전송될 수도 있다. 각각의 디스플레이 엘리먼트에는 가상 디스플레이 어레이에서 그의 위치와 사이즈에 대응하는 뷰포트가 주어질 수도 있다. 뷰포트 구성은 새로운 사용 시나리오를 반영하도록 동적으로 업데이트될 수 있다. 각각의 디스플레이 패널 (104) 은 클라이언트에 상주하는 애그리게이터 컴포넌트에게 터치 이벤트들을 레포팅할 수도 있다. 애그리게이터는, 다수의 디스플레이 패널들 (104) 로부터 오는 이벤트들을, 사용자가 제어하기가 더 쉬운 하나의 가상 터치 패널을 에뮬레이팅하는 코히런트 멀티-터치 이벤트들로 변환하도록 구성될 수도 있다.
도 1c 는 하나의 실시형태에 따른 다수의 디스플레이 패널들 상에 비디오 출력을 디스플레이하는 일 예시적인 구현을 예시한 다이어그램이다. 다수의 디스플레이 패널들은 도 1a 및 도 1b 의 디스플레이 패널들 (104) 의 어레이와 실질적으로 유사할 수도 있다. 예시된 바와 같이, 다수의 디스플레이 패널들은 스마트 패널들의 원형 구성 내에 포지셔닝된 뷰어들에 대해 360도 서라운딩 디스플레이를 제공하도록 원형 구성으로 셋업될 수도 있다.
도 2 는 타일드 디스플레이 패널들 상에 그래픽 렌더링하기 위한 프레임 동기화 예를 예시한다. 예시적인 프레임 동기화는 모든 디스플레이 패널들 (104) (도 1a 및 도 1b) 에 대해 프레임 버퍼의 동기화된 스왑핑을 동시에 사용할 수도 있다. 프레임 동기화를 달성하기 위해, 디스플레이 패널들 모두는 공통 리프레시 타이밍 (예를 들어, 공통 젠록 신호) 을 가져야 하고, 디스플레이 패널들 모두는 동일한 시간에 버퍼 스왑을 수행해야 한다. 디스플레이 패널들의 동기화 리프레싱을 달성하는 특정 양태들은 아래에 도 4 내지 도 10 과 관련하여 추가로 설명되는 예시적인 기법들에 의해 설명된다.
도 2 를 여전히 참조하면, 2개의 예시적인 패널들, 즉, 패널 n 및 패널 n+1 의 VSYNC 신호들에 대한 예시적인 타이밍, 및 제 1 및 제 2 패널 n VSYNC 신호들 (201 및 202) 이 도시된다. 이 예에서, 패널 n VSYNC 신호들 (204) 및 패널 n+1 VSYNC 신호들 (206) 은 렌더링 시간에 VSYNC 델타 (203) 만큼 오프되고, 인가된 VSYNC 신호들 (208) 은 패널 n VSYNC 신호들 (204) 에 기초한다. 일단 인출 신호 (210) 가 발행된다면, 타일드 디스플레이 패널들 (예를 들어, 패널 n 및 패널 n+1) 은 인출 신호 (210) 와 연관된 프레임을 디스플레이하기 위해 렌더링 및 프레임 버퍼 스왑핑의 프로세스를 개시할 수도 있다. 이 예에서, 패널 n 은 인출 신호 (210) 를 바로 뒤따르는 제 1 패널 n VSYNC 신호 (201) 후에 그의 디스플레이 데이터를 렌더링하기 시작할 수도 있다. 이 예에서의 제 2 패널, 즉, 패널 n+1 은, 인출 신호 (210) 를 바로 뒤따르는 그의 VSYNC 신호 후에 그의 렌더링 프로세스를 시작할 수도 있고, 이 VSYNC 신호는 그 순간에 VSYNC 델타 (203) 만큼 패널 n VSYNC 신호 (그리고 그에 따라, 인가된 VSYNC 신호) 와 오프 싱크된다. 종료 신호 (212) 는 패널 n 의 렌더링이 종료됨에 따라 발행될 수도 있고, 그 포인트에서 패널 n+1 의 렌더링이 여전히 지속된다. 종료 신호 (212) 가 발행된 후에 스왑 배리어 (216) 가 생성될 수도 있는 한편 패널 n+1 의 렌더링은 지속되어, 단일 디스플레이 설정에서 정상적으로 행함에 따른 프레임 버퍼들인 스왑핑하는 것을 패널 n 이 막는다. 패널 n+1 이 렌더링을 종료하고 버퍼 스왑 모드 (예를 들어, 스왑할 준비가 됨) 에 진입함에 따라, 스왑 배리어 (216) 가 종료될 수도 있고, 모든 패널들 (예를 들어, 패널 n 및 패널 n+1) 이 스왑할 준비가 되었기 때문에 스왑 버퍼 신호 (214) 가 발행될 수도 있다. 스왑 버퍼 신호 (214) 를 바로 뒤따르는, 스왑 버퍼 신호 (214) 와 제 2 패널 n VSYNC 신호 (202) 사이의 주기 (218) 는, 모든 패널들 (예를 들어, 패널 n 및 패널 n+1) 에 대한 프레임 버퍼들을 스왑하기에 안전한 주기이다. 따라서, 제 2 패널 n VSYNC 신호 (202) 가 발행된 후에, 디스플레이 패널 (예를 들어, 패널 n+1) 이 스와핑 없음 주기 (220) 에 나타낸 것과 같이 그의 스왑 모드에 있더라도 어떠한 스왑도 발생하지 않을 수도 있다. 도 2 의 타일드 디스플레이 패널들에 대한 부가적인 디스플레이 패널들에 대해, 최대 렌더링 시간 (222) 은 다음과 같이 결정될 수 있다:
(최대 이용가능한 렌더링 시간)
= ((스왑 버퍼들의 수) - 1) × (프레임 시간) - 2 × (최대 VSYNC 델타)
여기서 프레임 시간은 디스플레이 리프레시 주기이다.
도 2 에 예시된 예에서, 모든 노드들은 NTP (Network Time Protocol), GPS-PPS (Global Positioning System Pulse-Per-Second) 신호, 또는 PTP (Precision Time Protocol) 와 같은 네트워크 시간 소스에 동기화될 수도 있다. 패널 n 및 패널 n+1 은, 예를 들어, 아래의 도 3 과 관련하여 설명된 바와 같이 네트워크 시간 소스와 동기화되는 동안 상이한 (아직 호환가능한) 리프레시 레이트들에서 실행하고 있을 수도 있다.
도 3 은 리프레시 레이트 스케일링의 예들을 제공하는 타이밍 다이어그램들의 예들을 예시한다. 디스플레이 패널에 의해 소비된 전력의 양을 최소화하기 위해, 일부 디스플레이 패널들은 디스플레이하고 있는 콘텐츠에 기초하여 리프레시 레이트들을 낮추도록 구성될 수도 있다. 다수의 디스플레이 패널들이 큰 이미지를 디스플레이하기 위해 함께 그룹화되는 실시형태들에서, 디스플레이 패널의 리프레시 레이트를 낮추는 것은, 다른 패널 상에 디스플레이된 동일한 이미지 프레임의 다른 부분보다 약간 더 일찍 또는 더 늦게 현저히 나타나는 하나의 패널 상에 디스플레이된 이미지 프레임의 한 부분인 시각적 아티팩트인 "티어링 (tearing)" 으로 알려진 가시적 조건들을 유발할 수 있다. 다시 말해서, 디스플레이 패널들의 그룹 내의 개개의 디스플레이가 자유롭게 조정하도록 (예를 들어, 그의 디스플레이된 콘텐츠에 단지 기초하여 그의 리프레시 레이트를 개별적으로 조정하도록) 허용되는 경우, 디스플레이 패널들의 그룹에 의해 디스플레이된 전체 픽처는, 위상이 다르게 발생하는 리프레시들로 인해 티어링이 나타날 수도 있다.
타이밍 다이어그램 (302) 은 싱크가 없는 다수의 디스플레이들의 리프레시 레이트의 일 예를 예시한다. 구체적으로는, 타이밍 다이어그램 (302) 은 3개의 상이한 디스플레이들, 즉, 디스플레이 1, 디스플레이 2, 및 디스플레이 3 에 대한 리프레시 레이트들을 예시한다. 이 디스플레이들 각각의 리프레시 레이트는 3개의 디스플레이들 각각에 대한 수직 동기화 신호들, 즉, 디스플레이 1 VSYNC 신호들 (303), 디스플레이 2 VSYNC 신호들 (305), 및 디스플레이 3 VSYNC 신호들 (307) 에 의해 나타낸다. VSYNC 신호들 (303, 305 및 307) 각각은 다른 VSYNC 신호들 (303, 305 및 307) 에 대한 참조 없이 독립적으로 조정될 수도 있다. 즉, 디스플레이들 1 내지 3 각각은 그 자신의 콘텐츠 및/또는 그의 전력 소비에 따라 다른 디스플레이들 1 내지 3 과 독립적으로 그의 리프레시 레이트를 조정할 수 있다. 이러한 구성에서, VSYNC 신호들 (303, 305, 및 307) 은 모두 정렬된 적이 없을 수도 있고, 또는 2개가 때때로 정렬될 수도 있고, 또는 이들 모두가 일부 상황들에서는 정렬될 수도 있지만 이러한 정렬은 램덤하게 발생하여 매우 오랫 동안 지속되지 않을 수도 있다. 따라서, 다수의 디스플레이들 디스플레이 1, 디스플레이 2, 및 디스플레이 3 은 정렬되지 않은 리프레시 레이트들을 가질 수도 있고, 이 3개의 디스플레이들은 동일한 시간에, 또는 다른 디스플레이들이 이들의 디스플레이된 이미지를 리프레시하고 있을 때의 시간에서도, 디스플레이된 이미지를 리프레시하지 않는다.
타이밍 다이어그램 (304) 은, 일부 실시형태들에 따른, 싱크된 다수의 디스플레이들의 리프레시 레이트의 일 예를 예시한다. 구체적으로, 타이밍 다이어그램 (304) 은 다양한 방법들로 정렬되거나 "싱크될" 수도 있는 디스플레이 1 VSYNC 신호들 (309), 디스플레이 2 VSYNC 신호들 (311), 및 디스플레이 VSYNC 신호들 (313) 을 예시한다. 하나의 실시형태에서, 디스플레이들 1 내지 3 각각의 리프레시 레이트의 조정은 각각의 리프레시 주기가 동일한 위상으로 제한된 각각의 리프레시 신호를 갖는 미리 결정된 리프레시 주기 디노미네이션 (denomination) (315) 의 정수배이도록 제한된다. 예를 들어, 타이밍 다이어그램 (304) 에서, 디스플레이 1 VSYNC 신호들 (309) 은 공통된 가장 짧은 리프레시 주기 디노미네이션 (315) 을 갖는 가장 높은 리프레시 레이트를 갖는다. 한편, 디스플레이 2 VSYNC (311) 의 리프레시 레이트는 디스플레이 1 VSYNC (309) 의 것의 절반이고, 디스플레이 3 VSYNC (313) 의 리프레시 레이트는 디스플레이 1 VSYNC (309) 의 것의 (평균으로) 2/3 이다. 디스플레이 1, 디스플레이 2, 및 디스플레이 3 이 이들의 리프레시 레이트들을 독립적으로 조정하게 하는 것 대신에, 디스플레이 1-3 VSYNC들 (309, 311, 및 313) 은 가장 짧은 리프레시 주기, 예를 들어, 리프레시 주기 디노미네이션 (315) 을 갖는 VSYNC 신호가 존재하는 포인트들의 서브세트로 제한된다. 디스플레이 1 VSYNC (309) 는, 이 예에서, 리프레시 주기 디노미네이션 (315) 으로서 그의 리프레시 주기를 갖도록 발생한다. 이 그룹에 대한 임의의 부가된 디스플레이는, 동일한 위상을 갖는 리프레시 주기 디노미네이션 (315) 의 정수배들로서 이들의 VSYNC 주기들을 또한 갖는 다른 디스플레이들과 호환가능하도록 리프레시 주기 디노미네이션 (315) 의 정수배들로서 그의 VSYNC 주기를 가질 수도 있다. 이 호환성은, 각각의 디스플레이가, 티어링의 발생을 방지하면서 전력을 절약하기 위해 주기적으로 (예를 들어, 디스플레이 1 및 디스플레이 2) 또는 비주기적으로 (예를 들어, 디스플레이 3) 그의 리프레시 레이트를 낮추도록 한다.
도 4 는 본 개시물의 일 예시적인 구현에 따른 젠록을 구현한 디스플레이 패널들 (402, 412, 422, 및 432) 의 어레이 (400) 를 예시한 다이어그램이다. 디스플레이 패널들 (402, 412, 422, 및 432) 은 상이한 구현들에서 임의의 수의 패널들을 포함할 수도 있는 디스플레이 패널들의 어레이의 예시적인 샘플로서 도시된다. 디스플레이 패널들 (402, 412, 422, 및 432) 은 도 1a 및 도 1b 에 예시된 디스플레이 패널들 (104) 로서 사용될 수도 있다. 디스플레이 패널 (402) 에 도시된 바와 같이, 각각의 디스플레이 패널은 클러스터 글로벌 클록 (442), 젠록 컴포넌트 (452), 및 디스플레이 하드웨어 (472) 를 포함할 수도 있다. 하나의 실시형태에서, 디스플레이 패널들 (402, 412, 422, 432) 중 하나의 디스플레이 패널의 클러스터 글로벌 클록들 (442) 중 하나는, 슬레이트 클록들로서 기능하는 다른 클러스터 글로벌 클록들 (442) 이 동기화할 수도 있는 마스터 클록으로서 기능할 수도 있다. 다른 실시형태에서, 모든 클러스터 글로벌 클록들 (442) 은 동일한 네트워크 시간 신호를 수신하고, 마스터 클록 신호보다는 오히려 네트워크 시간 신호에 동기화할 수도 있다. 액세스 포인트 (404) 는 일부 예들에서 소스 (예를 들어, NTP, GPS-PPS 신호, 또는 PTP 를 사용하는 디스플레이 패널 (402) 에서의 마스터 클록) 로부터 데이터 (예를 들어, 네트워크 시간 신호) 를 수신하고 이 데이터를 디스플레이 패널들 (402, 412, 422, 및 432) 각각에 송신할 수도 있는 라우터 또는 다른 액세스 포인트 모듈일 수도 있다.
디스플레이 패널들 (402, 412, 422, 및 432) 의 어레이 (400) 에 대한 네트워크 시간 소스는 일부 예들에서 NTP, GPS-PPS 신호, 또는 PTP 에 기초할 수도 있다. NTP 는 일부 예들에서 1 분의 업데이트 간격들에서 대략 1 밀리초로 정확도를 달성할 수도 있다. GPS 수신기는 (예를 들어, 일부 유닉스 오퍼레이팅 시스템 커널들 또는 다른 *nix/Unix-스타일 오퍼레이팅 시스템 커널들에서의) 오퍼레이팅 시스템 서포트와 함께 PPS 신호를 부여할 수도 있고, 정확도는 일부 예들에서 대략 몇 마이크로초일 수도 있다. PTP 는 또한 일부 예들에서 정밀한 동기화를 위해 IEEE 802.1 오디오/비디오 브리징에 사용될 수도 있다. 일부 예들에서, PTP 동기화된 클록들의 정확도 예상들은 대략 100 나노초일 수도 있다.
일부 예시적인 구현들에서, 우선, 모든 디스플레이 패널들 (402, 412, 422, 및 432) 은 NTP, GPS-PPS 신호, 또는 PTP 를 사용하여 동일한 글로벌 클러스터 시간에 동기화될 수도 있다. NTP 및 PTP 의 경우, 네트워크에서의 하나의 디바이스는 마스터 (예를 들어, 도 4 의 어레이 (400) 에서의 패널 (402)) 로서 선택될 수도 있다. 모든 다른 패널들 (412, 422, 및 432) 은 이들 프로토콜들을 사용하여 이들 디바이스들 중에서 폐쇄된 네트워크를 통해 마스터 클록을 따를 수도 있다. PTP 는 디스플레이 패널들 중에서 최적의 마스터 클록 소스를 선택하기 위한 메커니즘을 갖는다. 예를 들어, PTP 는 디스플레이 패널들 중에서 최적의 마스터 소스를 선택하기 위해 IEEE 1588 에 특정된 BMC (Best Master Clock) 알고리즘을 사용할 수도 있다. GPS-PPS 신호의 경우, GPS 위성 클록은 마스터 클록으로서 기능할 수도 있고, 모든 디스플레이 패널들은 위성 클록을 따를 수도 있다. 따라서, 다양한 예시적인 시스템들은, 인터넷으로의 액세스가 없는 것을 포함하여, 폐쇄된 네트워크 시스템 내에서 동작할 수도 있다.
클러스터 글로벌 클록 (442) 은, 예를 들어, NTP, GPS-PPS 신호, 또는 PTP 에 기초할 수도 있다. 클러스터 글로벌 클록 (442) 에 기초하여, 디스플레이 패널들 (402, 412, 422, 및 432) 유닛 각각은, (예를 들어, 각각의 디스플레이 패널에서의 디스플레이 하드웨어 (472) 에) 로컬 VSYNC 조정을 연속적으로 제공할 수도 있는, (예를 들어, 젠록 컴포넌트 (452) 를 갖는) 젠록 메커니즘을 개별적으로 실행할 수도 있다. 본 개시물의 기법들은 그에 따라, 하드와이어링된 젠록 신호의 사용 없이 기준 VSYNC (예를 들어, 기준 수직 동기화) 를 생성하기 위해 네트워크 시간 서버들, 예를 들어, NTP, GPS (예를 들어, GPS PPS), 또는 PTP 를 사용할 수도 있다. 디스플레이 패널 (422) 의 다이어그램에 도시된 바와 같이, 클러스터 글로벌 클록 (442) 은 클러스터 시스템 시간 (예를 들어, 네트워크 시간, 마스터 클록 시간, 글로벌 클러스터 클록 시간) 을 젠록 컴포넌트 (452) 에 출력할 수도 있고, 젠록 컴포넌트 (452) 는 디스플레이 타이밍 조정치를 디스플레이 하드웨어 (472) 에 출력할 수도 있다. 디스플레이 하드웨어 (472) 는 차례로 VSYNC 인터럽트를 젠록 컴포넌트 (452) 에 출력할 수도 있다.
도 5 는 도 4 에 예시된 디스플레이 패널 (402) 의 젠록 컴포넌트 (452) 로서 사용될 수도 있는 젠록 컴포넌트 (552) 의 일 예의 다이어그램을 도시한다. 도 5 의 예에 도시된 바와 같이, 젠록 컴포넌트 (552) 는 도 4 에 예시된 클러스터 글로벌 클록 (442) 과 같은 클록으로부터 기준 VSYNC 타이밍 입력 (554) 을 수신할 수도 있다. 합산기 (556) 는 기준 VSYNC 타이밍 입력 (554) 및 가변 주파수 오실레이터 (VFO; 566) 로부터의 출력을 수신한다. 합산기 (556) 로부터의 출력은 디지털 필터 (558) 및 루프 필터 (560) 에 의해 필터링될 수도 있다. VFO 는 루프 필터 (560) 로부터 출력을 수신할 수도 있고, VFO (566) 로부터의 출력은 합산기 (556) 에서 기준 VSYNC 타이밍 입력 (554) 과 비교될 수도 있다. 도 5 에 도시된 바와 같이, 루프 필터 (560) 는 위상/주파수 예측 유닛 (562) 및 픽셀 클록/디스플레이 속성 조정 유닛 (564) 을 포함할 수도 있다. 일부 실시형태들에서, VFO (566) 의 출력은 디스플레이 하드웨어 (472) (도 4) 에 젠록 컴포넌트 (552) 로부터의 디스플레이 타이밍 조정 출력으로서 제공될 수도 있다. 젠록 컴포넌트 (552) 는 그에 따라 측정된 동기화 값과의 기준 동기화 값의 비교 (예를 들어, VFO (566) 로부터의 측정된 VSYNC 값 출력과 기준 VSYNC 타이밍 입력 (554) 의 비교로서 기능하는 합산기 (556) 의 출력) 를 생성하고, 측정된 동기화 값과의 기준 동기화 값의 비교에 기초하여 동기화 출력을 조정할 수도 있다. 하나의 실시형태에서, 젠록 컴포넌트 (552) 는, 측정된 동기화 값과의 기준 동기화 값의 비교에 기초하여 동기화 출력을 조정하기 위해, 루프 필터 (560), 그리고 구체적으로는 픽셀 클록/디스플레이 속성 조정 유닛 (564) 으로부터의 출력을 생성할 수도 있다. 도 5 에 도시된 젠록 컴포넌트 (552) 의 임의의 하나 이상의 부분들은, 아래에 추가로 설명되는 바와 같이, 소프트웨어, 펌웨어, 프로세싱 유닛들 또는 다른 하드웨어 중 임의의 타입으로 전체적으로 또는 부분적으로 구현될 수도 있다.
일부 구현들에서, 기준 VSYNC 타이밍 입력 (554) 이 도출될 수도 있다. 동일한 글로벌 클러스터 시간을 갖는다면, 어레이 (400) (도 4) 에서의 각 디스플레이 패널은 미리 결정된 제 1 VSYNC 시간 및 일정한 VSYNC 간격으로부터 동일한 기준 VSYNC 타이밍 입력 (554) 을 도출할 수도 있다. 예를 들어, 모든 디스플레이 속성들이 60 Hz 또는 60fps 로 설정되는 경우, 일정한 VSYNC 간격은 1/60 초
Figure 112015105405409-pct00001
16.667 밀리초로 정의될 수도 있다. 하나의 예에서, 1970년 1월 1일 00:00:00.000 은 제 1 VSYNC 에 대한 공통 초기 기준 시간일 수도 있고, 그 후에 공통 VSYNC 기준 타이밍 및 거동은 공통 초기 기준 시간 후의 현재 시간의 임의의 순간에서 16.667 밀리초 간격들로 투영될 수도 있다. 모든 VSYNC 의 주파수 및 위상이 공통 VSYNC 기준 타이밍과 정렬되는 경우, 모든 디스플레이 패널들 (402, 412, 422, 및 432) (도 4) 은 그 후에 마스터 젠록 신호를 통신하기 위한 전용 하드웨어의 필요 없이도 젠록 동기화를 가질 수도 있다.
도 6 은 도 4 에 도시된 디스플레이 패널 (422) 의 디스플레이 하드웨어 (472) 에 의해 사용된 타이밍 스킴과 실질적으로 유사할 수도 있는 디스플레이 하드웨어 (672) 의 디스플레이 영역 및 타이밍 다이어그램의 일 예를 도시한다. 도 6 은 수평 카운트와 수직 카운트의 방향들, 수평 동기화 (HSYNC) 신호 (678), 및 수직 동기화 (VSYNC) 신호 (680), 및 액티브 디스플레이 윈도우 (682) 를 예시한다. 본 개시물이 기법들은, 예를 들어, 아래에 추가로 술명되는 바와 같이 수직 프론트 포치 (vertical front porch) 를 조정함으로써 기준 VSYNC 에 대해 디스플레이 패널들 (402, 412, 422, 및 432) (도 4) 을 동기화시키기 위해 소프트웨어 위상 록 루프를 사용할 수도 있다. 본 개시물의 기법들은 디스플레이 패널들에 대한 개개의 VSYNC 신호들의 지속적인 통신 없이도 디스플레이 패널들 (402, 412, 422, 및 432) (도 4) 이 싱크하는 것을 유지할 수도 있다. 본 개시물의 기법들은, 다른 이점들 중에서도, 디스플레이 패널들의 큰 어레이에 대해 저비용이고 스케일링가능할 수도 있다.
본 개시물이 기법들에 따른 디스플레이 시리얼 인터페이스 (DSI) 타이밍은 다음과 같다:
Figure 112015105405409-pct00002
여기서, HSYNC_Period 는 HSYNC 주기이고, HSYNC_Pulse_Width 는 HSYNC 신호 (678) 의 펄스 폭이고, Horz_Back_Porch 는 수평 백 포치 주기 (684) 이고, Active_Display_Width (686) 는 액티브 디스플레이 윈도우 (682) 의 수평 디스플레이 주기이며, Horz_Front_Porch 는 수평 프론트 포치 주기 (688) 이다. 또한, VSYNC_Period 는 VSYNC 주기이고, VSYNC_Pulse_Width 는 VSYNC 신호 (680) 의 펄스 폭이고, Vert_Back_Porch 는 수직 백 포치 주기 (690) 이고, Active_Display_Height (692) 는 액티브 디스플레이 윈도우 (682) 의 수직 디스플레이 주기이며, Vert_Front_Porch 는 수직 프론트 포치 주기 (694) 이다.
하나의 실시형태에서, 비-디스플레잉 영역들 (예를 들어, 액티브 디스플레이 윈도우 (682) 의 외측) 에서 디스플레이 속성을 변경하거나 픽셀 클록 폭을 변경하는 것은, 디스플레이 해상도에 영향을 미치는 일 없이 디스플레이 리프레시 레이트를 변경할 수 있다. 예를 들어, 수직 프론트 포치 주기 (694), 수직 백 포치 주기 (690), 수평 프론트 포치 주기 (688), 또는 수평 백 포치 주기 (684) 를 증가시키는 것은 보다 느린 리프레시 레이트를 의미하고, 포치 주기들 (694, 690, 688, 및 684) 중 적어도 하나를 감소시키는 것은 보다 높은 리프레시 레이트를 의미한다. 다른 예에서, 보다 빠른 픽셀 클록은 보다 높은 리프레시 레이트를 의미한다. 따라서, 수직 또는 수평 프론트 또는 백 포치들 (694, 690, 688, 또는 684) 과 같은 비-디스플레이 영역 속성을 변경함으로써 또는 PLL (phase-locked loop) 을 조정함으로써 픽셀 클록을 변경하는 것에 의해 (액티브 디스플레이 윈도우에 영향을 미치는 일 없이) 디스플레이 VSYNC 타이밍 조정이 행해질 수 있다. 디스플레이 하드웨어 (672) 는 픽셀 클록으로 좌에서 우로 수평으로 각각의 픽셀-도트를 스캔한 후에 위에서 아래로 수직으로 반복할 수도 있다. VSYNC 리프레시 타이밍 조정은 다음에 기초할 수 있다:
Figure 112015105405409-pct00003
여기서 Number_Horizontal_Dot 는 수평 픽셀들의 수이고, Total_Number_Frame_Dot 는 프레임 픽셀들의 수이고, Time_to_Refresh_a_Frame 은 프레임의 리프레시 주기이며, Pixel_Clock_Cycle_Time 은 픽셀 클록 (696) 의 주기이다.
도 7 은 본 개시물의 기법들에 따른 VSYNC 주파수를 동기화하는데 사용될 수도 있는 젠록 컴포넌트 (752) 및 관련 엘리먼트들의 일 예의 다이어그램을 도시한다. 하나의 실시형태에서, 본 개시물의 기법들은 패널들의 어레이의 주파수를 동기화하도록 구현될 수도 있다. 우선, 공통 리프레시 레이트는 어레이 (예를 들어, 도 4 에 도시된 디스플레이 패널들의 어레이 (400)) 에서의 모든 디스플레이 패널들 (예를 들어, 스마트 패널들) 에 대해 설정될 수도 있다 (예를 들어, 기준 VSYNC 주파수일 수도 있는 60 Hz). 다음에, 측정된 VSYNC 주파수는 VSYNC 인터럽트에서 획득되고, 예를 들어, 0.1% (59.94 내지 60.06 Hz) 의 정확도로 도 7 에 도시된 주파수 루프 록 메커니즘을 이용하여 기준 VSYNC 주파수에 대해 록킹될 수도 있다.
도 7 에 도시된 바와 같이, 젠록 컴포넌트 (752) 는 도 4 에 예시된 클러스터 글로벌 클록 (442) 과 같은 클록으로부터 기준 VSYNC 주파수 입력 (754) 을 수신할 수도 있다. 기준 VSYNC 주파수 입력 (754) 은 합산기 (756) 에서 측정된 VSYNC 주파수 입력 (755) 과 비교된다. 합산기 출력 (757) 은 디지털 필터 (758) 에 의해 필터링된다. 루프 필터 (760) 는 디지털 필터 출력 (759) 을 수신하고, 가변 주파수 오실레이터 (VFO; 766) 에 피딩될 수도 있는 루프 필터 출력 (765) 을 출력할 수도 있다. VFO 출력 (767) 은 디스플레이 하드웨어 (772) 에 연결될 수도 있고, 이 디스플레이 하드웨어는 젠록 컴포넌트 (752) 의 일부가 아닐 수도 있다. 젠록 컴포넌트 (752) 의 일부가 아닐 수도 있는 클러스터 글로벌 클록 (742) 은 글로벌 클러스터 시간 (743) 을 평균 VSYNC 주파수 계산 유닛 (768) 에 제공할 수도 있다. 평균 VSYNC 주파수 계산 유닛 (768) 은 VSYNC 인터럽트 신호 (773) 를 수신하고 측정된 VSYNC 주파수 (755) 를 출력할 수도 있다. 루프 필터 (760) 는 주파수 변경 예측 유닛 (762) 및 픽셀 클록 또는 디스플레이 속성 조정 유닛 (764) 을 포함할 수도 있다.
도 7 에 또한 도시된 바와 같이, 합산기 (756) 는 기준 VSYNC 주파수 입력 (754) 및 측정된 VSYNC 주파수 입력 (755) 을 수신할 수도 있고, 이 측정된 VSYNC 주파수 입력은 평균 VSYNC 주파수 계산 유닛 (768) 으로부터 출력 (755) 으로서 생성된다. 합산기 (756) 는 도 7 에서 "fd" 로서 또한 라벨링된 합산기 출력 (757) 을 생성할 수도 있다. 합산기 출력 (757) 또는 "fd" 는 측정된 VSYNC 주파수 입력 (755) 과 기준 VSYNC 주파수 입력 (754) 사이의 차이일 수도 있다. 디지털 필터 (758) 는 합산기 출력 (757) 또는 "fd" 를 수신하고 도 7 에서 fs" 로서 또한 라벨링된 디지털 필터 출력 (759) 또는 "fs" 를 생성할 수도 있다. 디지털 필터 출력 (759) 또는 "fs" 는 노이즈를 평활화하기 위해 필터링된 출력일 수도 있다. 루프 필터 (760) 는 디지털 필터 출력 (759) 또는 "fs" 를 수신할 수도 있다. 루프 필터 (760) 의 주파수 변경 예측 유닛 (762) 은 도 7 에서 "fy" 로서 또한 라벨링된 예측 유닛 출력 (763) 을 생성할 수도 있다. 예측 유닛 출력 (763) 또는 "fy" 는 예측 함수로부터 컴퓨팅된 주파수 조정치일 수도 있다. 픽셀 클록 또는 디스플레이 속성 조정 유닛 (764) 은 예측 유닛 출력 (763) 또는 "fy" 를 수신하고, 도 7 에서 "fc" 로서 또한 라벨링된 루프 필터 출력 (765) 을 생성할 수도 있다. 루프 필터 출력 (765) 또는 "fc" 는 결정된 VSYNC 간격 (예를 들어, 매 초 (1 Hz)) 으로 VSYNC 타이밍에 대해 VFO (766) 를 조정하기 위한 입력일 수도 있다.
VFO (766) 는 젠록 컴포넌트 (752) 로부터의 출력 (767) 을 디스플레이 하드웨어 (772) 에 제공할 수도 있다. 디스플레이 하드웨어 (772) 는 VSYNC 인터럽트 신호 (773) 를 젠록 컴포넌트 (752) 에, 그리고 구체적으로는 평균 VSYNC 주파수 계산 유닛 (768) 에 리턴할 수도 있고, 이 평균 VSYNC 주파수 계산 유닛은 또한 클러스터 글로벌 클록 (742) 으로부터 글로벌 클러스터 시간 신호 (743) 를 수신할 수도 있으며, 이 클러스터 글로벌 클록은 글로벌 클러스터 시간 신호 (743) (예를 들어, 마스터 클록 신호 또는 네트워크 시간 신호) 를 출력하기 위해, 예를 들어, NTP, PTP, 또는 GPS-PPS 를 사용할 수도 있다. 평균 VSYNC 주파수 계산 유닛 (768) 은 그 후에, 상술된 바와 같이, 합산기 (756) 에 대한 측정된 VSYNC 주파수 입력 (755) 을 생성할 수도 있다. 도 5 에 도시된 젠록 컴포넌트 (552) 에 의한 것처럼, 도 7 에 도시된 젠록 컴포넌트 (752) 의 임의의 하나 이상의 부분들이 소프트웨어, 펌웨어, 프로세싱 유닛들 또는 다른 하드웨어 중 임의의 타입으로 전체적으로 또는 부분적으로 구현될 수도 있다.
젠록 컴포넌트 (752) 는 그에 따라 측정된 동기화 값과의 기준 동기화 값의 비교 값 (예를 들어, 평균 VSYNC 주파수 계산 유닛 (768) 으로부터 출력된 측정된 VSYNC 주파수 입력 (755) 과 기준 VSYNC 주파수 입력 (754) 의 비교 값을 결정하는 합산기 (756) 의 출력) 을 생성하고, 측정된 동기화 값과의 기준 동기화 값의 비교에 기초하여 동기화 출력을 조정할 수도 있다. 예를 들어, 젠록 컴포넌트 (752) 는, 기준 VSYNC 주파수 입력 (754) 과 측정된 VSYNC 주파수 입력 (755) 사이의 비교 값에 기초하여 VFO (766) 및 디스플레이 하드웨어 (772) 에 대한 동기화 출력을 조정하기 위해, 루프 필터 (760) 로부터, 그리고 구체적으로는 픽셀 클록 또는 디스플레이 속성 조정 유닛 (764) 으로부터의 출력 (765) 을 생성할 수도 있다.
하나의 실시형태에서, 수용가능한 정확도 (예를 들어, +/- 0.1 %) 내에서 원하는 디스플레이 리프레시 레이트를 달성한 후에, 위상이 미세-튜닝될 수도 있다. 이 실시형태는 위상 록 루프를 사용하여 글로벌 클러스터 클록으로부터 기준 VSYNC 시간에 대한 측정된 VSYNC 시간의 위상을 미세-튜닝하는 것을 수반할 수도 있다. 이 실시형태의 일 예는 도 8 에 도시된다.
도 8 은 하나의 실시형태에 따른 VSYNC 위상을 동기화하는데 사용될 수도 있는 젠록 컴포넌트 (852) 및 관련 엘리먼트들의 일 예의 다이어그램을 도시한다. 도 8 의 예에서의 젠록 컴포넌트 (852) 의 일부 엘리먼트들 및 출력들은 도 7 의 예에서의 젠록 컴포넌트 (752) 가 대응하는 엘리먼트들 및 출력들과 동일하거나 유사할 수도 있고, 대응하는 엘리먼트들 또는 출력들과 동일한 또는 유사한 기능들을 수행할 수도 있다. 이들 유사한 피처들은 클러스터 글로벌 클록 (842) 및 글로벌 클러스터 시간 신호 (843) 를 포함할 수도 있다. 일부 엘리먼트들 및 출력들은, 후속하는 설명으로부터 명백할 수도 있는 바와 같이, 도 7 에서의 이들의 상대물들에서의 주파수와는 대조적으로 시간에 있어서 유사하다.
도 8 에 도시된 바와 같이, 젠록 컴포넌트 (852) 는 기준 VSYNC 도출 유닛 (850) 을 포함할 수도 있고, 이 기준 VSYNC 도출 유닛은 합산기 (856) 에 대한 기준 VSYNC 시간 입력 (854) 을 생성한다. 합산기 (856) 는 측정된 VSYNC 시간 입력 (855) 을 수신할 수도 있고, 측정된 VSYNC 시간 입력 (855) 을 기준 VSYNC 시간 입력 (854) 과 비교할 수도 있다. 합산기 출력 (857) 은 디지털 필터 (858) 에 의해 필터링되고, 루프 필터 (860) 는 디지털 필터 출력 (859) 을 수신할 수도 있다. 가변 주파수 오실레이터 (VFO; 866) 는 루프 필터 출력 (867) 을 수신할 수도 있고, 디스플레이 하드웨어 (872) 는 VFO (866) 로부터 VFO 출력 (869) 을 수신할 수도 있다. 디스플레이 하드웨어 (872) 는 젠록 컴포넌트 (852) 의 일부가 아닐 수도 있고, 젠록 컴포넌트 (852) 의 일부가 아닐 수도 있는 클러스터 글로벌 클록 (842) 은 VSYNC 인터럽트 신호 (873) 를 생성할 수도 있다. 시스템 시간 판독 유닛 (880) 은 VSYNC 인터럽트 신호 (873) 를 수신하고, 글로벌 클러스터 시간 출력 (843) 에 기초하여 측정된 VSYNC 시간 출력 (855) 을 생성할 수도 있다. 또한 도 8 에 도시된 바와 같이, 루프 필터 (860) 는 위상/주파수 예측 유닛 (862) 및 픽셀 클록 또는 디스플레이 속성 조정 유닛 (864) 을 포함할 수도 있다.
도 8 에 또한 도시된 바와 같이, 합산기 (856) 는 기준 VSYNC 도출 유닛 (850) 으로부터의 출력으로서 생성된 기준 VSYNC 시간 입력 (854), 및 시스템 시간 판독 유닛 (880) 으로부터의 출력으로서 생성된 측정된 VSYNC 시간 입력 (855) 을 수신할 수도 있다. 합산기 (856) 는 도 8 에서 "td" 로서 또한 라벨링된 합산기 출력 (857) 을 생성할 수도 있다. 합산기 출력 (857) 또는 "td" 는 시스템 시간 판독 유닛 (880) 으로부터의 측정된 VSYNC 시간 입력 (855) 과 기준 VSYNC 도출 유닛 (850) 으로부터의 기준 VSYNC 시간 입력 (854) 사이의 차이일 수도 있다. 디지털 필터 (858) 는 합산기 출력 (857) 또는 "td" 를 수신하고, 도 8 에서 또한 "ts" 로서 라벨링된 디지털 필터 출력 (859) 을 생성할 수도 있다. 디지털 필터 출력 (859) 또는 "ts" 는 시간의 차이에 있어서 노이즈를 평활화하기 위해 필터링된 출력일 수도 있다. 루프 필터 (860) 는 디지털 필터 출력 (859) ("ts") 을 수신할 수도 있다. 루프 필터 (860) 의 위상/주파수 예측 유닛 (862) 은, 도 8 에서 또한 "x" 및 "y" 로서 각각 라벨링된, 위상 및 주파수 출력들 (863 및 865) 을 생성할 수도 있다. 위상 출력 (863) 또는 "x" 는 예측 함수로부터 컴퓨팅된 위상 조정치일 수도 있고, 주파수 출력 (865) 또는 "y" 는 예측 함수로부터 컴퓨팅된 주파수 조정치일 수도 있다. 픽셀 클록 또는 디스플레이 속성 조정 유닛 (864) 은 위상 및 주파수 출력들 (863 ("x") 및 865 ("y")) 을 수신하고, 도 8 에서 또한 "Vc" 로서 라벨링된 루프 필터 출력 (867) 을 생성할 수도 있다. 루프 필터 출력 (867) 또는 "Vc" 는 VSYNC 타이밍을 변경하기 위해 VFO (866) 를 조정하기 위한 입력일 수도 있다.
VFO (866) 는 젠록 컴포넌트 (852) 로부터의 VFO 출력 (869) 을 디스플레이 하드웨어 (872) 에 제공할 수도 있다. 디스플레이 하드웨어 (872) 는 VSYNC 인터럽트 신호 (873) 를 젠록 컴포넌트 (852) 에, 그리고 구체적으로는 시스템 시간 판독 유닛 (880) 에 리턴할 수도 있고, 이 시스템 시간 판독 유닛은 또한 클러스터 글로벌 클록 (842) 으로부터 글로벌 클러스터 시간 신호 (843) 를 수신할 수도 있으며, 이 클러스터 글로벌 클록은 글로벌 클러스터 시간 신호 (843) (예를 들어, 마스터 클록 신호 또는 네트워크 시간 신호) 를 출력하기 위해, 예를 들어, NTP, PTP, 또는 GPS-PPS 를 사용할 수도 있다. 시스템 시간 판독 유닛 (880) 은 그 후에, 상술된 바와 같이, 측정된 VSYNC 시간 입력 (855) 을 합산기 (856) 에 제공할 수도 있다. 도 5 에 도시된 젠록 컴포넌트 (552) 및 도 7 에 도시된 젠록 컴포넌트 (752) 에 의한 것처럼, 도 8 에 도시된 젠록 컴포넌트 (852) 의 임의의 하나 이상의 부분들이 소프트웨어, 펌웨어, 프로세싱 유닛들 또는 다른 하드웨어 중 임의의 타입으로 전체적으로 또는 부분적으로 구현될 수도 있다.
젠록 컴포넌트 (852) 는 그에 따라 측정된 동기화 값과의 기준 동기화 값의 비교 값 (예를 들어, 시스템 시간 판독 유닛 (880) 으로부터의 측정된 VSYNC 시간 입력 (855) 과 기준 VSYNC 시간 입력 (854) 사이의 비교 값으로서 기능하는 합산기 (856) 의 출력) 을 생성하고, 측정된 동기화 값과의 기준 동기화 값의 비교 값에 기초하여 동기화 출력을 조정할 수도 있다. 예를 들어, 젠록 컴포넌트 (852) 는, 기준 VSYNC 시간 입력 (854) 과 측정된 VSYNC 시간 입력 (855) 사이의 비교 값에 기초하여 VFO (866) 및 디스플레이 하드웨어 (872) 에 대한 동기화 출력을 조정하기 위해, 루프 필터 (860) 로부터, 그리고 구체적으로는 픽셀 클록 또는 디스플레이 속성 조정 유닛 (864) 으로부터의 출력을 생성할 수도 있다.
(도 8 에서와 같은) 위상과 (도 7 에서와 같은) 주파수 양족을 싱크하기 위해 젠록 컴포넌트를 사용하는 것의 추가 상세들이 아래의 도 9a 내지 도 10 을 참조하여 후술된다.
도 9a 는 본 개시물의 기법들에 따른 VSYNC 위상 및 주파수를 동기화하기 위한 일 프로세스의 양태들의 일 예를 예시한 그래프이다. 기준 VYSNC (RVSYNC) 타이밍은 도 7 또는 도 8 에 각각에 예시된 글로벌 클러스터 시간 신호 (743 또는 843) 의 주기에서 서로로부터 이격된 일련의 RVYSNC 신호들을 포함할 수도 있다. RVSYNC 신호들은 RVSYNC1 의 초기 신호를 포함할 수도 있고, 디스플레이의 시간 t 에서의 RVSYNC 신호는 RVSYNC(t) 로서 표현될 수도 있다. 이 예시에서의 RVSYNC1 은, 예를 들어, 1970년 1월 1일 00:00:00.000 에서 시작할 수도 있다. 이 예에서, 디스플레이 시간 동안, 작은 시간 차이 (902) 를 갖는 RVSYNC(t) 의 제 1 기준 VSYNC 및 큰 시간 차이 (904) 를 갖는 RVSYNC(t+1) 의 제 2 기준 VSYNC 가 존재한다. RVSYNC(t) 는 작은 시간 차이 (902) 또는 "d0" 때문에 VSYNC(t) 에 대한 타깃으로서 선택될 수도 있다. 일단 타깃 RVSYNC 가 선택된다면, 각각의 패널 VSYNC(t) 의 VSYNC 타이밍은 본 개시물에 따른 피드백 및 제어 메커니즘에 따라 RVSYNC 타이밍에 수렴할 수도 있다.
도 9b 는 본 개시물의 기법들에 따른 VSYNC 위상 및 주파수를 동기화하기 위한 일 예시적인 프로세스의 양태들을 예시한 다른 그래프이다. VSYNC(t) 에 대해, 초기 시간 차이가 "d0" 이고, 도 9b 는 시간이 지남에 따른 VSYNC 와 RVSYNC 사이의 차이를 예시한다. 예를 들어, 시간 t+1 에서, VSYNC(t+1) 과 RVSYNC(t+1) 사이의 차이는 시간 t+2 에서 "d1" 이고, VSYNC(t+2) 와 RVSYNC(t+2) 사이의 차이는 "d2" 인 것 등이다. 각각의 연속적인 로우 (row) 는 시간이 지남에 따라 VSYNC 가 어떻게 RVSYNC 에 수렴하는지를 도시한다.
글로벌 클러스터 클록 (예를 들어, 도 7 에서의 742 및 도 8 에서의 842) 은 일부 예들에서 NTP 에 대해 대략 1 밀리초로 그리고 PTP 에 대해 대략 100 나노초 (또는 0.0001 밀리초) 로 정확할 수도 있다. NTP 를 사용하여 1 밀리초의 최악의 경우의 가정이 이루어질 수도 있다. 리프레시 사이클의 동적 조정은 768x1280 의 해상도에서 수평 또는 수직 프론트 포치를 변경하는 최악의 경우를 고려하여 대략 20 마이크로초에서 있을 수도 있다. 픽셀 클록을 동적으로 변경하는 경우, 이러한 변경은 일부 예들에서 대략 1 마이크로초에서 달성되는 것이 가능할 수도 있다. 따라서, 공통 기준 VSYNC 타이밍에 대한 위상 루프 록 및 NTP 를 이용하면, 본 개시물의 기법들에 따른 젠록 동기화는 약 1 밀리초 변화를 갖는 동기화 정확도를 달성할 수도 있다. PTP 또는 GPS-PPS 를 이용하면, 본 개시물의 기법들에 따른 젠록 동기화는 각각 0.0001 밀리초 또는 0.01 밀리초 내의 동기화 정확도를 달성할 수도 있다.
도 10 은 (예를 들어, 도 5, 도 7 및 도 8 을 참조하여 상술된 바와 같이) 본 개시물의 기법들에 따른 디바이스에 의해 수행될 수도 있는 프로세스 (1000) 의 일 예의 플로우차트이다. 루프 프로세스의 시작 전에, 시스템은 1) 클러스터 글로벌 시간에 동기화되었을 수도 있고; 2) 충분한 프론트 포치를 부여하기 위한 디스플레이 속성을 재구성하여 위상 및 주파수를 조정하였을 수도 있다. 예를 들어, 하나의 실시형태에서, 수직 프론트 포치는 9 로부터 105 로 증가하고 수평 프론트 포치는 128 로부터 64 로 감소하여 구현될 수도 있는 768x1280 60 Hz 에 대한 동일한 픽셀 클록을 유지한다.
블록 1002 에서, 프로세스 (1000) 는 측정된 동기화 값 (예를 들어, 측정된 VSYNC 주파수 또는 측정된 VSYNC 시간) 및 기준 동기화 값 (예를 들어, 기준 VSYNC 주파수 또는 기준 VSYNC 시간) 을 결정하는 것을 포함한다.
하나의 실시형태에서, 측정된 동기화 값은 측정된 VSYNC 주파수일 수도 있고, 예시적인 프로세스 (1002) 는 유효한 시간 주기들 (예를 들어, 노이즈-필터링된 주기들) 을 누적하여 평균 VSYNC 주파수를 계산할 수도 있고, 이 평균 VSYNC 주파수는 측정된 VSYNC 주파수의 하나의 구현일 수도 있다. 다른 실시형태에서, 측정된 동기화 값은 측정된 VSYNC 시간일 수도 있고, 프로세스 (1002) 는 현재 시스템 시간을 획득할 수도 있고, 이 현재 시스템 시간은 측정된 VSYNC 시간의 하나의 구현일 수도 있다.
하나의 실시형태에서, 기준 동화기 값은 기준 VSYNC 주파수일 수도 있고, 이 기준 VSYNC 주파수는 미리 결정된 타깃 주파수일 수도 있다. 다른 실시형태에서, 기준 동기화 값은 기준 VSYNC 시간일 수도 있고, 프로세스 (1002) 는 미리 결정된 초기 시간 및 네트워크 시간 소스로부터 대응하는 기준 시간을 도출할 수도 있고, 여기서 대응하는 기준 시간은 기준 VSYNC 시간의 하나의 구현일 수도 있다. 위상 록 루프의 시작 전에, 시스템은 1) 클러스터 글로벌 시간에 동기화되었을 수도 있고; 2) 요구된 주파수, 이를테면 0.1% 에러 내의 60 Hz 로 튜닝되었을 수도 있다. 미리 결정된 초기 시간은, 예를 들어, 그의 오퍼레이팅 시스템에서 1970년 1월 1일 00:00:00.000 로서 정의될 수도 있다.
블록 1004 에서, 프로세스 (1000) 는 기준 동기화 값 (예를 들어, 기준 VSYNC 주파수 또는 기준 VSYNC 시간) 과 측정된 동기화 값 (예를 들어, 측정된 VSYNC 주파수 또는 측정된 VSYNC 시간) 사이의 비교 값을 생성하는 것을 포함한다. 이러한 측정된 동기화 값과의 기준 동기화 값의 비교의 예들은 도 5 의 합산기 (556) 의 출력, 도 7 의 합산기 (756) 의 출력 (757), 및 도 8 의 합산기 (856) 의 출력 (857) 을 포함할 수도 있다. 하나의 실시형태에서, 비교 값은 기준 VSYNC 주파수와 측정된 VSYNC 주파수 사이의 비교 값일 수도 있다. 다른 실시형태에서, 비교 값은 기준 VSYNC 시간과 측정된 VSYNC 시간 사이의 비교 값일 수도 있다. 이 비교 값은 측정된 VSYNC 시간과 기준 VSYNC 시간 사이의 차이일 수도 있고, 이 차이는 노이즈-필터링될 수도 있다.
블록 1006 에서, 프로세스 (1000) 는 측정된 동기화 값과의 기준 동기화 값의 비교 값에 기초하여 동기화 출력 (예를 들어, 도 5 의 픽셀 클록 또는 디스플레이 속성 조정 유닛 (564) 의 출력, 도 7 의 픽셀 클록 또는 디스플레이 속성 조정 유닛 (764) 의 출력 (765), 도 8 의 픽셀 클록 또는 디스플레이 속성 조정 유닛 (864) 의 출력 (867)) 을 조정하는 것을 포함한다. 하나의 실시형태에서, 동기화 출력은 측정된 및 기준 VSYNC 주파수들에 기초할 수도 있다. 다른 실시형태에서, 동기화 출력은 측정된 및 기준 VSYNC 시간들에 기초할 수도 있고, 프로세스 (1000) 는 노이즈-필터링된 비교 값이 하나 이상의 미리 결정된 임계치들보다 더 큰지 또는 더 작은지 여부를 결정할 수도 있다.
블록 1008 에서, 프로세스 (1000) 는 동기화 출력에 기초하여 비디오 데이터를 디스플레이하는 것을 더 포함한다. 하나의 실시형태에서, 동기화 출력은 VSYNC 의 수직 프론트 포치를 조정하기 위한 신호일 수도 있다. 측정된 VSYNC 주파수가 기준 VSYNC 주파수보다 더 큰 경우, 수직 프론트 포치는 증가될 수도 있다. 측정된 VSYNC 주파수가 기준 VSYNC 주파수보다 더 작은 경우, 수직 프론트 포치는 감소될 수도 있다. 다른 실시형태에서, 수직 프론트 포치는 측정된 및 기준 VSYNC 시간에 기초하여 조정될 수도 있다. 예시적인 프로세스 (1000) 는 측정된 VSYNC 시간이 기준 VSYNC 시간에 수렴함에 따라 하나 이상의 미리 결정된 임계치들을 업데이트할 수도 있다.
하나 이상의 예들에서는, 설명된 기능들이 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수도 있다. 소프트웨어로 구현된 경우, 기능들은 하나 이상의 명령들 또는 코드로서 컴퓨터 판독가능 매체 상에 저장되거나 컴퓨터 판독가능 매체를 통해 송신될 수도 있고, 하드웨어 기반 프로세싱 유닛에 의해 실행될 수도 있다. 컴퓨터 판독가능 매체들은 데이터 저장 매체들과 같은 유형의 매체에 대응하는 컴퓨터 판독가능 저장 매체들, 또는, 예를 들어, 통신 프로토콜에 따라 하나의 장소로부터 다른 장소로의 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체들을 포함할 수도 있다. 이러한 방식으로, 컴퓨터 판독가능 매체들은 일반적으로 (1) 비일시적인 유형의 컴퓨터 판독가능 저장 매체들, 또는 (2) 신호 또는 반송파와 같은 통신 매체에 대응할 수도 있다. 데이터 저장 매체들은 본 개시물에서 설명된 기법들의 구현을 위한 명령들, 코드 및/또는 데이터 구조들을 취출하기 위해 하나 이상의 컴퓨터들 또는 하나 이상의 프로세서들에 의해 액세스될 수 있는 임의의 이용가능한 매체들일 수도 있다. 컴퓨터 프로그램 제품은 컴퓨터 판독가능 매체를 포함할 수도 있다.
한정이 아닌 예로서, 이러한 컴퓨터 판독가능 저장 매체들은 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장, 자기 디스크 저장, 또는 다른 자기 저장 디바이스들, 플래쉬 메모리, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 저장하는데 사용될 수 있으며 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 맥락은 컴퓨터 판독가능 매체라고 적절히 칭해진다. 예를 들어, 동축 케이블, 광섬유 케이블, 트위스티드 페어 (twisted pair), 디지털 가입자 회선 (digital subscriber line; DSL), 또는 적외선, 라디오 (radio), 및 마이크로파 (microwave) 와 같은 무선 기술들을 사용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 명령들이 송신된다면, 동축 케이블, 광섬유 케이블, 트위스티드 페어, DSL, 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술들은 매체의 정의 내에 포함된다. 그러나, 컴퓨터 판독가능 저장 매체들 및 데이터 저장 매체들은 연결들, 반송파들, 신호들, 또는 다른 일시적인 매체들을 포함하는 것이 아니라, 그 대신에, 비일시적인 유형의 저장 매체들에 관한 것이라는 것을 이해해야 한다. 여기에 사용된 디스크 (disk) 및 디스크 (disc) 는 콤팩트 디스크 (compact disc; CD), 레이저 디스크, 광학 디스크, 디지털 다기능 디스크 (digital versatile disc; DVD), 플로피 디스크 및 블루레이 디스크를 포함하고, 여기서, 디스크 (disk) 들은 보통 데이터를 자기적으로 재생하는 한편, 디스크 (disc) 들은 데이터를 레이저들로 광학적으로 재생한다. 상기의 조합들은 컴퓨터 판독가능 매체들의 범위 내에 또한 포함되어야 한다.
명령들은 하나 이상의 디지털 신호 프로세서 (DSP) 들, 범용 마이크로프세서들, 주문형 집적 회로 (ASIC) 들, 필드 프로그래밍가능 로직 어레이 (FPGA) 들, 또는 다른 등가의 통합된 또는 별개의 로직 회로부와 같은 하나 이상의 프로세서들에 의해 실행될 수도 있다. 따라서, 여기에 사용된 용어 "프로세서" 는 전술한 구조 중 임의의 것 또는 여기에 설명된 기법들의 구현에 적합한 임의의 다른 구조를 지칭할 수도 있다. 부가적으로, 일부 양태들에서는, 여기에 설명된 기능성이 인코딩 및 디코딩을 위해 구성되거나 조합된 코덱 내에 통합되는 전용 하드웨어 및/또는 소프트웨어 모듈들 내에 제공될 수도 있다. 또한, 이 기법들은 하나 이상의 회로들 또는 로직 엘리먼트들에서 완전히 구현될 수 있다.
본 개시물의 기법들은 무선 핸드셋, 집적 회로 (IC) 또는 IC들의 세트 (예를 들어, 칩셋) 를 포함하는 광범위한 디바이스들 또는 장치들에서 구현될 수도 있다. 다양한 컴포넌트들, 모듈들, 또는 유닛들은 개시된 기법들을 수행하도록 구성된 디바이스들의 기능적 양태들을 강조하기 위해 본 개시물에서 설명되지만, 상이한 하드웨어 유닛들에 의한 실현을 반드시 요구하지는 않는다. 오히려, 상술된 바와 같이, 다양한 유닛들은 코덱 하드웨어 유닛 내에 조합될 수도 있거나, 적합한 소프트웨어 및/또는 펌웨어와 함께, 상술된 바와 같은 하나 이상의 프로세서들을 포함하는 상호동작 하드웨어 유닛들의 집합에 의해 제공될 수도 있다.
다양한 예들이 설명되었다. 이들 및 다른 예들은 다음의 청구항들의 범위 내에 있다.

Claims (30)

  1. 비디오 데이터를 디스플레이하기 위한 장치로서,
    상기 장치는,
    동기화 출력에 부분적으로 기초하여 상기 비디오 데이터를 디스플레이하도록 구성된 디스플레이; 및
    상기 디스플레이에 커플링된 프로세서
    를 포함하고,
    상기 프로세서는,
    네트워크 시간 소스에 기초하여 측정된 수직 동기화 (VSYNC) 값과 기준 VSYNC 값 중 적어도 하나를 상기 프로세서에 의해 결정함으로써 상기 측정된 VSYNC 값 및 상기 기준 VSYNC 값을 획득하는 것으로서, 상기 측정된 VSYNC 값은 상기 디스플레이로부터의 VSYNC 신호에 부분적으로 기초하는, 상기 측정된 VSYNC 값 및 상기 기준 VSYNC 값을 획득하는 것을 행하고;
    상기 기준 VSYNC 값을 상기 측정된 VSYNC 값과 비교하는 것으로부터의 비교 값에 부분적으로 기초하여 상기 동기화 출력을 생성하며;
    상기 동기화 출력에 기초하여 상기 비디오 데이터의 타이밍을 조정하도록
    구성되는, 비디오 데이터를 디스플레이하기 위한 장치.
  2. 제 1 항에 있어서,
    상기 네트워크 시간 소스는,
    PTP (Precision Time Protocol) 소스;
    GPS (Global Positioning System) PPS (Pulse-Per-Second) 소스; 또는
    NTP (Network Time Protocol) 소스
    중 적어도 하나를 포함하는, 비디오 데이터를 디스플레이하기 위한 장치.
  3. 제 1 항에 있어서,
    상기 기준 VSYNC 값은 기준 VSYNC 주파수를 포함하고,
    상기 측정된 VSYNC 값은 측정된 VSYNC 주파수를 포함하고,
    상기 측정된 VSYNC 주파수는 상기 네트워크 시간 소스로부터의 시간 값에 기초하여 평균 동기화 주파수에 의해 결정되는, 비디오 데이터를 디스플레이하기 위한 장치.
  4. 제 1 항에 있어서,
    상기 기준 VSYNC 값은 기준 VSYNC 시간을 포함하고,
    상기 측정된 VSYNC 값은 측정된 VSYNC 시간을 포함하고,
    상기 측정된 VSYNC 시간은 상기 네트워크 시간 소스로부터의 시간 값에 의해 결정되는, 비디오 데이터를 디스플레이하기 위한 장치.
  5. 제 4 항에 있어서,
    상기 기준 VSYNC 시간은 상기 네트워크 시간 소스로부터 도출되는, 비디오 데이터를 디스플레이하기 위한 장치.
  6. 제 5 항에 있어서,
    상기 기준 VSYNC 시간은 미리 선택된 공통 시작 시간에 기초하여 도출되는, 비디오 데이터를 디스플레이하기 위한 장치.
  7. 제 1 항에 있어서,
    상기 동기화 출력은 또한, 예측 함수 및 상기 비교 값의 디지털 필터링된 출력에 기초하고,
    상기 예측 함수는 상기 비교 값에 기초하는, 비디오 데이터를 디스플레이하기 위한 장치.
  8. 제 1 항에 있어서,
    상기 비디오 데이터는 타일드 (tiled) 비디오 신호의 일부분을 포함하는, 비디오 데이터를 디스플레이하기 위한 장치.
  9. 제 1 항에 있어서,
    상기 비디오 데이터의 타이밍은 또한, 미리 결정된 리프레시 주기 디노미네이션 (denomination) 의 정수배들의 리프레시 주기를 갖도록 조정되는, 비디오 데이터를 디스플레이하기 위한 장치.
  10. 비디오 데이터를 디스플레이하는 방법으로서,
    네트워크 시간 소스에 기초하여 측정된 수직 동기화 (VSYNC) 값과 기준 VSYNC 값 중 적어도 하나를 프로세서에 의해 결정함으로써 상기 측정된 VSYNC 값 및 상기 기준 VSYNC 값을 획득하는 단계로서, 상기 측정된 VSYNC 값은 디스플레이로부터의 VSYNC 신호에 부분적으로 기초하는, 상기 측정된 VSYNC 값 및 상기 기준 VSYNC 값을 획득하는 단계;
    상기 기준 VSYNC 값을 상기 측정된 VSYNC 값과 비교하는 것으로부터의 비교 값에 부분적으로 기초하여 동기화 출력을 생성하는 단계;
    상기 동기화 출력에 기초하여 상기 비디오 데이터의 타이밍을 조정하는 단계; 및
    상기 동기화 출력에 부분적으로 기초하여 상기 비디오 데이터를 디스플레이하는 단계
    를 포함하는, 비디오 데이터를 디스플레이하는 방법.
  11. 제 10 항에 있어서,
    상기 네트워크 시간 소스는,
    PTP (Precision Time Protocol) 소스;
    GPS (Global Positioning System) PPS (Pulse-Per-Second) 소스; 또는
    NTP (Network Time Protocol) 소스
    중 하나에 기초하는, 비디오 데이터를 디스플레이하는 방법.
  12. 제 10 항에 있어서,
    상기 기준 VSYNC 값은 기준 VSYNC 주파수를 포함하고,
    상기 측정된 VSYNC 값은 측정된 VSYNC 주파수를 포함하고,
    상기 측정된 VSYNC 주파수는 상기 네트워크 시간 소스로부터의 시간 값에 기초하여 평균 동기화 주파수에 의해 결정되는, 비디오 데이터를 디스플레이하는 방법.
  13. 제 10 항에 있어서,
    상기 기준 VSYNC 값은 기준 VSYNC 시간을 포함하고,
    상기 측정된 VSYNC 값은 측정된 VSYNC 시간을 포함하고,
    상기 측정된 VSYNC 시간은 상기 네트워크 시간 소스로부터의 시간 값에 의해 결정되는, 비디오 데이터를 디스플레이하는 방법.
  14. 제 13 항에 있어서,
    상기 기준 VSYNC 시간은 상기 네트워크 시간 소스로부터 도출되는, 비디오 데이터를 디스플레이하는 방법.
  15. 제 10 항에 있어서,
    상기 동기화 출력은 또한, 예측 함수 및 상기 비교 값의 디지털 필터링된 출력에 기초하고,
    상기 예측 함수는 상기 비교 값에 기초하는, 비디오 데이터를 디스플레이하는 방법.
  16. 제 10 항에 있어서,
    상기 비디오 데이터는 타일드 비디오 신호의 일부분을 포함하는, 비디오 데이터를 디스플레이하는 방법.
  17. 제 10 항에 있어서,
    상기 비디오 데이터의 타이밍은 또한, 미리 결정된 리프레시 주기 디노미네이션의 정수배들의 리프레시 주기를 갖도록 조정되는, 비디오 데이터를 디스플레이하는 방법.
  18. 명령들을 저장한 비일시적 컴퓨터 판독가능 매체로서,
    상기 명령들은, 실행될 때, 적어도 하나의 물리적 컴퓨터 프로세서로 하여금, 비디오 데이터를 디스플레이하는 방법을 수행하게 하고,
    상기 방법은,
    네트워크 시간 소스에 기초하여 측정된 수직 동기화 (VSYNC) 값과 기준 VSYNC 값 중 적어도 하나를 상기 적어도 하나의 물리적 컴퓨터 프로세서에 의해 결정함으로써 상기 측정된 VSYNC 값 및 상기 기준 VSYNC 값을 획득하는 단계로서, 상기 측정된 VSYNC 값은 디스플레이로부터의 VSYNC 신호에 부분적으로 기초하는, 상기 측정된 VSYNC 값 및 상기 기준 VSYNC 값을 획득하는 단계;
    상기 기준 VSYNC 값을 상기 측정된 VSYNC 값과 비교하는 것으로부터의 비교 값에 부분적으로 기초하여 동기화 출력을 생성하는 단계;
    상기 동기화 출력에 기초하여 상기 비디오 데이터의 타이밍을 조정하는 단계; 및
    상기 동기화 출력에 부분적으로 기초하여 상기 비디오 데이터를 디스플레이하는 단계
    를 포함하는, 비일시적 컴퓨터 판독가능 매체.
  19. 제 18 항에 있어서,
    상기 네트워크 시간 소스는,
    PTP (Precision Time Protocol) 소스;
    GPS (Global Positioning System) PPS (Pulse-Per-Second) 소스; 또는
    NTP (Network Time Protocol) 소스
    중 적어도 하나를 포함하는, 비일시적 컴퓨터 판독가능 매체.
  20. 제 18 항에 있어서,
    상기 기준 VSYNC 값은 기준 VSYNC 주파수를 포함하고,
    상기 측정된 VSYNC 값은 측정된 VSYNC 주파수를 포함하고,
    상기 측정된 VSYNC 주파수는 상기 네트워크 시간 소스로부터의 시간 값에 기초하여 평균 동기화 주파수에 의해 결정되는, 비일시적 컴퓨터 판독가능 매체.
  21. 제 18 항에 있어서,
    상기 기준 VSYNC 값은 기준 VSYNC 시간을 포함하고,
    상기 측정된 VSYNC 값은 측정된 VSYNC 시간을 포함하고,
    상기 측정된 VSYNC 시간은 상기 네트워크 시간 소스로부터의 시간 값에 의해 결정되는, 비일시적 컴퓨터 판독가능 매체.
  22. 제 18 항에 있어서,
    상기 동기화 출력은 또한, 예측 함수 및 상기 비교 값의 디지털 필터링된 출력에 기초하고,
    상기 예측 함수는 상기 비교 값에 기초하는, 비일시적 컴퓨터 판독가능 매체.
  23. 제 18 항에 있어서,
    상기 비디오 데이터는 타일드 비디오 신호의 일부분을 포함하는, 비일시적 컴퓨터 판독가능 매체.
  24. 제 18 항에 있어서,
    상기 비디오 데이터의 타이밍은 또한, 미리 결정된 리프레시 주기 디노미네이션의 정수배들의 리프레시 주기를 갖도록 조정되는, 비일시적 컴퓨터 판독가능 매체.
  25. 비디오 데이터를 디스플레이하기 위한 장치로서,
    동기화 조정 값에 부분적으로 기초하여 상기 비디오 데이터를 디스플레이하는 수단;
    네트워크 시간 소스에 기초하여 측정된 수직 동기화 (VSYNC) 값과 기준 VSYNC 값 중 적어도 하나를 결정함으로써 상기 측정된 VSYNC 값 및 상기 기준 VSYNC 값을 획득하는 수단으로서, 상기 측정된 VSYNC 값은 상기 디스플레이하는 수단으로부터의 VSYNC 신호에 부분적으로 기초하는, 상기 측정된 VSYNC 값 및 상기 기준 VSYNC 값을 획득하는 수단;
    상기 기준 VSYNC 값을 상기 측정된 VSYNC 값과 비교하는 것으로부터의 비교 값에 부분적으로 기초하여 상기 동기화 조정 값을 생성하는 수단; 및
    상기 동기화 조정 값에 기초하여 상기 비디오 데이터의 타이밍을 조정하는 수단
    을 포함하는, 비디오 데이터를 디스플레이하기 위한 장치.
  26. 제 25 항에 있어서,
    상기 기준 VSYNC 값은 기준 VSYNC 주파수를 포함하고,
    상기 측정된 VSYNC 값은 측정된 VSYNC 주파수를 포함하고,
    상기 측정된 VSYNC 주파수는 상기 네트워크 시간 소스로부터의 시간 값에 기초하여 평균 동기화 주파수에 의해 결정되는, 비디오 데이터를 디스플레이하기 위한 장치.
  27. 제 25 항에 있어서,
    상기 기준 VSYNC 값은 기준 VSYNC 시간을 포함하고,
    상기 측정된 VSYNC 값은 측정된 VSYNC 시간을 포함하고,
    상기 측정된 VSYNC 시간은 상기 네트워크 시간 소스로부터의 시간 값에 의해 결정되며,
    상기 기준 VSYNC 시간은 상기 네트워크 시간 소스로부터 도출되는, 비디오 데이터를 디스플레이하기 위한 장치.
  28. 제 25 항에 있어서,
    상기 동기화 조정 값은 또한, 예측 함수 및 상기 비교 값의 디지털 필터링된 출력에 기초하고,
    상기 예측 함수는 상기 비교 값에 기초하는, 비디오 데이터를 디스플레이하기 위한 장치.
  29. 제 25 항에 있어서,
    상기 비디오 데이터는 타일드 비디오 신호의 일부분을 포함하는, 비디오 데이터를 디스플레이하기 위한 장치.
  30. 제 25 항에 있어서,
    상기 비디오 데이터의 타이밍은 또한, 미리 결정된 리프레시 주기 디노미네이션의 정수배들의 리프레시 주기를 갖도록 조정되는, 비디오 데이터를 디스플레이하기 위한 장치.
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