KR101641620B1 - Thin film transistor array panel and thin film transistor array panel including the same - Google Patents

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Abstract

본 발명의 한 실시예에 따른 박막 트랜지스터는 절연 기판 위에 형성되어 있는 게이트 전극, 게이트 전극 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있는 돌기, 돌기의 측벽에 위치하며 분리되어 있는 제1 저항성 접촉 부재 및 제2 저항성 접촉 부재, 제1 저항성 접촉 부재 및 제2 저항성 접촉 부재 위에 각각 위치하는 소스 전극 및 드레인 전극을 포함하고, 제1 저항성 접촉 부재와 제2 저항성 접촉 부재가 형성되어 있는 측벽은 마주하고 있으며 박막 트랜지스터의 채널은 마주하는 두 측벽 사이를 가로 질러 형성된다.A thin film transistor according to an embodiment of the present invention includes a gate electrode formed on an insulating substrate, a gate insulating film formed on the gate electrode, a protrusion formed on the gate insulating film, a first resistive contact And a source electrode and a drain electrode respectively disposed on the first resistive contact member, the first resistive contact member, and the second resistive contact member, and the sidewalls, in which the first resistive contact member and the second resistive contact member are formed, And the channel of the thin film transistor is formed across the opposing two sidewalls.

Description

박막 트랜지스터 및 그를 포함하는 박막 트랜지스터 표시판{THIN FILM TRANSISTOR ARRAY PANEL AND THIN FILM TRANSISTOR ARRAY PANEL INCLUDING THE SAME}TECHNICAL FIELD [0001] The present invention relates to a thin film transistor (TFT) and a thin film transistor (TFT)

본 발명은 박막 트랜지스터 및 박막 트랜지스터 표시판에 관한 것이다.The present invention relates to a thin film transistor and a thin film transistor display panel.

박막 트랜지스터(thin film transistor, TFT)는 다양한 분야에 이용되고 있으며, 특히 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED Display) 및 전기 영동 표시 장치(electrophoretic display) 등의 평탄 표시 장치에서 스위칭 및 구동 소자로 이용되고 있다.BACKGROUND ART [0002] Thin film transistors (TFTs) have been used in various fields, and in particular, liquid crystal displays (LCDs), organic light emitting diode displays (OLED displays) and electrophoretic displays display and the like are used as switching and driving elements.

박막 트랜지스터는 주사 신호를 전달하는 게이트선에 연결되어 있는 게이트 전극, 화소 전극에 인가될 신호를 전달하는 데이터선에 연결되어 있는 소스 전극, 소스 전극과 마주하는 드레인 전극, 그리고 소스 전극 및 드레인 전극에 전기적으로 연결되어 있는 반도체를 포함한다.The thin film transistor includes a gate electrode connected to a gate line for transmitting a scan signal, a source electrode connected to a data line for transmitting a signal to be applied to the pixel electrode, a drain electrode facing the source electrode, And includes an electrically connected semiconductor.

이 중 반도체는 박막 트랜지스터의 특성을 결정하는 중요한 요소이다. 이러한 반도체로는 규소(Si)가 가장 많이 사용되고 있다. 규소는 결정 형태에 따라 비정질 규소 및 다결정 규소로 나누어지는데, 비정질 규소는 제조 공정이 단순한 반면 전하 이동도가 낮아 고성능 박막 트랜지스터를 제조하는데 한계가 있고, 다결정 규소는 전하 이동도가 높은 반면 규소를 결정화하는 단계가 요구되어 제조 비용 및 공정이 복잡한다.Of these, semiconductors are important factors in determining the characteristics of thin film transistors. Silicon (Si) is the most commonly used semiconductor. Silicon is divided into amorphous silicon and polycrystalline silicon according to the crystal form. Amorphous silicon has a simple manufacturing process, but has a low charge mobility. Therefore, there is a limit in manufacturing a high performance thin film transistor. Polycrystalline silicon has a high charge mobility, A manufacturing cost and a process are complicated.

이를 해결하기 위해서, 박막 트랜지스터의 채널 길이를 줄여 박막 트랜지스터의 이동도를 향상시키고 있다. To solve this problem, the channel length of the thin film transistor is reduced to improve the mobility of the thin film transistor.

그러나 사진 식각 공정으로는 반도체를 패터닝하기 위한 감광막 패턴의 폭을 노광기의 허용 범위 이내로 감소시키기가 어렵다. 현재 노광기로 형성할 수 있는 감광막 패턴의 폭은 최소가 3um로 그 이하의 크기로 감광막 패턴의 폭을 감소시키는 데에 한계가 있다.However, in the photolithography process, it is difficult to reduce the width of the photoresist pattern for patterning the semiconductor to within the allowable range of the exposure apparatus. The width of the photoresist pattern that can be formed by the exposure machine is limited to 3 mu m or less at the minimum to reduce the width of the photoresist pattern.

따라서 본 발명은 노광기의 노광 능력과 상관없이 3um이하의 박막 트랜지스터, 박막 트랜지스터 표시판을 제공하는 것이다.Accordingly, the present invention provides a thin film transistor and a thin film transistor display panel having a thickness of 3um or less irrespective of the exposure capability of an exposure apparatus.

본 발명의 한 실시예에 따른 박막 트랜지스터는 절연 기판 위에 형성되어 있는 게이트 전극, 게이트 전극 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있는 돌기, 돌기의 측벽에 위치하며 분리되어 있는 제1 저항성 접촉 부재 및 제2 저항성 접촉 부재, 제1 저항성 접촉 부재 및 제2 저항성 접촉 부재 위에 각각 위치하는 소스 전극 및 드레인 전극을 포함하고, 제1 저항성 접촉 부재와 제2 저항성 접촉 부재가 형성되어 있는 측벽은 마주하고 있으며 박막 트랜지스터의 채널은 마주하는 두 측벽 사이를 가로 질러 형성된다.A thin film transistor according to an embodiment of the present invention includes a gate electrode formed on an insulating substrate, a gate insulating film formed on the gate electrode, a protrusion formed on the gate insulating film, a first resistive contact And a source electrode and a drain electrode respectively disposed on the first resistive contact member, the first resistive contact member, and the second resistive contact member, and the sidewalls, in which the first resistive contact member and the second resistive contact member are formed, And the channel of the thin film transistor is formed across the opposing two sidewalls.

상기 돌기와 제1 저항성 접촉 부재 사이, 돌기와 제2 저항성 접촉 부재 사이에 상기 채널과 연결되는 진성 반도체층을 더 포함할 수 있다.And an intrinsic semiconductor layer connected between the protrusion and the first resistive contact member, and between the protrusion and the second resistive contact member, with the channel.

상기 돌기는 게이트 절연막과 일체형으로 형성할 수 있다.The protrusion can be formed integrally with the gate insulating film.

상기 돌기는 진성 반도체와 일체형으로 이루어질 수 있다.The protrusion may be integrated with the intrinsic semiconductor.

상기 채널은 게이트 절연막 위에 위치하고, 돌기는 채널 위에 위치하며, 돌기는 게이트 절연막과 동일한 물질로 이루어질 수 있다.The channel is located on the gate insulating film, the protrusion is located on the channel, and the protrusion can be made of the same material as the gate insulating film.

상기 게이트 전극의 폭은 돌기의 폭과 같거나, 돌기의 폭보다 좁게 형성되어 있을 수 있다.The width of the gate electrode may be equal to the width of the projection or narrower than the width of the projection.

상기 소스 전극 및 드레인 전극 위에 위치하며, 돌기, 제1 저항성 접촉 부재, 제2 저항성 접촉 부재, 소스 전극 및 드레인 전극을 노출하는 개구부를 가지는 평탄막을 더 포함할 수 있다.And a planarizing layer located above the source and drain electrodes and having an opening exposing the protrusion, the first resistive contact member, the second resistive contact member, the source electrode, and the drain electrode.

상기 개구부를 통해서 노출되는 채널, 제1 저항성 접촉 부재, 제2 저항성 접촉 부재, 소스 전극 및 드레인 전극은 평탄막과 함께 평탄면을 이룰 수 있다.The channel exposed through the opening, the first resistive contact member, the second resistive contact member, the source electrode, and the drain electrode may be flat with the flat film.

상기 돌기의 측벽은 기판 면에 대해서 기울어질 수 있다.The side wall of the projection can be inclined with respect to the substrate surface.

상기 돌기의 폭은 개구부로 갈수록 좁아지는 사다리형일 수 있다.The width of the protrusion may be a ladder shape that becomes narrower toward the opening.

상기한 다른 과제를 달성하기 위한 본 발명에 따른 박막 트랜지스터 표시판은 절연 기판 위에 형성되어 있으며 게이트 전극을 가지는 게이트선, 게이트 전극 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있는 돌기, 돌기의 측벽에 위치하며 분리되어 있는 제1 저항성 접촉 부재 및 제2 저항성 접촉 부재, 제1 저항성 접촉 부재 및 제2 저항성 접촉 부재 위에 각각 위치하는 소스 전극 및 드레인 전극, 소스 전극과 연결되어 있으며 상기 게이트선과 교차하는 데이터선, 소스 전극 및 드레인 전극 위에 위치하며, 상기 돌기, 제1 저항성 접촉 부재, 제2 저항성 접촉 부재, 소스 전극 및 드레인 전극을 노출하는 개구부를 가지는 평탄막, 평탄막 위에 위치하며 개구부를 덮는 보호막, 보호막 위에 위치하며 드레인 전극과 연결되어 있는 화소 전극을 포함하고, 제1 저항성 접촉 부재와 제2 저항성 접촉 부재가 형성되어 있는 측벽은 마주하고 있으며 마주하는 두 측벽 사이를 가로 질러 박막 트랜지스터의 채널이 형성된다.According to another aspect of the present invention, there is provided a thin film transistor display panel including a gate line having a gate electrode formed on an insulating substrate, a gate insulating film formed on the gate electrode, a protrusion formed on the gate insulating film, A source electrode and a drain electrode respectively located on the first resistive contact member and the second resistive contact member, the first resistive contact member and the second resistive contact member which are separated from each other, and data A planarizing film which is located on the source, the source and the drain electrodes and has an opening exposing the protrusion, the first resistive contact member, the second resistive contact member, the source electrode and the drain electrode; A pixel located on the protective film and connected to the drain electrode And the sidewalls on which the first resistive contact member and the second resistive contact member are formed face each other and a channel of the thin film transistor is formed across the opposing two sidewalls.

상기 돌기와 제1 저항성 접촉 부재 사이, 돌기와 제2 저항성 접촉 부재 사이에 채널과 연결되는 진성 반도체층을 더 포함할 수 있다.And an intrinsic semiconductor layer connected to the channel between the protrusion and the first resistive contact member, between the protrusion and the second resistive contact member.

상기 돌기는 게이트 절연막과 일체형으로 형성할 수 있다.The protrusion can be formed integrally with the gate insulating film.

상기 돌기는 진성 반도체와 일체형으로 이루어질 수 있다.The protrusion may be integrated with the intrinsic semiconductor.

상기 채널은 게이트 절연막 위에 위치하고, 돌기는 채널 위에 위치하며, 돌기는 게이트 절연막과 동일한 물질로 이루어질 수 있다.The channel is located on the gate insulating film, the protrusion is located on the channel, and the protrusion can be made of the same material as the gate insulating film.

상기 게이트 전극의 폭은 돌기의 폭과 같거나, 돌기의 폭보다 좁게 형성되어 있을 수 있다.The width of the gate electrode may be equal to the width of the projection or narrower than the width of the projection.

상기 개구부를 통해서 노출되는 채널, 제1 저항성 접촉 부재, 제2 저항성 접촉 부재, 소스 전극 및 드레인 전극은 평탄막과 함께 평탄면을 이룰 수 있다.The channel exposed through the opening, the first resistive contact member, the second resistive contact member, the source electrode, and the drain electrode may be flat with the flat film.

본 발명의 실시예에서와 같이 돌기를 이용하여 박막 트랜지스터를 형성하면 박막 트랜지스터의 채널 길이를 감소시킬 수 있어 박막 트랜지스터의 크기를 줄일 수 있다. 따라서 액정 표시 장치의 개구율을 증가시킬 수 있다. As in the embodiment of the present invention, when the thin film transistor is formed using the protrusion, the channel length of the thin film transistor can be reduced, and the size of the thin film transistor can be reduced. Therefore, the aperture ratio of the liquid crystal display device can be increased.

또한, 평탄막을 이용하여 기판을 평탄화하므로 박막 트랜지스터로 인해서 돌출되는 현상이 발생하지 않으므로 돌출부에 의해서 액정 배향이 틀어지지 않는다.In addition, since the substrate is flattened using the flat film, the protrusion does not occur due to the thin film transistor, so that the liquid crystal alignment is not distorted by the protrusion.

도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2 내지 도 4는 본 발명의 한 실시예에 따른 도 1의 박막 트랜지스터를 형성하는 방법을 순서대로 도시한 단면도이다.
도 5는 본 발명의 실시예에 따른 박막 트랜지스터의 단면도에서의 전류 밀도를 도시한 것이고,
도 6은 종래 기술에 따른 박막 트랜지스터의 단면도에서의 전류 밀도를 도시한 것이다.
도 7의 그래프는 도 6 및 도 7의 A-A'선을 따라 잘랐을 때의 전류 밀도를 그래프로 표시한 것이다.
도 8 내지 도 10은 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다.
도 11는 본 발명의 실시예에 따른 박막 트랜지스터의 배치도이다.
도 12은 도 11의 XII-XII선을 따라 잘라 도시한 단면도이다.1 is a cross-sectional view of a thin film transistor according to an embodiment of the present invention.
FIGS. 2 to 4 are cross-sectional views sequentially illustrating a method of forming the thin film transistor of FIG. 1 according to an embodiment of the present invention.
FIG. 5 shows a current density in a cross-sectional view of a thin film transistor according to an embodiment of the present invention,
6 shows a current density in a cross-sectional view of a thin film transistor according to the prior art.
The graph of FIG. 7 is a graph showing the current density when cut along line A-A 'of FIG. 6 and FIG.
8 to 10 are sectional views of a thin film transistor according to another embodiment of the present invention.
11 is a layout diagram of a thin film transistor according to an embodiment of the present invention.
12 is a cross-sectional view cut along the line XII-XII in FIG.

이하, 첨부된 도면들을 참조하여 표시 장치에 대해 설명한다. 여기서 i) 첨부된 도면들에 도시된 형상, 크기, 비율, 각도, 개수, 동작 등은 개략적인 것으로 다소 변경될 수 있다. ii) 도면은 관찰자의 시선으로 도시되기 때문에 도면을 설명하는 방향이나 위치는 관찰자의 위치에 따라 다양하게 변경될 수 있다. iii) 도면 번호가 다르더라도 동일한 부분에 대해서는 동일한 도면 부호가 사용될 수 있다. iv) '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. v) 단수로 설명되는 경우 다수로도 해석될 수 있다. vi) 수치, 형상, 크기의 비교, 위치 관계 등이 '약', '실질적' 등으로 설명되지 않아도 통상의 오차 범위가 포함되도록 해석된다. vii) '~후', '~전', '이어서', '그리고', '여기서', '후속하여' 등의 용어가 사용되더라도 시간적 위치를 한정하는 의미로 사용되지는 않는다. viii) '제1', '제2' 등의 용어는 단순히 구분의 편의를 위해 선택적, 교환적 또는 반복적으로 사용되며 한정적 의미로 해석되지 않는다. ix) '~위에', '~위쪽에', '~아래에', '~아래쪽에', '~옆에', '~측부에' 등으로 두 부분의 위치 관계가 설명되는 경우 '바로'가 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 개재될 수도 있다. x) 부분들이 '~또는' 으로 연결되는 경우 부분들 단독뿐만 아니라 조합도 포함되게 해석되나 '~또는 ~중 하나'로 연결되는 경우 부분들 단독으로만 해석된다.Hereinafter, a display device will be described with reference to the accompanying drawings. Here, i) the shape, size, ratio, angle, number, operation, etc. shown in the accompanying drawings are schematic and may be modified somewhat. ii) Since the figure is shown by the observer's line of sight, the direction and position of the figure can be variously changed depending on the position of the observer. iii) The same reference numerals can be used for the same parts even if the drawing numbers are different. iv) If 'include', 'have', 'done', etc. are used, other parts may be added unless '~ only' is used. v) can be interpreted in a plurality of cases as described in the singular. vi) Comparison of numerical values, shapes, sizes, and positional relationships are interpreted to include normal error ranges even if they are not described as 'weak' or 'substantial'. vii) The term 'after', 'before', 'after', 'and', 'here', 'following', etc. are used, but are not used to limit the temporal position. viii) The terms 'first', 'second', etc. are used selectively, interchangeably or repeatedly for the sake of simplicity and are not construed in a limiting sense. ix) If the positional relationship of the two parts is described as' above ',' above ',' below ',' below ',' near ', and' One or more other portions may be interposed between the two portions. x) parts are referred to as '~ or', the parts are interpreted to include not only singles but also combinations, but only parts are interpreted only if they are connected to one of '~ or ~'.

그러면, 본 발명의 한 실시예에 따른 박막 트랜지스터에 대해서 도 1을 참조하여 구체적으로 설명한다.Hereinafter, a thin film transistor according to an embodiment of the present invention will be described in detail with reference to FIG.

도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터의 단면도이다.1 is a cross-sectional view of a thin film transistor according to an embodiment of the present invention.

도 1에 도시한 바와 같이, 절연 기판(110) 위에 게이트 전극(124)이 형성되어 있고, 게이트 전극(124) 위에 게이트 절연막(140)이 형성되어 있다.1, a gate electrode 124 is formed on an insulating substrate 110, and a gate insulating film 140 is formed on a gate electrode 124.

게이트 절연막(140) 위에는 돌기(30)가 형성되어 있으며, 돌기(30)는 게이트 전극(124)과 중첩한다. 이때, 돌기(30)는 게이트 절연막(140)과 일체형으로 동일한 물질로 이루어진다. 돌기(30)의 측벽은 기판면에 대해서 기울어져 있으며, 돌기(30)의 폭은 아래로부터 위로 갈수록 폭이 줄어들어 돌기(30)의 단면은 하부로부터 상부로 갈수록 폭이 좁아지는 사다리형을 이룬다. A protrusion 30 is formed on the gate insulating film 140 and the protrusion 30 overlaps the gate electrode 124. At this time, the protrusion 30 is made of the same material as the gate insulating film 140 in one body. The side wall of the projection 30 is inclined with respect to the substrate surface. The width of the projection 30 is reduced as the width of the projection 30 is increased from the lower side to the upper side, and the cross-section of the projection 30 is shaped like a ladder.

돌기(30) 위에는 돌기(30)의 표면을 덮는 진성 반도체(154)가 형성되어 있다. 진성 반도체(154)는 비정질 규소, 다결정 규소 또는 산화물 반도체 등으로 이루어질 수 있다.The intrinsic semiconductor 154 covering the surface of the protrusion 30 is formed on the protrusion 30. The intrinsic semiconductor 154 may be formed of amorphous silicon, polycrystalline silicon, oxide semiconductor, or the like.

그리고 돌기(30)의 측벽에는 제1 저항성 접촉 부재(163) 및 제2 저항성 접촉 부재(165)가 형성되어 있다. 제1 저항성 접촉 부재(163) 및 제2 저항성 접촉 부재(165)는 도전형 불순물이 도핑되어 있는 비정질 규소, 실리 사이드 등으로 이루어질 수 있다.A first resistive contact member 163 and a second resistive contact member 165 are formed on the sidewall of the protrusion 30. The first resistive contact member 163 and the second resistive contact member 165 may be made of amorphous silicon, silicide or the like doped with a conductive impurity.

제1 저항성 접촉 부재(163) 및 제2 저항성 접촉 부재(165)가 위치하는 돌기(30)의 측벽은 서로 마주한다. The side walls of the protrusions 30 where the first resistive contact member 163 and the second resistive contact member 165 are located face each other.

제1 저항성 접촉 부재(163) 및 제2 저항성 접촉 부재(165) 위에는 각각 소스 전극(173) 및 드레인 전극(175)이 위치한다. A source electrode 173 and a drain electrode 175 are located on the first resistive contact member 163 and the second resistive contact member 165, respectively.

진성 반도체(154)는 소스 전극(173)과 드레인 전극(175) 사이를 제외하고 소스 전극(173) 및 드레인 전극(175), 제1 저항성 접촉 부재(163) 및 제2 저항성 접촉 부재(165)와 동일한 평면 패턴을 가진다. The intrinsic semiconductor 154 has the source electrode 173 and the drain electrode 175, the first resistive contact member 163, and the second resistive contact member 165, except between the source electrode 173 and the drain electrode 175, As shown in FIG.

본 발명의 실시예에서와 같이 돌기(30)를 형성하면 박막 트랜지스터의 채널은 서로 마주하는 두 측벽 사이를 가로 질러 형성된다. 즉, 소스 전극(173) 및 드레인 전극(175) 사이에 위치하며 돌기(30)의 상부에 위치하는 진성 반도체(154)에 형성된다. When the protrusions 30 are formed as in the embodiment of the present invention, the channels of the thin film transistors are formed across the two sidewalls facing each other. The intrinsic semiconductor 154 is located between the source electrode 173 and the drain electrode 175 and is located above the protrusion 30. [

소스 전극(173), 드레인 전극(175) 위에는 개구부(P)를 가지는 평탄막(80)이 형성되어 있다. 평탄막(80)은 유기 물질, 질화 규소 또는 산화 규소 따위의 절연 물질로 이루어질 수 있다.A flat film 80 having an opening P is formed on the source electrode 173 and the drain electrode 175. The flat film 80 may be formed of an insulating material such as an organic material, silicon nitride, or silicon oxide.

평탄막(80)의 개구부(P)는 소스 전극(173), 드레인 전극(175), 제1 저항성 접촉 부재(163) 및 제2 저항성 접촉 부재(165)의 상부 표면을 노출한다. 그리고 평탄막(80)은 개구부(P)를 통해서 노출되는 소스 전극(173), 드레인 전극(175), 제1 저항성 접촉 부재(163) 및 제2 저항성 접촉 부재(165)와 함께 평탄면을 제공한다.The opening P of the flat film 80 exposes the upper surface of the source electrode 173, the drain electrode 175, the first resistive contact member 163 and the second resistive contact member 165. The flat film 80 is provided with a flat surface together with the source electrode 173, the drain electrode 175, the first resistive contact member 163 and the second resistive contact member 165 exposed through the opening P do.

개구부(P) 위에는 개구부를 덮어 채널을 보호하는 보호막(도시하지 않음)이 더 형성될 수 있다.A protective film (not shown) may be further formed on the opening P to cover the opening to protect the channel.

그럼 이러한 박막 트랜지스터를 형성하는 제조 방법에 대해서 도 2 내지 도 4를 참조하여 구체적으로 설명한다.A manufacturing method for forming such a thin film transistor will be described in detail with reference to FIGS. 2 to 4. FIG.

도 2 내지 도 4는 본 발명의 한 실시예에 따른 도 1의 박막 트랜지스터를 형성하는 방법을 순서대로 도시한 단면도이다.FIGS. 2 to 4 are cross-sectional views sequentially illustrating a method of forming the thin film transistor of FIG. 1 according to an embodiment of the present invention.

먼저, 도 2에 도시한 바와 같이 기판(110) 위에 금속막을 형성한 후 패터닝하여 게이트 전극(124)을 형성한다. 그리고 게이트 전극(124)을 덮도록 게이트 절연막(140)을 형성한다. First, as shown in FIG. 2, a metal film is formed on a substrate 110 and then patterned to form a gate electrode 124. A gate insulating film 140 is formed to cover the gate electrode 124.

이후 게이트 절연막(140) 위에 제1 감광막 패턴(PR1)을 형성한다. 이때, 제1 감광막 패턴(PR1)의 폭은 형성하고자 하는 박막 트랜지스터의 채널 길이 보다 크게 형성될 수 있다. 이는 형성하고자 하는 채널의 길이만큼 노광기의 노광 능력이 되지 않기 때문이다.Thereafter, a first photoresist pattern PR1 is formed on the gate insulating layer 140. At this time, the width of the first photoresist pattern PR1 may be greater than the channel length of the thin film transistor to be formed. This is because the exposure capacity of the exposure apparatus is not equal to the length of the channel to be formed.

다음 도 3에 도시한 바와 같이, 전면 에치로 제1 감광막 패턴(PR1)의 폭을 감소시켜 제2 감광막 패턴(PR2)을 형성한다. 에치는 제2 감광막 패턴(PR2)의 상부 폭이 2um 이하가 될 때까지 시행하는 것이 바람직하다. As shown in FIG. 3, the width of the first photoresist pattern PR1 is reduced to form the second photoresist pattern PR2 with the entire surface. It is preferable to perform the etching until the upper width of the second photoresist pattern PR2 becomes 2um or less.

한편, 이와는 달리 2회 노광으로 노광기의 노광 능력 보다 좁은 감광막 패턴을 형성할 수 있다. 즉, 전체 노광량의 50%의 조사량으로 1차 노광하고, 1차 노광된 부분과 일부분이 중첩하도록 마스크를 이동한 후 50%의 노광량으로 2차 조사한다. 그러면 1차 조사된 부분과 2차 조사된 부분이 중첩되는 부분이 발생하는데 중첩된 부분의 폭을 조절하면 감광막 패턴의 폭을 2 um 이하로 감소시킬 수 있다.On the other hand, a photoresist pattern that is narrower than the exposure capability of the exposure apparatus can be formed by two times of exposure. That is, the first exposure is performed at an irradiation dose of 50% of the total exposure dose, the mask is moved so that a part thereof overlaps with the first exposure area, and then the second exposure is performed at an exposure dose of 50%. Then, when the width of the overlapped portion is adjusted, the width of the photoresist pattern can be reduced to 2 μm or less.

이후 제2 감광막 패턴((PR2)을 마스크로 게이트 절연막(140)을 식각하여 돌기(30)를 형성한다. 이때, 이방성 식각으로 게이트 절연막(140)을 식각하며 돌기(30)의 폭은 돌기의 하부로 갈수록 넓어지도록 형성한다.The gate insulating film 140 is etched using the second photoresist pattern PR2 as a mask to form the protrusions 30. The gate insulating film 140 is etched by anisotropic etching so that the width of the protrusions 30 And is formed so as to become wider as it goes downward.

다음 도 4에 도시한 바와 같이, 제2 감광막 패턴을 제거한 후 돌기(30)를 덮도록 제1 규소막, 제2 규소막 및 도전막을 순서대로 적층한다.4, after the second photoresist pattern is removed, the first silicon film, the second silicon film, and the conductive film are stacked in order to cover the projections 30. Next, as shown in Fig.

제1 규소막은 비정질 규소, 다결정 규소 또는 산화물 반도체 등으로 형성할 수 있고, 제2 규소막은 불순물이 도핑된 비정질 규소 또는 실리사이드 등으로 형성할 수 있다.The first silicon film may be formed of amorphous silicon, polycrystalline silicon, oxide semiconductor or the like, and the second silicon film may be formed of impurity-doped amorphous silicon or silicide.

이후, 도전막, 제2 규소막, 제1 규소막을 패터닝하여 도전 패턴(70), 제2 규소 패턴(60), 진성 반도체(154)를 형성한다. Thereafter, the conductive pattern 70, the second silicon pattern 60, and the intrinsic semiconductor 154 are formed by patterning the conductive film, the second silicon film, and the first silicon film.

그리고, 돌기(30)를 덮도록 유기 물질 따위의 절연 물질로 평탄막(80)을 형성하여 기판(110)을 평탄화한다. The substrate 110 is planarized by forming a flat film 80 with an insulating material such as an organic material so as to cover the protrusions 30.

다음 도 1에 도시한 바와 같이, 돌기(30)의 상부면이 노출될 때까지 전면 에치를 실시하여 제1 저항성 접촉 부재(163), 제2 저항성 접촉 부재(165), 소스 전극(173) 및 드레인 전극(175)을 형성한다. The first resistive contact member 163, the second resistive contact member 165, the source electrode 173, and the second resistive contact member 163 are formed on the entire surface until the upper surface of the protrusion 30 is exposed, as shown in Fig. 1 Drain electrodes 175 are formed.

본 실시예에서와 같이 전면 에치를 실시하면 소스 전극(173) 및 드레인 전극(175)을 자기 정렬(self align) 시킬 수 있어 게이트 전극(124)이 소스 전극(173) 및 드레인 전극(175)과 중첩하여 발생하는 기생 용량(Cgs)을 항상 일정하게 유지할 수 있다. The source electrode 173 and the drain electrode 175 can be self-aligned so that the gate electrode 124 is electrically connected to the source electrode 173 and the drain electrode 175 The parasitic capacitance (Cgs) generated by overlapping can be always kept constant.

즉, 종래에서와 같이 별도의 마스크를 이용한 식각 공정으로 소스 전극 및 드레인 전극을 형성하면 이들을 형성하는 마스크의 정렬이 틀어질 경우 게이트 전극과 중첩하는 면적이 달라져 기생 용량 또한 변하게 된다. That is, when the source electrode and the drain electrode are formed by an etching process using a separate mask as in the related art, when the alignment of the mask for forming the source electrode and the drain electrode is changed, the overlapping area with the gate electrode changes and the parasitic capacitance also changes.

한편, 종래에는 별도의 식각 마스크를 이용하여 소스 전극(173) 및 드레인 전극(175) 사이의 제2 규소 패턴을 제거하거나, 소스 전극(173) 및 드레인 전극(175)를 마스크로 제2 규소 패턴을 식각하였다. 그러나 이러한 방법으로는 소스 전극(173) 및 드레인 전극(175) 사이의 간격을 본 실시예에서와 같이 2um이하로 유지하기가 어렵다. 또한 소스 전극(173)과 드레인 전극(175) 사이의 간격을 2um 이하가 되도록 패터닝하더라도 마스크를 사용하여 제2 규소 패턴만을 제거하기가 어렵다. 즉, 소스 전극 및 드레인 전극 사이의 간격이 좁고 제2 규소 패턴의 두께 또한 얇아서 식각 액 또는 식각 시간 등을 조절하여 그 하부의 진성 반도체는 식각되지 않고 제2 규소 패턴만을 제거하는 것이 용이하지 않다. Conventionally, a second silicon pattern between the source electrode 173 and the drain electrode 175 is removed by using a separate etching mask, or a second silicon pattern is formed using the source electrode 173 and the drain electrode 175 as a mask. Lt; / RTI > However, in this method, it is difficult to keep the gap between the source electrode 173 and the drain electrode 175 at 2 mu m or less as in this embodiment. Also, even if the distance between the source electrode 173 and the drain electrode 175 is set to be 2um or less, it is difficult to remove only the second silicon pattern using a mask. That is, since the interval between the source electrode and the drain electrode is narrow and the thickness of the second silicon pattern is also small, it is not easy to remove only the second silicon pattern without controlling the etchant or etching time and the underlying intrinsic semiconductor.

그러나 본 발명의 실시예에서와 같이 전면 에치를 실시하면 소스 전극(173) 및 드레인 전극(175) 사이의 간격과는 상관없이 제2 규소 패턴을 제거할 수 있다.However, as in the embodiment of the present invention, the second silicon pattern can be removed irrespective of the interval between the source electrode 173 and the drain electrode 175.

또한, 돌기(30)의 상부면과 마주하는 진성 반도체(154) 쪽에 채널이 형성되기 때문에 전면 에치시 진성 반도체(154)가 노출되더라도 채널이 형성되는 진성 반도체(154)의 표면은 손상되지 않는다. 따라서 박막 트랜지스터의 전기적 특성이 향상된다.In addition, since the channel is formed on the side of the intrinsic semiconductor 154 facing the upper surface of the protrusion 30, the surface of the intrinsic semiconductor 154 in which the channel is formed is not damaged even if the impurity semiconductor 154 is exposed on the entire surface. Thus, the electrical characteristics of the thin film transistor are improved.

이는 도 5 내지 도 8로부터 확인할 수 있다. This can be confirmed from FIGS. 5 to 8.

도 5는 본 발명의 실시예에 따른 박막 트랜지스터의 단면도에서의 전류 밀도를 도시한 것이고, 도 6은 종래 기술에 따른 박막 트랜지스터의 단면도에서의 전류 밀도를 도시한 것이다. FIG. 5 shows a current density in a cross-sectional view of a thin film transistor according to an embodiment of the present invention, and FIG. 6 shows a current density in a cross-sectional view of a thin film transistor according to the related art.

이때, 본 발명의 박막 트랜지스터의 채널 길이는 1.5 um이고, Vgs=20V, Vs=0V, Vd=10V가 인가되고 있으며, 종래 기술에 따른 박막 트랜지스터의 채널 길이는 5um이고, Vgs=20V, Vs=0V, Vd=10V가 인가되고 있다.At this time, the channel length of the thin film transistor of the present invention is 1.5 .mu.m, Vgs = 20V, Vs = 0V and Vd = 10V are applied, the channel length of the conventional thin film transistor is 5um, Vgs = 20V, Vs = 0V and Vd = 10V are applied.

도 5 및 도 6에서 전류의 밀도는 파란색에서 붉은색으로 갈수록 전류의 밀도가 높은 것을 나타내며 전류 밀도가 높은 것은 Ion이 높아지는 것으로, 도 5의 채널부에서의 전류 밀도는 노란색을 나타내는데 반해서, 도 6의 채널부에서의 전류 밀도는 파란색이 나타나는 것을 알 수 있다. 즉, 도 7의 박막 트랜지스터 보다 도 5의 전류 밀도가 높아 Ion 또한 높은 것을 알 수 있다.In FIGS. 5 and 6, the density of the current shows a higher current density from blue to red. The higher the current density, the higher the Ion. The current density in the channel portion of FIG. 5 is yellow, It can be seen that the current density in the channel portion of the transistor is blue. That is, it can be seen that the current density of FIG. 5 is higher than that of the thin film transistor of FIG. 7, and Ion is also higher.

또한, 이는 도 7의 그래프를 통해서도 알 수 있다.This can also be seen from the graph of FIG.

도 7의 그래프는 도 5 및 도 6의 A-A'선을 따라 잘랐을 때의 전류 밀도를 그래프로 표시한 것이다.The graph of FIG. 7 is a graph showing the current density when cut along line A-A 'in FIG. 5 and FIG.

도 7을 참조하면, 채널과 멀리 떨어진 A 영역에서는 본원과 종래 기술에서의 전류 밀도는 비슷하나, 채널이 형성되는 A 영역에서는 본원이 종래 기술에 비해서 전류 밀도가 증가하는 것을 확인할 수 있다.Referring to FIG. 7, in the region A far from the channel, the current density is similar to that of the present invention and that in the conventional technology. However, in the region A where the channel is formed, the current density is increased compared to the prior art.

도 8은 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다.8 is a cross-sectional view of a thin film transistor according to another embodiment of the present invention.

도 8의 박막 트랜지스터는 대부분 도 1의 박막 트랜지스터의 층간 구조와 거의 같다. The thin film transistor of Fig. 8 is almost the same as the interlayer structure of the thin film transistor of Fig.

구체적으로 살펴보면, 기판(110) 위에 게이트 전극(124)이 위치하고, 게이트 전극(124) 위에 게이트 절연막(140)이 위치한다. 그리고 게이트 절연막(140) 위에 진성 반도체(154)가 위치하고, 진성 반도체(154) 위에 돌기(30)가 위치한다. 돌기(30)의 측벽에는 제1 저항성 접촉 부재(163)와 제2 저항성 접촉 부재(165)가 위치하고, 제1 저항성 접촉 부재(163) 및 제2 저항성 접촉 부재(165) 위에는 각각 소스 전극(173) 및 드레인 전극(175)이 위치한다.Specifically, the gate electrode 124 is located on the substrate 110, and the gate insulating film 140 is located on the gate electrode 124. The intrinsic semiconductor 154 is located on the gate insulating film 140 and the protrusion 30 is located on the intrinsic semiconductor 154. A first resistive contact member 163 and a second resistive contact member 165 are disposed on the side wall of the projection 30 and a source electrode 173 and a second resistive contact member 165 are formed on the first resistive contact member 163 and the second resistive contact member 165, And the drain electrode 175 are located.

그리고 돌기(30), 소스 전극(173), 드레인 전극(175), 제1 저항성 접촉 부재(163) 및 제2 저항성 접촉 부재(165)를 노출하는 개구부(P)를 가지는 평탄면(80)이 형성되어 있으며, 돌기(30), 소스 전극(173), 드레인 전극(175), 제1 저항성 접촉 부재(163) 및 제2 저항성 접촉 부재(165)는 평탄막(80)과 함께 평탄면을 제공한다. And a flat surface 80 having an opening P exposing the protrusion 30, the source electrode 173, the drain electrode 175, the first resistive contact member 163 and the second resistive contact member 165 And the protrusion 30, the source electrode 173, the drain electrode 175, the first resistive contact member 163 and the second resistive contact member 165 provide a flat surface together with the flat film 80 do.

그러나 도 8의 실시예에서는 도 1의 실시예에서와 달리 돌기(30)가 진성 반도체(30)와 동일한 물질로 이루어지며, 진성 반도체(30)와 일체형으로 이루어진다.However, in the embodiment of FIG. 8, the protrusions 30 are made of the same material as the intrinsic semiconductor 30, and are integrated with the intrinsic semiconductor 30, unlike the embodiment of FIG.

도 8의 돌기(30)를 형성하는 방법은 도 1의 박막 트랜지스터를 형성하는 방법과 동일하게 형성할 수 있다. 즉, 돌기를 형성하기 위한 제1 감광막 패턴 및 제2 감광막 패턴을 제1 규소막을 형성한 후 제1 규소막 위에 형성한다.8 can be formed in the same manner as the method of forming the thin film transistor of FIG. That is, the first photosensitive film pattern and the second photosensitive film pattern for forming the projections are formed on the first silicon film after the first silicon film is formed.

그리고 돌기를 형성한 후의 공정은 도 4 및 도 5와 동일하다.The steps after forming the protrusions are the same as in Figs. 4 and 5.

도 9은 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다.9 is a cross-sectional view of a thin film transistor according to another embodiment of the present invention.

도 9의 박막 트랜지스터는 대부분 도 1의 박막 트랜지스터의 층간 구조와 거의 같다. The thin film transistor of FIG. 9 is almost the same as the interlayer structure of the thin film transistor of FIG.

구체적으로 살펴보면, 기판(110) 위에 게이트 전극(124)이 위치하고, 게이트 전극(124) 위에 게이트 절연막(140)이 위치한다. 그리고 게이트 절연막(140) 위에 진성 반도체(154)가 위치하고, 진성 반도체(154) 위에 돌기(30)가 위치한다. 돌기(30)의 측벽에는 제1 저항성 접촉 부재(163)와 제2 저항성 접촉 부재(165)가 위치하고, 제1 저항성 접촉 부재(163) 및 제2 저항성 접촉 부재(165) 위에는 각각 소스 전극(173) 및 드레인 전극(175)이 위치한다.Specifically, the gate electrode 124 is located on the substrate 110, and the gate insulating film 140 is located on the gate electrode 124. The intrinsic semiconductor 154 is located on the gate insulating film 140 and the protrusion 30 is located on the intrinsic semiconductor 154. A first resistive contact member 163 and a second resistive contact member 165 are disposed on the side wall of the projection 30 and a source electrode 173 and a second resistive contact member 165 are formed on the first resistive contact member 163 and the second resistive contact member 165, And the drain electrode 175 are located.

그리고 돌기(30), 소스 전극(173), 드레인 전극(175), 제1 저항성 접촉 부재(163) 및 제2 저항성 접촉 부재(165)를 노출하는 개구부(P)를 가지는 평탄면(80)이 형성되어 있으며, 돌기(30), 소스 전극(173), 드레인 전극(175), 제1 저항성 접촉 부재(163) 및 제2 저항성 접촉 부재(165)는 평탄막(80)과 함께 평탄면을 제공한다. And a flat surface 80 having an opening P exposing the protrusion 30, the source electrode 173, the drain electrode 175, the first resistive contact member 163 and the second resistive contact member 165 And the protrusion 30, the source electrode 173, the drain electrode 175, the first resistive contact member 163 and the second resistive contact member 165 provide a flat surface together with the flat film 80 do.

그러나 도 9의 실시예에서는 도 1 및 도 8의 실시예에서와 달리 별도의 절연막을 형성한 후 패터닝하여 돌기(30)를 형성한다. 이때, 돌기(30)는 게이트 절연막(140)과 동일한 물질로 형성하는 것이 바람직하다.However, in the embodiment of FIG. 9, the protrusions 30 are formed by forming a separate insulating film and patterning differently from the embodiments of FIGS. At this time, the protrusion 30 is preferably formed of the same material as the gate insulating film 140.

도 9의 돌기(30)를 형성하는 방법은 도 1의 박막 트랜지스터를 형성하는 방법과 동일하게 형성할 수 있다. 즉, 제1 규소막을 형성한 후 제1 규소막 위에 돌기용 절연막을 형성하고, 돌기용 절연막 위에 제1 감광막 패턴 및 제2 감광막 패턴을 형성한 후 식각한다. 그리고 돌기를 형성한 후의 공정은 도 4와 동일하다.9 can be formed in the same manner as the method of forming the thin film transistor of FIG. That is, after the first silicon film is formed, an insulating film for projection is formed on the first silicon film, and a first photosensitive film pattern and a second photosensitive film pattern are formed on the insulating film for projection, followed by etching. The process after forming the protrusions is the same as in Fig.

그리고 도 9의 박막 트랜지스터는 게이트 절연막(140), 진성 반도체(154)용 제1 규소막, 돌기(30)용 절연막을 순차적으로 적층한 후 돌기를 식각하기 때문에 식각 공정에 게이트 절연막(140)과 진성 반도체(154)의 계면 또는 돌기(30)와 진성 반도체(154)의 계면이 식각 공정에 노출되지 않는다. 따라서 이들의 계면이 손상되는 것을 방지할 수 있어 박막 트랜지스터의 전기적 특성을 향상시킬 수 있다.9, since the gate insulating film 140, the first silicon film for the intrinsic semiconductor 154, and the insulating film for the projection 30 are sequentially stacked and then the projections are etched, the gate insulating film 140 and the gate insulating film The interface of the intrinsic semiconductor 154 or the interface between the protrusion 30 and the intrinsic semiconductor 154 is not exposed to the etching process. Therefore, it is possible to prevent their interfaces from being damaged, and the electrical characteristics of the thin film transistor can be improved.

도 10은 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다.10 is a cross-sectional view of a thin film transistor according to another embodiment of the present invention.

도 10의 박막 트랜지스터는 대부분 도 9의 박막 트랜지스터의 층간 구조와 거의 같다. The thin film transistor of FIG. 10 is almost the same as the interlayer structure of the thin film transistor of FIG.

구체적으로 살펴보면, 기판(110) 위에 게이트 전극(124)이 위치하고, 게이트 전극(124) 위에 게이트 절연막(140)이 위치한다. 그리고 게이트 절연막(140) 위에 진성 반도체(154)가 위치하고, 진성 반도체(154) 위에 돌기(30)가 위치한다. 돌기(30)의 측벽에는 제1 저항성 접촉 부재(163)와 제2 저항성 접촉 부재(165)가 위치하고, 제1 저항성 접촉 부재(163) 및 제2 저항성 접촉 부재(165) 위에는 각각 소스 전극(173) 및 드레인 전극(175)이 위치한다.Specifically, the gate electrode 124 is located on the substrate 110, and the gate insulating film 140 is located on the gate electrode 124. The intrinsic semiconductor 154 is located on the gate insulating film 140 and the protrusion 30 is located on the intrinsic semiconductor 154. A first resistive contact member 163 and a second resistive contact member 165 are disposed on the side wall of the projection 30 and a source electrode 173 and a second resistive contact member 165 are formed on the first resistive contact member 163 and the second resistive contact member 165, And the drain electrode 175 are located.

그리고 돌기(30), 소스 전극(173), 드레인 전극(175), 제1 저항성 접촉 부재(163) 및 제2 저항성 접촉 부재(165)를 노출하는 개구부(P)를 가지는 평탄면(80)이 형성되어 있으며, 돌기(30), 소스 전극(173), 드레인 전극(175), 제1 저항성 접촉 부재(163) 및 제2 저항성 접촉 부재(165)는 평탄막(80)과 함께 평탄면을 제공한다. And a flat surface 80 having an opening P exposing the protrusion 30, the source electrode 173, the drain electrode 175, the first resistive contact member 163 and the second resistive contact member 165 And the protrusion 30, the source electrode 173, the drain electrode 175, the first resistive contact member 163 and the second resistive contact member 165 provide a flat surface together with the flat film 80 do.

그러나 도 10의 실시예에서는 도 9의 실시예에서와 달리 돌기(30)를 형성할 때 돌기용 절연막과 함께 진성 반도체(154)용 규소막까지 함께 패터닝하여 진성 반도체(154)의 폭이 게이트 전극(124)의 폭과 거의 동일하게 형성한다.However, in the embodiment of FIG. 10, unlike the embodiment of FIG. 9, when the protrusion 30 is formed, the silicon film for the intrinsic semiconductor 154 is patterned together with the insulating film for protrusions so that the width of the intrinsic semiconductor 154 (124).

이와 같이 게이트 전극(124)의 폭을 돌기(30)의 폭과 같거나 작게 형성하면, 소스 전극(173) 및 드레인 전극(175)가 게이트 전극(124)과 중첩하지 않으므로 도 10의 박막 트랜지스터 보다 기생 용량(Cgs)을 더욱 감소시킬 수 있다.The width of the gate electrode 124 is set to be equal to or smaller than the width of the protrusion 30 so that the source electrode 173 and the drain electrode 175 do not overlap with the gate electrode 124, The parasitic capacitance Cgs can be further reduced.

또한, 도 10의 실시예에서는 도 9에서와 달리 평탄막을 형성하지 않는다. 즉, 평탄막을 형성하지 않고 소스 전극(173) 및 드레인 전극(175)용 도전 패턴 및 저항성 접촉 부재(163, 165)용 규소 패턴을 식각하여 돌기(30)의 상부면을 노출하여 소스 전극(173) 및 드레인 전극(175)과 저항성 접촉 부재(163, 165)을 완성한다.In the embodiment of FIG. 10, a flat film is not formed unlike in FIG. That is, the conductive pattern for the source electrode 173 and the drain electrode 175 and the silicon pattern for the resistive contact members 163 and 165 are etched without forming a flat film to expose the upper surface of the protrusion 30 to form the source electrode 173 And the drain electrode 175 and the resistive contact members 163 and 165 are completed.

그러나 도 10의 실시예에서도 도 9에서와 같이 평탄막을 형성한 후 전면 에치를 진행할 수 있다.However, in the embodiment of FIG. 10 as well, as shown in FIG.

그럼 이상의 박막 트랜지스터를 포함하는 액정 표시 장치용 박막 트랜지스터 표시판에 대해서 구체적으로 설명한다.Hereinafter, a thin film transistor display panel for a liquid crystal display device including the thin film transistor will be described in detail.

도 11는 본 발명의 실시예에 따른 박막 트랜지스터의 배치도이고, 도 12은 도 11의 XII-XII선을 따라 잘라 도시한 단면도이다.FIG. 11 is a layout diagram of a thin film transistor according to an embodiment of the present invention, and FIG. 12 is a cross-sectional view taken along line XII-XII of FIG.

도 11 및 도 12에 도시한 바와 같이, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 게이트선(gate line)(121)이 형성되어 있다.As shown in FIGS. 11 and 12, a plurality of gate lines 121 are formed on an insulating substrate 110 made of transparent glass or plastic.

게이트선(121)은 게이트 신호를 전달하고 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 위로 돌출한 게이트 전극(124)을 포함한다. The gate line 121 transmits the gate signal and extends mainly in the horizontal direction. Each gate line 121 includes a gate electrode 124 protruding upward.

게이트 전극(124) 위에는 게이트 절연막(140)이 형성되어 있으며, 게이트 절연막(140)은 기판 면에 대해서 돌출한 돌기(30)를 포함한다. 게이트 절연막(140) 및 돌기(30)는 질화 규소 도는 산화 규소 따위로 이루어진다. A gate insulating layer 140 is formed on the gate electrode 124. The gate insulating layer 140 includes protrusions 30 protruding from the substrate surface. The gate insulating film 140 and the protrusions 30 are made of silicon nitride or silicon oxide.

게이트 절연막(140) 및 돌기(30) 위에는 수소화 비정질 규소, 다결정 규소 또는 산화 반도체 등으로 만들어진 진성 반도체(154)가 형성되어 있다.An intrinsic semiconductor 154 made of hydrogenated amorphous silicon, polycrystalline silicon, or an oxide semiconductor is formed on the gate insulating film 140 and the protrusion 30.

그리고 진성 반도체(154) 위에는 제1 저항성 접촉 부재(163) 및 제2 저항성 접촉 부재(165)가 형성되어 있다. 제1 저항성 접촉 부재(163) 및 제2 저항성 접촉 부재(165)는 쌍을 이루어 돌기(30)의 측벽에 위치하며 돌기(30)를 사이에 두고 마주한다. On the intrinsic semiconductor 154, a first resistive contact member 163 and a second resistive contact member 165 are formed. The first resistive contact member 163 and the second resistive contact member 165 are paired to be located on the side wall of the protrusion 30 and face the protrusion 30 therebetween.

저항성 접촉 부재(163a, 163b, 165a, 165b)는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드로 만들어질 수 있다. The resistive contact members 163a, 163b, 165a, and 165b may be made of a material such as n + hydrogenated amorphous silicon to which phosphorous n-type impurity is heavily doped, or made of a silicide.

제1 저항성 접촉 부재(163) 및 제2 저항성 접촉 부재(165)와 게이트 절연막(140) 위에는 각각 소스 전극(173)과 연결되어 있는 데이터선(171) 및 드레인 전극(175)이 형성되어 있다.A data line 171 and a drain electrode 175 connected to the source electrode 173 are formed on the first and second resistive contact members 163 and 165 and the gate insulating layer 140, respectively.

데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 있으며 게이트선(121)과 교차한다.The data line 171 transmits a data signal and extends mainly in the vertical direction and crosses the gate line 121.

그리고 데이터선(171) 및 드레인 전극(175) 위에는 개구부(P)를 가지는 평탄막(80)이 형성되어 있다. 그리고 평탄막(80) 및 진성 반도체(154) 위에는 보호막(180)이 형성되어 있다. 보호막(180)은 평탄화 특성이 우수한 유기 물질 또는 산화 규소 또는 질화 규소와 같은 무기 절연물질로 형성할 수 있다.A flat film 80 having an opening P is formed on the data line 171 and the drain electrode 175. A protective layer 180 is formed on the planarization layer 80 and the intrinsic semiconductor layer 154. The protective layer 180 may be formed of an organic material having excellent planarization characteristics or an inorganic insulating material such as silicon oxide or silicon nitride.

보호막(180)에는 드레인 전극(175)을 노출하는 접촉 구멍(185)이 형성되어 있다. The contact hole 185 is formed in the passivation layer 180 to expose the drain electrode 175.

그리고 보호막(180) 위에는 화소 전극(191)이 형성되어 있으며, 화소 전극(191)은 접촉 구멍(185)을 통해서 드레인 전극(175)과 연결된다.A pixel electrode 191 is formed on the passivation layer 180 and the pixel electrode 191 is connected to the drain electrode 175 through a contact hole 185.

본 발명의 실시예에서와 같은 박막 트랜지스터를 형성하면, 박막 트랜지스터의 크기를 감소시킬 수 있으므로 화소의 개구율이 향상된다. 그리고 평탄막(80)으로 인해서 화소 전극(191)이 형성되는 기판이 평탄하므로 돌출부로 인해서 화소 전극(191)의 패턴이 끊어지거나 하지 않으며, 돌출부로 인해서 액정 분자의 배향이 틀어지지 않으므로 빛샘 등이 감소할 수 있다.When the thin film transistor is formed as in the embodiment of the present invention, the size of the thin film transistor can be reduced, so that the aperture ratio of the pixel is improved. Since the substrate on which the pixel electrode 191 is formed is flat due to the flattening film 80, the pattern of the pixel electrode 191 is not broken due to the protrusion, and the alignment of the liquid crystal molecules is not broken due to the protrusion, .

이상, 본 발명의 실시예들을 설명하였지만 실시예들은 단지 하기의 특허청구범위에 기재된 본 발명의 보호범위를 설명하기 위한 '예'들이며 본 발명의 보호범위를 한정하지 않는다. 또한, 본 발명의 보호범위는 특허청구범위와 기술적으로 균등한 범위까지 확대될 수 있다.Although the embodiments of the present invention have been described above, the embodiments are merely examples for explaining the scope of protection of the present invention described in the following claims and do not limit the scope of protection of the present invention. Further, the scope of protection of the present invention can be expanded to a range that is technically equivalent to the claims.

30: 돌기 80: 평탄막
110: 기판 121: 게이트선
124: 게이트 전극 140: 게이트 절연막
154: 진성 반도체 163: 제1 저항성 접촉 부재
165: 제2 저항성 접촉 부재 171: 데이터선
173: 소스 전극 175: 드레인 전극
180: 보호막 185: 접촉 구멍
191: 화소 전극30: projection 80: flat membrane
110: substrate 121: gate line
124: gate electrode 140: gate insulating film
154: intrinsic semiconductor 163: first resistive contact member
165: second resistive contact member 171: data line
173: source electrode 175: drain electrode
180: Protective film 185: Contact hole
191:

Claims (17)

절연 기판 위에 형성되어 있는 게이트 전극,
상기 게이트 전극 위에 형성되어 있는 게이트 절연막,
상기 게이트 절연막 위에 형성되어 있는 돌기,
상기 돌기의 측벽에 위치하며 분리되어 있는 제1 저항성 접촉 부재 및 제2 저항성 접촉 부재,
상기 제1 저항성 접촉 부재 및 제2 저항성 접촉 부재 위에 각각 위치하는 소스 전극 및 드레인 전극
을 포함하고,
상기 제1 저항성 접촉 부재와 상기 제2 저항성 접촉 부재가 형성되어 있는 측벽은 마주하고 있으며 상기 마주하는 두 측벽 사이를 가로 질러 박막 트랜지스터의 채널이 형성되는 박막 트랜지스터.A gate electrode formed on the insulating substrate,
A gate insulating film formed on the gate electrode,
A projection formed on the gate insulating film,
A first resistive contact member and a second resistive contact member which are located on the side wall of the projection and are separated from each other,
And a source electrode and a drain electrode which are respectively disposed on the first resistive contact member and the second resistive contact member,
/ RTI >
Wherein a side wall of the first resistive contact member and the second resistive contact member face each other and a channel of the thin film transistor is formed across the opposing two side walls. 제1항에서,
상기 돌기와 상기 제1 저항성 접촉 부재 사이, 상기 돌기와 상기 제2 저항성 접촉 부재 사이에 상기 채널과 연결되는 진성 반도체층을 더 포함하는 박막 트랜지스터.The method of claim 1,
And an intrinsic semiconductor layer connected between the protrusion and the first resistive contact member and between the protrusion and the second resistive contact member with the channel. 제2항에서,
상기 돌기는 상기 게이트 절연막과 일체형으로 형성하는 박막 트랜지스터.3. The method of claim 2,
And the protrusion is formed integrally with the gate insulating film. 제1항에서,
상기 돌기는 진성 반도체와 일체형으로 이루어지는 박막 트랜지스터.The method of claim 1,
And the protrusion is formed integrally with the intrinsic semiconductor. 제1항에서,
상기 채널은 상기 게이트 절연막 위에 위치하고,
상기 돌기는 상기 채널 위에 위치하며, 상기 돌기는 게이트 절연막과 동일한 물질로 이루어지는 박막 트랜지스터.The method of claim 1,
The channel being located above the gate insulating film,
Wherein the protrusion is located on the channel, and the protrusion is made of the same material as the gate insulating film. 제5항에서,
상기 게이트 전극의 폭은 상기 돌기의 폭과 같거나, 상기 돌기의 폭보다 좁게 형성되어 있는 박막 트랜지스터.The method of claim 5,
Wherein a width of the gate electrode is equal to a width of the projection or narrower than a width of the projection. 제1항에서,
상기 소스 전극 및 드레인 전극 위에 위치하며, 상기 돌기, 제1 저항성 접촉 부재, 제2 저항성 접촉 부재, 소스 전극 및 드레인 전극을 노출하는 개구부를 가지는 평탄막을 더 포함하는 박막 트랜지스터.The method of claim 1,
And a flattening film located above the source and drain electrodes and having an opening exposing the protrusion, the first resistive contact member, the second resistive contact member, the source electrode, and the drain electrode. 제7항에서,
상기 개구부를 통해서 노출되는 채널, 제1 저항성 접촉 부재, 제2 저항성 접촉 부재, 소스 전극 및 드레인 전극은 상기 평탄막과 함께 평탄면을 이루는 박막 트랜지스터.8. The method of claim 7,
Wherein the channel exposed through the opening, the first resistive contact member, the second resistive contact member, the source electrode, and the drain electrode form a flat surface together with the flattening film. 제1항에서,
상기 돌기의 측벽은 상기 기판 면에 대해서 기울어진 박막 트랜지스터.The method of claim 1,
And a side wall of the protrusion is inclined with respect to the substrate surface. 제9항에서,
상기 돌기의 폭은 개구부로 갈수록 좁아지는 사다리형인 박막 트랜지스터.The method of claim 9,
Wherein a width of the protrusion is a ladder type that becomes narrower toward an opening portion. 절연 기판 위에 형성되어 있으며 게이트 전극을 가지는 게이트선,
상기 게이트 전극 위에 형성되어 있는 게이트 절연막,
상기 게이트 절연막 위에 형성되어 있는 돌기,
상기 돌기의 측벽에 위치하며 분리되어 있는 제1 저항성 접촉 부재 및 제2 저항성 접촉 부재,
상기 제1 저항성 접촉 부재 및 제2 저항성 접촉 부재 위에 각각 위치하는 소스 전극 및 드레인 전극,
상기 소스 전극과 연결되어 있으며 상기 게이트선과 교차하는 데이터선,
상기 소스 전극 및 드레인 전극 위에 위치하며, 상기 돌기, 제1 저항성 접촉 부재, 제2 저항성 접촉 부재, 소스 전극 및 드레인 전극을 노출하는 개구부를 가지는 평탄막,
상기 평탄막 위에 위치하며 상기 개구부를 덮는 보호막,
상기 보호막 위에 위치하며 상기 드레인 전극과 연결되어 있는 화소 전극
을 포함하고,
상기 제1 저항성 접촉 부재와 상기 제2 저항성 접촉 부재가 형성되어 있는 측벽은 마주하고 있으며 상기 마주하는 두 측벽 사이를 가로 질러 박막 트랜지스터의 채널이 형성되는 박막 트랜지스터 표시판.A gate line formed on the insulating substrate and having a gate electrode,
A gate insulating film formed on the gate electrode,
A projection formed on the gate insulating film,
A first resistive contact member and a second resistive contact member which are located on the side wall of the projection and are separated from each other,
A source electrode and a drain electrode respectively disposed on the first resistive contact member and the second resistive contact member,
A data line connected to the source electrode and crossing the gate line,
A planarizing film located above the source electrode and the drain electrode and having an opening exposing the protrusion, the first resistive contact member, the second resistive contact member, the source electrode and the drain electrode,
A protective film located on the flat film and covering the opening,
And a pixel electrode disposed on the passivation layer and connected to the drain electrode,
/ RTI >
Wherein a side of the first resistive contact member and the side of the second resistive contact member are opposite to each other, and a channel of the thin film transistor is formed across the opposing two side walls. 제11항에서,
상기 돌기와 상기 제1 저항성 접촉 부재 사이, 상기 돌기와 상기 제2 저항성 접촉 부재 사이에 상기 채널과 연결되는 진성 반도체층을 더 포함하는 박막 트랜지스터 표시판.12. The method of claim 11,
And an intrinsic semiconductor layer connected between the protrusion and the first resistive contact member, and between the protrusion and the second resistive contact member, with the channel. 제12항에서,
상기 돌기는 상기 게이트 절연막과 일체형으로 형성하는 박막 트랜지스터 표시판.The method of claim 12,
Wherein the protrusion is formed integrally with the gate insulating film. 제11항에서,
상기 돌기는 진성 반도체와 일체형으로 이루어지는 박막 트랜지스터 표시판.12. The method of claim 11,
Wherein the projections are formed integrally with the intrinsic semiconductor. 제11항에서,
상기 채널은 상기 게이트 절연막 위에 위치하고,
상기 돌기는 상기 채널 위에 위치하며, 상기 돌기는 상기 게이트 절연막과 동일한 물질로 이루어지는 박막 트랜지스터 표시판.12. The method of claim 11,
The channel being located above the gate insulating film,
Wherein the projection is located on the channel, and the projection is made of the same material as the gate insulating film. 제15항에서,
상기 게이트 전극의 폭은 상기 돌기의 폭과 같거나, 상기 돌기의 폭보다 좁게 형성되어 있는 박막 트랜지스터 표시판.16. The method of claim 15,
Wherein a width of the gate electrode is equal to or smaller than a width of the projection. 제11항에서,
상기 개구부를 통해서 노출되는 채널, 제1 저항성 접촉 부재, 제2 저항성 접촉 부재, 소스 전극 및 드레인 전극은 상기 평탄막과 함께 평탄면을 이루는 박막 트랜지스터 표시판.
12. The method of claim 11,
Wherein the channel exposed through the opening, the first resistive contact member, the second resistive contact member, the source electrode, and the drain electrode form a flat surface together with the flattening film.
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