KR101639953B1 - 이중 채널 차동 모드 신호 전송 인터페이스를 가지는 전자 회로 장치 - Google Patents

이중 채널 차동 모드 신호 전송 인터페이스를 가지는 전자 회로 장치 Download PDF

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전정훈
김상훈
신훈
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Abstract

본 발명의 실시예들에 따른 전자 회로 장치는 제1 및 제2 채널들을 통해 제1 및 제2 차동 신호쌍들을 각각 전송하기 위한 이중 채널 차동 모드 신호 전송 인터페이스를 가지는 전자 회로 장치이다. 이중 채널 차동 모드 신호 전송 인터페이스는 제1 입력 신호를 입력받고 전원 전압과 중간 전압 사이의 제1 전압 범위 내에서 스윙하는 제1 차동 신호쌍을 제1 채널에 출력하는 제1 차동 출력 드라이버, 제2 입력 신호를 입력받고 중간 전압과 접지 전압 사이의 제2 전압 범위 내에서 스윙하는 제2 차동 신호쌍을 제2 채널에 출력하며 제1 차동 출력 드라이버의 정적 구동 전류를 재사용하도록 연결된 제2 차동 출력 드라이버 및 중간 전압을 생성하는 중간 전압 생성부를 포함하는 송신단을 포함할 수 있다.

Description

이중 채널 차동 모드 신호 전송 인터페이스를 가지는 전자 회로 장치{ELECTRIC CIRCUIT DEVICE HAVING DUAL CHANNEL DIFFERENTIAL MODE SIGNALING INTERFACE}
본 발명은 신호 전송 인터페이스에 관한 것으로, 더욱 상세하게는, 차동 모드 신호 전송 인터페이스에 관한 것이다.
서로 떨어져 있는 컴포넌트들 또는 장치들 사이를 연결하기 위한 신호 전송 인터페이스는 전체 시스템의 처리 속도, 소비 전력, 내구성, 신뢰성 및 가격 등을 결정하는 중요한 요소들 중 하나이다. 신호 전송 인터페이스는 예를 들어 프로세서와 주변 회로들 사이, 칩과 칩 사이, 또는 이미지 센서와 신호 처리 프로세서 사이의 신호 전송과 같은 다양한 어플리케이션들의 특성에 따라 다양한 신호 전송 아키텍처들에 기반하여 개발되고 있다.
신호 전송 인터페이스는 정보를 전달하는 수단에 따라 전류 모드 또는 전압 모드로 구분되기도 하고, 신호의 형태에 따라 차동(differential) 모드 또는 싱글엔디드(single-ended) 모드로 크게 구분되기도 하며, 연관된 신호를 동시에 전송하는 채널의 수에 따라 다중 채널 모드 또는 단일 채널 모드로 구분될 수도 있다.
전류 모드는 정보를 전류의 크기로 표현하는 방식이고 전압 모드는 정보를 전압의 크기로 표현하는 방식이다. 대부분의 회로 소자들은 전압으로 제어되거나 해석되므로 전압 모드의 인터페이스가 더 흔히 사용된다.
차동 모드는 싱글엔디드 모드에 비해 출력단에서 두 배의 스윙을 얻을 수 있어서 잡음이나 DC 레벨에 대해 내성이 강하지만 드라이버가 정전류를 지속적으로 사용하므로 전력 소비가 크다. 반면에 싱글엔디드 모드(또는 차동 모드에 대비되어 단동 모드라고도 함)는 전력 소비가 상대적으로 적지만 출력 신호의 스윙이 작아 잡음에 약할 수 있다.
다중 채널 인터페이스는 속도나 대역폭 측면에서 단일 채널 인터페이스보다 유리하고, 칩 면적 측면에서는 채널마다 필요한 드라이버들로 인해 면적 증가는 피할 수 없고 채널마다 드라이버들이 각자 정적 구동 전류를 소비하기 때문에 전력 소비가 늘어날 가능성이 높다.
이렇듯 설계 철학과 용도에 따라 다양한 인터페이스 아키텍처들이 설계될 수 있는데, 예를 들어 데이터의 상위 비트들(MSB)과 하위 비트들(LSB)을 각각 분리된 두 개의 채널들을 통해 전송함으로써 높은 전송 속도를 얻으면서 잡음에 내성을 갖기 위해 이중 채널 모드와 차동 모드를 채택할 수 있다.
이러한 이중 채널 차동 모드 인터페이스는 속도, 대역폭, 잡음 측면에서 단일 채널 단동 모드 인터페이스보다 유리할 것이지만, 전력 소비 측면에서는 불리할 가능성이 높다.
따라서, 이중 채널 차동 모드 인터페이스의 드라이버들의 소비 전력을 줄임으로써 전력 소비 측면에서 불리한 점을 개선할 수 있는 새로운 아키텍처가 필요하다.
본 발명이 해결하고자 하는 과제는 이중 채널 차동 모드 신호 전송 인터페이스를 가지는 전자 회로 장치를 제공하는 데에 있다.
본 발명이 해결하고자 하는 과제는 송신단에서 정적 구동 전류를 채널 드라이버들이 공유하게 함으로써 전력 소비를 줄일 수 있는 이중 채널 차동 모드 신호 전송 인터페이스를 가지는 전자 회로 장치를 제공하는 데에 있다.
본 발명이 해결하고자 하는 과제는 각 채널에서 차동 전압 스윙의 전압 범위가 서로 다르지만 수신단에서 각 채널의 차동 신호들의 타이밍 스큐를 최소화할 수 있는 이중 채널 차동 모드 신호 전송 인터페이스를 가지는 전자 회로 장치를 제공하는 데에 있다.
본 발명의 해결과제는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확히 이해될 수 있을 것이다.
본 발명의 기술적 사상에 따른 제1 및 제2 채널들을 통해 제1 및 제2 차동 신호쌍들을 각각 전송하기 위한 이중 채널 차동 모드 신호 전송 인터페이스를 가지는 전자 회로 장치로서,
상기 이중 채널 차동 모드 신호 전송 인터페이스는
제1 입력 신호를 입력받고 전원 전압과 중간 전압 사이의 제1 전압 범위 내에서 스윙하는 제1 차동 신호쌍을 상기 제1 채널에 출력하는 제1 차동 출력 드라이버, 제2 입력 신호를 입력받고 상기 중간 전압과 접지 전압 사이의 제2 전압 범위 내에서 스윙하는 제2 차동 신호쌍을 상기 제2 채널에 출력하며 상기 제1 차동 출력 드라이버의 정적 구동 전류를 재사용하도록 연결된 제2 차동 출력 드라이버 및 상기 중간 전압을 생성하는 중간 전압 생성부를 포함하는 송신단을 포함할 수 있다.
일 실시예에 따라, 상기 제1 차동 출력 드라이버는
상기 전원 전압 및 상기 중간 전압 사이에 직렬 연결된 제1 및 제2 P형 트랜지스터들; 및
상기 전원 전압 및 상기 중간 전압 사이에 직렬 연결되고 상기 제1 및 제2 P형 트랜지스터들의 직렬 연결에 대해 병렬 연결되는 제3 및 제4 P형 트랜지스터들을 포함하고,
상기 제1 입력 신호는 상기 제1 및 제4 P형 트랜지스터들의 제어 단자들의 접점 또는 제2 및 제3 P형 트랜지스터들의 제어 단자들의 접점에 인가되며,
상기 제1 차동 신호쌍은 상기 제1 P형 트랜지스터의 드레인 단자와 상기 제2 P형 트랜지스터의 소스 단자의 접점과 상기 제3 P형 트랜지스터의 드레인 단자는 상기 제4 P형 트랜지스터의 소스 단자의 접점에서 각각 출력될 수 있다.
일 실시예에 따라, 상기 제2 차동 출력 드라이버는
상기 중간 전압 및 상기 접지 전압 사이에 직렬 연결된 제1 및 제2 N형 트랜지스터들; 및
상기 중간 전압 및 상기 접지 전압 사이에 직렬 연결되고 상기 제1 및 제2 N형 트랜지스터들의 직렬 연결에 대해 병렬 연결되는 제3 및 제4 N형 트랜지스터들을 포함하고,
상기 제2 입력 신호는 상기 제1 및 제4 N형 트랜지스터들의 제어 단자들의 접점 또는 제2 및 제3 N형 트랜지스터들의 제어 단자들의 접점에 인가되며,
상기 제2 차동 신호쌍은 상기 제1 N형 트랜지스터의 소스 단자와 상기 제2 N형 트랜지스터의 드레인 단자의 접점과 상기 제3 N형 트랜지스터의 소스 단자는 상기 제4 N형 트랜지스터의 드레인 단자의 접점에서 각각 출력될 수 있다.
일 실시예에 따라, 상기 중간 전압의 레벨은 상기 전원 전압의 레벨의 절반에 해당할 수 있다.
일 실시예에 따라, 상기 전자 회로 장치는
상기 제1 채널을 통해 수신된 제1 차동 신호쌍에 대해 상기 제1 채널의 심볼간 간섭(ISI)을 보상하는 제1 이퀄라이저(Equalizer) 및 상기 제2 채널을 통해 수신된 제2 차동 신호쌍에 대해 공통 모드 전압을 보정하고 상기 제2 채널의 심볼간 간섭을 보상하는 제2 이퀄라이저를 포함하는 수신단을 더 포함할 수 있다.
일 실시예에 따라, 상기 제2 이퀄라이저는
상기 제2 차동 신호쌍의 공통 모드 전압의 레벨을 소정의 목표 공통 모드 전압의 레벨까지 상승시켜 레벨 시프트된 제2 차동 신호쌍을 출력하는 레벨 시프터; 및
상기 레벨 시프트된 제2 차동 신호쌍에 대해 상기 제2 채널의 주파수 응답에 따른 왜곡을 보상하여 심볼간 간섭을 제거하는 연속 시간 선형 이퀄라이저(Continuous Time Linear Equalizer)를 포함할 수 있다.
일 실시예에 따라, 상기 제2 이퀄라이저는
공통 게이트 연결된 제1 트랜지스터들의 소스들에서 입력되는 상기 제2 차동 신호쌍의 공통 모드 전압의 레벨을 소정의 목표 공통 모드 전압의 레벨까지 상승시켜 레벨 시프트되고 또한 상기 제2 채널의 심볼간 간섭이 보상되도록 이퀄라이징된 제2 차동 신호쌍을 상기 제1 트랜지스터들의 드레인들 사이에서 출력하는 레벨 시프터; 및
상기 제1 트랜지스터들의 드레인들 사이에 등가 네가티브 커패시턴스를 제공하는 네가티브 커패시터 회로부를 포함하고,
상기 제1 트랜지스터들의 소스들은 각각 레벨 시프터 바이어스 전류를 흘리는 전류원들과 연결되고, 상기 제1 트랜지스터들의 드레인들은 각각 부하들을 통해 상기 전원 전압과 연결될 수 있다.
일 실시예에 따라, 상기 제2 이퀄라이저는
상기 제2 차동 신호쌍의 공통 모드 전압의 레벨의 변화를 상쇄하여 일정하게 유지되는 상기 레벨 시프터 바이어스 전류를 생성하고, 상기 제1 트랜지스터들의 소스들에 연결된 상기 전류원들에 대해 전류 미러링 연결되어, 상기 전류원들에서 상기 레벨 시프트 바이어스 전류가 흐르도록 만드는 레벨 시프터 바이어스 회로부를 더 포함할 수 있다.
일 실시예에 따라, 상기 네가티브 커패시터 회로부는
제2 트랜지스터들의 소스들 사이에 제1 커패시터가 연결되고, 상기 제2 트랜지스터들의 드레인들은 각각 게이트들에 교차 연결(cross-couppled)되며, 상기 제2 트랜지스터들의 소스들 및 드레인들의 각각에 소정의 정전류를 공급하는 전류원들이 연결되고, 상기 제2 트랜지스터들의 드레인들이 상기 제1 트랜지스터들의 드레인들에 연결되어 상기 제1 트랜지스터들의 드레인들 사이에 상기 제1 커패시터의 크기에 종속적인 네가티브 커패시턴스가 나타나도록 구성될 수 있다.
본 발명의 다른 기술적 사상에 따라 제1 및 제2 채널들을 통해 제1 및 제2 차동 신호쌍들을 각각 전송하기 위한 이중 채널 차동 모드 신호 전송 인터페이스를 가지는 전자 회로 장치로서,
상기 이중 채널 차동 모드 신호 전송 인터페이스는
상기 제1 채널을 통해 수신된 제1 차동 신호쌍에 대해 상기 제1 채널의 심볼간 간섭을 보상하는 제1 이퀄라이저 및 상기 제2 채널을 통해 수신된 제2 차동 신호쌍에 대해 공통 모드 전압을 보정하고 상기 제2 채널의 심볼간 간섭을 보상하는 제2 이퀄라이저를 포함하는 수신단을 포함할 수 있다.
본 발명의 다른 기술적 사상에 따라 제1 및 제2 채널들을 통해 제1 및 제2 차동 신호쌍들을 각각 전송하기 위한 이중 채널 차동 모드 신호 전송 인터페이스를 가지는 전자 회로 장치로서,
상기 이중 채널 차동 모드 신호 전송 인터페이스는
상기 제1 및 제2 채널들을 통해 제1 및 제2 데이터의 정보를 각각 가지는 상기 제1 및 제2 차동 신호쌍들을 각각 전송할 수 있도록, 서로 다른 제1 및 제2 전압 범위들의 각각 내에서 스윙하는 상기 제1 및 제2 차동 신호쌍들을 상기 제1 및 제2 채널들에 각각 출력하는 송신단; 및
상기 제1 차동 신호쌍을 이퀄라이징하고, 상기 제1 전압 범위에 비해 상대적으로 낮은 상기 제2 전압 범위에서 스윙하는 상기 제2 차동 신호쌍의 공통 모드 전압을 소정의 목표 공통 모드 전압까지 레벨 시프트한 후에, 상기 레벨 시프트된 제2 차동 신호쌍을 이퀄라이징하는 수신단을 포함할 수 있다.
본 발명의 이중 채널 차동 모드 신호 전송 인터페이스를 가지는 전자 회로 장치에 따르면, 송신단에서 정적 구동 전류를 채널 드라이버들이 공유하게 함으로써 전력 소비를 줄일 수 있다.
본 발명의 이중 채널 차동 모드 신호 전송 인터페이스를 가지는 전자 회로 장치에 따르면, 각 채널에서 차동 전압 스윙의 전압 범위가 서로 다르지만 수신단에서 각 채널의 차동 신호들의 타이밍 스큐를 최소화할 수 있다.
본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 이중 채널 차동 모드 신호 전송 인터페이스를 가지는 전자 회로 장치를 예시한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 이중 채널 차동 모드 신호 전송 인터페이스를 가지는 전자 회로 장치의 송신단을 예시한 블록도이다.
도 3은 본 발명의 일 실시예에 따른 이중 채널 차동 모드 신호 전송 인터페이스를 가지는 전자 회로 장치의 송신단의 이중 채널 드라이버들을 예시한 회로도이다.
도 4는 본 발명의 일 실시예에 따른 이중 채널 차동 모드 신호 전송 인터페이스를 가지는 전자 회로 장치의 수신단을 예시한 블록도이다.
도 5는 본 발명의 일 실시예에 따른 이중 채널 차동 모드 신호 전송 인터페이스를 가지는 전자 회로 장치의 수신단 중 제2 이퀄라이저를 구체적으로 예시한 회로도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 이중 채널 차동 모드 신호 전송 인터페이스를 가지는 전자 회로 장치를 예시한 블록도이다.
도 1을 참조하면, 전자 회로 장치(10)는 제1 및 제2 채널들(120, 130)을 통해 제1 및 제2 차동 신호쌍들(D1, D1B, D2, D2B)을 각각 전송하기 위한 이중 채널 차동 모드 신호 전송 인터페이스(100)를 가지는 전자 회로 장치로서, 예시적으로, 제1 로직 회로부(11), 제1 전처리부(12), 제2 로직 회로부(13), 제2 전처리부(14), 송신 클럭 생성부(15), 제1 데이터 복원부(16) 및 제2 데이터 복원부(17)를 더 포함할 수 있다.
제1 로직 회로부(11)는 제1 채널(120)을 통해 출력할 제1 데이터(DATA1)를 생성하고, 제1 전처리부(12)는 제1 데이터(DATA1)에 기초하여, 제1 채널(120)을 통해 전송하기에 적합하도록 제1 입력 신호(IN1)를 생성한다.
마찬가지로, 제2 로직 회로부(13)는 제2 채널(130)을 통해 출력할 제2 데이터(DATA2)를 생성하고, 제2 전처리부(14)는 제2 데이터(DATA2)에 기초하여, 제2 채널(130)을 통해 전송하기에 적합하도록 제2 입력 신호(IN2)를 생성한다.
송신 클럭 생성부(15)는 제1 및 제2 전처리부들(12, 14)이 제1 및 제2 데이터들(DATA1, DATA2)의 심볼들을 각각 탑재한 제1 및 제2 입력 신호들(IN1, IN2)을 생성하기 위한 송신 클럭(CLK1)을 제공한다.
이중 채널 차동 모드 신호 전송 인터페이스(100)는 송신단(110), 제1 및 제2 채널들(120, 130) 및 수신단(140)을 포함할 수 있다.
송신단(110)은 제1 및 제2 채널들(120, 130)을 통해 제1 및 제2 데이터(DATA1, DATA2)의 정보를 각각 가지는 제1 및 제2 차동 신호쌍들(D1, D1B, D2, D2B)을 각각 전송할 수 있도록, 서로 다른 제1 및 제2 전압 범위들의 각각 내에서 스윙하는 제1 및 제2 차동 신호쌍들(D1, D1B, D2, D2B)을 제1 및 제2 채널들(120, 130)에 각각 출력할 수 있다.
수신단(140)은 제1 차동 신호쌍(D1, D1B)을 이퀄라이징하고, 제1 전압 범위에 비해 상대적으로 낮은 제2 전압 범위에서 스윙하는 제2 차동 신호쌍(D2, D2B)의 공통 모드 전압(VCM)을 소정의 목표 공통 모드 전압까지 레벨 시프트한 후에 레벨 시프트된 제2 차동 신호쌍(DS2, DS2B)을 이퀄라이징할 수 있다.
제1 데이터 복원부(16)는 이퀄라이징된 제1 차동 신호쌍(DE1, DE1B)으로부터 복원되는 심볼들에 기초하여 제1 데이터(DATA1)를 복원하며, 제2 데이터 복원부(17)는 레벨 시프트 및 이퀄라이징된 제2 차동 신호쌍(DES2, DES2B)으로부터 복원되는 심볼들에 기초하여 제2 데이터(DATA2)를 복원할 수 있다.
제2 데이터 복원부(17)는 클럭 데이터 복원 회로(Clock Data Recovery, CDR)를 포함하여, 레벨 시프트 및 이퀄라이징된 제2 차동 신호쌍(DES2, DES2B)에서 검출되는 심볼들의 타이밍에 기초하여, 각각의 심볼들을 식별하기 위한 수신 클럭(CLK2)을 생성하고, 생성된 수신 클럭에 따라 제2 데이터(DATA2)를 복원하며, 생성된 수신 클럭(CLK2)을 제1 데이터 복원부(16)에도 제공할 수 있다.
한편, 이중 채널 차동 모드 신호 전송 인터페이스(100)의 송신단(110)을 구체적으로 설명하기 위해 도 2를 참조하면, 도 2는 본 발명의 일 실시예에 따른 이중 채널 차동 모드 신호 전송 인터페이스를 가지는 전자 회로 장치의 송신단을 예시한 블록도이다.
도 2에서, 구체적으로 이중 채널 차동 모드 신호 전송 인터페이스(100)의 송신단(110)은 제1 차동 출력 드라이버(111), 제2 차동 출력 드라이버(112) 및 중간 전압 생성부(113)를 포함할 수 있다.
제1 차동 출력 드라이버(111)는 제1 입력 신호(IN1)를 입력받고 전원 전압(VDD)과 중간 전압(VIM) 사이의 제1 전압 범위 내에서 스윙하는 제1 차동 신호쌍(D1, D1B)을 제1 채널(120)에 출력할 수 있다.
제2 차동 출력 드라이버(112)는 제2 입력 신호(IN2)를 입력받고 중간 전압(VIM)과 접지 전압(GND) 사이의 제2 전압 범위 내에서 스윙하는 제2 차동 신호쌍(D2, D2B)을 제2 채널(130)에 출력할 수 있다.
중간 전압 생성부(113)는 중간 전압(VIM)을 생성하여 제1 및 제2 차동 출력 드라이버들(111, 122)에 각각 제공할 수 있다.
실시예에 따라, 중간 전압(VIM)의 전압 레벨은 전원 전압(VDD)의 전압 레벨의 절반으로 설정될 수 있다.
실시예에 따라, 제1 및 제2 차동 출력 드라이버들(111, 112)은 정적 구동 전류(IDRV)를 재사용하도록 연결됨으로써, 전력 소비를 최소화할 수 있다.
정적 구동 전류(IDRV)의 재사용 연결은 도 2에 예시되는 바와 같이, 전원 전압(VDD)과 접지 전압(GND) 사이에서 제1 차동 출력 드라이버(111)와 제2 차동 출력 드라이버(112)가 위아래로 배치되는 연결을 의미한다. 다시 말해, 제1 차동 출력 드라이버(111)가 전원 전압(VDD)과 중간 전압(VIM) 사이에서 차동 구동함에 따라 전원 전압 단자에서 제1 차동 출력 드라이버(111)를 통해 중간 전압 단자로 흐르는 정적 구동 전류(IDRV)가 다시 중간 전압 단자에서 제2 차동 출력 드라이버(112)를 통해 접지 전압 단자로 흐른다.
한편, 제1 차동 출력 드라이버(111)와 제2 차동 출력 드라이버(112)의 세부 구조는 도 3을 참조하여 설명할 수 있다.
도 3은 본 발명의 일 실시예에 따른 이중 채널 차동 모드 신호 전송 인터페이스를 가지는 전자 회로 장치의 송신단의 이중 채널 드라이버들을 예시한 회로도이다.
도 3을 참조하면, 제1 차동 출력 드라이버(111)는 교차 연결된 제1 내지 제4 P형 트랜지스터들(MP1, MP2, MP3, MP4)을 포함할 수 있다.
구체적으로, 제1 및 제2 P형 트랜지스터들(MP1, MP2)은 전원 전압(VDD) 및 중간 전압(VIM) 사이에 직렬 연결되고, 또한 제3 및 제4 P형 트랜지스터들(MP3, MP4)도 전원 전압(VDD) 및 중간 전압(VIM) 사이에 직렬 연결된다. 직렬 연결된 제1 및 제2 P형 트랜지스터들(MP1, MP2)의 쌍과, 직렬 연결된 제3 및 제4 P형 트랜지스터들(MP3, MP4)의 쌍은 서로 병렬 연결된다. 또한, 제1 P형 트랜지스터(MP1)의 게이트는 제4 P형 트랜지스터(MP4)의 게이트에 연결되고, 제2 P형 트랜지스터(MP2)의 게이트는 제3 P형 트랜지스터(MP3)의 게이트에 연결된다.
제1 입력 신호(IN1)는 제2 및 제3 P형 트랜지스터들(MP2, MP3)의 제어 단자들, 즉 게이트들의 접점에 연결될 수 있고, 제1 입력 신호(IN1)의 반전 신호(IN1B)도 함께 제1 및 제4 P형 트랜지스터들(MP2, MP3)의 게이트들의 접점에 인가될 수도 있다.
제1 차동 신호쌍(D1, D1B)은 제1 P형 트랜지스터(MP1)의 드레인 단자와 제2 P형 트랜지스터(MP2)의 소스 단자의 접점과, 제3 P형 트랜지스터(MP3)의 드레인 단자와 제4 P형 트랜지스터(MP4)의 소스 단자의 접점에서 각각 출력될 수 있다.
제1 차동 출력 드라이버(111)가 이른바 P-OVER-P 구조의 교차 연결된 차동 증폭기 구조라고 한다면, 제2 차동 출력 드라이버(112)는 이른바 N-OVER-N 구조의 교차 연결된 차동 증폭기 구조라고 할 수 있다.
제2 차동 출력 드라이버(112)는 교차 연결된 제1 내지 제4 N형 트랜지스터들(MN1, MN2, MN3, MN4)을 포함할 수 있다.
구체적으로, 제1 및 제2 N형 트랜지스터들(MN1, MN2)은 중간 전압(VIM) 및 접지 전압(GND) 사이에 직렬 연결되고, 또한 제3 및 제4 N형 트랜지스터들(MN3, MN4)도 중간 전압(VIM) 및 접지 전압(GND) 사이에 직렬 연결된다. 직렬 연결된 제1 및 제2 N형 트랜지스터들(MN1, MN2)의 쌍과, 직렬 연결된 제3 및 제4 N형 트랜지스터들(MN3, MN4)의 쌍은 서로 병렬 연결된다. 또한, 제1 N형 트랜지스터(MN1)의 게이트는 제4 N형 트랜지스터(MN4)의 게이트에 연결되고, 제2 N형 트랜지스터(MN2)의 게이트는 제3 N형 트랜지스터(MN3)의 게이트에 연결된다.
제2 입력 신호(IN2)는 제1 및 제4 N형 트랜지스터들(MN1, MN4)의 제어 단자들, 즉 게이트들의 접점에 연결될 수 있고, 제2 입력 신호(IN2)의 반전 신호(IN2B)도 함께 제2 및 제3 N형 트랜지스터들(MN2, MN3)의 게이트들의 접점에 인가될 수 있다.
제2 차동 신호쌍(D2, D2B)은 제1 N형 트랜지스터(MN1)의 소스 단자와 제2 N형 트랜지스터(MN2)의 드레인 단자의 접점과, 제3 N형 트랜지스터(MN3)의 소스 단자와 제4 N형 트랜지스터(MN4)의 드레인 단자의 접점에서 각각 출력될 수 있다.
*한편, 이중 채널 차동 모드 신호 전송 인터페이스(100)의 수신단(140)을 구체적으로 설명하기 위해 도 4를 참조하면, 도 4는 본 발명의 일 실시예에 따른 이중 채널 차동 모드 신호 전송 인터페이스를 가지는 전자 회로 장치의 수신단을 예시한 블록도이다.
도 4에서, 구체적으로, 수신단(140)은 제1 이퀄라이저(Equalizer)(141), 제2 이퀄라이저(142)를 포함할 수 있다.
제1 이퀄라이저(141)는 제1 채널(120)을 통해 수신된 제1 차동 신호쌍(D1, D1B)에 대해 제1 채널(120)의 주파수 응답에 의해 발생하는 심볼간 간섭(ISI)을 보상하여 이퀄라이징된 제1 차동 신호쌍(DE1, DE1B)을 출력할 수 있다.
제2 이퀄라이저(142)는 제2 채널(130)을 통해 수신된 제2 차동 신호쌍(D2, D2B)에 대해 공통 모드 전압(VCM)을 보정하고 제2 채널(130)의 심볼간 간섭을 보상하여 이퀄라이징된 제2 차동 신호쌍(DES2, DES2B)을 출력할 수 있다.
특히, 제2 이퀄라이저(142)는 공통 모드 전압(VCM)의 보정을 위한 레벨 시프터(143)와 심볼간 간섭의 보상을 위한 연속 시간 선형 이퀄라이저(Continuous Time Linear Equalizer, CTLE)(144)를 포함할 수 있다.
레벨 시프터(143)는 제2 차동 신호쌍(D2, D2B)의 공통 모드 전압(VCM)의 전압 레벨을 소정의 목표 공통 모드 전압의 레벨까지 상승시켜 레벨 시프트된 제2 차동 신호쌍(DS2, DS2B)을 출력할 수 있다.
연속 시간 선형 이퀄라이저(144)는 레벨 시프트된 제2 차동 신호쌍(DS2, DS2B)에 대해 제2 채널(130)의 주파수 응답에 따른 주파수 도메인의 왜곡을 보상하여 심볼간 간섭을 제거한, 이퀄라이징된 제2 차동 신호쌍(DES2, DES2B)을 출력할 수 있다.
제2 이퀄라이저(142)는 레벨 시프팅과 이퀄라이징 기능을 수행하기 위해 다양한 구조로 구현될 수 있다.
특히, 레벨 시프팅과 이퀄라이징을 하나의 차동 증폭기 구조로 구현할 수 있는 구체적인 회로도를 예시하기 위해 도 5를 참조하면, 도 5는 본 발명의 일 실시예에 따른 이중 채널 차동 모드 신호 전송 인터페이스를 가지는 전자 회로 장치의 수신단 중 제2 이퀄라이저를 구체적으로 예시한 회로도이다.
도 5에서, 제2 이퀄라이저(142)는 레벨 시프팅과 이퀄라이징을 함께 수행할 수 있는 복합 레벨 시프터(145) 및 레벨 시프터 바이어스 회로부(147)를 포함할 수 있다.
복합 레벨 시프터(145)는 제2 채널(130)을 통해 수신된 제2 차동 신호쌍(D2, D2B)을 공통 게이트 연결된 제1 트랜지스터들(M1, M1B)의 소스들에서 입력받고, 제2 차동 신호쌍(D2, D2B)의 공통 모드 전압(VCM)의 전압 레벨을 소정의 목표 공통 모드 전압의 전압 레벨까지 상승시키는 동시에, 네가티브 커패시터 회로부(146)로부터 제1 트랜지스터들(M1, M1B)의 드레인들 사이에 제공되는 등가 네가티브 커패시턴스를 이용하여, 제2 채널(130)의 주파수 응답에 따른 주파수 도메인의 왜곡을 보상하여 심볼간 간섭이 제거되도록 이퀄라이징된 제2 차동 신호쌍(DES2, DES2B)을 제1 트랜지스터들(M1, M1B)의 드레인들 사이에서 출력할 수 있다.
한편, 복합 레벨 시프터(145)의 제1 트랜지스터들(M1, M1B)의 소스들은 각각 레벨 시프터 바이어스 전류(IB)를 흘리는 전류원들(MS, MSB)과 연결되고, 제1 트랜지스터들(M1, M1B)의 드레인들은 각각 부하들(RL, RLB)을 통해 전원 전압(VDD)과 연결된다.
네가티브 커패시터 회로부(146)는 제1 커패시터(C1)의 커패시턴스의 크기에 종속되는 등가 네가티브 커패시턴스가 나타나도록 하는 차동 증폭 회로로서, 복합 레벨 시프터(145) 내의 제1 트랜지스터들(M1, M1B)의 드레인들 사이에 등가 네가티브 커패시턴스를 제공할 수 있다.
좀더 구체적으로 네가티브 커패시터 회로부(146)는 제2 트랜지스터들(M2, M2B)의 소스들 사이에 제1 커패시터(C1)가 연결되고, 드레인들과 게이트들이 서로 교차 연결(cross-couppled)되며, 제2 트랜지스터들(M2, M2B)의 소스들 및 드레인들의 각각에 소정의 정전류를 공급하는 전류원들이 연결된다.
네가티브 커패시터 회로부(146)의 제2 트랜지스터들(M2, M2B)의 드레인들이 복합 레벨 시프터(145)의 제1 트랜지스터들(M1, M1B)의 드레인들에 연결됨으로써, 제1 트랜지스터들(M1, M1B)의 드레인들 사이에 제1 커패시터(C1)의 크기에 종속적인 등가 네가티브 커패시턴스가 나타날 수 있다.
한편, 레벨 시프터 바이어스 회로부(147)는 제2 차동 신호쌍(D2, D2B)의 공통 모드 전압(VCM)의 전압 레벨의 변화를 상쇄하여 일정하게 유지되도록 트랜스컨턱턴스(transconductance) 상수 gm을 일정하게 유지할 수 있는 정적 트랜스컨덕턴스 바이어스 회로(constant gm bias circuit)을 이용하여 바이어스 전류(αIB)를 생성할 수 있다. 이때, 레벨 시프터 바이어스 회로부(147)는 복합 레벨 시프터(145)의 제1 트랜지스터들(M1, M1B)의 소스들에 연결된 전류원들(MS, MSB)에 대해 전류 미러링 연결되어, 바이어스 전류(αIB)로부터 미러링된 레벨 시프트 바이어스 전류(IB)가 미러링되어 전류원들(MS, MSB)에서도 흐르도록 할 수 있다.
본 실시예 및 본 명세서에 첨부된 도면은 본 발명에 포함되는 기술적 사상의 일부를 명확하게 나타내고 있는 것에 불과하며, 본 발명의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당업자가 용이하게 유추할 수 있는 변형예와 구체적인 실시예는 모두 본 발명의 권리범위에 포함되는 것이 자명하다고 할 것이다.
10 전자 회로 장치 11 제1 로직 회로부
12 제1 전처리부 13 제2 로직 회로부
14 제2 전처리부 15 송신 클럭 생성부
16 제1 데이터 복원부 17 제2 데이터 복원부
18 클럭 복원부
100 이중 채널 차동 모드 신호 전송 인터페이스
110 송신단 111 제1 차동 출력 드라이버
112 제2 차동 출력 드라이버 113 중간 전압 생성부
120 제1 채널
130 제2 채널
140 수신단
141 제1 이퀄라이저 142 제2 이퀄라이저
143 레벨 시프터 144 연속 시간 선형 이퀄라이저
145 복합 레벨 시프터 146 네가티브 커패시터 회로부
147 레벨 시프터 바이어스 회로부

Claims (6)

  1. 제1 및 제2 채널들을 통해 제1 및 제2 차동 신호쌍들을 각각 전송하기 위한 이중 채널 차동 모드 신호 전송 인터페이스를 가지는 전자 회로 장치로서,
    상기 이중 채널 차동 모드 신호 전송 인터페이스는
    제1 입력 신호를 입력받고 전원 전압과 중간 전압 사이의 제1 전압 범위 내에서 스윙하는 제1 차동 신호쌍을 상기 제1 채널에 출력하는 제1 차동 출력 드라이버, 제2 입력 신호를 입력받고 상기 중간 전압과 접지 전압 사이의 제2 전압 범위 내에서 스윙하는 제2 차동 신호쌍을 상기 제2 채널에 출력하며 상기 제1 차동 출력 드라이버의 정적 구동 전류를 재사용하도록 연결된 제2 차동 출력 드라이버 및 상기 중간 전압을 생성하는 중간 전압 생성부를 포함하는 송신단을 포함하는 것을 특징으로 하는 전자 회로 장치.
  2. 청구항 1에 있어서, 상기 제1 차동 출력 드라이버는
    상기 전원 전압 및 상기 중간 전압 사이에 직렬 연결된 제1 및 제2 P형 트랜지스터들; 및
    상기 전원 전압 및 상기 중간 전압 사이에 직렬 연결되고 상기 제1 및 제2 P형 트랜지스터들의 직렬 연결에 대해 병렬 연결되는 제3 및 제4 P형 트랜지스터들을 포함하고,
    상기 제1 입력 신호는 상기 제1 및 제4 P형 트랜지스터들의 제어 단자들의 접점 또는 제2 및 제3 P형 트랜지스터들의 제어 단자들의 접점에 인가되며,
    상기 제1 차동 신호쌍은 상기 제1 P형 트랜지스터의 드레인 단자와 상기 제2 P형 트랜지스터의 소스 단자의 접점과 상기 제3 P형 트랜지스터의 드레인 단자는 상기 제4 P형 트랜지스터의 소스 단자의 접점에서 각각 출력되는 것을 특징으로 하는 전자 회로 장치.
  3. 청구항 1에 있어서, 상기 제2 차동 출력 드라이버는
    상기 중간 전압 및 상기 접지 전압 사이에 직렬 연결된 제1 및 제2 N형 트랜지스터들; 및
    상기 중간 전압 및 상기 접지 전압 사이에 직렬 연결되고 상기 제1 및 제2 N형 트랜지스터들의 직렬 연결에 대해 병렬 연결되는 제3 및 제4 N형 트랜지스터들을 포함하고,
    상기 제2 입력 신호는 상기 제1 및 제4 N형 트랜지스터들의 제어 단자들의 접점 또는 제2 및 제3 N형 트랜지스터들의 제어 단자들의 접점에 인가되며,
    상기 제2 차동 신호쌍은 상기 제1 N형 트랜지스터의 소스 단자와 상기 제2 N형 트랜지스터의 드레인 단자의 접점과 상기 제3 N형 트랜지스터의 소스 단자는 상기 제4 N형 트랜지스터의 드레인 단자의 접점에서 각각 출력되는 것을 특징으로 하는 전자 회로 장치.
  4. 청구항 1에 있어서, 상기 중간 전압의 레벨은 상기 전원 전압의 레벨의 절반에 해당하는 것을 특징으로 하는 전자 회로 장치.
  5. 청구항 1에 있어서, 상기 전자 회로 장치는
    상기 제1 채널을 통해 수신된 제1 차동 신호쌍에 대해 상기 제1 채널의 심볼간 간섭(ISI)을 보상하는 제1 이퀄라이저(Equalizer) 및 상기 제2 채널을 통해 수신된 제2 차동 신호쌍에 대해 공통 모드 전압을 보정하고 상기 제2 채널의 심볼간 간섭을 보상하는 제2 이퀄라이저를 포함하는 수신단을 더 포함하는 것을 특징으로 하는 전자 회로 장치.
  6. 제1 및 제2 채널들을 통해 제1 및 제2 차동 신호쌍들을 각각 전송하기 위한 이중 채널 차동 모드 신호 전송 인터페이스를 가지는 전자 회로 장치로서,
    상기 이중 채널 차동 모드 신호 전송 인터페이스는
    상기 제1 채널을 통해 수신된 제1 차동 신호쌍에 대해 상기 제1 채널의 심볼간 간섭을 보상하는 제1 이퀄라이저 및 상기 제2 채널을 통해 수신된 제2 차동 신호쌍에 대해 공통 모드 전압을 보정하고 상기 제2 채널의 심볼간 간섭을 보상하는 제2 이퀄라이저를 포함하는 수신단을 포함하는 것을 특징으로 하는 전자 회로 장치.
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