KR101629273B1 - Bump structure on semiconductor connection pads and Method of forming the same - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 238000000034 method Methods 0.000 title claims abstract description 48
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 53
- 229910052751 metal Inorganic materials 0.000 claims abstract description 31
- 239000002184 metal Substances 0.000 claims abstract description 31
- 239000000945 filler Substances 0.000 claims abstract description 16
- 238000007747 plating Methods 0.000 claims abstract description 13
- 229910000679 solder Inorganic materials 0.000 claims abstract description 11
- 230000008569 process Effects 0.000 claims description 30
- 238000005498 polishing Methods 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 5
- 238000000206 photolithography Methods 0.000 claims description 3
- 238000010899 nucleation Methods 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 239000010949 copper Substances 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4885—Wire-like parts or pins
- H01L21/4889—Connection or disconnection of other leads to or from wire-like parts, e.g. wires
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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Abstract
Description
본 발명은 반도체 연결패드 상의 범프 구조물 및 이의 형성방법에 관한 것으로서, 보다 상세하게는 반도체 연결패드 상에 본딩 와이어를 범프 구조물 형성을 위한 시드로 제공함으로써, 범프하부금속층(Under Bump Metallization, UBM) 공정을 생략할 수 있어, 공정시간을 단축시킬 수 있는 반도체 연결패드 상의 범프 구조물 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bump structure on a semiconductor connection pad and a method of forming the bump structure on a semiconductor connection pad. More particularly, the present invention relates to a bump structure on a semiconductor connection pad, To a bump structure forming method on a semiconductor connecting pad capable of shortening a process time.
플립-칩(Flip Chip)은 전기적 장치나 반도체 디바이스들을 “face-down”의 형태로 기판, 보드에 직접 장착할 수 있는 디바이스들을 일컫는다. 이러한 디바이스들을 기판에 장착할 때, 전기적인 연결은 칩 표면에 생성한 전도성 범프(bump)를 통해 이루어 진다. Flip Chip refers to devices that can mount electrical devices or semiconductor devices directly to a board or board in a "face-down" form. When these devices are mounted on a substrate, the electrical connection is made through a conductive bump created on the chip surface.
칩을 기판에 장착할 때, 칩이 뒤집어져서 장착되므로 여기에 기인하여 플립-칩이라고 일컬어진다. 플립-칩은 와이어-본딩이 필요하지 않기 때문에 일반적인 와이어-본딩 공정을 거치는 디바이스들에 비하여 사이즈가 훨씬 작다. 또한, 플립-칩은 와이어-본딩 보다 비용이 절감되는데, 이는 칩과 기판의 연결이 와이어-본딩에서는 한번에 하나씩 붙이는 반면, 플립-칩에서는 동시에 수행할 수 있기 때문이다. When a chip is mounted on a substrate, it is called a flip-chip because the chip is turned over and mounted. Since flip-chips do not require wire-bonding, they are much smaller in size than devices that go through a typical wire-bonding process. In addition, the flip-chip is more cost-effective than wire-bonding because the chip-to-board bonding can be done at the same time in a flip-chip while attaching one at a time in wire-bonding.
이러한 플립-칩에서 범핑(Bumping)이란 반도체 연결패드 상이 금 또는 솔더 등의 소재로 5~10㎛ 크기의 외부 접속단자(bump)를 형성하는 공정을 의미한다. 다이(Die) 표면의 범프들은 여러 기능을 수행할 수 있는데, 예컨대 기판과의 전기적 연결, 칩에서 기판으로 열 전달을 제공함으로써 열 방출, 칩과 칩 사이 또는 칩과 기판 사이에 공간을 제공하여 전기적인 쇼트를 방지, 물리적으로 칩을 지탱할 수 있는 역할 등을 한다. In this flip-chip, bumping refers to a process in which an external connection terminal (bump) having a size of 5 to 10 mu m is formed by a material such as gold or solder on a semiconductor connection pad. The bumps on the die surface can perform a variety of functions including, for example, electrical connection to the substrate, heat transfer from the chip to the substrate, heat dissipation, space between the chip and the chip, or between the chip and the substrate, Preventing a short circuit, and physically supporting the chip.
한편, 플립-칩에서 범핑 공정은 반도체 연결패드 상에 범프하부금속층(UBM)을 형성하는 공정으로부터 시작된다. 대부분의 반도체 연결 패드의 마지막 층은 와이어 본딩을 위해 알루미늄으로 구성된다. 하지만 알루미늄 표면은 대부분의 전도성 범프와의 호환성이 떨어진다. 왜냐하면, 알루미늄은 공기에 노출되자 마자 자연 산화막이 형성되고, 이 산화막이 절연체로 작용하기 때문이다. 따라서 범핑 공정을 위해서는 우선 알루미늄 산화막을 제거하고 다른 금속 물질을 입히게 되는데 이 층을 UBM이라고 한다. On the other hand, in a flip-chip, the bumping process starts with a process of forming a bump-lower metal layer (UBM) on a semiconductor connection pad. The final layer of most of the semiconductor connection pads consists of aluminum for wire bonding. However, the aluminum surface is less compatible with most conductive bumps. This is because, as soon as aluminum is exposed to air, a natural oxide film is formed, and this oxide film acts as an insulator. Therefore, for the bumping process, first the aluminum oxide layer is removed and another metal material is coated, which layer is called UBM.
UBM은 강도가 높아야 하며, 알루미늄과 전기적 연결이 좋도록 낮은 저항을 가지고 있어야 하며, 알루미늄과 접착이 잘 이루어 져야 한다. 상기 UBM 공정은 아래와 같은 과정을 통해 이루어진다. 첫째, 스퍼터(sputter) 공정으로 Al 의 산화막 층을 제거한다. 둘째, Ti / Cr / Al 을 100 nm 두께로 도포 하여 adhesion layer를 생성한다. 셋째, Cr:Cu 를 80 nm 두께로 도포하여 diffusion barrier layer를 생성한다. 넷째, Cu / Ni:V 를 300 nm 두께로 도포하여 solder-wettable layer를 생성한다. 다섯 째, Au를 50 nm로 도포하여 oxidation barrier layer를 생성한다.UBM must have high strength, low resistance to good electrical connection with aluminum, and good adhesion to aluminum. The UBM process is performed through the following process. First, the oxide layer of Al is removed by a sputtering process. Second, Ti / Cr / Al is applied to a thickness of 100 nm to form an adhesion layer. Third, a diffusion barrier layer is formed by coating Cr: Cu with a thickness of 80 nm. Fourth, a solder-wettable layer is formed by applying Cu / Ni: V to a thickness of 300 nm. Fifth, Au is applied at 50 nm to form an oxidation barrier layer.
이와 같이, UBM 공정은 복잡한 세부 공정을 통해 이루어지고 있으며, 이로 인해 범핑 공정이 지연되는 문제가 있다.
As described above, the UBM process is performed through a complicated detailed process, which causes the bumping process to be delayed.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위하여, 반도체 연결패드 상에 본딩 와이어를 범프 구조물 형성을 위한 시드로 제공함으로써, 범프하부금속층(Under Bump Metallization, UBM) 공정을 생략할 수 있어, 공정시간을 단축시킬 수 있는 반도체 연결패드 상의 범프 구조물 형성방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION In order to solve the problems of the prior art described above, the present invention provides a bonding wire on a semiconductor connection pad as a seed for forming a bump structure, thereby eliminating the under bump metallization (UBM) And to provide a method of forming a bump structure on a semiconductor connection pad that can shorten the time.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The objects of the present invention are not limited to the above-mentioned objects, and other objects not mentioned can be clearly understood by those skilled in the art from the following description.
상술한 본 발명의 목적을 달성하기 위한 본 발명의 일 면에 따른 반도체 연결패드 상의 범프 구조물 형성방법은, (a) 반도체 웨이퍼 상에서, 상기 반도체 연결패드 주변 영역에 제1 포토레지스트 층을 형성하는 단계; (b) 상기 반도체 연결패드 상에 본딩 와이어를 형성하는 단계; (c) 상기 제1 포토레지스트 층 사이에 형성된 제1 홈에 상기 본딩 와이어를 시드로 제공받아 금속 충전재를 플레이팅하는 단계; (d) 상기 제1 포토레지스트 층의 상면에 제2 포토레지스트 층을 형성하는 단계; (e) 상기 제2 포토레지스트 층 사이에 형성된 제2 홈에 솔더를 플레이팅하는 단계; 및 (f) 상기 제1 및 제2 포토레지스트 층을 제거하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of forming a bump structure on a semiconductor connection pad, the method comprising: (a) forming a first photoresist layer on a semiconductor wafer, ; (b) forming a bonding wire on the semiconductor connection pad; (c) seeding the bonding wire in a first groove formed between the first photoresist layers to plate the metal filler; (d) forming a second photoresist layer on the first photoresist layer; (e) plating solder in a second groove formed between the second photoresist layers; And (f) removing the first and second photoresist layers.
상기 (a) 단계는, 포토마스크를 이용한 포토리소그래피(Photolithography) 공정을 이용하여 상기 홈을 형성하는 단계를 포함한다., The step (a) includes forming the groove using a photolithography process using a photomask.
상기 본딩 와이어와 상기 금속 충전재는 동일 재질인 것을 특징으로 한다.And the bonding wire and the metal filler are made of the same material.
상기 (c) 단계와 상기 (d) 단계 사이에, 상기 제1 포토레지스트 층과 플레이팅된 금속 충전재가 형성하는 층의 상면을 연마하는 단계를 더 포함할 수 있다.Between the step (c) and the step (d), polishing the upper surface of the layer formed by the metal filler plated with the first photoresist layer may be further included.
또한, 상기 (e) 단계와 상기 (f) 단계 사이에, 상기 제2 포토레지스트 층과 플레이팅된 솔더가 형성하는 층의 상면을 연마하는 단계를 더 포함할 수 있다.
The method may further include, between the step (e) and the step (f), polishing the upper surface of the layer formed by the solder plated with the second photoresist layer.
한편, 반도체 웨이퍼에 형성된 반도체 연결패드 상에 형성되는 범프 구조물로서, 본 발명의 다른 면에 따른 범프 구조물은, 상기 반도체 연결패드 상에 형성되는 본딩 와이어; 상기 본딩 와이어를 시드로 제공받아, 금속 충전재가 플레이팅되어 상기 반도체 연결패드 상에 형성되는 제1 금속층; 및 상기 제1 금속층 상면에 솔더가 플레이팅되어 형성되는 제2 금속층을 포함한다.
On the other hand, as a bump structure formed on a semiconductor connection pad formed on a semiconductor wafer, a bump structure according to another aspect of the present invention includes: a bonding wire formed on the semiconductor connection pad; A first metal layer provided on the semiconductor connection pad, the metal filler being plated to receive the bonding wire as a seed; And a second metal layer formed by plating solder on the first metal layer.
이상 상술한 바와 같은 본 발명에 따르면, 반도체 연결패드 상에 본딩 와이어를 범프 구조물 형성을 위한 시드로 제공하기 때문에 범프하부금속층(Under Bump Metallization, UBM) 공정을 생략할 수 있어, 공정시간을 단축시킬 수 있는 이점이 있다.As described above, according to the present invention, since the bonding wire is provided as a seed for forming the bump structure on the semiconductor connection pad, the under bump metallization (UBM) process can be omitted, There is an advantage to be able to.
도 1은 본 발명의 실시예에 따른 반도체 연결패드 상의 범프 구조물 형성방법을 도시한 플로우챠트.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 연결패드 상의 범프 구조물 형성방법에 따라, 범프 구조물이 형성되는 과정을 설명하기 위한 도면.1 is a flow chart illustrating a method of forming a bump structure on a semiconductor connection pad in accordance with an embodiment of the present invention.
FIGS. 2A to 2I are diagrams illustrating a process of forming a bump structure according to a method of forming a bump structure on a semiconductor connecting pad according to an embodiment of the present invention. FIG.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 기재에 의해 정의된다. 한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자 이외의 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention and the manner of achieving them will become apparent with reference to the embodiments described in detail below with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. And is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined by the claims. It is to be understood that the terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. It is noted that " comprises, " or "comprising," as used herein, means the presence or absence of one or more other components, steps, operations, and / Do not exclude the addition.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가급적 동일한 부호를 부여하고 또한 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있는 경우에는 그 상세한 설명은 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the drawings, like reference numerals refer to like elements throughout. In the drawings, like reference numerals are used to denote like elements, and in the description of the present invention, In the following description, a detailed description of the present invention will be omitted.
도 1은 본 발명의 실시예에 따른 반도체 연결패드 상의 범프 구조물 형성방법을 도시한 플로우챠트이고, 도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 연결패드 상의 범프 구조물 형성방법에 따라, 범프 구조물이 형성되는 과정을 설명하기 위한 도면이다. FIG. 1 is a flow chart illustrating a method of forming a bump structure on a semiconductor connection pad according to an embodiment of the present invention. FIGS. 2A to 2I are cross-sectional views illustrating a method of forming a bump structure on a semiconductor connection pad according to an embodiment of the present invention. Fig. 3 is a view for explaining a process of forming a structure. Fig.
먼저, 반도체 웨이퍼에 형성된 반도체 연결패드 주변 영역에 제1 포토레지스트 층을 형성하는 공정이 진행된다(S100).First, a process of forming a first photoresist layer in a region around a semiconductor connection pad formed on a semiconductor wafer is performed (S100).
도 2a에 도시된 바와 같이, 반도체 웨이퍼(10) 상에는 본딩 범프가 형성되는 반도체 연결패드(11)와 전자와 전공의 재결합을 최소화하기 위한 보호막(Passivation, 12)이 형성되어 있다. 이 때, 상기 제1 포토레지스트 층(20)은 상기 반도체 연결패드(11)의 주변영역에 형성되며, 포토마스크를 이용한 포토리소그래피(Photolithography) 공정이 사용될 수 있다. As shown in FIG. 2A, a
예컨대, 포토레지스트(PR)는 상기 반도체 연결패드(11)와 상기 보호막(12)을 망라하는 반도체 웨이퍼(10)의 전 영역에 도포(코팅)된다. 여기서, 포토레지스트는 특정 파장의 빛을 받아 현상액에서 용해도가 변하는 특성을 이용해 후속 현상 과정 중 빛을 받은 부분과 그렇지 않은 부분을 선택적으로 제거할 수 있는 물질을 일컫는다.For example, a photoresist PR is applied to the entire area of the
반도체 웨이퍼(10)의 반도체 연결패드(11)가 위치하는 영역에 도포된 포토레지스트를 선택적으로 제거하기 위해 포토마스크가 정렬되고, 광을 조사하는 노광 공정이 진행된다. 만약, 포토레지스트가 광이 조사된 부분만 고분자가 가용화하여 포토레지스트가 사라지는 감광성 수지인 경우라면, 포토마스크는 반도체 연결패드(11)의 주변영역에 패턴이 형성되어 그 하부의 포토레지스트에 광이 조사되지 못하도록 하는 것이 바람직하다. The photomask is aligned to selectively remove the photoresist applied to the region of the
이어, 현상 공정(developing)을 통해 포토마스크의 패턴에 의해 광이 조사되지 않은 영역을 제외한 나머지 부분에 형성된 포토레지스트가 제거된다. 이와 같은 과정을 통해, 도 2a에 도시된 바와 같이 반도체 연결패드(11) 영역만 선택적으로 제외된 제1 포토레지스트 층(20)이 형성되고, 상기 제1 포토레지스트 층(20) 사이에는 제1 홈(a)이 형성되게 된다. Then, the photoresist formed on the remaining portion except the region where light is not irradiated is removed by the pattern of the photomask through the developing process. As shown in FIG. 2A, a first
다음으로, 반도체 연결패드 상에 본딩 와이어를 형성하는 공정이 진행된다(S200). Next, a process of forming a bonding wire on the semiconductor connection pad proceeds (S200).
도 2ba에 도시된 바와 같이, 본딩 와이어(30)는 반도체 연결패드(11) 표면에 형성되며, 일반적으로 사용되는 와이어 본딩 공정에 따라 구리, 금, 은, 혹은 이들 금속의 합금 와이어 등이 상기 반도체 연결패드(11)에 본딩된다. 2B, the
이 때, 상기 본딩 와이어(30)는 도 2b에 도시된 바와 같이 상기 반도체 연결패드(11) 표면에 본딩된 볼(31)과 상기 볼(31)의 선단부에서 연장되는 주상부(32)로 구성되어, 상기 주상부(32)가 상기 제1 포토레지스트 층(20)을 길이방향으로 넘어가게 형성될 수 있다. 2B, the
다른 한편으로, 도 2bb에 도시된 바와 같이, 상기 본딩 와이어(20)는 상기 반도체 연결패드(11) 표면에 본딩된 볼(31)과 상기 볼(31)의 선단부에서 연장되는 주상부(32)로 구성되되, 상기 주상부(32)가 상기 제1 포토레지스트 층(20)을 길이방향으로 넘어가지 않게 형성될 수도 있다. 2b, the
이 때, 필요에 따라 도 2d를 참조하여 후술할 단계 S400의 연마 공정은 필요하지 않게 될 수도 있다. At this time, the polishing step of step S400 described later with reference to Fig. 2D may be unnecessary if necessary.
한편, 도 2bc에 도시된 바와 같이 상기 본딩 와이어(30)는 상기 반도체 연결패드(11) 표면에 본딩된 볼(31)만으로 구성될 수 있으며, 이 경우에도 후술할 S400의 연마 공정은 필요에 따라 필요하지 않게 될 수도 있다.2B, the
이어, 제1 포토레지스트 층 사이에 형성된 제1 홈에 본딩 와이어를 시드로 제공받아 금속 충전재를 플레이팅하는 공정이 진행된다(S300).Next, a process of plating a metal filler is performed by providing a bonding wire as a seed to a first groove formed between the first photoresist layers (S300).
도 2c에 도시된 바와 같이, 금속충전재(40)는 상기 제1 포토레지스트 층(20) 사이에 형성된 제1 홈(a)에 플레이팅되어, 금속층을 형성한다. 이때, 상기 반도체 연결패드(11) 표면에 형성된 본딩 와이어(30)는 도금의 시드로 제공되기 때문에 플레이팅의 시간이 단축되는 효과가 있다. 또한, 상기 반도체 연결패드(11) 표면에 형성된 본딩 와이어(30)와 동일 재질의 금속충전재(40)를 사용함으로써, 전기전도성 등의 특성이 떨어지는 것을 방지한다. 2C, a
다음으로, 제1 포토레지스트 층(20)과 플레이팅된 금속 충전재(40)가 형성하는 층의 상면을 연마하는 공정이 진행되어, 도 2d에 도시된 바와 같이 편평도가 균일한 상면을 얻을 수 있어 후속 공정에 유리하게 된다(S400).Next, the upper surface of the layer formed by the
이어, 제1 포토레지스트 층의 상면에 제2 포토레지스트 층을 형성하는 공정이 진행된다(S500).Next, a step of forming a second photoresist layer on the upper surface of the first photoresist layer proceeds (S500).
도 2e에 도시된 바와 같이, 전술한 단계 S100 내지 단계 S400의 공정이 진행됨에 따라, 상기 반도체 연결패드(11) 상에는 본딩 와이어(30)가 형성되고, 이 본딩 와이어(30)가 도금을 위한 시드로 제공됨에 따라, 금속충전재(40)로 플레이팅시, 도금 시간을 단축시킬 수 있는 효과가 있다. 상기 본딩 와이어(30)에 플레이팅되는 금속충전재(40)는 상기 반도체 연결패드(11) 표면에서 제1 금속층을 형성하고, 상기 제1 금속층과 제1 포토레지스트 층(20)의 표면은 연마되어 편평도가 균일한 상태가 된다. 2E, a
연마된 제1 금속층과 제1 포토레지스트 층(20)의 표면 상에 다시 포토레지스트가 도포되고, 단계 S100에서 전술한 바와 같이, 반도체 연결패드(11) 영역만 선택적으로 제외한 제2 포토레지스트 층(50)을 형성하기 위해, 노광 및 현상 공정이 후속하여 진행된다. 이에 따라, 도 2e에 도시된 바와 같이 도 2a에 반도체 연결패드(11) 영역만 선택적으로 제외된 제2 포토레지스트 층(50)이 형성되고, 상기 제2 포토레지스트 층(50) 사이에는 제2 홈(b)이 형성되게 된다. The photoresist is applied again on the surface of the polished first metal layer and the
다음으로, 제2 포토레지스트 층(50) 사이에 형성된 제2 홈(b)에 솔더(60)를 플레이팅하는 공정이 도 2f에 도시된 바와 같이 진행된다(S600). Next, the process of plating the
이어, 상기 제2 포토레지스트 층(50)과 플레이팅된 솔더(60)가 형성하는 층의 상면을 연마하는 공정이 도 2g에 도시된 바와 같이 진행되고(S700), 이어 상기 제1 및 제2 포토레지스트 층(20,50)이 도 2h에 도시된 바와 같이 제거된다(S800). 이때, 포토레지스트 층은 솔벤트 등을 이용하여 제거될 수 있으며, 잔여 포토레지스트를 보다 완전히 제거하기 위해 대기압 플라즈마를 이용할 수도 있다. Next, the process of polishing the upper surface of the layer formed by the
그리고, 도 2i에 도시된 바와 같은 리플로우 공정을 진행함으로써(S900), 본딩 와이어(30)와 상기 본딩 와이어(30)를 시드로 제공받아, 금속 충전재(40)가 플레이팅되어 상기 반도체 연결패드 상(11)에 형성되는 제1 금속층과, 상기 제1 금속층 상면에 솔더(60)가 플레이팅되어 형성되는 제2 금속층으로 이루어진 범프 구조물이 형성되게 된다. Then, the reflow process as shown in FIG. 2I is performed (S900), the
전술한 본 발명의 실시예에서 설명한 바와 같이, 반도체 연결패드 상에 본딩 와이어를 범프 구조물 형성을 위한 시드로 제공하기 때문에 범프하부금속층(Under Bump Metallization, UBM) 공정을 생략할 수 있어, 범핑 공정시간을 단축시킬 수 있는 이점이 있다.As described in the above embodiments of the present invention, since the bonding wire is provided as a seed for forming the bump structure on the semiconductor connection pad, the under bump metallization (UBM) process can be omitted, Can be shortened.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구의 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
It will be understood by those skilled in the art that the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive. The scope of the present invention is defined by the appended claims rather than the detailed description, and all changes or modifications derived from the scope of the claims and their equivalents shall be construed as being included within the scope of the present invention.
Claims (7)
(a) 반도체 웨이퍼 상에서, 상기 반도체 연결패드 주변 영역에 제1 포토레지스트 층을 형성하는 단계;
(b) 상기 반도체 연결패드 상에 본딩 와이어를 형성하는 단계;
(c) 상기 제1 포토레지스트 층 사이에 형성된 제1 홈에 상기 본딩 와이어를 시드로 제공받아 금속 충전재를 플레이팅하는 단계;
(d) 상기 제1 포토레지스트 층의 상면에 제2 포토레지스트 층을 형성하는 단계;
(e) 상기 제2 포토레지스트 층 사이에 형성된 제2 홈에 솔더를 플레이팅하는 단계; 및
(f) 상기 제1 및 제2 포토레지스트 층을 제거하는 단계를 포함하고,
상기 (e) 단계와 상기 (f) 단계 사이에, 상기 제2 포토레지스트 층과 플레이팅된 솔더가 형성하는 층의 상면을 연마하는 단계를 더 포함하는 반도체 연결패드 상의 범프 구조물 형성방법.
A method of forming a bump structure on a semiconductor connection pad formed on a semiconductor wafer,
(a) forming a first photoresist layer on a semiconductor wafer, the first photoresist layer surrounding the semiconductor connection pad;
(b) forming a bonding wire on the semiconductor connection pad;
(c) seeding the bonding wire in a first groove formed between the first photoresist layers to plate the metal filler;
(d) forming a second photoresist layer on the first photoresist layer;
(e) plating solder in a second groove formed between the second photoresist layers; And
(f) removing said first and second photoresist layers,
Further comprising polishing the upper surface of the layer formed by the solder plated with the second photoresist layer between the step (e) and the step (f).
포토마스크를 이용한 포토리소그래피(Photolithography) 공정을 이용하여 상기 제1 및 제2 홈을 형성하는 단계를 포함하는 것인 반도체 연결패드 상의 범프 구조물 형성방법.
The method of claim 1, wherein the step (a)
And forming the first and second grooves using a photolithography process using a photomask. ≪ Desc / Clms Page number 20 >
상기 본딩 와이어와 상기 금속 충전재는 동일 재질인 것을 특징으로 하는 반도체 연결패드 상의 범프 구조물 형성방법.
The method according to claim 1,
Wherein the bonding wire and the metal filler are of the same material.
상기 (c) 단계와 상기 (d) 단계 사이에, 상기 제1 포토레지스트 층과 플레이팅된 금속 충전재가 형성하는 층의 상면을 연마하는 단계를 더 포함하는 반도체 연결패드 상의 범프 구조물 형성방법.
The method according to claim 1,
Further comprising, between step (c) and step (d), polishing the top surface of the layer formed by the first photoresist layer and the plated metal filler.
상기 범프 구조물은,
반도체 웨이퍼에 형성된 반도체 연결패드 상에 형성되는 본딩 와이어;
상기 본딩 와이어를 시드로 제공받아, 금속 충전재가 플레이팅되어 상기 반도체 연결패드 상에 형성되는 제1 금속층; 및
상기 제1 금속층 상면에 솔더가 플레이팅되어 형성되는 제2 금속층
을 포함하는 범프 구조물.A bump structure formed by the method of any one of claims 1 to 4,
The bump structure may include:
A bonding wire formed on a semiconductor connection pad formed on a semiconductor wafer;
A first metal layer provided on the semiconductor connection pad, the metal filler being plated to receive the bonding wire as a seed; And
A second metal layer formed by plating solder on the first metal layer,
≪ / RTI >
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| Application Number | Priority Date | Filing Date | Title |
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