KR101618974B1 - 반도체 발광소자의 투명전극, 반도체 발광소자 제조방법 및 이에 의해 제조된 반도체 발광소자 - Google Patents

반도체 발광소자의 투명전극, 반도체 발광소자 제조방법 및 이에 의해 제조된 반도체 발광소자 Download PDF

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Abstract

반도체 발광소자의 투명전극, 반도체 발광소자 제조방법 및 이에 의해 제조된 반도체 발광소자가 개시된다.
본 발명의 반도체 발광소자 제조방법은, 발광소자 제조방법으로서, (a) 제1 기판 또는 도전형 반도체층이 마련된 제2 기판을 준비하는 단계; 및 (b) 상기 제1 기판 또는 상기 도전형 반도체층의 상부에, 금속산화물 반도체층 및 상기 금속산화물 반도체층의 내측에 패터닝된 형태로 마련되는 그래핀층을 포함하는 투명전극을 마련하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의할 경우, 금속산화물 반도체층 내부에 복수의 스트립 형태 또는 복수의 그리드 형태로 그래핀층을 마련하는 것과 같은 전극구조 개선을 통해 투명전극 및 발광소자의 전기적 특성을 향상시킬 수 있는데 특히 열처리 공정을 생략해도 충분한 전기적 특성을 갖도록 할 수 있다.

Description

반도체 발광소자의 투명전극, 반도체 발광소자 제조방법 및 이에 의해 제조된 반도체 발광소자{SEMICONDUCTOR LIGHT EMITTING DEVICE, METHOD OF MANUFACTURING SEMICONDUCTOR LIGHT EMITTING DEVICE AND SEMICONDUCTOR LIGHT EMITTING DEVICE MANUFACTURED BY THE SAME}
본 발명은, 반도체 발광소자의 투명전극, 반도체 발광소자 제조방법 및 이에 의해 제조된 반도체 발광소자에 관한 것으로서, 보다 상세하게는, 전극구조를 개선하여 전기적 특성을 향상시키고 특히 열처리 공정을 생략해도 충분한 전기적 특성을 가질 수 있도록 하는 반도체 발광소자의 투명전극, 반도체 발광소자 제조방법 및 이에 의해 제조된 반도체 발광소자에 관한 것이다.
근래 발광다이오드, 즉 LED 및 OLED 등과 같은 발광소자에는 주로 투명전극으로서 기능하는 ITO와 기타 산화물 반도체 박막이 사용되고 있다.
일반적으로, ITO를 비롯한 투명전극의 증착방법은 크게 화학적 증착방법과 화학적 박막 형성 방법으로 구분되어 있으며, 화학적 증착방법은 CVD 방법, Sol-gel 방법 등이 있다. 이와 더불어 물리적 증착방법은 대표적으로 sputtering 방법과 evaporation 방법이 있다.
이러한 증착방법 중에서 Sol-gel 방법을 비롯한 합성법은 제조공정이 간단하고 저비용으로 박막을 증착할 수 있지만 전기적 특성 및 광학적 특성이 CVD 방법, sputtering 방법, evaporation 방법에 비해 상대적으로 떨어지는 단점이 있다.
반면, CVD 방법은 전기적 특성 및 박막의 퀄리티가 다른 여타 방법보다 우월하지만 제조공정의 어려움과 고비용 발생, 또한 열처리 공정이 수반된다는 점에서 단점을 갖고 있다.
한편, 예를 들어 sputtering 방법, evaporation 방법을 이용하여 상온에서 ITO 투명전극을 증착하게 되면 ITO는 대략 100ohm/sq의 면저항 특성을 나타내며, 이후 열처리 공정을 거친 후에는 대략 10ohm/sq까지 전기적 특성이 향상된다.
하지만, 이와 같은 열처리 온도는 대략 300℃이상의 고온에서 이루어지는데 플렉시블 기판이나 OLED 제조 공정에서는 이러한 고온의 열처리 공정을 수행할 수 없는 문제가 있다.
따라서, 본 출원인은 투명전극을 증착할 때 열처리 공정을 수행하지 않아도 전기적 특성을 향상시킬 수 있도록 하는 기술을 제안하는 바이다.
한국 공개특허공보 제10-2012-0044545호 (2012.05.08 공개)
본 발명의 목적은, 투명전극을 증착할 때 열처리 공정을 수행하지 않아도 전기적 특성을 향상시킬 수 있는 반도체 발광소자의 투명전극, 반도체 발광소자 제조방법 및 이에 의해 제조된 반도체 발광소자를 제공하는 것이다.
본 발명의 해결과제는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확하게 이해되어 질 수 있을 것이다.
본 발명의 일 측면에 따르면, 반도체 발광소자의 투명전극으로서, 금속산화물 반도체층; 및 상기 금속산화물 반도체층의 내측에 패터닝된 형태로 마련되는 그래핀층을 포함하는 반도체 발광소자의 투명전극이 제공된다.
상기 금속산화물 반도체층 및 상기 그래핀층은 각각 복수의 금속산화물 반도체층과 복수의 그래핀층이며, 상기 복수의 금속산화물 반도체층과 상기 복수의 그래핀층은 서로 교대로 적층될 수 있다.
상기 금속산화물 반도체층은, Zn, Ti, In, Ga, Sn 중 어느 하나의 원소로 이루어지는 산화물 반도체층 또는 상기 금속 원소가 적어도 2개 이상이 복합되어 이루어지는 산화물 반도체층일 수 있다.
상기 그래핀층은, 상기 금속산화물 반도체층의 가로 방향을 따라 서로 이격된 복수의 스트립(stripe) 형태로 마련되거나, 서로 이격된 복수의 그리드(grid) 형태로 마련될 수 있다.
본 발명의 다른 측면에 따르면, 발광소자 제조방법으로서, (a) 제1 기판 또는 도전형 반도체층이 마련된 제2 기판을 준비하는 단계; 및 (b) 상기 제1 기판 또는 상기 도전형 반도체층의 상부에, 금속산화물 반도체층 및 상기 금속산화물 반도체층의 내측에 패터닝된 형태로 마련되는 그래핀층을 포함하는 투명전극을 마련하는 단계를 포함하는 반도체 발광소자 제조방법이 제공된다.
상기 (b)단계는, (b1) 상기 제1 기판 또는 상기 도전형 반도체층의 상부에 금속산화물 반도체를 증착하여 금속산화물 반도체층을 형성하고, 촉매금속을 이용하여 PMMA/그래핀 멤브레인을 제조하는 단계; (b2) 상기 PMMA/그래핀 멤브레인을 상기 금속산화물 반도체층의 상부로 트랜스퍼한 후 PMMA를 용해하여 제거하여 그래핀층을 형성하는 단계; (b3) 상기 그래핀층을 PR 패터닝하는 단계; (b4) 상기 PR 패터닝된 상기 그래핀층을 에칭하는 단계; (b5) PR을 제거하는 단계; 및 (b6) 패터닝된 상기 그래핀층 상부에 금속산화물 반도체를 재증착하는 단계를 포함할 수 있다.
상기 (b1)단계에서 상기 PMMA/그래핀 멤브레인을 제조하는 단계는, (b11) 촉매금속에 그래핀을 마련한 후 성장시키는 단계; (b12) 성장된 그래핀의 상부에 PMMA를 코팅하는 단계; 및 (b13) 상기 촉매금속을 제거하는 단계를 포함할 수 있다.
상기 (b4)단계에서의 상기 그래핀층은, 상기 금속산화물 반도체층의 가로 방향을 따라 서로 이격된 복수의 스트립(stripe) 형태로 마련되거나, 서로 이격된 복수의 그리드(grid) 형태로 마련될 수 있다.
상기 금속산화물 반도체층은, RF 스퍼터링, 이빔(e-beam) 증착, 화학기상증착(CVD), 스핀 코팅(spin-coating), 졸-겔(sol-gel)법 중 어느 하나의 방법을 통해 증착될 수 있다.
상기 금속산화물 반도체층은, Zn, Ti, In, Ga, Sn 중 어느 하나의 원소로 이루어지는 산화물 반도체층 또는 상기 금속 원소가 적어도 2개 이상이 복합되어 이루어질 수 있다.
본 발명에 따르면, 금속산화물 반도체층 내부에 복수의 스트립 형태 또는 복수의 그리드 형태로 그래핀층을 마련하는 것과 같은 전극구조 개선을 통해 투명전극 및 발광소자의 전기적 특성을 향상시킬 수 있는데 특히 열처리 공정을 생략해도 충분한 전기적 특성을 갖도록 할 수 있다.
본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해되어 질 수 있을 것이다.
도 1 및 도 2는 본 발명의 일례에 따른 반도체 발광소자 제조방법을 통해 제조된 반도체 발광소자를 나타내는 도면이다.
도 3 및 도 4는 본 발명의 일례에 따른 반도체 발광소자 제조방법을 나타내는 순서도이다.
도 5는 본 본 발명의 일례에 따른 반도체 발광소자 제조방법 중 그래핀 트랜스퍼 과정을 나타내는 도면이다.
도 6은 본 발명의 실시예 1, 실시예 2, 비교예 1 및 비교예 2의 캐리어 농도와 비저항 변화를 나타내는 그래프이다.
도 7은 본 발명의 실시예 1, 실시예 2, 비교예 1 및 비교예 2의 전기 전도도와 면저항 변화를 나타내는 그래프이다.
도 8은 본 발명의 실시예 1, 실시예 2, 비교예 1 및 비교예 2의 투과도 변화를 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
본 발명의 일례에 따른 반도체 발광소자 제조방법은 LED, OLED, LCD 등과 같은 발광소자를 제조하기 위한 것으로서 전극구조를 개선하여 전기적 특성을 향상시키되 일 예로 스퍼터링 방법을 이용하여 특히 열처리 공정을 생략해도(상온에서 증착이 이루어짐) 발광소자가 충분한 전기적 특성을 가질 수 있도록 수행된다.
도 1 및 도 2는 본 발명의 일례에 따른 반도체 발광소자 제조방법을 통해 제조된 반도체 발광소자를 나타내는 도면이고, 도 3 및 도 4는 본 발명의 일례에 따른 반도체 발광소자 제조방법을 나타내는 순서도이며, 도 5는 본 본 발명의 일례에 따른 반도체 발광소자 제조방법 중 그래핀 트랜스퍼 과정을 나타내는 도면이다.
도 1 및 도 2에는 본 발명의 일례에 따른 반도체 발광소자의 투명전극이 배치된 상태가 개시되어 있다.
구체적으로, 도 1은 OLED 광소자 구조를 나타낸 것으로서, 제1 기판(100)의 상부에 anode 전극으로 사용되는 투명전극(200)이 마련되어 있다. 제1 기판(100)은 유리 또는 플렉시블한 플라스틱 재질로 이루어질 수 있다. 한편, 투명전극(200) 외에 HTL(110, hole transport layer), EL(120, emission layer), ETL(130, electron transport layer), cathode 전극(140)은 OLED 광소자의 일반적인 구성에 해당하므로 이에 대한 자세한 설명은 생략한다.
또한, 도 2는 LED 광소자 구조를 나타낸 것으로서, 제2 기판(300)상에 제1 도전형 반도체층(310), 활성층(320) 및 제2 도전형 반도체층(330), 투명전극(200)이 순차적으로 마련되어 있다. 제2 기판(300) 또한 마찬가지로 유리 또는 플렉시블한 플라스틱 재질로 이루어질 수 있다. 여기서, 제1 도전형 반도체층(310), 활성층(320) 및 제2 도전형 반도체층(330) 또한 LED 광소자의 일반적인 구성에 해당하므로 이에 대한 자세한 설명은 생략한다.
이하, 본 발명의 일례에 따른 발광소자 제조방법을 구체적으로 설명한다.
도 3 및 도 4에 도시한 바와 같이, 본 발명의 일례에 따른 발광소자 제조방법은, 제1 기판(100) 또는 도전형 반도체층(330)이 마련된 제2 기판(300)을 준비하는 단계(S100)와, 제1 기판(100) 또는 도전형 반도체층(330)의 상부에, 금속산화물 반도체층(210) 및 금속산화물 반도체층(210)의 내측에 패터닝된 형태로 마련되는 그래핀층(220)을 포함하는 투명전극(200)을 마련하는 단계(S200)를 포함한다.
먼저, S100단계에서는 유리 또는 플렉시블한 플라스틱 재질로 이루어지는 제1 기판(100)을 준비하고, 또한 도전형 반도체층 구체적으로 제1 및 제2 도전형 반도체층(310,330)이 마련된 제2 기판(300)을 준비한다.
다음, S200단계는 본 발명의 특징적인 부분인 투명전극(200)을 마련하는 단계로서, 투명전극(200) 내부에 그래핀을 다양한 형태로 삽입함으로써 추후 열처리 공정을 생략해도 투명전극(200)의 전기적 특성을 향상시킬 수 있게 된다.
구체적으로, 도 3에 도시한 바와 같이, S200단계는, 제1 기판(100) 또는 도전형 반도체층(330)의 상부에 금속산화물 반도체를 증착하고, 촉매금속을 이용하여 PMMA/그래핀 멤브레인을 제조하는 단계(210)와, PMMA/그래핀 멤브레인을 금속산화물 반도체층(210)의 상부로 트랜스퍼(transfer)한 후 PMMA를 용해하여 제거하여 그래핀층을 형성하는 단계(S220)와, 그래핀층(220)을 PR 패터닝(photoresist patterning)하는 단계(S230)와, PR 패터닝된 그래핀층(220)을 에칭하는 단계(S240)와, PR을 제거하는 단계(S250)와, 패터닝된 그래핀층(220) 상부에 금속산화물 반도체를 재증착하는 단계(S260)를 포함한다.
먼저, S210단계에서는 OLED 광소자 또는 LED 광소자 제작을 위해, 제1 기판(100) 또는 제2 기판(300)의 도전형 반도체층(330)의 상부에 금속산화물 반도체를 증착하여 금속산화물 반도체층(210)을 형성하고, 이와 별도로 촉매금속을 이용하여 PMMA/그래핀 멤브레인을 제조한다.
여기서, 금속산화물 반도체층(210)은, Zn, Ti, In, Ga, Sn 중 어느 하나의 원소로 이루어지는 산화물 반도체층(예를 들어, ITO, ZnO, SnO, TiO2, GaO) 또는 전술한 금속 원소가 적어도 2개 이상이 복합되어 이루어지는 산화물 반도체층으로 적용될 수 있다.
또한, 금속산화물 반도체층(210)은, RF 스퍼터링, 이빔(e-beam) 증착, 화학기상증착(CVD), 스핀 코팅(spin-coating), 졸-겔(sol-gel)법 중 어느 하나의 방법을 통해 마련될 수 있는데, 본 발명에서는 특히 CVD, sputtering, evaporation과 같은 증착방법을 통해 수행되는 것이 바람직하다.
한편, S210단계에서 PMMA/그래핀 멤브레인을 제조하는 단계는, 도 4에 도시한 바와 같이, 촉매금속에 그래핀을 마련한 후 성장시키는 단계(S211)와, 성장된 그래핀의 상부에 PMMA(polymethylmethacrylate)를 코팅하는 단계(S212)와, 촉매금속을 제거하는 단계(S213)를 포함한다.
먼저, 도 4 및 도 5에 도시한 바와 같이, S211단계에서는 촉매금속, 예를 들면 Cu foil, Nickel foil 등과 같은 금속박막 상에 그래핀을 마련하여 성장시키게 되는데, 일 예로 CVD 등을 이용하여 촉매금속에 그래핀을 성장시킬 수 있다.
여기서, CVD를 이용한 그래핀 성장은, 높은 온도환경에서 탄소가 촉매금속 표면에 흡착 또는 촉매금속 내부로 확산하여 냉각시 석출 또는 결정을 형성하는 과정을 통해 이루어진다.
다음, S212단계에서는 S211단계를 통해 성장된 그래핀의 상부에 고분자 화합물인 PMMA를 코팅하게 되며 일 예로 스핀 코팅법을 이용하여 코팅할 수 있다.
다음, S213단계에서는 에칭을 통해 촉매금속을 제거하여 그래핀과 PMMA의 결합체인 PMMA/그래핀 멤브레인을 제조하게 된다.
본 발명의 S220단계에서는, PMMA/그래핀 멤브레인을 금속산화물 반도체층(210)의 상부로 트랜스퍼(transfer)한 후 PMMA를 용해하여 제거하여 그래핀층(220)을 형성한다. 이때, 금속산화물 반도체층(210)의 상부에는 일정 두께의 그래핀층(220)만 남아있게 된다.
다음, S230단계에서는, 그래핀층(220)을 PR 패터닝하게 된다.
구체적으로, 그래핀층(220)의 상부에 감광액(PR:Photo Resist)을 도포한 후, 일 예로 원하는 그래핀의 패턴이 새겨진 포토 마스크(photo mask)를 그래핀층(220)의 상부에 위치시키고 노광기를 이용하여 포토 마스크의 패턴을 감광액에 전사한 후, 현상액(Developer)으로 현상하여 그래핀층(220)에 PR 패터닝 작업을 수행하게 된다.
본 발명에서는, 도 1 및 도 2에 도시한 바와 같이, 그래핀층(220)이 일 예로 금속산화물 반도체층(210)의 가로 방향(도면상 x방향)을 따라 서로 이격된 복수의 스트립(stripe) 형태로 마련되어 있다.
이와 같은 복수의 스트립 형태는 S230단계의 포토 마스크에 마련되는 패턴의 형상을 통해 구현 가능한데, 상기 복수의 스트립 형태와 포토 마스크의 패턴 형상은 서로 대응되게 이루어진다. 한편, 본 발명에서는, 포토 마스크에 마련되는 패턴의 형상을 다양화하여 금속산화물 반도체층(210) 내측에 삽입되는 결과물로서의 그래핀층(220) 패턴 형태를 다양하게 변경하여 적용할 수 있다.
다음, S240단계에서는 S230단계를 통해 PR 패터닝된 그래핀층(220)을 에칭한다.
S240단계에서는 화학물질이나 반응성 GAS를 사용하여 필요없는 부분을 선택적으로 제거시켜 원하는 그래핀층(220)의 패턴을 형성시키게 되는데, 일 예로 산소 플라즈마 처리를 통해 에칭할 수 있다.
S240단계가 완료되면 그래핀층(220)은, 도 1 및 도 2에 도시한 바와 같이 일 예로 금속산화물 반도체층(210)의 가로 방향을 따라 서로 이격된 복수의 스트립(stripe) 형태로 마련될 수 있다.
또한, S230단계에서 포토 마스크의 패턴 형상을 조절하여 S240단계가 완료된 상태의 그래핀층(220)을 서로 이격된 복수의 그리드(grid) 형태로 마련할 수도 있다. 이외에도 전술한 바와 같이 포토 마스크의 패턴 형상을 다양하게 변경하여 S240단계의 그래핀층(220)을 전술한 두 가지의 경우 외에 복수의 곡선 형태, 꺾은 선 형태 등 다양하게 변경할 수 있다.
다음, S250단계에서는 그래핀층(220)에 잔재하는 감광액을 제거하게 되며, 일 예로 아세톤, 메탄올, IPA 등을 이용하여 제거할 수 있다.
다음, S260단계에서는 패터닝된 그래핀층(220) 상부에 금속산화물 반도체를 재증착하게 된다. S260단계의 금속산화물 반도체 재증착 공정은, 전술한 바와 마찬가지로 RF 스퍼터링, 이빔(e-beam) 증착, 화학기상증착(CVD), 스핀 코팅(spin-coating), 졸-겔(sol-gel)법 중 어느 하나의 방법을 통해 마련될 수 있는데, 본 발명에서는 특히 CVD, sputtering, evaporation과 같은 증착방법을 통해 수행되는 것이 바람직하다.
본 발명에서 S260단계가 완료되면 도 1 및 도 2에 도시한 바와 같이, 금속산화물 반도체층(210)의 내측에 그래핀층(220)이 삽입된 상태가 나타나게 된다.
한편, 도면에 구체적으로 도시하지 않았지만, 본 발명에서는, 금속산화물 반도체층(210) 및 그래핀층(220)이 각각 복수의 금속산화물 반도체층(210)과 복수의 그래핀층(220)이며, 복수의 금속산화물 반도체층(210)과 복수의 그래핀층(220)은 서로 교대로 적층될 수도 있다.
이와 같은 금속산화물 반도체층(210)과 그래핀층(220)의 다중 적층 구조는, S260단계 후 전술한 S210단계 내지 S260단계를 부분적으로 재반복하여 실시함으로써 구현 가능하다.
이상, 본 발명은, 금속산화물 반도체층 내측에 그래핀층을 다양한 패턴으로 형성하는 전극구조 개선을 통해 전기적 특성을 향상시키고 특히 열처리 공정을 생략해도 발광소자가 충분한 전기적 특성을 가질 수 있도록 하는 커다란 이점을 갖고 있다.
이하 본 발명을 실시예 및 비교예를 통하여 더욱 상세하게 설명한다.
실시예 1 : 금속산화물 반도체층 내측에 복수의 스트립( stripe ) 형태로 그래핀층이 마련된 투명전극을 제조
유리 기판상에 스퍼터 장치를 이용하여 상온의 온도조건에서 ITO를 증착한 후 ITO 상부에 별도로 성장된 그래핀을 트랜스퍼하여 그래핀층을 형성하였다.
이후, 그래핀층 상부를 PR 패터닝한 후 PR 패터닝된 그래핀층을 에칭하였다. 구체적으로, ITO 내부에 그래핀을 복수의 스트립 패턴으로 식각하여 ITO 횡단면적 대비 그래핀이 20%의 총 횡단면적을 갖도록 하였다.
다음, ITO 상부의 그래핀 패턴에 잔재하는 PR을 제거하였고, 이후 그래핀층 상부에 ITO를 재증착하여 총 두께 100nm의 투명전극을 제조하였다. 이후, 투과도 향상 및 전기적 특성 향상을 위한 투명전극의 열처리는 생략하였다.
ITO의 면적은 10×10mm2이고, 스트립 폭은 3um, 간격은 12um이다. 이에 따라 대략 665개의 스트립 패턴이 형성되었다.
ITO의 두께는 100nm이며, 단층 Graphene의 두께는 약 1nm이다. 제조방법에 대해 설명하면, ITO의 경우 RF-DC Magnetron sputtering 장비로 증착했다. Graphene의 경우 Cu foil을 금속촉매로 이용해서 별도의 Thermal CVD 장비를 통해 Graphene층을 형성했다.
우선 ITO 50nm를 반도체 기판위에 sputtering 장비를 이용하여 증착했다. 별도의 Thermal CVD를 이용해서 Graphene이 형성된 Cu foil 위에 PMMA를 도포하였고 etchant를 이용해서 Cu foil을 제거하여 Graphene이 접착되어 있는 PMMA를 앞서 증착한 ITO 50nm의 시편 위에 Transfer한 후 Acetone으로 PMMA를 제거했다. 그리고 Graphene/ITO 시편 위에 스트립 형태의 photo lithography방법으로 PR mask를 형성한 후 ICP treatment장치를 이용해서 O2 플라즈마로 Graphene을 식각한 후 PR mask를 제거했다. 이후 다시 그 위에 ITO 50nm를 증착했다.
실시예 2 : 금속산화물 반도체층 내측에 복수의 스트립( stripe ) 형태로 그래핀층이 마련된 투명전극을 제조
실시예 1에서, ITO 내부에 그래핀을 복수의 스트립 패턴으로 식각하여 ITO 횡단면적 대비 그래핀이 80%의 총 횡단면적을 갖도록 하는 부분을 제외하고는 실시예 1과 동일한 방법을 통해 투명전극을 제조하였다.
구체적으로, ITO의 면적은 10×10mm2이고, 스트립 폭은 12um, 간격은 3um이다. 이에 따라 대략 665개의 스트립 패턴이 형성되었다.
비교예 1 : ITO 박막
순수 ITO 박막을 준비하였으며, 이를 비교예 1로 하였다.
비교예 2 : 금속산화물 반도체층 내측에 시트( sheet ) 형태로 그래핀층이 마련된 투명전극을 제조
실시예 1에서 ITO 내부에 그래핀을 시트 형태로 마련하고 ITO 횡단면적 대비 그래핀이 100%의 총 횡단면적을 갖도록 하는 부분을 제외하고는 실시예 1과 동일한 방법을 통해 투명전극을 제조하였으며, 이를 비교예 2로 하였다.
캐리어 농도와 비저항 변화 측정
상기 실시예 1, 실시예 2, 비교예 1 및 비교예 2에 개시된 투명전극 및 ITO의 캐리어 농도와 비저항 변화를 측정하였다. 캐리어 농도 변화와 비저항 변화는 전기적 특성을 살펴볼 수 있는 것으로서, Hall effect measurement system 장비를 이용하여 측정 하였다. Hall effect 측정시 캐리어 농도 및 비저항 등을 계산할 수 있다.
도 6은 본 발명의 실시예 1, 실시예 2, 비교예 1 및 비교예 2의 캐리어 농도와 비저항 변화를 나타내는 그래프이다.
도 6을 살펴보면, 비교예 1의 캐리어 농도는 상온 증착상태일 때 약 -3.7*1020/cm3 정도를 나타낸 반면에 비교예 2의 캐리어 농도는 약 -6.0*1020/cm3 정도로 상승한 것을 확인할 수 있었다.
반면에, 실시예 1의 캐리어 농도는 약 -1.1*1021/cm3 정도로 상승한 것을 확인할 수 있었고, 실시예 2의 캐리어 농도는 약 -1.7*1021/cm3 정도로 나타나는 것을 확인할 수 있었다.
즉, 실시예 1 및 실시예 2의 경우 비교예 1 및 비교예 2에 비해 캐리어 농도가 증가한 것을 확인할 수 있었으며, 실시예 1에 비해 실시예 2가 더 증가하는 것을 확인할 수 있었다.
또한, 도 6의 비저항 변화를 살펴보면, 비교예 1의 경우 약 0.00092Ω·cm 정도의 비저항 특성을 나타내고 비교예 2의 경우에는 약 0.0007Ω·cm 정도의 비저항 특성을 나타내는 것을 확인할 수 있었다.
이에 반해, 실시예 1의 경우에는 약 0.00045Ω·cm 정도의 비저항 특성을 나타내고 실시예 2의 경우에는 약 0.00041Ω·cm 정도의 비저항 특성을 나타내는 것을 확인할 수 있었다.
즉, 실시예 1 및 실시예 2의 경우 비교예 1 및 비교예 2에 비해 전기적 특성이 더 향상되는 것을 확인할 수 있었다.
전기 전도도와 면저항 변화 측정
상기 실시예 1, 실시예 2, 비교예 1 및 비교예 2에 개시된 투명전극 및 ITO의 전기 전도도와 면저항 변화를 측정하였다. 전기 전도도와 면저항 변화는 전기적 특성을 살펴볼 수 있는 것으로서, 4 point prove 및 single configuration 기법을 이용하였다.
도 7은 본 발명의 실시예 1, 실시예 2, 비교예 1 및 비교예 2의 전기 전도도와 면저항 변화를 나타내는 그래프이다.
도 7을 살펴보면, 비교예 1의 전기 전도도는 약 1,050s/cm 정도를 나타내고 비교예 2의 전기 전도도는 약 1,420s/cm 정도를 나타내는 것을 확인할 수 있었다.
반면에, 실시예 1의 전기 전도도는 약 2,350s/cm 정도로 증가한 것을 확인할 수 있으며 실시예 2의 전기 전도도는 약 2,400s/cm 정도로 더 증가한 것을 확인할 수 있었다.
또한, 비교예 1의 면저항은 약 92ohm/sq 정도를 나타내고 비교예 2의 면저항은 약 82ohm/sq 정도를 나타내는 것을 확인할 수 있었다.
반면에, 실시예 1의 면저항은 약 53ohm/sq 정도로 감소한 것을 확인할 수 있으며 실시예 2의 면저항은 약 51ohm/sq 정도로 더 감소한 것을 확인할 수 있었다.
즉, 실시예 1 및 실시예 2의 경우 비교예 1 및 비교예 2에 비해 전기적 특성이 더 향상되는 것을 확인할 수 있었다.
투과도 변화 측정
상기 실시예 1, 실시예 2, 비교예 1 및 비교예 2에 개시된 투명전극 및 ITO의 투과도 변화를 측정하였다. 투과도 변화는 자외선 파장 대의 빛 투과도를 살펴볼 수 있는 것으로서, UV-VIS 장비를 이용하여 측정하였다. 측정 기준은 기판을 투과도 100으로 설정하고 실시예 1, 실시예 2, 비교예 1 및 비교예 2의 투명전극과 ITO를 각각 기판에 증착한 후에 투과도를 측정하여 비교하였다.
도 8은 본 발명의 실시예 1, 실시예 2, 비교예 1 및 비교예 2의 투과도 변화를 나타내는 그래프이다.
400nm 내지 800nm 파장 대(visible 영역)의 투과도를 측정하였으며, 도 8을 살펴보면, 비교예 1이 상대적으로 우수한 투과도 특성을 갖는 것을 확인할 수 있지만, 실시예 1, 실시예 2, 비교예 2도 비교예 1과 큰 차이가 없는 것을 확인할 수 있었다.
즉, ITO 내부에 그래핀이 삽입되거나 삽입되지 않는 경우, 투과도 측면에서는 큰 차이가 발생하지 않는 것을 확인할 수 있었다.
본 발명을 첨부 도면과 전술된 바람직한 실시예를 참조하여 설명하였으나, 본 발명은 그에 한정되지 않으며, 후술되는 특허청구범위에 의해 한정된다. 따라서, 본 기술분야의 통상의 지식을 가진 자라면 후술되는 특허청구범위의 기술적 사상에서 벗어나지 않는 범위 내에서 본 발명을 다양하게 변형 및 수정할 수 있다.
100: 제1 기판 200: 투명전극
210: 금속산화물 반도체층 220: 그래핀층
300: 제2 기판 310: 제1 도전형 반도체층
330: 제2 도전형 반도체층

Claims (11)

  1. 반도체 발광소자의 투명전극으로서,
    금속산화물 반도체층; 및
    상기 금속산화물 반도체층의 내측에 패터닝된 형태로 마련되는 그래핀층;을 포함하되,
    상기 금속산화물 반도체층 및 상기 그래핀층은 각각 복수의 금속산화물 반도체층과 복수의 그래핀층이고, 상기 복수의 금속산화물 반도체층과 상기 복수의 그래핀층은 서로 교대로 적층되며,
    상기 그래핀층은, 상기 금속산화물 반도체층의 가로 방향을 따라 서로 이격된 복수의 스트립(stripe) 형태로 마련되거나, 서로 이격된 복수의 그리드(grid) 형태로 마련되는 것을 특징으로 하는 반도체 발광소자의 투명전극.
  2. 삭제
  3. 제1항에 있어서,
    상기 금속산화물 반도체층은, Zn, Ti, In, Ga, Sn 중 어느 하나의 원소로 이루어지는 산화물 반도체층 또는 상기 금속 원소가 적어도 2개 이상이 복합되어 이루어지는 산화물 반도체층인 것을 특징으로 하는 반도체 발광소자의 투명전극.
  4. 삭제
  5. 발광소자 제조방법으로서,
    (a) 제1 기판 또는 도전형 반도체층이 마련된 제2 기판을 준비하는 단계; 및
    (b) 상기 제1 기판 또는 상기 도전형 반도체층의 상부에, 금속산화물 반도체층 및 상기 금속산화물 반도체층의 내측에 패터닝된 형태로 마련되는 그래핀층을 포함하는 투명전극을 마련하는 단계를 포함하되,
    상기 (b)단계는, (b1) 상기 제1 기판 또는 상기 도전형 반도체층의 상부에 금속산화물 반도체를 증착하여 금속산화물 반도체층을 형성하고, 촉매금속을 이용하여 PMMA/그래핀 멤브레인을 제조하는 단계와, (b2) 상기 PMMA/그래핀 멤브레인을 상기 금속산화물 반도체층의 상부로 트랜스퍼한 후 PMMA를 용해하여 제거하여 그래핀층을 형성하는 단계와, (b3) 상기 그래핀층을 PR 패터닝하는 단계와, (b4) 상기 PR 패터닝된 상기 그래핀층을 에칭하는 단계와, (b5) PR을 제거하는 단계 및 (b6) 패터닝된 상기 그래핀층 상부에 금속산화물 반도체를 재증착하는 단계를 포함하며,
    상기 (b4)단계에서의 상기 그래핀층은, 상기 금속산화물 반도체층의 가로 방향을 따라 서로 이격된 복수의 스트립(stripe) 형태로 마련되거나, 서로 이격된 복수의 그리드(grid) 형태로 마련되는 것을 특징으로 하는 반도체 발광소자 제조방법.
  6. 삭제
  7. 제5항에 있어서,
    상기 (b1)단계에서 상기 PMMA/그래핀 멤브레인을 제조하는 단계는,
    (b11) 촉매금속에 그래핀을 마련한 후 성장시키는 단계;
    (b12) 성장된 그래핀의 상부에 PMMA를 코팅하는 단계; 및
    (b13) 상기 촉매금속을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 발광소자 제조방법.
  8. 삭제
  9. 제5항에 있어서,
    상기 금속산화물 반도체층은, RF 스퍼터링, 이빔(e-beam) 증착, 화학기상증착(CVD), 스핀 코팅(spin-coating), 졸-겔(sol-gel)법 중 어느 하나의 방법을 통해 증착되는 것을 특징으로 하는 반도체 발광소자 제조방법.
  10. 제5항에 있어서,
    상기 금속산화물 반도체층은, Zn, Ti, In, Ga, Sn 중 어느 하나의 원소로 이루어지는 산화물 반도체층 또는 상기 금속 원소가 적어도 2개 이상이 복합되어 이루어지는 산화물 반도체층인 것을 특징으로 하는 반도체 발광소자 제조방법.
  11. 제5항, 제7항, 제9항 또는 제10항 중 어느 한 항에 따른 발광소자 제조방법에 의해 제조되는 반도체 발광소자.
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