KR101614272B1 - 고전압 감지 장치 및 이를 위한 방법 - Google Patents
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Abstract
일 실시예에서, 고전압 요소는, 저항기의 간격 위에 놓이는 컨덕터를 포함하는 고전압 요소의 동작 동안 공핍될 수 있는 도핑된 반도체 영역 위에 놓이게 형성된다.
Description
본 특허 출원은 2006년 1월 24일에 출원되고 발명의 명칭이 "HIGH VOLTAGE SENSOR DEVICE AND METHOD THERFOR"인, 발명자 Jefferson W. Hall 등에 의한 한국 특허 출원 제10-2006-0007395호와 관련 있으며, 이는 2005년 1월 25일에 출원되어 지금은 미국 특허 제7,306,999호인 미국 출원 11/041,710호에 대한 우선권을 주장한다.
본 발명은 일반적으로 전자부품에 관한 것으로 보다 구체적으로는 반도체 장치들 및 구조물을 형성하는 방법들에 관한 것이다.
종래에, 반도체 산업은 고전압 시스템들을 제어하기 위한 반도체 장치들을 형성하기 위하여 다양한 방법들을 사용하였다. 그러한 고전압 시스템의 일예는, 고전압 값들을 갖는 입력 전압들에서 동작되는 전원공급 제어기이다. 이들 종래의 반도체 장치들이 가지는 하나의 문제점은 연속적인 방식으로 고전압의 값을 감지할 수 없다는 점이다. 통상적으로, 외부 회로들은 고전압 값을 나타내는 전압들을 제공하는데 사용되었다. 예를 들어, 제어기는 수백 볼트의 입력 전압에서 동작할 수 있고 이 전압 값은 시간에 따라 변할 수 있다. 효율적인 동작을 제공하기 위하여, 제어기는 제어기의 동작 동안에 가변하기 때문에 이 전압 값을 감지할 필요가 있을 수 있다. 고전압의 값을 감지하는데 사용될 수 있는 반도체 칩 상에 장치들을 형성할 수 없기 때문에, 시스템의 비용을 증가시키는 외부의 부품들을 사용하게 된다.
따라서, 본원 발명의 목적은 고전압 신호 값을 감지할 수 있는 반도체 장치를 제공하는 것이다.
당업자는 예시들 및 실시예에 대한 설명들이 반도체 장치의 저항기 형성 방법의 예를 포함한다는 것을 이해할 것이며, 상기 방법은, 제1 도전형을 갖는 제1 반도체 재료의 기판을 제공하는 단계; 상기 기판의 제1 부분 상에 제2 도전형의 제1 도핑된 영역을 형성하는 단계; 상기 제1 도핑된 영역의 제1 부분 위에 놓이는 제2 반도체 재료를 형성함으로써 제1 저항기를 형성하는 단계로서, 여기서, 상기 제2 반도체 재료는 제1 및 제2 측을 갖는 연장된 패턴으로 형성되고, 여기서 상기 제2 반도체 재료의 제1 부분의 제1 측은 상기 제2 반도체 재료의 상기 제1 및 제2 부분들 사이의 간격을 형성하는 상기 제2 반도체 재료의 제2 부분의 제1측으로부터 제1 거리 이격되고, 여기서, 상기 제2 반도체 재료는 상기 기판 내의 도핑된 영역으로서 형성되지 않는 상기 제1 저항기 형성 단계; 상기 제2 반도체 재료의 상기 제1 부분 및 상기 제2 부분 위에 놓이며, 상기 간격 위에 놓이는 유전체를 형성하는 단계; 상기 유전체 위에 놓이는 컨덕터를 형성하는 단계로서, 여기서, 상기 컨덕터의 제1 부분은 상기 제2 반도체 재료의 상기 제1 및 제2 부분들 사이의 상기 간격의 적어도 부분 위에 놓이고, 여기서, 상기 제2 반도체 재료의 상기 제1 부분의 제1 섹션과 상기 제2 반도체 재료의 상기 제2 부분의 제1 섹션은 상기 컨덕터의 상기 제1 부분 아래에 놓이지 않는, 상기 컨덕터 형성 단계; 및 전위를 갖는 전압을 수신하도록 상기 컨덕터를 결합하는 단계를 포함한다.
그 방법의 다른 실시예는 MOS 트랜지스터의 드레인 영역으로서 상기 제1 도핑된 영역의 제1 부분을 형성하는 단계, 및 상기 MOS 트랜지스터의 채널 영역으로서 상기 제1 도핑된 영역의 상기 제1 부분을 접경하는 상기 제1 도핑된 영역의 제2 부분을 형성하는 단계를 포함한다.
그 방법의 또다른 실시예는 상기 제1 도핑된 영역의 상기 제1 부분 위에 놓이는 필드 플레이트로서 상기 컨덕터의 상기 제1 부분을 형성하는 단계를 포함한다.
당업자는 예시들 및 실시예에 대한 설명들이 반도체 장치의 저항기 요소 형성 방법의 예를 포함한다는 것을 이해할 것이며, 상기 방법은, 제1 도전형을 갖는 제1 반도체 재료의 기판을 제공하는 단계; 상기 기판상에 제1 유전체를 형성하는 단계; 서로 인접하고, 함께 직렬로 접속된 부분들을 갖고 그리고 상기 부분들 사이에 간격을 형성하기 위해 서로로부터 측면으로 떨어져서 이격되는 상기 부분들을 갖는 연장된 패턴을 갖는 저항기로서 제2 반도체 재료를 형성하는 단계; 상기 제2 반도체 재료의 상기 부분들 위에 놓이고 상기 간격 위에 놓이는 제2 유전체를 형성하는 단계; 상기 제2 유전체의 부분 위에 놓이고 상기 간격 위에 놓이는 컨덕터를 형성하는 단계로서, 여기서, 상기 제2 반도체 재료의 상기 부분들의 제1 부분의 제1 섹션과 상기 제2 반도체 재료의 상기 부분들의 제2 부분의 제1 섹션은 상기 컨덕터 아래에 놓이지 않는, 상기 컨덕터 형성 단계; 및 전위를 갖는 전압을 수신하도록 상기 컨덕터를 결합하는 단계를 포함한다.
그 방법의 다른 실시예들의 예는, 나선형 패턴, 사행(serpentine) 패턴, 복수의 스트라이프들, 멀티플라이 연결된 도메인, 또는 중앙 포인트로부터 외부로 방사하는 핑거들을 갖는 패턴으로 상기 컨덕터를 형성하는 단계를 포함하며, 여기서, 제1 핑거의 제1 부분은 상기 간격 위에 놓이며, 상기 제1 핑거의 제2 부분은 상기 제2 반도체 재료의 상기 부분들의 상기 제1 및 제2 부분들의 제2 섹션 위에 놓이는 것을 특징으로 한다.
본원 발명은 고전압 신호 값을 감지할 수 있는 반도체 장치를 제공한다.
도 1은 본 발명에 따른 고전압 반도체 장치의 일부 실시예의 회로도를 개략적으로 도시한 도면.
도 2는 본 발명에 따른 도 1의 반도체 장치의 일부 실시예의 확대된 평면도.
도 3은 본 발명에 따른 도 2의 반도체 장치 실시예의 일부 단면도.
도 4는 본 발명에 따른 고전압 반도체 장치의 일부의 다른 실시예의 회로도를 개략적으로 도시한 도면.
도 5는 본 발명에 따른 고전압 반도체 장치의 다른 실시예의 일부의 확대된 단면도.
도 6은 본 발명에 따른 도 1의 장치의 대안적인 실시예인 고전압 반도체 장치의 일부 실시예의 회로도를 개략적으로 도시한 도면.
도 7은 본 발명에 따른 도 6의 고전압 반도체 장치의 실시예의 일부 확대된 평면도.
도 8은 본 발명에 따른 도 1의 고전압 반도체 장치를 사용하는 시스템의 일부 실시예의 회로도를 개략적으로 도시한 도면.
도 9는 도 3 및 도 5의 반도체 장치들의 대안적인 실시예인 다른 반도체 장치의 일부 실시예의 확대 단면도.
도 10은 도 9의 반도체 장치들의 대안적인 실시예인 다른 반도체 장치의 일부 실시예의 확대 단면도.
도 11은 도 9 및 도 10의 반도체 장치의 컨덕터의 대안적인 실시예인 컨덕터의 일부 실시예의 확대 평면도.
도 12는 도 9, 도 10, 및 도 11의 반도체 장치의 컨덕터의 대안적인 실시예인 컨덕터의 일부 실시예의 확대 평면도.
도 13은 도 9, 도 10, 도 11, 및 도 12의 반도체 장치의 컨덕터의 대안적인 실시예인 컨덕터의 일부 실시예의 확대 평면도.
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도 3은 본 발명에 따른 도 2의 반도체 장치 실시예의 일부 단면도.
도 4는 본 발명에 따른 고전압 반도체 장치의 일부의 다른 실시예의 회로도를 개략적으로 도시한 도면.
도 5는 본 발명에 따른 고전압 반도체 장치의 다른 실시예의 일부의 확대된 단면도.
도 6은 본 발명에 따른 도 1의 장치의 대안적인 실시예인 고전압 반도체 장치의 일부 실시예의 회로도를 개략적으로 도시한 도면.
도 7은 본 발명에 따른 도 6의 고전압 반도체 장치의 실시예의 일부 확대된 평면도.
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도 9는 도 3 및 도 5의 반도체 장치들의 대안적인 실시예인 다른 반도체 장치의 일부 실시예의 확대 단면도.
도 10은 도 9의 반도체 장치들의 대안적인 실시예인 다른 반도체 장치의 일부 실시예의 확대 단면도.
도 11은 도 9 및 도 10의 반도체 장치의 컨덕터의 대안적인 실시예인 컨덕터의 일부 실시예의 확대 평면도.
도 12는 도 9, 도 10, 및 도 11의 반도체 장치의 컨덕터의 대안적인 실시예인 컨덕터의 일부 실시예의 확대 평면도.
도 13은 도 9, 도 10, 도 11, 및 도 12의 반도체 장치의 컨덕터의 대안적인 실시예인 컨덕터의 일부 실시예의 확대 평면도.
도시를 간략하고 명확하게 하기 위하여, 도면들의 요소들은 반드시 비례적이지 않으며, 다른 도면들에서 동일한 참조 번호들은 동일한 요소들을 나타낸다. 부가적으로, 공지된 단계들 및 요소들의 설명들 및 구체적 사항들은 설명의 간략화를 위하여 생략된다. 여기에 사용된 전류 전달 전극은 MOS 트랜지스터의 소스 또는 드레인, 또는 바이폴라 트랜지스터의 에미터 또는 콜렉터, 또는 다이오드의 캐소드 또는 애노드 같은 장치를 통해 전류를 전달하는 장치 요소를 의미하고, 제어 전극은 MOS 트랜지스터의 게이트 또는 바이폴라 트랜지스터의 베이스 같은 장치를 통해 전류를 제어하는 장치의 요소를 의미한다. 비록 장치들이 특정 N-채널 또는 P-채널 장치들과 같이 여기에 설명되지만, 당업자는 본 발명에 따른 상보형 장치들이 또한 가능하다는 것을 알 것이다. 도면들의 간략화를 위하여, 장치 구조들의 도핑 영역들은 일반적으로 직선 에지들과 정밀한 각도 모서리들을 갖는 것으로 도시되었다. 그러나, 당업자는, 도펀트들의 확산 및 활성화로 인해, 도핑 영역들의 에지들이 일반적으로 직선들이 아니고 모서리들이 정밀한 각도들이 아니라는 것을 이해할 것이다. "대략" 또는 "실질적으로"라는 단어의 사용은 언급된 값이나 위치에 매우 근접할 것으로 기대되는 파라미터를 갖는 구성요소의 값을 의미한다. 그러나, 당해 기술분야에서 잘 알려진 바와 같이, 그 값들이나 위치들이 정확히 언급된 것과 동일하게 되는 것을 막는 미미한 편차가 항상 존재한다. 반도체 도핑 농도에 있어서 적어도 10퍼센트(10%)(및 20퍼센트(20%))까지의 편차는 정확히 기술된 이상적인 목표로부터의 합리적인 편차라는 점이 당해 기술분야에서 널리 확립되었다.
도 1은, 고전압 값을 갖는 입력 전압을 나타내는 저전압 감지 신호를 형성하는 고전압 반도체 장치(10) 일부의 바람직한 실시예의 회로도를 개략적으로 도시한다. 장치(10)는, 고전압을 수신하고 고전압을 나타내는 감지 출력(16) 상 감지 신호를 형성하는 고전압 감지 요소(11)를 포함한다. 입력 전압 값이 가변할 때, 감지 신호 또한 가변한다. 장치(10)는 또한, 제어 입력(25)에 인가된 제어 신호들에 응답하여 전류 출력(24) 상의 제1 출력 전류를 제공하도록 형성된다.
일 실시예에서, 요소(11)는, JFET 트랜지스터(18) 및 금속 산화물 반도체(MOS) 트랜지스터(19)를 포함하는 합체된 트랜지스터로서 형성된 장치(10)의 고전압 트랜지스터 및 감지 장치(28)의 일부이다. 장치(10)는 또한, 트랜지스터(19) 게이트에 바이어스 전류들을 제공하도록 형성된 바이어스 저항기(21)를 포함할 수 있다. 장치(28)의 트랜지스터들(18 및 19) 같은 트랜지스터들은 당업자에게 공지되었다. 트랜지스터들(18 및 19)과 유사한 장치의 일 실시예는 여기에 참조로서 통합된 1995년 12월 19일자 Tisinger 등에게 특허 허여된 미국 특허 번호 제 5,477,175 호에 개시된다. 다른 실시예들에서, 트랜지스터(19)는 J-FET 또는 바이폴라 트랜지스터 같은 다른 트랜지스터 구조들일 수 있다. 다른 실시예들에서, 저항기(21)는 JEFT 같은 다른 구조들일 수 있다. 장치(10)는, 고전압 입력(23) 상에서 입력 전압을 수신하고 출력(16)상에 감지 신호를 생성하도록 형성된다.
종래에, 반도체 장치상에서 고전압 값을 감지하는 것은 어려웠다. 예를 들어, 세계 도처 선전압 애플리케이션들에 대한 몇몇 애플리케이션들에서, 입력 전압은 4백 볼트(400V)를 초과할 수 있고, 몇몇 경우들에서 7백 볼트(700V)만큼 높을 수 있다. 예를 들어, 전력 공급 시스템들에 사용된 변압기들의 플라이백(flyback) 전압들은 4백 볼트 입력 전압을 7백 볼트들까지 증가시킬 수 있다.
이후 추가로 도시되는 바와 같이, 요소(11)는 높은 입력 전압을 수신하고 응답하여 감지 신호 형성을 용이하게 하는 방식으로 형성된다. 일실시예에서, 요소(11)는 요소(11)를 통합시키는 반도체 장치에 인가된 최저 전압 및 입력(23) 사이에 접속된 저항기 분할기이다. 통상적으로, 최저 전압은 비록 다른 값들이 사용될 수 있지만 접지 전위이다. 저항기 분할기는 제2 저항기(13)와 직렬로 접속된 제1 저항기(12)를 포함하며, 감지 신호는 저항기들 사이의 공통 접속부의 공통 노드에서 형성된다. 저항기(12)의 단지 하나의 단자는 전류 전달 전극 또는 트랜지스터들(18 및 19) 중 어느 하나의 단자에 접속된다. 다른 단자 또는 저항기(12)의 저전압 단자는 트랜지스터들(18 및 19)에 접속되지 않고, 장치가 감지 신호를 용이하게 수신하게 하는 출력(16)에 접속된다. 또한, 저항기(13)의 어느 단자도 트랜지스터들(18 및 19)의 전류 전달 전극에 접속되지 않는다. 따라서, 요소(11)의 저전압 단자는 고전압 장치(28) 및 트랜지스터들(18 및 19)에 접속되지 않는다. 장치(28) 및 트랜지스터들(18 및 19)에 접속된 단지 하나의 단자는 감지 신호가 저전압을 가지는 것을 보장하는데 도움을 준다. 저항기들(12 및 13)의 값은 요소(11)에 의해 낭비되는 전력을 최소화하기 위하여 크게 선택된다. 하나의 예시적인 실시예에서, 저항기들(12 및 13)의 직렬 결합의 총 저항은 약 15 메가옴(mega-ohms) 이상이지만 다른 실시예들에서 다른 값들일 수 있다.
장치(10)의 기능성을 제공하는데 도움을 주기 위하여, 트랜지스터(18)의 드레인은 입력(23) 및 요소(11)의 제1 단자(15)에 공통적으로 접속된다. 저항기(12)의 제1 단자는 단자(15)에 접속되고, 저항기(12)의 저전압 단자는 출력(16)에 접속된다. 요소(11)의 접속 단자(14)는 장치(28)의 최저 전압에 접속된다. 저항기(13)의 제1 단자는 출력(16)에 접속되고, 제2 단자는 단자(14)에 접속된다. 트랜지스터(18)의 소스는 공통 노드(20) 및 트랜지스터(19)의 드레인에 접속된다. 트랜지스터(19)의 게이트는 입력(25) 및 저항기(21)의 제1 단자에 접속되고, 소스는 출력(24)에 접속된다. 저항기(21)의 제2 단자는 노드(20)에 접속된다. 트랜지스터(18)의 게이트 접속부는 도 2에 대한 설명에서 보다 상세히 설명될 것이다.
도 2는 도 1의 설명에서 설명된 장치(10)의 일실시예 부분의 확대된 평면도를 도시한다. 도 3은 라인 3-3을 따른 단면에서 도 2에 도시된 장치(10)의 확대된 단면부를 도시한다. 이 설명은 도 2 및 도 3 모두를 참조한다. 요소(11)의 저항기들(12 및 13)은, 트랜지스터(18)의 고전압 동작 동안 캐리어들이 실질적으로 공핍되는 J-FET(18) 부분 위에 놓이도록 형성된다. 트랜지스터(18)의 공핍된 부분은 요소(11)로 하여금 장치(10)에 인가되고 출력(16)상에 감지 신호를 형성하는 고전압을 견디게 한다.
트랜지스터(19)는 도 2의 화살표 및 점선들에 의해 일반적으로 식별된다. 트랜지스터들(18 및 19)은 일반적으로 반도체 기판(40)의 표면상에 폐쇄된 기하구조 모양들로서 형성된다. 통상적으로 폐쇄된 기하구조 모양들은 동심원적이고 몇몇 중첩하는 주변부를 갖는 센터들을 갖는다. 바람직한 실시예에서, 폐쇄된 기하구조 모양들은 다양한 동심원 반경을 갖는 원들 또는 원들의 아크들(arcs)로서 형성된다. 설명을 명확하게 하기 위하여, 바람직한 실시예는 설명되지만, 당업자는 타원형들, 직사각형들, 오각형들, 육각형들, 맞물린 손가락들(inter-digitated fingers) 등 같은 다른 폐쇄된 모양들이 원들 대신 사용될 수 있고 트랜지스터들(18 및 19)이 다른 길이들 및 폭들을 가질 수 있다는 것을 이해할 것이다.
바람직한 실시예에서, 트랜지스터(18)의 폐쇄된 기하구조 모양들은, 증가하는 반경을 갖는 동심원들로서 형성된다. 트랜지스터(19)의 기하구조 모양들의 제1 부분은 원으로서 형성되고, 제2 부분은 트랜지스터(18)의 원형 부분의 반경보다 큰 반경을 갖는 아크들을 갖는 원의 아크들로서 형성된다. 원모양 도핑 영역(41)은 기판(40)의 표면상에 형성된다. 바람직한 실시예에서, 영역(41)의 도핑 프로파일은 다중 도핑 영역(zone)들을 갖는 완만한(graded) 프로파일이 아니고 실질적으로 영역(41)에 걸쳐 일정하다. 완만하지 않은(non-graded) 도핑 프로파일은 제조를 단순화시키고 제조 비용들을 감소시킨다. 도핑 농도가 깊이 및 일반적인 길이방향 변화들로 인해 일부 변할 수 있지만, 도핑 프로파일이 하나의 위치에서의 고도핑으로부터 제2 위치에서의 저도핑쪽으로 실질적으로 점진적으로 변하도록 형성되지 않는 것은 이해될 것이다. 영역(41)은 기판(40)과 반대의 도핑 타입을 갖는다. 바람직하게, 기판(40)은 P 타입이고 대략 80 Ohm-cm의 저항(resistivity)을 가지며, 영역(41)은 대략 1E15cm-3 내지 2E15cm-3의 도핑 농도를 갖는 N 타입이다. 영역(41)은 통상적으로 약 7 내지 8 미크론 두께이다. 영역(41)의 부분들은 양쪽 트랜지스터들(18 및 19)의 부분을 형성한다. 트랜지스터(18)의 드레인 컨택(46)은 기판(40) 표면상 및 영역(41) 내의 도핑 영역으로서 형성된다. 컨택(46)은, 제1 반경 및 센터(47)를 갖는 제1 중공(hollow) 원의 모양을 갖는다. 컨택(46)은 영역(41)과 동심적이고 영역(41)의 반경보다 작은 반경으로 형성된다. 컨택(46)의 중공 원 모양으로 인해, 영역(41)의 제1 원형 모양 내부 부분은 컨택(46)(도 3 참조) 아래에 놓인다(underlies). 이런 제1 부분은 트랜지스터(18)의 드레인 영역을 형성한다. 영역(41)의 제2 원형 부분(42)은 컨택(46)의 외부 원주로부터 영역(41)의 외부 에지(44)로 연장하고 트랜지스터(18)의 채널을 형성한다. 영역(41)을 갖는 기판(40)의 인터페이스는 J-FET 트랜지스터(18)의 게이트로서 기능한다. 에지(44)에 인접하고 게이트 컨덕터(54)의 적어도 일부 아래에 놓이는 영역(41)의 제 3 부분은 일반적으로 트랜지스터(18)의 소스 및 트랜지스터(19)의 드레인 양쪽으로 고려된다. 통상적으로 기판(40), 및 트랜지스터(18)의 게이트는 장치(10)를 사용하는 회로의 최저 전위에 접속된다. 따라서 트랜지스터(18)의 드레인 및 소스는 드레인보다 큰 반경을 갖는 소스를 구비한 폐쇄된 기하구조 모양들로서 형성된다. 또한, 하나의 도핑 영역은 트랜지스터(18)의 소스 및 드레인과 트랜지스터(19)의 드레인을 형성하는데 사용된다.
트랜지스터(19)의 소스 영역(49)은 트랜지스터(19)의 드레인 반경보다 큰 반경을 갖는 원의 아크로서 기판(40)의 표면상 도핑 영역으로서 형성된다. 통상적으로, 소스 영역(49)의 내부 부분은 게이트 컨덕터(54) 아래에 놓인다. 도핑 영역은 트랜지스터(19)의 소스 컨택(50)으로서 기능하도록 소스 영역(49) 내에 형성된다. 소스 영역(49) 및 컨택(50)이 장치(10)(도 2 참조)의 탭 개구부(70)에서 불연속이되고, 따라서 영역(49) 및 컨택(50)은 원의 아크라는 것을 주의하라. 컨택 영역(63)은 트랜지스터들(18 및 19)의 외부인 기판(40)의 도핑 영역으로서 형성된다. 컨택 영역(63)은 저항기(13)의 하나의 단부 또는 단자를 기판(40)에 접속시키기 위하여 사용된다. 트랜지스터(19)의 바디 영역(48)은 게이트 컨덕터(54) 아래에 놓이는 기판(40)의 표면상에 도핑 영역으로서 형성된다. 바람직하게, 기판(40), 바디 영역(48), 및 컨택 영역(63)은 P 타입 재료이고, 영역(41), 소스 영역(49) 및 컨택(50)은 N 채널 J-FET로서 트랜지스터(18) 및 N 채널 MOS 트랜지스터들로서 트랜지스터(19)를 형성하기 위하여 N 타입 재료이다.
게이트 절연체(52)는 영역(48) 및 영역(49)의 적어도 내부 에지 위에 놓이는 기판(40)상에 형성된다. 통상적으로, 절연체(52)는 트랜지스터(19)의 동작을 용이하게 하기 위하여 약 50 내지 60 나노 미터보다 크지 않은 얇은 실리콘 이산화물이다. 보다 두꺼운 절연체(53)가 부분(42) 위에 놓이고 컨택(61) 아래에 놓이며, 기판(40)상에 형성된다. 통상적으로, 컨택(61)은 도 1의 단자(23)에 접속된다. 절연체(53)는 일반적으로 저항기들(12 및 13)과 아래 놓인 기판 구조 사이에 높은 브레이크다운 전압을 제공하는데 도움을 주기 위하여 절연체(52)보다 적어도 약 10 내지 30 배 더 두껍다. 절연체(53)는 일반적으로 약 1 내지 2 미크론 두께 이상이다. 게이트 컨덕터(54)는 절연체(52)의 적어도 일부 위에 놓이도록 형성된다. 컨덕터(54)가 형성될 때, 컨덕터(54)에 사용된 재료는 또한 절연체(53)상에 형성되고 도 2 및 3에 도시된 바와 같은 나선형 패턴을 형성하기 위하여 패턴화된다. 나선형 패턴은 저항기들(12 및 13)을 형성한다. 통상적으로, 컨덕터(54)에 사용된 재료는 폴리실리콘이다. 저항기들(12 및 13)을 형성하는데 사용된 폴리실리콘 부분은 저항기들(12 및 13), 및 컨덕터(54)에 대하여 목표된 값들을 제공하는 저항을 제공하도록 컨덕터(54)와 다르거나 동일하게 도핑될 수 있다. 일 실시예에서, 저항기들(12 및 13)에 사용된 폴리실리콘은 약 2000 ohms/sq 이상의 시트 저항을 갖는다. 대안적으로, 저항기들(12 및 13)에 사용된 재료는 컨덕터(54)와 별개로 형성될 수 있다. 나선형 패턴은, 저항기들(12 및 13)에 대한 높은 저항을 제공하기 위하여 가능한 한 많이 센터(47) 주변에 레볼루션들(revolutions)을 형성하도록 형성된다. 나선형 패턴의 인접 부분들 사이에 적어도 최소 간격을 사용하는 것은 패턴의 인접한 부분들 사이의 전기장을 감소시킨다. 하나의 예시적인 실시예에서, 나선형 패턴은 약 35 레볼루션들을 갖는다. 통상적으로 나선형 패턴의 인접한 레볼루션들 사이의 간격은 약 1 내지 2 미크론이다. 다른 패턴들이 저항기들(12 및 13)을 형성하는데 사용될 수 있다. 예를 들어, 패턴은 특히 만약 아래 놓인 영역(41)이 그러한 하나의 모양을 가지면, 타원형들, 직사각형들, 오각형들, 육각형들 등의 모양일 수 있다. 층간 유전체 같은 다른 절연체(57)는 저항기들(12 및 13), 컨덕터(54), 및 트랜지스터들(18 및 19)의 외부에 있는 기판(40) 부분들을 커버하도록 제공된다. 나선형 패턴의 인접 부분들 사이에 최소 간격을 사용하는 것은 나선형 패턴의 인접한 부분들을 분리시키는 절연체(57)에 걸친 측면 전기장을 감소시키고, 따라서 브레이크다운 가능성을 감소시키고 요소(11)에 의해 감지될 수 있는 전압 값을 증가시킨다. 도면들의 간략화를 위하여, 도 2에 절연체(57)는 도시되지 않았음을 주의하라. 컨덕터(35)는 나선형 패턴과 전기적으로 접촉하고 상기 패턴을 저항기(12 및 13)에 형성하도록 절연체(57)의 개구부를 통하여 형성된다. 당업자는 절단 선 3-3은 컨덕터(35)와 교차하지 않지만, 컨덕터(35)는 설명의 단순화를 위하여 도 3에 도시된 것을 이해할 것이다. 다른 컨덕터(64)는 나선형의 말단부와 전기적으로 접촉하고 컨택 영역(63)을 통하여 기판(40)에 저항기(13)의 한쪽 단부 또는 단자를 접속하기 위하여 절연체(57) 내의 다른 개구부를 통하여 형성된다. 다른 컨덕터(59)는 장치(10)의 소스 컨덕터를 형성하기 위하여 전기 컨택을 형성하도록 컨택(50) 위에 놓이는 절연체(57)의 개구부를 통하여 형성된다. 컨택(61)은 컨덕터들(35, 59 및 64)을 형성하는 부분으로서 형성되거나 추후에 형성될 수 있다. 도면들의 간략화를 위하여 컨덕터(59)는 도 2에 도시되지 않았음을 주의하라.
도 2를 참조하여, 요소(11)의 나선형 레볼루션들 중 하나가 개구부(70)를 통과하는 장소에서, 컨덕터(35)는 컨덕터(54) 상으로 그리고 출력(16)을 형성하기 위하여 개구부(70)를 통하여 밖으로 연장하도록 형성된다. 출력(16)은 연산 증폭기 또는 비교기 같은 기판(40)상에 형성된 다른 전기 요소들(도시되지 않음)에 접속될 수 있다. 컨덕터(35)는 장치(10) 외부 요소들로의 전기 접촉을 용이하게 형성하기 위하여 트랜지스터(19)의 외측을 지나가게 연장한다. 컨덕터(64)는 나선형 말단 단부와 전기적으로 접촉하고 컨택 영역(63)(도 3)을 통하여 저항기(13)의 하나의 단부 또는 단자를 기판(40)에 접속하도록 형성된다. 또한 게이트 컨덕터(54)의 부분은 개구부(70)를 통하여 연장하고 게이트 컨덕터(54)로의 접촉을 용이하게 만드는 탭(71)을 형성하도록 형성된다. 저항기(21)는 장치(28) 외부의 기판(40) 표면상 도핑 영역으로서 형성된다. 저항기(21)의 한쪽 단부는 점선들에 의해 도시된, 탭(71) 아래로 연장하여, 에지(44)의 영역(41) 및 노드(20)에 전기 접촉을 형성한다. 저항기(21)의 제2 단부는 금속 컨택(72)에 의해 탭(71)에 접속된다. 영역(48)의 부분은 영역(48)으로의 접촉을 용이하게 형성하게 하도록 개구부(70)를 통하여 연장한다. 도면들을 간략화하기 위하여, 개구부(70)를 통과하는 영역(48)의 연장은 도시되지 않는다.
동작시, 트랜지스터(18)의 J-FET 기능성은 영역(41) 및 특히 영역(42)을 통하여 트랜지스터(18)의 드레인 및 소스 사이에 부과된 고전압 전기장을 균일하게 분배하도록 작동한다. 결과적으로, 저항기들(12 및 13)상 고전압 전기장의 영향은 트랜지스터(18)의 온 또는 오프 상태들 모두에서 무시할 수 있다. 그 반대도 역시 참이다. 저항기들(12 및 13)을 통하여 균일하게 분배된 전위는 아래 놓인 트랜지스터(18)의 도핑 영역들 상에서 무시할 수 있는 영향을 갖는다. 기판(40)은 통상적으로 장치(10)를 사용하는 시스템의 최하위 전압에 접속된다. 높은 입력 전압이 입력(23)에 인가될 때, 기판(40) 및 영역(41) 사이의 큰 전압 차이는 트랜지스터(18)가 실질적으로 캐리어들을 공핍하게 한다. 그러한 공핍은 기판(40) 및 트랜지스터(18) 부분(42) 모두에 존재할 것이다. 높은 입력 전압의 결과로 부분(42) 양단 전위는 일반적으로 영역(42)이 실질적으로 공핍되게 하고 트랜지스터(18)는 핀치 오프 모드(pinch-off mode)에서 동작할 것이다. 기판(40) 및 영역(41)의 도핑 농도들은 입력(23)에 인가되는 전압들에서 실질적인 공핍을 제공하기에 충분히 낮게 선택된다. 대부분의 실시예들에서, 약 5 볼트(5V) 이상, 통상적으로 약 40 내지 50 볼트(40V-50V) 이상의 전압이 입력(23)에 인가되고 바람직하게 약 4백 내지 7백 볼트(400-700V)가 인가된다. 기판(40) 및 영역(42)의 결합된 공핍 효과들은 약 0.3 MV/cm인 실리콘의 임계 전기장을 초과하지 않고 공핍 폭들을 확장시킴으로써 간단히 상기 고전압들을 지원할 수 있다.
임의의 주어진 위치에서 요소(11) 및 아래 놓인 영역(42)의 상부 표면 사이의 수직 전압 전위는, 비록 수직 전압의 작은 부분이 요소(11)에 사용된 재료에 의해 지원될 수 있지만 절연체(53) 두께에 의해 주로 지원된다. 고전압이 영역(42)에 인가되고 고전압이 또한 저항기(12)의 한쪽 단자에 인가되기 때문에, 이들 전압들 사이의 적당한 차이는 절연체(53) 및 요소(11)를 수직으로 가로질러 지원되게 유지한다. 절연체(53)의 두께는 절연체(53) 재료의 브레이크다운 필드보다 낮은 전기장을 유지하면서 수직 전압의 대부분을 유지한다. 통상적으로 상기 재료는 실리콘 이산화물이고 상기 재료의 결과적인 브레이크다운 필드는 약 10MV/cm이다. 수직 전압의 작은 부분만이 통상적으로 재료의 낮은 저항성으로 인해 요소(11)에 의해 지원된다. 통상적으로 상기 재료는 약 1X1018 내지 1X1019 atoms/cm3 이상의 도핑 농도를 갖는 도핑된 폴리실리콘이다. 예를 들어, 요소(11) 및 절연체(53) 양단의 수직 전압은 입력(23)에서 약 700 볼트(700V)의 인가된 전압에 대하여 약 60 내지 70 볼트(60-70V)일 수 있다. 일반적으로 이 60 내지 70 볼트 수직 전압에서 약 1 볼트 미만은 요소(11)를 수직으로 가로질러 강하되고, 나머지는 절연체(53)를 가로질러 강하된다. 일반적으로, 아래 놓인 영역(42)의 대응하는 부분에서 저항기들(12 및 13)의 패턴상 각각의 포인트의 전압 전위는 전위에서 서로 거의 추적할 것이다. 이것은 그 사이의 수직 전기장 값을 최소화시키는데 도움을 준다. 유지될 수 있는 수직 전압 값은 컨택(46) 및 에지(44) 같은 트랜지스터(18)의 부분들에 관련하여 절연체(53) 상에 저항기(11)의 두 개의 단부들의 위치를 조절함으로써 변화될 수 있다. 적어도 일부(42)에서 실질적으로 캐리어들이 공핍되기 때문에, 영역(41)은 기판(40)과 요소(11) 사이에 절연을 제공한다. 결과적으로, 높은 전기장은 기판(40)에 브레이크다운을 유발하지 않는다. 따라서, 영역(41) 및 절연체(53)는 요소(11)의 동작에 도움을 준다. 당업자는, 모든 캐리어들이 모든 동작 조건들 하에서 부분(42)으로부터 공핍되지 않고, 캐리어들의 대부분이 공핍되고 상기 조건들 하에서 그 영역은 캐리어들이 공핍된 영역 또는 공핍 영역 또는 실질적으로 공핍된 캐리어들의 영역으로 불리는 것을 이해할 것이다. 당업자는 또한, 요소(11) 및 연관된 저항기들(12 및 13)이 J-FET의 공핍 영역이 아닌 다른 그런 공핍 영역들 위에 놓이도록 형성될 수 있다는 것을 이해한다.
도 4는 도 1의 장치(10)의 대안적인 실시예인 장치(30)의 실시예의 회로도를 개략적으로 도시한다. 장치(30)는 요소(11)의 대안적인 실시예인 고전압 감지 요소(32)를 포함한다. 요소(32)는 고전압을 수신하고 감지 출력(16) 상에 감지 신호를 형성한다. 저항기(13)의 한쪽 단자는 장치(28)의 활성 영역 외측으로 연장하고 접속 단자(14)를 형성한다. 장치(30)는, 요소(32)에 인가된 최저 전압에 단자(14)를 선택적으로 스위칭하는데 사용되는 전력 절약 스위치(22)를 포함한다. 스위치(22)는 스위치(22)를 인에이블하거나 디스에이블하는데 사용되는 스위치 제어 입력(17)을 포함한다. 예를 들어, 스위치(22)는, 출력(16) 상에 감지 신호를 형성하기 위하여 주기적으로 인에이블되고 감지 신호의 값이 사용된 후 디스에이블될 수 있다. 스위치(22)를 디스에이블하는 것은 요소(32)에 의해 낭비되는 전력양을 감소시키고, 요소(32)가 요소(11)에 유사하게 감지 신호를 형성하게 한다.
도 5는 요소(11)를 포함하는 반도체 장치(150)의 일부 실시예의 확대된 단면도를 도시한다. 장치(150)는 도 2 및 도 3의 기판(40)과 유사한 반도체 기판(140)상에 형성된다. 도핑 영역(141)은 기판(140) 표면상에 형성된다. 영역(141)의 도핑 및 절연 특성들은 영역(41)과 유사하다. 컨택(161)은 고입력 전압을 수신하기 위하여 형성된다. 컨택(161)은 저항기(12)의 한쪽 단자에 접속하고 영역(141)에 접속을 제공하도록 형성된다. 따라서, 컨택(161)에 의해 수신된 고전압은 영역(141)에 인가된다. 컨택 영역(163)은 영역(63)과 유사하게 기판(140) 내에 형성된다. 저항기(13)의 제2 단부 또는 단자는 영역(163)으로의 전기적 접촉을 형성하도록 절연체(53)를 가로질러 연장된다. 요소(11)와 유사하게, 영역(141) 및 절연체(53)는 요소(32)의 일부이다. 장치(150)는 고전압 신호의 연속적으로 가변하는 값을 감지하기 위하여 요소(11)를 사용할 수 있는 펄스폭 변조(PWM) 전력 공급 제어기 또는 다른 타입의 장치의 일부일 수 있다.
도 6은 장치(10)의 대안적인 실시예인 고전압 반도체 장치(80)의 일부 실시예의 회로도를 개략적으로 도시한다. 요소(11)는 저항기(12)를 포함하지만 저항기(13)를 생략한다. 저항기(12)의 한쪽 단자는 높은 입력 전압을 수신하기 위하여 접속되고 제2 단자는 낮은 전압 감지 신호를 공급하기 위하여 출력(16)에 접속된다. 장치(10)와 유사하게, 저항기(12)의 값은 요소(11)에 의해 낭비되는 전력을 최소화하기 위하여 크게 선택되고 통상적으로 약 15 메가옴 이상이다.
장치(80)는 또한, 감지 신호를 수신하고 응답하여 입력(23)상에 수신된 높은 입력 전압을 나타내는 출력(88) 상에 출력 전압을 형성하도록 구성된 전류 미러(mirror)를 포함한다. 전류 미러는 클램프(clamp) 다이오드(81), 비교기 트랜지스터(84) 및 전류 소스(85)를 포함한다. 출력(88)은 트랜지스터(84) 및 전류 소스(85)의 접속에 의해 형성된다. 다이오드(81)는 저항기(12)의 저전압 단자상 및 트랜지스터(84)의 베이스에서의 전압을 고정된 전압에 클램프한다. 전류 미러의 단자(86)는 일반적으로 출력(24)상 전압으로부터 유도된 동작 전압을 수신하기 위하여 접속된다. 입력(23)상 전압의 값이 증가할 때, 저항기(12)를 통하여 흐르는 전류(82)의 값도 또한 증가한다. 전류(82)의 증가는 트랜지스터(84)가 보다 많은 전류를 도통시키게 하고 출력(88)상 전압을 감소시킨다. 따라서, 입력(23)상 높은 입력 전압의 값이 증가할 때, 출력(88)상 감지 신호의 값은 응답하여 감소하고 저항기(12)를 통과하는 전류가 전류 소스(85)의 전류보다 많게 될 때 상태들을 스위칭하는 비교기 출력으로서 기능한다. 소스(85)가 저항기에 의해 대체되고 출력(88)이 입력(23)상에 수신된 전압 값을 나타내는 아날로그 전압을 생성하는 것이 이해될 것이다.
도 7은 도 6의 설명에서 설명된 장치(80)의 실시예의 일부의 확대된 평면도를 도시한다. 이 설명은 도 6 및 도 7 모두를 참조한다. 도 7에 도시된 장치(80)의 부분은 장치(80)의 전류 미러를 생략한다. 장치(10)와 유사하게, 저항기(12)는 트랜지스터(18)의 동작 동안 실질적으로 캐리어들이 공핍되는 J-FET(18)의 부분 위에 놓이도록 형성된다. 저항기(13)가 장치(80)로부터 생략되기 때문에, 저항기(12) 패턴은 통상적으로 도 2 및 도 3의 저항기(13)에 사용된 패턴을 포함하도록 연장된다. 저항기(12)의 한쪽 단자가 입력(23)으로부터 높은 입력 전압을 수신하기 위하여 접속되고 저항기(12)의 다른 단자는 출력(16)에 접속되고 트랜지스터(18 또는 19)의 전류 전달 전극에 접속되지 않는 것에 주의하라.
도 8은, 시스템(100)의 출력 전압 값을 조절하기 위하여 장치(10)를 사용하는 전력 공급 제어 시스템(100)의 실시예의 일부를 개략적으로 도시한다. 시스템(100)은 입력 단자들(110 및 111) 사이의 벌크 입력 전압을 수신하고 출력 단자들(112 및 113) 사이의 출력 전압을 제공하기 위하여 전력 스위치(105)를 제어한다. 장치(10)는 입력(23)상에 벌크 전압을 수신하고 출력(16) 상에 감지 신호를 제공한다. 시스템(100)의 전력 공급 제어 시스템(101)은 PWM 제어기(103), 제어 회로(102) 및 장치(10)를 갖는다. 장치(10)는 제어기(103) 및 회로(102)를 동작시키기 위한 개시 전압을 제공하는데 또한 사용된다. 증폭기(104)는 감지 신호를 수신하고, 그것을 증폭한다. 회로(102)는 증폭된 감지 신호를 수신하고 제어기(103)에 제어 기능을 제공하기 위하여 상기 감지 신호를 프로세싱한다. 제어 기능은 다른 기능들 중, 라인 아래 전압(line under-voltage) 검출 및 셧다운, 라인 위 전압(line over-voltage) 검출 및 셧다운, 입력 전력 결정 및 제한, 전류 모드 램프 보상을 위한 라인 순방향(feed-forward) 공급, 전력 제한, 및/또는 대기 동작을 포함할 수 있다. 당업자는 장치들(30, 80 또는 150)이 장치(10) 대신 사용될 수 있는 것을 이해할 것이다.
다른 실시예에서, 노드(23)는 입력(110) 대신 스위치(105)의 드레인에 접속될 수 있고 증폭된 감지 신호는 스위치(105)가 컨덕팅하지 않을 때 변압기 플라이백 전압의 함수로서 출력 전압을 조절하기 위하여 제어 회로(102)에 의해 사용될 수 있다. 제어 회로(102)는 또한 임의의 에너지가 몇몇 시점에서 트랜스포머에 남아있는지의 여부를 결정하기 위하여 스위치(105)가 컨덕팅하지 않을 때 플라이백 전압을 감지할 수 있다.
도 9는 장치들(10 및 150)(도 3 및 도 5)의 대안적인 실시예인 반도체 장치(120)의 일부 실시예의 예의 확대된 단면도를 도시하며, 요소들(11 및/또는 32)을 포함할 수 있다. 장치(120)는 컨택(61)에 유사한 드레인 컨택(122)을 포함하지만, 컨택(122)은 컨덕터들 또는 접촉 요소들(121 및 124)을 포함한다. 컨택(122)은 화살표로서 일반적인 방식으로 도시되었다.
도 3에 도시된 바와 같이, 장치(10)의 형성 동안, 컨택(61)을 형성하는데 사용되는 컨덕터 재료의 부분은 저항기들(12 및/또는 13)을 형성하는데 사용되는 재료의 부분 위에 놓이도록 연장될 수 있다. 전술한 바와 같이, 트랜지스터(18)의 드레인 영역은 컨택들(46) 더하기 컨택들(46) 아래에 놓인 영역(41)의 부분 사이의 영역이고, 트랜지스터(18)의 채널은 트랜지스터(18)의 드레인 영역에 접경하는 영역(41)의 부분에서 시작한다. 컨택(61)의 재료가 드레인 영역 위에 놓이고 드레인 영역에 접경하는 채널 위에 놓이도록 드레인 영역을 지나서 연장하기 때문에, 드레인 영역에 인접한 채널 위에 놓이도록 연장하는 컨택(61)의 부분은 전기력선들을 종료시키고(terminate) 장치(10)의 브레이크다운 전압을 개선하는 필드 플레이트로서 작용한다. 컨택(61)의 이 부분은 저항기들(12, 13)의 값에 영향을 미칠 수 있는 것으로 밝혀졌다. 장치(10)의 제조 동안에, 저항기들(12 또는 13)의 값은 저항기들의 원래 형성된 값으로부터 변할 수 있다. 저항기들(12 또는 13)에 사용되는 재료 위에 놓이는 컨덕터 재료를 갖는 것은, 제조 프로세스 동안에 사용되는 수소와 같은 요소들이 저항기들(12 또는 13)에 사용되는 재료의 부분들의 저항성을 변하게 하도록 한다. 예를 들어, 제조 프로세스 동안의 수소 사용은 컨택(61) 아래에 놓이지 않는 재료의 부분으로 확산할 수 있지만, 컨택(61)은 컨덕터 아래에 놓이는 부분으로의 수소의 확산을 방지할 수 있다. 재료의 부분의 저항성의 변화는 저항기 분할기의 저항기 사이의 비를 변경할 수 있고, 이로써 입력 신호에 대한 출력(16)(도 1)에서 감지 신호의 값을 변경한다.
저항기들(12 및 13)에 사용되는 그 재료의 저항성 사이의 보다 일정한 비율을 유지하는 데 도움을 주기 위하여, 컨택(122)은 컨택(61)과 유사하게 드레인 영역의 적어도 일부분 위에 놓이는 제1 컨택 요소(121), 및 요소(121)로부터 채널 영역의 부분 위에 놓이고 저항기들(12 및 13)에 사용되는 재료 사이의 간격들의 일부 위에 놓이도록 연장되는 제2 컨택 요소(124)를 포함하도록 형성된다. 요소(124)의 이런 구성은 요소(124)의 부분들 및 위에 놓이는 저항기들(12 및 13)의 재료 사이에 간격들(125)을 남긴다. 간격들(125)은 제조 프로세스 동안에 사용되는 요소들이 저항기들(12 및 13)의 실질적으로 모든 재료의 저항성에 실질적으로 동일하게 영향을 미치고, 이로써 저항기(12)를 위한 재료의 상대적인 저항성이 저항기(13)의 재료의 저항성과 실질적으로 동일하도록 유지한다. 이것은 저항기들(12 및 13) 의 저항 사이의 실질적으로 일정한 저항 비율을 유지한다. 따라서, 출력(16) 상의 감지 신호와 입력(23) 상의 전압 사이의 관계는 실질적으로 일정하게 유지된다.
요소(124)를 형성하기 위하여, 컨덕터 재료는 패턴화되어, 요소(124)의 제1 부분이 저항기(12)를 형성하는데 사용되는 재료의 제1 부분 또는 요소(128)와 제2 부분 또는 요소(129) 사이에 있는 간격(56)의 적어도 일부에서 위에 놓이도록, 요소(124)가 유전체 또는 절연체(53) 위에 놓이며 위치된다. 요소(124)의 제1 및 제2 부분들은 일반적으로 전기적으로 함께 접속되고 전기적으로 연속적이다. 요소(124)를 형성하는데 사용되는 컨덕터 재료는 요소(121)를 형성하는데 사용되는 컨덕터 재료와 동일하거나 상이할 수 있다. 예를 들어, 요소(121)는 메탈로 형성될 수 있고, 요소(124)는 도핑된 폴리실리콘과 같은 반도체 물질, 실리사이드 또는 살리사이드일 수 있다. 요소들(121, 124)은 또한, 모두 메탈로 형성될 수도 있다. 바람직한 실시예에서, 요소(124)의 부분들은 간격들(56) 위에 놓이고 저항기(12)의 재료의 인접한 에지들로부터 거리(126)가 이격되고, 이는 요소(128)의 외부 에지 또는 측면(148)으로부터 그리고 요소(129)의 내부 에지 또는 측면(149)으로부터 이격된 거리(126)와 같다. 당업자는 요소(124)의 각 부분이 내부 에지 또는 측면(149) 및 외부 에지 또는 측면(148)을 갖는다는 것을 이해할 것이다. 요소(124)의 부분들은 또한 거리(127)만큼 떨어져서 이격되고 이로써 간격들(125)을 형성한다. 따라서, 저항기(12)의 재료는 요소(124)의 컨덕터 및 저항기(12)의 재료의 적어도 일부 위에 놓이는 간격들(125) 위에 놓이지 않아서, 가스들 및 다른 요소들의 프로세싱은 저항기들(12 및 13)의 실질적으로 모든 재료에 실질적으로 동일하게 영향을 미칠 수 있다. 당업자는 요소들(121 또는 124) 내의 일부 위치에서 저항기들(12 또는 13)의 재료와 요소들(121 또는 124)의 컨덕터 재료 사이에 전기적 접촉이 형성된다는 것을 이해할 것이다. 그러한 컨택의 일예는 도 2 및 도 3에 도시되었으며, 여기서 전기적 접촉이 절연체 또는 유전체(53)를 통하여 컨택(61)과 저항기(12) 사이에 형성된다. 그 사이의 전기적 접속을 형성함으로써 초래된 오버랩은 저항에 있어 매우 미미한 영향을 갖고, 가스들 및 다른 요소들의 프로세싱은 저항기들(12 및 13)의 실질적으로 모든 재료에 실질적으로 동일하게 영향을 미친다는 것이 이해될 것이다.
바람직한 실시예에서, 요소(124)는 저항기들(12 또는 13)의 재료로의 물리적 및/또는 전기적 컨택을 형성하기 위해 연장되는 단지 하나의 컨택을 갖는다. 그 물리적 및 전기적 컨택은 바람직하게는 요소(121)로부터 요소(124)가 멀리 연장되기 시작하는 포인트에서 또는 그 근처에서 저항기들(12 또는 13)의 재료에 형성되거나, 또는 대안적으로 임의의 요소(124)와 저항기 재료 사이에 형성되는 대신에 요소(121)와 저항기들(12 또는 13)의 재료 사이에 형성된다. 그러나, 그 컨택은 요소(124)를 따라서 다른 포인트들에서 위치될 수 있다. 따라서, (공통 접지 전위와 같은) 고정된 전위에 대하여 요소(124)의 전위는 요소(124) 근처에 있는 저항기들(12 또는 13)의 전위와 같지 않다. 따라서, 요소(124)의 전위는, 저항기들(12 또는 13)로의 복수의 컨택들에 의해서와 같이, 저항기들(12 또는 13)의 재료의 전위와 동일하도록 제어되지 않는다. 당업자는 저항기들(12 또는 13)의 재료가 저항기들(12 또는 13)에 인가된 전압들 때문에 기판(40) 내의 도핑된 영역으로서 형성되지 않음을 이해할 것이다.
일부 실시예들에서, 요소(124)의 컨덕터 재료는 더 넓을 수 있고, 그 부분들 위에 놓이도록 저항기(12)의 재료의 에지들을 지나서 연장될 수 있고, 따라서 간격(125)을 좁힌다. 요소(124)가 저항기(12)의 재료를 저항기(12)의 재료의 폭의 대략 30%만큼 또는 유전체 또는 절연체(53)의 두께의 100%에 달하는 양만큼 오버랩할 수 있고 저항기들(12 및 13)의 원하는 저항을 여전히 제공할 수 있음이 밝혀졌다. 당업자는 이런 구성 안에서, 그 폭의 일부와 같은 요소들(128 및 129)의 섹션이 여전히 요소(124)의 컨덕터 재료 아래에 놓이지 않음을 이해할 것이다. 유전체(53)의 두께가 증가함에 따라, 요소(124)가 저항기들(12 또는 13)의 재료를 오버랩할 수 있는 양은 증가한다.
도 9 및 도 2, 도 3에 도시된 바와 같이, 저항기들(12 및 13)의 재료는 나선형 패턴과 같이 연장된 패턴으로, 측면들(148, 149)을 가지며 그 패턴의 측면으로 인접한 부분들 사이에 간격(56)을 가지며 형성되고, 여기서 그 재료의 측면으로 인접한 부분들은 직렬로 또는 직렬 패턴으로 함께 접속된다. 요소(124)는 일반적으로 유사한 패턴을 가지지만, 이후 설명될 다른 패턴들을 가질 수 있다. 당업자는 요소(124)가 저항기(13)의 재료에 비교하여 유사한 위치를 가질 수도 있음을 이해할 것이다.
당업자는 요소(124)가 요소(121)의 에지들을 지나서 연장되고 간격(56)의 일부 위에 놓이도록 형성되는 하나의 이유가 트랜지스터(18)의 드레인의 드리프트(drift) 영역으로부터의 전기력선들을 종료시키기 위한 컨덕터를 제공하고자 함이라는 것을 이해할 것이다. 전기력선들이 드레인 드리프트 영역으로부터의 거리에 기초하여 점차 약해지기 때문에, 요소(124)는 트랜지스터(18)의 드레인 영역과 소스 영역 사이의 전체 거리 위에 놓이도록 요소(121)로부터 완벽하게 연장될 필요는 없다. 잘 알려진 바와 같이, 컨덕터가 유전체(53)를 가로질러 트랜지스터(18)의 소스를 향하여 측면으로 연장하는 거리는 트랜지스터(18)의 원하는 브레이크다운 전압과 트랜지스터(18)의 반도체 영역들의 전하 밀도 또는 도핑 레벨들을 포함하는 다양한 파라미터들의 함수이다. 브레이크다운 전압에의 영향의 예들은 1995년 12월 19일 Tisinger 등에게 허여된 미국 특허 5,477,175호에서 발견할 수 있다.
요소(124)는 (요소(121)로의 전기적 접속을 통하여) 트랜지스터(18)의 드레인에 전기적으로 접속되기 때문에, 요소(124)는 그에 인가되는 전기적 전위를 가지며 단지 플로팅 컨덕터가 아니다. 전압의 전기적 전위는 전기력선들의 종료(terminating)에 도움을 주고, 트랜지스터(18)의 브레이크다운 전압을 개선하는데 도움을 준다. 다른 실시예들에서, 요소(124)는 트랜지스터(18)의 드레인의 전위 대신에 다른 전위들에 접속될 수 있다. 따라서, 요소(124)가 전위를 갖는 전압을 수신하도록 접속될 수 있음을 알 수 있을 것이다. 바람직하게, 요소(124)에 인가되는 전위는 고정된 값을 가질 수 있다.
도 10은 장치(120)의 대안적인 실시예인 반도체 장치(131)의 일부 실시예의 예의 확대된 단면도를 도시한다. 장치(131)는 컨택(122)의 컨덕터들에 더하여 다른 컨덕터(137)를 포함한다. 컨택(122)의 형성 이후에, 다른 유전체(132)가 컨택(122) 및 저항기들(12 및 13)의 재료 위에 놓이게 형성된다. 당업자는 표준 포토마스크 및 에칭 동작이 위에 놓이는 요소(121)를 통하여 개방하는데 사용될 수 있음을 알 것이다. 컨덕터 재료는 일반적으로 유전체(132)에 적용되고 그 후에 컨덕터(137) 및 요소(121)에 전기적으로 접속되는 부가적인 드레인 컨택(133)을 형성하기 위해 패턴화된다. 컨덕터(137)의 재료는 요소(124)의 재료와 유사하게, 저항기들(12 또는 13)의 재료의 부분들 위에 놓이는 간격들을 통상적으로 갖는 패턴으로 형성된다. 통상적으로, 간격들은 저항기들(12 또는 13)의 재료 위에 놓인다.
바람직한 실시예에서, 컨덕터(137)는 간격들(56) 위에 놓이며, 일반적으로 저항기(12)의 재료의 인접한 에지들로부터 거리(138)가 이격된 측면들을 가지며, 이격된 거리(138)는 요소(128)의 외부 에지(148)로부터 그리고 요소(129)의 내부 에지(149)로부터의 거리이다. 따라서, 저항기(12)의 재료의 적어도 일부는 컨덕터(137) 아래에 놓이지 않는다. 이것은 가스들과 다른 요소들의 프로세싱이 저항기들(12 및 13)의 모든 재료들에 실질적으로 동일하게 영향을 미칠 수 있도록 저항기(12)의 재료 위에 놓이는 간격들을 남겨둔다.
일부 실시예들에서, 컨덕터(137)의 재료는 더 넓을 수 있고, 그 부분들 위에 놓이도록 저항기(12)의 재료의 에지들을 지나서 연장될 수 있고, 따라서 컨덕터(137)의 인접한 부분들 사이의 간격을 좁힌다. 컨덕터(137)가 저항기(12)의 재료를 저항기(12)의 재료의 폭의 대략 30%만큼 또는 유전체(53)의 두께 더하기 유전체(132)의 두께의 100%에 달하는 양만큼 오버랩할 수 있고, 저항기들(12 및 13)의 원하는 저항을 여전히 제공할 수 있음이 밝혀졌다. 당업자는 이런 구성 안에서, 그 폭의 일부와 같은 요소들(128 및 129)의 섹션이 여전히 컨덕터(137) 아래에 놓이지 않음을 이해할 것이다.
도 11은 컨덕터(137)와 요소(124)의 대안적인 실시예인 컨덕터(142)의 일부 실시예의 예의 확대된 평면도를 도시한다. 저항기들(12 및 13)은 도면들의 간략화를 위해서 도 11에서 도시되지 않은 유전체(57) 아래에 놓이기 때문에 점선들로서 도시되었다.
컨덕터(142)는 멀티플라이-연결된(multiply-connected) 도메인 내에 개구들을 갖는 멀티플라이-연결된 도메인의 패턴으로 형성된다. 용어 "멀티플라이-연결된"은 하나 또는 이상의 홀들을 그 안에 갖는 연결된 도메인을 의미한다.
컨덕터(142)는 컨덕터(142) 안에 개구들(145)을 형성하는 교차 컨덕터 요소들(143 및 144)를 포함한다. 컨덕터(142)의 도시된 실시예는 직사각 개구들(145)을 갖는 메시(mesh)이지만, 그러나, 개구들의 적어도 일부가 저항기들(12 또는 13)의 재료의 일부 위에 놓여 저항들이 저항기들(12 및 13)을 포함하는 장치의 제조 프로세스 동안에 변하지 않는 실질적으로 일정한 저항 비율을 가지는 한, 다른 멀티플라이-연결된 도메인 패턴들이 또한 사용될 수도 있다. 따라서, 개구들(145)은 원, 계란형, 타원, 장방형, 6각형, 8각형 등의 멀티플라이-연결된 도메인을 형성하는 임의의 패턴을 가질 수 있다.
도 12는 요소들(121 및 124)의 대안적인 실시예인 컨덕터(160)의 일부 실시예의 예의 확대된 평면도를 도시한다. 컨덕터(160)는 별모양 패턴을 갖는 멀티플라이-연결된 도메인으로서 형성된다. 컨턱터(161)는 일반적으로 핑거들로서 요소(121)로부터 방사상으로 연장되고, 저항기들(12 또는 13)의 재료의 부분들 위에 놓인다. 컨덕터(163)는 컨덕터(160)의 외부 주변부를 형성하며, 컨덕터들(161)에 전기적으로 접속되어, 요소(121)에 접속된다. 컨덕터(160)는 저항기들(12 및 13)의 재료의 실질적으로 균일한 저항을 형성하는데 도움을 주기 위하여 저항기들(12 또는 13)의 반도체 재료의 아래에 놓이는 부분들에 균일한 노출(exposure)을 제공하는 것으로 밝혀졌다. 컨덕터(163)는 컨덕터들(161)의 말단 단부들에 위치될 필요는 없으며, 컨덕터들(161)을 따라 임의의 포인트에 위치될 수 있다. 바람직하게, 컨덕터(163) 및 컨덕터들(161)의 말단 단부들은 트랜지스터(18)의 전기력선을 효과적으로 종료시키도록 위치된다.
도 13은 컨덕터(160)의 대안적인 실시예인 컨덕터(165)의 일부 실시예의 예의 확대된 평면도를 도시한다. 컨덕터(165)는 컨턱터(163)가 생략된 것을 제외하고 컨덕터(160)와 유사하다.
상기 모든 측면에서, 새로운 장치, 상기 장치를 형성하는 방법 및 상기 장치를 사용하는 방법은 개시되는 것은 명백하다. 여러가지 특징들 중에서 고전압 요소의 동작 동안 실질적으로 캐리어들이 공핍될 수 있는 도핑 영역 위에 놓인 고전압 요소를 형성하는 것이 포함된다. 또한 도핑 영역의 일부 위에 놓이는 필드 산화물과 같은 두꺼운 절연체 위에 놓이는 고전압 요소를 형성하는 것이 포함된다.
또한, 저항기들(12 및 13)의 재료는, 재료의 적어도 일부가 재료의 다른 섹션들에 대하여 일정한 재료의 저항을 유지하기 위하여 위에 놓이는 컨덕터 내의 개구들 아래에 놓이도록 형성된다. 일부용어 "접속된"은 설명의 간략화를 위하여 도처에 사용되지만, 용어 "결합"과 동일한 의미를 가지는 것으로 의도된다. 따라서, "접속된"은 직접적인 접속 또는 간접적인 접속을 포함하는 것으로 해석되어야 한다.
10 : 고전압 반도체 장치 11 : 고전압 감지 요소
12 : 제1 저항기 13 : 제2 저항기
14 : 접속 단자 15 : 제1 단자
16 : 감지 출력 18 : JFET 트랜지스터
19 : 트랜지스터 20 : 공통 노드
21 : 바이어스 저항기 22 : 전력 절약 스위치
23 : 고전압 입력 24 : 전류 출력
25 : 제어 입력 28 : 감지 장치
12 : 제1 저항기 13 : 제2 저항기
14 : 접속 단자 15 : 제1 단자
16 : 감지 출력 18 : JFET 트랜지스터
19 : 트랜지스터 20 : 공통 노드
21 : 바이어스 저항기 22 : 전력 절약 스위치
23 : 고전압 입력 24 : 전류 출력
25 : 제어 입력 28 : 감지 장치
Claims (5)
- 제1 도전형을 갖는 제1 반도체 재료의 기판을 제공하는 단계;
상기 기판의 제1 부분 상에 제2 도전형의 제1 도핑된 영역을 형성하는 단계;
상기 제1 도핑된 영역의 제1 부분 위에 놓이는 제2 반도체 재료를 형성함으로써 제1 저항기를 형성하는 단계로서, 상기 제2 반도체 재료는 제1 및 제2 측을 갖는 연장된 패턴으로 형성되고, 상기 제2 반도체 재료의 제1 부분의 제1 측은 상기 제2 반도체 재료의 상기 제1 및 제2 부분들 사이의 간격을 형성하는 상기 제2 반도체 재료의 제2 부분의 제1 측으로부터 제1 거리 이격되고, 상기 제2 반도체 재료는 상기 기판 내의 도핑된 영역으로서 형성되지 않는, 상기 제1 저항기 형성 단계;
상기 제2 반도체 재료의 상기 제1 부분 및 상기 제2 부분 위에 놓이며, 상기 간격 위에 놓이는 유전체를 형성하는 단계;
상기 유전체 위에 놓이는 컨덕터를 형성하는 단계로서, 상기 컨덕터의 제1 부분은 상기 제2 반도체 재료의 상기 제1 및 제2 부분들 사이의 상기 간격의 적어도 일부분 위에 놓이고, 상기 제2 반도체 재료의 상기 제1 부분의 제1 섹션과 상기 제2 반도체 재료의 상기 제2 부분의 제1 섹션은 상기 컨덕터의 상기 제1 부분 아래에 놓이지 않는, 상기 컨덕터 형성 단계; 및
전위를 갖는 전압을 수신하도록 상기 컨덕터를 결합하는 단계를 포함하는, 반도체 장치의 저항기 형성 방법. - 제 1 항에 있어서,
상기 컨덕터 형성 단계는 제2 반도체 재료의 폭의 30 퍼센트보다 크지 않은 상기 제2 반도체 재료의 상기 제1 부분의 상기 제1 측을 지나서 연장함으로써 상기 제2 반도체 재료를 오버랩하도록 상기 컨덕터의 상기 제1 부분을 형성하는 단계를 포함하는, 반도체 장치의 저항기 형성 방법. - 제 2 항에 있어서,
상기 제2 반도체 재료의 폭의 30 퍼센트보다 크지 않은 상기 제2 반도체 재료의 상기 제2 부분의 상기 제1 측을 지나서 연장하도록 상기 컨덕터의 상기 제1부분을 형성하는 단계를 더 포함하고, 상기 제2 반도체 재료의 상기 제1 부분의 상기 제1 측은 상기 제2 반도체 재료의 상기 제2 부분의 상기 제1 측을 향하여 대향하는, 반도체 장치의 저항기 형성 방법. - 제1 도전형을 갖는 제1 반도체 재료의 기판을 제공하는 단계;
상기 기판상에 제1 유전체를 형성하는 단계;
서로 인접하고, 함께 직렬로 접속된 부분들을 갖고 상기 부분들 사이에 간격을 형성하기 위해 서로로부터 측면으로 떨어져서 이격되는 상기 부분들을 갖는 연장된 패턴을 갖는 저항기로서 제2 반도체 재료를 형성하는 단계;
상기 제2 반도체 재료의 상기 부분들 위에 놓이고 상기 간격 위에 놓이는 제2 유전체를 형성하는 단계;
상기 제2 유전체의 부분 위에 놓이고 상기 간격 위에 놓이는 컨덕터를 형성하는 단계로서, 상기 제2 반도체 재료의 상기 부분들의 제1 부분의 제1 섹션과 상기 제2 반도체 재료의 상기 부분들의 제2 부분의 제1 섹션은 상기 컨덕터 아래에 놓이지 않는, 상기 컨덕터 형성 단계; 및
전위를 갖는 전압을 수신하도록 상기 컨덕터를 결합하는 단계를 포함하는, 반도체 장치의 저항 소자 형성 방법. - 제 4 항에 있어서,
상기 컨덕터의 형성 단계는 나선형 패턴, 사행(serpentine) 패턴, 복수의 스트라이프들, 멀티플라이 연결된 도메인, 또는 중앙 포인트로부터 외부로 방사하는 핑거들을 갖는 패턴으로 상기 컨덕터를 형성하는 단계를 포함하며, 제1 핑거의 제1 부분은 상기 간격 위에 놓이며, 상기 제1 핑거의 제2 부분은 상기 제2 반도체 재료의 상기 부분들의 상기 제1 및 제2 부분들의 제2 섹션 위에 놓이는, 반도체 장치의 저항 소자 형성 방법.
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