KR101609743B1 - 상변이 소자 및 이의 제조 방법 - Google Patents

상변이 소자 및 이의 제조 방법 Download PDF

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KR101609743B1
KR101609743B1 KR1020150007384A KR20150007384A KR101609743B1 KR 101609743 B1 KR101609743 B1 KR 101609743B1 KR 1020150007384 A KR1020150007384 A KR 1020150007384A KR 20150007384 A KR20150007384 A KR 20150007384A KR 101609743 B1 KR101609743 B1 KR 101609743B1
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여종석
이준영
김정현
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연세대학교 산학협력단
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Abstract

본 발명은 상변이 소자 및 이의 제조 방법에 관한 것으로, 상변이 메모리 셀을 포함하는 상변이 메모리 소자에 있어서, 상변이 메모리 셀은 기판상의 상변이 물질을 포함하는 상변이부; 상변이부에 접촉되고, 상변이부의 상부면 중 제1 영역을 덮는 구조를 갖는 제1 전극; 및 상변이부에 접촉되고, 상변이부의 상부면 중 제1 영역으로부터 이격된 제2 영역을 덮는 구조를 갖는 제2 전극을 포함하고, 제1 전극과 제2 전극 중의 적어도 하나는 발열전극을 포함하는 상변이 메모리 소자를 개시한다.

Description

상변이 소자 및 이의 제조 방법{phase change device and method for manufacturing the same}
본 발명은 상변이 소자(phase change device) 및 이를 제조하는 방법에 관한 것이다.
모바일 기기의 성장으로 데이터 전송량이 폭발적으로 증가함에 따라, 고성능, 고집적 메모리 소자의 개발이 요구되고 있다. PRAM(phase change random access memory)과 같은 상변이 메모리 소자는 모바일 기기용 DRAM을 보완할 수 있는 메모리 소자로의 적용 가능성이 크다. PRAM은 사물인터넷 등 메모리 시장의 성장을 이끌 미래성장 동력으로 각광받고 있으며, 2013년 이후 상변이 메모리 소자가 적용된 보급형 스마트폰이 판매되고 있다.
본 발명은 전극의 저항열에 의한 상변이 효과를 극대화하고, 상변이 메모리를 집적화할 수 있는 상변이 소자 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명이 해결하고자 하는 다른 과제는 리셋/셋(Reset/Set) 저항변화 특성이 우수하고, 메모리 동작에 적합한 ~kΩ 저항값 영역대에서 오믹 접촉(ohmic contact) 특성을 갖는 상변이 메모리 소자 및 이의 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급된 과제로 제한되지 않는다. 언급되지 않은 다른 기술적 과제들은 이하의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 측면에 따른 상변이 메모리 소자는 상변이 메모리 셀을 포함하는 상변이 메모리 소자에 있어서, 상기 상변이 메모리 셀은, 기판상의 상변이 물질을 포함하는 상변이부; 상기 상변이부에 접촉되고, 상기 상변이부의 상부면 중 제1 영역을 덮는 구조를 갖는 제1 전극; 및 상기 상변이부에 접촉되고, 상기 상변이부의 상부면 중 제1 영역으로부터 이격된 제2 영역을 덮는 구조를 갖는 제2 전극을 포함하고, 상기 제1 전극과 상기 제2 전극 중의 적어도 하나는 발열전극을 포함한다.
본 발명의 일 실시 예에서, 상기 상변이부는 상기 상변이 물질을 포함하는 나노구조체를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 나노구조체는 나노도트(nano-dot) 또는 나노와이어(nano-wire) 구조를 가질 수 있다.
본 발명의 일 실시 예에서, 상기 제1 전극 및 상기 제2 전극은 나노 크기의 간극을 갖도록 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 상변이 물질은 칼코게나이드(chalcogenide) 계열의 물질을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 칼코게나이드 계열의 물질은 GeSbTe, GeTe, SbTe 및 GeSb 중에서 선택된 적어도 1종의 물질을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 발열전극은 WN, TiN 및 TiWN 중에서 선택된 적어도 1종의 물질을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 발열전극은 상기 상변이 물질과의 접촉 부분에만 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 상변이부는 상기 상변이 물질로 이루어진 나노와이어를 포함하고, 상기 제1 전극은 상기 나노와이어의 길이 방향을 따라 상기 나노와이어 상의 제1 영역을 덮도록 형성되고, 상기 제2 전극은 상기 나노와이어의 길이 방향을 따라 상기 나노와이어 상의 제2 영역을 덮도록 형성되며, 상기 제1 전극 및 상기 제2 전극 간에 상기 나노와이어의 길이 방향을 따라 나노 크기의 간극이 형성될 수 있다.
본 발명의 다른 일 측면에 따르면, 기판; 상기 기판상의 상변이 물질을 포함하는 상변이부; 상기 상변이부에 접촉되고, 상기 상변이부의 상부면 중 제1 영역을 덮는 구조를 갖는 제1 전극; 및 상기 상변이부에 접촉되고, 상기 상변이부의 상부면 중 제1 영역으로부터 이격된 제2 영역을 덮는 구조를 갖는 제2 전극을 포함하고, 상기 제1 전극과 상기 제2 전극 중의 적어도 하나는 발열전극을 포함하는 상변이 소자가 제공된다.
본 발명의 또 다른 일 측면에 따르면, 기판상에 상변이 물질을 포함하는 상변이부를 형성하는 단계; 및 상기 상변이부의 상부면 중 제1 영역을 덮는 제1 전극 및 상기 상변이부의 상부면 중 제1 영역으로부터 이격된 제2 영역을 덮는 제2 전극을 형성하는 단계를 포함하고, 상기 제1 전극과 상기 제2 전극 중의 적어도 하나는 발열전극을 포함하는 상변이 소자의 제조 방법이 제공된다.
본 발명의 일 실시 예에서, 상기 제1 전극 및 상기 제2 전극을 형성하는 단계는 상기 제1 전극 및 상기 제2 전극 간에 나노 크기의 간극이 형성되도록 상기 제1 전극 및 상기 제2 전극을 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 전극 및 상기 제2 전극을 형성하는 단계는 이온빔 밀링 또는 전자빔 리소그래피에 의하여 상기 나노 크기의 간극을 형성할 수 있다.
본 발명의 실시 예에 의하면, 전극의 저항열에 의한 상변이 효과를 극대화하고, 상변이 메모리를 집적화할 수 있는 상변이 소자 및 이의 제조 방법이 제공된다.
또한, 본 발명의 실시 예에 의하면, 리셋/셋(Reset/Set) 저항변화 특성이 우수하고, 메모리 동작에 적합한 ~kΩ 저항값 영역대에서 오믹 접촉(ohmic contact) 특성을 갖는 상변이 메모리 소자 및 이의 제조 방법이 제공된다.
본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 상변이 메모리 소자를 보여주는 사시도이다.
도 2는 도 1의 'A'부를 확대하여 보여주는 도면이다.
도 3은 본 발명의 일 실시 예에 따른 상변이 메모리 소자를 구성하는 제1 전극 및 제2 전극 간에 인가되는 전압 펄스의 예를 보여주는 파형도이다.
도 4 및 도 5는 본 발명의 일 실시 예에 따른 상변이 메모리 소자를 구성하는 제1 전극 및 제2 전극 간에 인가되는 전압 펄스에 따른 상변이부의 상태 변화를 설명하기 위한 도면이다.
도 6 및 도 7은 본 발명의 일 실시 예에 따른 상변이 메모리 소자의 제조 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 다른 일 실시 예에 따른 상변이 메모리 소자를 보여주는 사시도이다.
도 9는 도 8의 'B'부를 확대하여 보여주는 도면이다.
도 10 내지 도 12는 본 발명의 다른 일 실시 예에 따른 상변이 메모리 소자의 제조 방법을 설명하기 위한 도면이다.
도 13은 본 발명의 또 다른 일 실시 예에 따른 상변이 메모리 소자를 보여주는 도면이다.
도 14는 본 발명의 또 다른 일 실시 예에 따른 상변이 메모리 소자를 보여주는 도면이다.
도 15는 본 발명의 또 다른 일 실시 예에 따른 상변이 메모리 소자를 보여주는 도면이다.
도 16은 본 발명의 또 다른 일 실시 예에 따른 상변이 메모리 소자를 보여주는 도면이다.
도 17은 본 발명의 또 다른 일 실시 예에 따른 상변이 메모리 소자를 보여주는 도면이다.
도 18은 본 발명의 또 다른 일 실시 예에 따른 상변이 메모리 소자를 보여주는 도면이다.
도 19는 본 발명의 또 다른 일 실시 예에 따른 상변이 메모리 소자를 보여주는 도면이다.
도 20은 본 발명의 또 다른 일 실시 예에 따른 상변이 메모리 소자를 보여주는 도면이다.
도 21은 본 발명의 또 다른 일 실시 예에 따른 상변이 메모리 소자를 보여주는 도면이다.
도 22는 본 발명의 또 다른 일 실시 예에 따른 상변이 메모리 소자를 보여주는 도면이다.
도 23 및 도 24는 본 발명의 일 실시 예에 따른 상변이 소자의 응용예를 보여주는 도면이다.
도 25는 본 발명의 또 다른 일 실시 예에 따른 상변이 소자를 보여주는 도면이다.
도 26은 본 발명의 또 다른 일 실시 예에 따른 상변이 소자를 보여주는 도면이다.
도 27은 본 발명의 일 실시 예에 따른 상변이 소자의 전압에 따른 전류 변화를 보여주는 그래프이다.
도 28은 본 발명의 일 실시 예에 따른 상변이 소자의 스텝에 따른 저항 변화를 보여주는 그래프이다.
본 발명의 다른 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술하는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되지 않으며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 만일 정의되지 않더라도, 여기서 사용되는 모든 용어들(기술 혹은 과학 용어들을 포함)은 이 발명이 속한 종래 기술에서 보편적 기술에 의해 일반적으로 수용되는 것과 동일한 의미를 갖는다. 공지된 구성에 대한 일반적인 설명은 본 발명의 요지를 흐리지 않기 위해 생략될 수 있다. 본 발명의 도면에서 동일하거나 상응하는 구성에 대하여는 가급적 동일한 도면부호가 사용된다. 본 발명의 이해를 돕기 위하여, 도면에서 일부 구성은 다소 과장되거나 축소되어 도시될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다", "가지다" 또는 "구비하다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 본 명세서에서 어떠한 구성요소가 다른 구성요소 "~상"에 형성된다는 것은 해당 구성요소가 다른 구성요소에 직접 접촉하도록 형성되는 것은 물론, 그 사이에 또 다른 구성요소를 매개로 하여 형성되는 것을 포함하는 의미이다.
본 발명의 일 실시 예에 따른 상변이 소자는 상변이 물질로 이루어진 나노구조체(nano-structure)를 포함하는 상변이부; 상변이부의 상부면 중 제1 영역을 덮는 구조를 갖는 제1 전극; 및 상변이부의 상부면 중 제1 영역으로부터 이격된 제2 영역을 덮는 구조를 갖는 제2 전극을 포함한다. 나노구조체는 나노 크기(예를 들어, 1 nm 이상 1㎛ 미만)를 갖는 나노도트(nano-dot) 또는 나노와이어(nano-wire) 구조로 제공될 수 있다. 제1 전극과 제2 전극 중의 적어도 하나는 예를 들어, WN, TiN 또는 TiWN 등으로 이루어진 발열전극(heating electrode)을 포함한다. 제1 전극 및 제2 전극은 나노 크기의 간극을 갖도록 형성될 수 있다. 발열전극은 상변이 물질과 접촉하는 부분에 형성될 수 있다.
본 발명의 실시 예에 의하면, 상변이 물질로 이루어진 나노구조체 상에 나노 크기의 간극을 갖는 발열전극을 형성하여, 발열전극과 접촉하는 상변이부의 면적을 증가시켜 상변이부 상의 상변이 영역의 비율을 높이고, 저항열에 의한 상변이 소자의 상변이 효과를 극대화할 수 있다. 또한, 본 발명의 실시 예에 의하면, 나노갭을 갖는 전극, 상변이 물질로 이루어진 나노구조체를 포함하는 상변이부 구조에 의하여, 상변이 메모리 소자를 집적화할 수 있다. 본 발명의 실시 예에 따른 상변이 메모리 소자는 우수한 리셋/셋(Reset/Set) 저항변화 특성을 가지며, 메모리 소자의 동작에 적합한 ~kΩ 저항값 영역대에서 오믹 컨택(ohmic contact) 특성을 갖는다.
도 1은 본 발명의 일 실시 예에 따른 상변이 메모리 소자(100)를 보여주는 사시도이고, 도 2는 도 1의 'A'부를 확대하여 보여주는 도면이다. 도 1 및 도 2를 참조하면, 본 발명의 일 실시 예에 따른 상변이 메모리 소자(100)는 상변이 메모리 셀(phase change memory cell) 및 전압 인가부(180)를 포함한다. 도 1 및 도 2에는 하나의 상변이 메모리 셀이 도시되어 있으나, 상변이 메모리 소자(100)는 다수의 상변이 메모리 셀을 포함할 수 있다. 이때, 상변이 메모리 셀들은 다수의 행과 열을 이루는 매트릭스(matrix) 형태로 배열될 수 있다.
상변이 메모리 셀은 기판(110), 상변이부(120), 제1 전극(140), 제2 전극(160)을 포함할 수 있다. 기판(110)은 실리콘 옥사이드(SiO2) 기판과 같이 상변이 메모리 셀이 형성될 상부면을 포함하는 상층부가 절연된 기판으로 제공될 수 있다. 상변이부(120), 제1 전극(140) 및 제2 전극(160)은 기판(110) 상에 인플레인(in-plane) 구조로 형성될 수 있다.
상변이부(120)는 상변이 물질(phase change material, PCM)로 이루어진 나노구조체(나노결정)를 포함할 수 있다. 본 발명의 일 실시 예에서, 상변이 물질은 칼코게나이드(chalcogenide) 계열의 물질을 포함할 수 있다. 칼코게나이드 계열의 물질은 예를 들어, GeSbTe, GeTe, SbTe 및 GeSb 중에서 선택된 적어도 1종의 물질을 포함할 수 있다. 나노구조체는 수 나노 크기(예를 들어, 1 nm 이상 1㎛ 미만의 직경)를 갖도록 형성될 수 있다. 도 1 및 도 2에는 상변이부(120)를 구성하는 나노구조체가 나노도트(nano-dot) 형태를 가지지만, 나노구조체는 나노와이어(nano-wire) 등의 다른 형태를 가질 수도 있다.
제1 전극(140)은 상변이부(120)에 접촉되고, 상변이부(120)의 상부면 중 제1 영역(130)을 덮는 구조를 갖는다. 제2 전극(160)은 상변이부(120)에 접촉되고, 상변이부(120)의 상부면 중 제1 영역(130)으로부터 이격된 제2 영역(150)을 덮는 구조를 갖는다. 본 발명의 실시 예에서, 제1 전극(140) 및 제2 전극(160)은 나노 크기의 간극(G)을 갖도록 형성될 수 있다. 제1 전극(140) 및 제2 전극(160) 간의 나노 갭(nano-gap)은 수 나노 크기(예를 들어, 1 nm 이상 1㎛ 미만)의 간극(G)을 갖도록 형성될 수 있다. 제1 전극(140) 및 제2 전극(160) 간의 간극(G)은 나노구조체의 최소 직경보다 작은 크기로 형성될 수 있다.
제1 전극(140)과 제2 전극(160) 중의 적어도 하나는 발열전극을 포함한다. 본 명세서에서, 발열전극은 비저항(resistivity)이 10 ~ 10000 μΩcm　인 전극을 의미할 수 있다. 본 발명의 일 실시 예로, 발열전극은 WN, TiN 및 TiWN 중에서 선택된 적어도 1종의 물질을 포함할 수 있다. 발열전극은 도 1에 도시된 바와 같이, 상변이부(120)와 접촉하는 부분을 포함하여 제1 전극(140)과 제2 전극(160)의 전체에 걸쳐서 형성될 수도 있고, 제1 전극(140)과 제2 전극(160) 중에서 상변이부(120)와 접촉하는 영역에만 부분적으로 형성되거나, 상변이부(120)와 접촉하는 영역 및 그 주변 영역에만 부분적으로 형성될 수도 있다.
도 1 및 도 2에 도시된 바와 같이, 상변이부(120)가 나노도트 형태로 이루어진 경우, 제1 전극(140)과 제2 전극(160) 중 상변이부(120)와 접촉하는 부분, 즉 제1 영역(130)과 제2 영역(150)의 부분은 나노도트의 반구 형태로 된 상부면을 감싸도록 구껍질의 일부분을 이루는 형태로 형성될 수 있다. 도 1 및 도 2의 실시 예에서, 제1 전극(140)과 제2 전극(160) 간의 간극(G)은 상변이부(120)의 나노도트 외면 중간 부분의 둘레를 따라 형성될 수 있다.
본 발명의 일 실시 예에서, 상변이부(120)와 제1 전극(140) 간의 접촉부 및 상변이부(120)와 제2 전극(160) 간의 접촉부 중의 적어도 한 부분은 발열전극으로 이루어질 수 있다. 이러한 실시 예에 의하면, 발열전극과 접촉되는 상변이부(120)의 면적을 넓힘으로써, 발열전극의 저항열에 의한 상변이부(120)의 상변이 효과를 극대화할 수 있다. 도시된 예에서, 제1 전극(140) 및 제2 전극(160)은 직사각형 패드(pad) 구조를 갖는 제1 부분과, 패드 구조로부터 상변이부(120) 측으로 연장되고, 상변이부(120)의 나노구조체에 상응하는 폭을 갖는 제2 부분으로 이루어져 있다. 이때, 제1 전극(140) 및 제2 전극(160)의 제2 부분 혹은 이의 일부에만 발열전극을 형성하여, 발열전극으로 인한 메모리 소자의 전력 소모를 줄일 수 있다.
전압 인가부(180)는 제1 전극(140) 및 제2 전극(160) 간에 펄스(pulse) 형태의 전압을 인가할 수 있다. 도 3은 본 발명의 일 실시 예에 따른 상변이 메모리 소자를 구성하는 제1 전극 및 제2 전극 간에 인가되는 전압 펄스의 예를 보여주는 파형도이고, 도 4 및 도 5는 본 발명의 일 실시 예에 따른 상변이 메모리 소자를 구성하는 제1 전극 및 제2 전극 간에 인가되는 전압 펄스에 따른 상변이부의 상태 변화를 설명하기 위한 도면이다. 도 1 내지 도 5를 참조하면, 전압 인가부(180)에 의해 제1 전극(140) 및 제2 전극(160) 간에 인가되는 전압 펄스의 형태에 따라 발생하는 저항열에 의해, 상변이부(120)는 결정상(crystal phase) 또는 비정질상(amorphous phase)을 갖게 된다.
예를 들어, 제1 전극(140) 및 제2 전극(160) 간에 제1 기준전압보다 높은 전압이 상대적으로 짧은 펄스 형태로 인가되면, 상변이부(120)는 녹는점(Tm)을 초과하는 온도로 증가하였다가 급속히 온도가 내려가게 된다. 이에 따라, 도 4에 도시된 바와 같이, 상변이부(120)는 높은 저항열에 의하여 급속 냉각을 통한 비정질화가 이루어지고, 이에 따라 리셋 상태(Reset state), 즉 논리 '1' 값을 쓰는 동작이 수행된다. 이와 달리, 제1 전극(140) 및 제2 전극(160) 간에 제2 기준전압보다 높고 제1 기준전압보다 낮은 전압이 상대적으로 긴 펄스로 인가되면, 상변이부(120)는 결정화 온도(Tc)보다 높고 녹는점(Tm)보다 낮은 온도로 증가하였다가 서서히 온도가 내려가게 된다. 이에 따라, 도 5에 도시된 바와 같이, 상변이부(120)는 낮은 저항열에 의하여 저속 냉각을 통한 결정질화가 이루어지고, 이에 따라 셋 상태(Set state), 즉 논리 '0' 값을 저장하거나 데이터를 삭제하는 동작이 수행된다.
본 발명의 실시 예에 의하면, 상변이 물질로 이루어진 나노구조체 상에 나노 크기의 간극을 갖는 발열전극을 형성하여, 상변이부 상의 상변이 영역의 비율을 높이고, 상변이부와 발열전극 간의 접합부에서 상변이가 이루어지도록 하여 저항열에 의한 상변이 효과를 극대화할 수 있다. 또한, 나노구조체, 나노 간극 구조에 의하여 상변이 메모리 소자를 집적화할 수 있다. 본 발명의 실시 예에 따른 상변이 메모리 소자는 우수한 리셋/셋(Reset/Set) 저항변화 특성을 가지며, 상변이 메모리 소자의 동작에 적합한 ~kΩ 저항값 영역대에서 오믹 컨택(ohmic contact) 특성을 갖는다.
도 6 및 도 7은 본 발명의 일 실시 예에 따른 상변이 메모리 소자(100)의 제조 방법을 설명하기 위한 도면이다. 도 6에 도시된 바와 같이, 기판(110)상에 상변이 물질로 이루어진 나노구조체를 포함하는 상변이부(120)를 형성하는 단계가 수행된다. 상변이부(120)는 화학기상증착(chemical vapor deposition, CVD), 펄스레이저증착(pulsed laser deposition, PLD), 전기화학 증착법 등 다양한 방법을 통해 형성될 수 있다.
기판(110)상에 상변이부(120)가 형성되면, 도 7에 도시된 바와 같이, 상변이부(120)의 상부면 중 제1 영역(130)을 덮는 제1 전극(140) 및 상변이부(120)의 상부면 중 제1 영역(130)으로부터 이격된 제2 영역(150)을 덮는 제2 전극(160)을 형성하는 단계가 수행된다. 제1 전극(140)과 제2 전극(160) 중의 적어도 하나는 발열전극을 포함한다. 발열전극은 상변이부(120)의 상변이 물질과 오믹 접촉(ohmic contact)을 형성할 수 있다.
본 발명의 일 실시 예에서, 제1 전극(140) 및 제2 전극(160) 간에 나노 크기의 간극이 형성되도록 제1 전극(140) 및 제2 전극(160)을 형성할 수 있다. 제1 전극(140) 및 제2 전극(160) 간의 나노 크기의 간극은 이온빔 밀링(focused ion beam milling) 또는 전자빔 리소그래피(electron beam lithography)에 의하여 형성될 수 있다.
도 8은 본 발명의 다른 일 실시 예에 따른 상변이 메모리 소자(100)를 보여주는 사시도이고, 도 9는 도 8의 'B'부를 확대하여 보여주는 도면이다. 도 8 및 도 9의 실시 예를 설명함에 있어서, 앞서 설명한 실시 예와 동일하거나 상응하는 구성에 대하여는 중복되는 설명을 생략할 수 있다. 도 8 및 도 9를 참조하면, 상변이부(120a)는 상변이 물질로 이루어진 나노와이어(nano-wire) 구조로 제공될 수 있다.
제1 전극(140a)은 나노와이어의 길이 방향을 따라 상변이부(120a) 상의 제1 영역(130a)을 덮도록 형성되고, 제2 전극(160a)은 나노와이어의 길이 방향을 따라 상변이부(120a) 상의 제2 영역(150a)을 덮도록 형성될 수 있다. 제1 전극(140a) 및 제2 전극(160a) 간에는 나노와이어의 길이 방향을 따라 나노 크기의 간극(G)이 상변이부(120a)의 상부 측에 형성된다.
상변이부(120a)가 나노와이어 형태로 이루어진 경우, 제1 전극(140a)과 제2 전극(160a)은 나노와이어의 상부면을 감싸도록 원기둥 껍질의 일부분을 이루는 형태로 제공될 수 있다. 도 8 및 도 9의 실시 예에서, 제1 전극(140a)과 제2 전극(160a) 간의 간극(G)은 상변이부(120a)의 나노와이어의 길이 방향 중심 부분에 나노와이어의 둘레 방향을 따라 형성될 수 있다.
상변이부(120a)와 제1 전극(140a)의 접촉부인 제1 영역(130a), 상변이부(120a)와 제2 전극(160a)의 접촉부인 제2 영역(150a)은 발열전극으로 이루어질 수 있다. 도 8 및 도 9의 실시 예에 의하면, 제1 전극(140a) 및 제2 전극(160a)을 구성하는 발열전극이 상변이부(120a) 상의 대부분의 넓은 면을 덮도록 이루어진다. 따라서, 발열전극과 접촉되는 상변이부(120a)의 면적을 넓힘으로써, 발열전극의 저항열에 의한 상변이부(120a)의 상변이 효과를 극대화할 수 있다.
도 10 내지 도 12는 본 발명의 다른 일 실시 예에 따른 상변이 메모리 소자의 제조 방법을 설명하기 위한 도면이다. 도 10에 도시된 바와 같이, 기판(110a)상에 상변이 물질로 이루어진 나노와이어를 포함하는 상변이부(120a)를 형성하는 단계가 수행된다. 상변이부(120a)는 예를 들어, 금과 같은 나노파티클을 촉매로 활용한 나노와이어 성장 공정(예컨대, 화학기상증착)에 의해 형성될 수 있다.
일 예로, 금 나노입자 촉매가 형성된 기판을 석영관(quartz tube) 내에 배치시키고, 석영관 내에 Ar, N2 같은 비활성 기체를 흘려주고, 석영관 내의 Sb2Te3 및 GeTe 파우더를 승화시켜, 기판상에 나노와이어를 성장시킬 수 있다. 기판(110)상에 상변이부(120a)가 형성되면, 도 11에 도시된 바와 같이, 전극의 형성을 위한 전극 물질(10)의 패턴이 기판(110)상에 형성된다. 전극 물질(10)은 발열전극으로 이루어질 수 있다. 전극 물질(10)의 패턴은 스퍼터(sputter), 포토리소그래피(photolithography)에 의해 형성될 수 있다.
기판(110)상에 전극 물질(10)이 형성되면, 도 12에 도시된 바와 같이, 상변이부(120a)의 상부면 중 제1 영역을 덮는 제1 전극(140a) 및 상변이부(120a)의 상부면 중 제1 영역(130a)으로부터 이격된 제2 영역(150a)을 덮는 제2 전극(160a)을 형성하는 단계가 수행된다. 이때, 제1 전극(140a) 및 제2 전극(160a) 간에 나노 크기의 간극이 형성되도록 제1 전극(140a) 및 제2 전극(160a)을 형성할 수 있다. 제1 전극(140) 및 제2 전극(160) 간에 나노 크기의 간극은 이온빔 밀링(focused ion beam milling)을 이용한 선택적 에칭(etching) 또는 전자빔 리소그래피(electron beam lithography)에 의하여 형성될 수 있다.
도 13은 본 발명의 또 다른 일 실시 예에 따른 상변이 메모리 소자(100)를 보여주는 도면이다. 도 13의 실시 예를 설명함에 있어서, 앞서 설명한 실시 예와 동일하거나 상응하는 구성에 대하여는 중복되는 설명을 생략할 수 있다. 도 13을 참조하면, 상변이 메모리 소자(100)는 멀티 나노도트(multi-nanodot) 구조의 상변이 메모리 셀들을 포함한다. 즉, 상변이 메모리 소자(100)는 복수의 상변이 메모리 셀을 포함하며, 상변이 메모리 셀들은 상변이부(121,122,123), 제1 전극(141,142,143) 및 제2 전극(161,162,163)을 포함하여 이루어진다. 상변이 메모리 셀들의 제1 전극(141,142,143) 및 제2 전극(161,162,163) 간에 인가되는 전압에 따라, 복수의 상변이 메모리 셀 각각에 비트 데이터가 저장될 수 있다.
도 14는 본 발명의 또 다른 일 실시 예에 따른 상변이 메모리 소자(200)를 보여주는 도면이다. 도 14의 실시 예를 설명함에 있어서, 앞서 설명한 실시 예와 동일하거나 상응하는 구성에 대하여는 중복되는 설명을 생략할 수 있다. 도 14를 참조하면, 상변이 메모리 소자(200)는 3극 기하구조(triode geometry) 구조로 제공된다. 즉, 상변이 메모리 소자(200)는 기판(210)상의 복수의 나노도트 상변이부(221,222,223,224) 및 전극들(261~266)을 포함한다. 도 14에 도시된 실시 예의 경우, 전극들(261,265)(263,265)(262,266)(264,266) 간에 인가되는 펄스 전압의 형태에 따라, 직렬 연결된 상변이부들(221,222,223,224) 각각에 비트 데이터가 저장될 수 있다.
도 15는 본 발명의 또 다른 일 실시 예에 따른 상변이 메모리 소자(300)를 보여주는 도면이다. 도 15의 실시 예를 설명함에 있어서, 앞서 설명한 실시 예와 동일하거나 상응하는 구성에 대하여는 중복되는 설명을 생략할 수 있다. 도 15를 참조하면, 기판(310)상의 제1 전극과 제2 전극은 서로 다른 종류의 전극이 복합된 구조를 갖는다. 제1 전극은 제1 발열전극(341)과 제1 일반전극(342)을 포함하고, 제2 전극은 제2 발열전극(361)과 제2 일반전극(362)을 포함할 수 있다.
도 15에서, 발열전극(341,361)은 음영으로 표시되어 있다. 제1 일반전극(342) 및 제2 일반전극(362)은 발열전극이 아닌 전극으로 제공될 수 있다. 제1 발열전극(341) 및 제2 발열전극(361)은 제1 전극 및 제2 전극 중에서 상대적으로 상변이부(320)에 근접한 영역에만 부분적으로 형성될 수 있다. 도 15의 실시 예에 의하면, 상변이부(320)와의 접촉 부분 및 그 주변 영역에만 부분적으로 발열전극을 형성하여, 발열전극의 발열로 인한 전체 소모전력의 증가를 최소화하면서, 상변이부(320)의 상변이를 효과적으로 일으킬 수 있다.
도 16은 본 발명의 또 다른 일 실시 예에 따른 상변이 메모리 소자(400)를 보여주는 도면이다. 도 16의 실시 예를 설명함에 있어서, 앞서 설명한 실시 예와 동일하거나 상응하는 구성에 대하여는 중복되는 설명을 생략할 수 있다. 도 16을 참조하면, 기판(410)상의 제1 전극과 제2 전극은 서로 다른 종류의 전극이 복합된 구조를 가지며, 상변이부는 멀티 나노도트 구조를 갖는다. 도 16에서, 발열전극(461,463,465,441,443,445)은 음영으로 표시되어 있다.
제1 전극들 각각은 제1 발열전극(441,443,445)과 제1 일반전극(442,444,446)을 포함하고, 제2 전극들은 제2 발열전극(461,463,465)과 제2 일반전극(462,464,466)을 포함할 수 있다. 제1 일반전극(442,444,446) 및 제2 일반전극(462,464,466)은 발열전극이 아닌 전극으로 제공될 수 있다. 제1 발열전극(441,443,445) 및 제2 발열전극(461,463,465)은 상변이부(320)와 접촉하는 영역에만 국부적으로 형성될 수 있다. 도 16의 실시 예에 의하면, 제1 전극 및 제2 전극 중에서 상변이부(320)와 직접 접촉하는 부분에만 선택적으로 발열전극을 형성하여, 발열전극의 발열로 인한 전체 소모전력의 증가를 최소화하면서, 상변이부(421,422,423)의 상변이 효과를 얻을 수 있다.
도 17은 본 발명의 또 다른 일 실시 예에 따른 상변이 메모리 소자(400a)를 보여주는 도면이다. 도 17의 실시 예를 설명함에 있어서, 앞서 설명한 실시 예와 동일하거나 상응하는 구성에 대하여는 중복되는 설명을 생략할 수 있다. 도 17에서, 발열전극(461a,465a,443a)은 음영으로 표시되어 있다. 도 17을 참조하면, 기판(410a)상의 상변이부들(421a,422a,423a) 각각의 일측은 발열전극(461a,443a,465a)이 접촉되고, 상변이부들(421a,422a,423a) 각각의 타측은 일반전극(442a,464a,446a)이 접촉된다. 도시된 실시 예에 따른 상변이 메모리 소자는 상변이부들(421a,422a,423a)과 전극 간의 양측 접촉부 중에서 어느 한 부분만 발열전극이 형성되어 있다. 도 17의 실시 예에 의하면, 발열전극의 패턴을 최소화하여 상변이 메모리 소자의 전력 소모를 최소화할 수 있다.
도 18은 본 발명의 또 다른 일 실시 예에 따른 상변이 메모리 소자(500)를 보여주는 도면이다. 도 18의 실시 예를 설명함에 있어서, 앞서 설명한 실시 예와 동일하거나 상응하는 구성에 대하여는 중복되는 설명을 생략할 수 있다. 도 18에서, 발열전극(540)은 음영으로 표시되어 있다. 도 18을 참조하면, 기판(510)상의 상변이부(520)의 일측과 접촉하는 영역의 제1 전극(540)은 전체적으로 발열전극으로 이루어지고, 상변이부(520)의 타측과 접촉하는 영역의 제2 전극(560)은 전체적으로 일반 전극으로 이루어질 수 있다. 도 18의 실시 예에 의하면, 상변이부(520)와 접촉하는 발열전극의 발열에 의하여 상변이부(520)에 상변이를 일으킬 수 있으며, 상변이부(520)를 기준으로 어느 한쪽의 전극만을 발열전극으로 형성하여, 전력 소모를 줄일 수 있다.
도 19는 본 발명의 또 다른 일 실시 예에 따른 상변이 메모리 소자(600)를 보여주는 도면이다. 도 19의 실시 예를 설명함에 있어서, 앞서 설명한 실시 예와 동일하거나 상응하는 구성에 대하여는 중복되는 설명을 생략할 수 있다. 도 19에서, 발열전극(651,652,653,654,631,632)은 음영으로 표시되어 있다. 도 19를 참조하면, 상변이 메모리 소자(600)는 기판(610)상의 복수의 상변이부(620) 및 전극들을 포함한다. 전극들은 상변이부(620)와 상대적으로 가까운 영역에 형성되는 발열전극(651,652,653,654,631,632) 및 상변이부들(620)과 상대적으로 먼 영역에 형성되는 일반전극(661,662,663,664,641,642)을 포함한다. 상변이부들(620)은 발열전극들(651,631)(631,653)(652,632)(654,632) 간에 인가되는 전압에 따라 상태가 변화되어 데이터를 저장할 수 있다. 도 19의 실시 예에 의하면, 상변이부(620)와 접촉하는 부분 주변에 형성된 발열전극의 발열에 의하여 상변이부(620)에 상변이를 일으킬 수 있으며, 발열전극으로 인한 전력 소모를 줄일 수 있다.
도 20은 본 발명의 또 다른 일 실시 예에 따른 상변이 메모리 소자(600)를 보여주는 도면이다. 도 20의 실시 예를 설명함에 있어서, 앞서 설명한 실시 예와 동일하거나 상응하는 구성에 대하여는 중복되는 설명을 생략할 수 있다. 도 20를 참조하면, 상변이 메모리 소자(600)는 상변이부들(620) 및 전극들을 포함한다. 도 20에서, 발열전극(641,642)은 음영으로 표시되어 있다. 전극들은 상변이부들(620) 사이의 가운데 전극만 발열전극(641,642)으로 형성되고, 상변이부들(620)을 기준으로 바깥쪽의 전극은 일반전극(661,662,663,664)으로 이루어진다. 상변이부들(620)은 양측의 전극들(661,641)(641,663),(662,642)(664,642) 간에 인가되는 전압에 따라 상태가 변화되어 데이터를 저장할 수 있다.
도 21은 본 발명의 또 다른 일 실시 예에 따른 상변이 메모리 소자(600)를 보여주는 도면이다. 도 21의 실시 예를 설명함에 있어서, 앞서 설명한 실시 예와 동일하거나 상응하는 구성에 대하여는 중복되는 설명을 생략할 수 있다. 도 21을 참조하면, 상변이 메모리 소자(600)는 상변이부들(620) 및 전극들을 포함한다. 도 21에서, 발열전극(661,662,663,664)은 음영으로 표시되어 있다. 전극들은 상변이부들(620) 사이의 가운데 전극만 일반전극(641,642)으로 형성되고, 상변이부들(620)을 기준으로 바깥쪽의 전극은 발열전극(661,662,663,664)으로 이루어진다. 상변이부들(620)은 양측의 전극들(661,641)(641,663),(662,642)(664,642) 간에 인가되는 전압에 따라 상태가 변화되어 데이터를 저장할 수 있다.
도 22는 본 발명의 또 다른 일 실시 예에 따른 상변이 메모리 소자(700)를 보여주는 도면이다. 도 22의 실시 예를 설명함에 있어서, 앞서 설명한 실시 예와 동일하거나 상응하는 구성에 대하여는 중복되는 설명을 생략할 수 있다. 도 22를 참조하면, 상변이 메모리 소자(700)는 기판(710)상에 3극 기하 구조로 직렬 연결된 복수의 나노갭 상변이 소자 구조로 제공된다. 도 22에서, 발열전극(760)은 음영으로 표시되어 있다. 전극들은 복수의 상변이부(720)를 포함하는 영역에 형성되는 발열전극(760)과 발열전극(760) 주변의 일반전극(740)으로 제공된다. 도 22의 실시 예에 의하면, 전극의 일부분만을 발열전극(760)으로 형성하여 전력 소모를 줄이는 동시에, 발열전극(760)의 발열에 의하여 상변이부(720)의 결정 상태를 효과적으로 변화시킬 수 있다.
도 23 및 도 24는 본 발명의 일 실시 예에 따른 상변이 소자의 응용예를 보여주는 도면이다. 도 23 및 도 24를 참조하면, 본 발명의 실시 예에 따른 나노갭 상변이 소자는 다양한 구조의 신경망(Neural network) 회로에 응용될 수 있으며, 신경망 구조의 인공 회로 등의 적용으로 확장될 수 있다. 본 발명의 실시 예에 따른 상변이 소자는 일측의 전극으로 인가된 신호를 상변이부들을 통해 타측의 전극으로 전달하는 기능을 수행할 수 있다.
도 25는 본 발명의 또 다른 일 실시 예에 따른 상변이 소자(800)를 보여주는 도면이다. 도 25의 실시 예를 설명함에 있어서, 앞서 설명한 실시 예와 동일하거나 상응하는 구성에 대하여는 중복되는 설명을 생략할 수 있다. 도 25를 참조하면, 상변이 소자(800)는 기판(810), 기판(810)상의 상변이 나노구조체(820) 및 상변이 나노구조체(820)에 전압을 인가하기 위한 전극들(830,840,850,860)을 포함한다.
상변이 나노구조체(820)는 상변이 물질로 이루어진 나노와이어(nano-wire) 구조로 제공될 수 있다. 제1 전극은 제1 일반전극(840)과, 제1 일반전극(840)에 전기적으로 연결되고 나노와이어의 길이 방향을 따라 상변이 나노구조체(820) 상의 일단 측의 제1 영역을 덮도록 오믹 접촉되는 제1 발열전극(830)을 포함한다. 제2 전극은 제2 일반전극(860)과, 제2 일반전극(860)에 전기적으로 연결되고 나노와이어의 길이 방향을 따라 상변이부(820) 상의 타단 측의 제2 영역을 덮도록 오믹 접촉되는 제2 발열전극(850)을 포함한다. 제1 전극을 구성하는 제1 발열전극(830) 및 제2 전극을 구성하는 제2 발열전극(850) 간에는 나노와이어의 길이 방향을 따라 나노 크기의 간극(G)이 형성된다. 상변이 나노구조체(820)가 나노와이어 형태로 이루어져 있기 때문에, 발열전극(830,850)은 나노와이어의 상부면을 감싸도록 원기둥 껍질의 일부분을 이루는 형태로 제공된다.
도 25의 실시 예에서, 발열전극(830,850) 간의 간극(G)은 상변이 나노구조체(820)의 나노와이어의 길이 방향을 따라 형성될 수 있다. 도 25의 실시 예에 의하면, 발열전극이 상변이 나노구조체(820) 상의 대부분의 넓은 면을 덮도록 이루어지므로, 발열전극(830,850)과 접촉되는 상변이 나노구조체(820)의 면적을 넓힘으로써, 저항열에 의한 상변이 나노구조체(820)의 상변이 효과를 극대화할 수 있다.
도 26은 본 발명의 또 다른 일 실시 예에 따른 상변이 소자(900)를 보여주는 도면이다. 도 26의 실시 예를 설명함에 있어서, 앞서 설명한 실시 예와 동일하거나 상응하는 구성에 대하여는 중복되는 설명을 생략할 수 있다. 도 26을 참조하면, 상변이 소자(900)는 기판(910), 기판(910)상의 상변이 나노구조체(920) 및 상변이 나노구조체(920)에 전압을 인가하기 위한 전극들(930,940,950,960,970,980)을 포함한다.
상변이 나노구조체(920)는 상변이 물질로 이루어진 나노와이어(nano-wire) 구조로 제공될 수 있다. 전극들은 일반전극들(940,960,980)과, 발열전극들(930,950,970)을 포함한다. 발열전극들(930,970)(970,950) 간에 인가되는 전압에 따라 상변이 나노구조체(920)의 상태가 결정질 또는 비정질로 변화되고, 그에 따라 데이터가 저장된다. 발열전극들(930,950,970)은 일반전극들(940,960,980)에 전기적으로 연결되는 동시에 나노와이어의 길이 방향을 따라 상변이 나노구조체(920) 상의 영역을 덮도록 오믹 접촉된다.
상변이 나노구조체(920)가 나노와이어 형태로 이루어져 있기 때문에, 발열전극(930,950,970)은 나노와이어의 상부면을 감싸도록 원기둥 껍질의 일부분을 이루는 형태로 제공된다. 도 26의 실시 예에서, 발열전극들(930,970)(970,950) 간의 간극(G)은 상변이 나노구조체(920)의 길이 방향을 따라 을 따라 형성될 수 있다. 도 26의 실시 예에 의하면, 발열전극이 상변이 나노구조체(920) 상의 넓은 면을 덮도록 이루어지므로, 발열전극과 접촉되는 상변이 나노구조체(920)의 면적을 넓힘으로써, 발열전극(930,950,970)의 저항열에 의한 상변이 나노구조체(920)의 상변이 효과를 극대화할 수 있다.
도 27은 본 발명의 일 실시 예에 따른 상변이 소자의 전압에 따른 전류 변화를 보여주는 그래프이고, 도 28은 본 발명의 일 실시 예에 따른 상변이 소자의 스텝(step)에 따른 저항 변화를 보여주는 그래프이다. 스텝에 따라 상변이 소자 양측의 전극 간에 인가되는 전압 펄스를 변화시켰다. 상변이 소자의 발열전극으로 WN가 적용되었으며, 상변이부로는 GST(Ge-Sb-Te) 나노와이어가 적용되었다. 도 27 및 도 28을 참조하면, 본 발명의 실시 예에 따른 상변이 소자는 상변이 메모리 소자의 동작에 적합한 ~kΩ의 저항값 영역 대에서 오믹(ohmic) 컨택 특성을 보이며, ~ 103의 저항비(reset/set) 특성을 갖는다.
이상의 실시 예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시 예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명에 대하여까지 미치는 것임을 이해하여야 한다.
100: 상변이 메모리 소자
110: 기판
120: 상변이부
140: 제1 전극
160: 제2 전극
180: 전압 인가부

Claims (20)

  1. 상변이 메모리 셀을 포함하는 상변이 메모리 소자에 있어서,
    상기 상변이 메모리 셀은,
    기판상의 상변이 물질을 포함하는 상변이부;
    상기 상변이부에 접촉되고, 상기 상변이부의 상부면 중 제1 영역을 덮는 구조를 갖는 제1 전극; 및
    상기 상변이부에 접촉되고, 상기 상변이부의 상부면 중 제1 영역으로부터 이격된 제2 영역을 덮는 구조를 갖는 제2 전극을 포함하며,
    상기 제1 전극 및 상기 제2 전극 간에 1 nm 이상 1㎛ 미만의 나노 크기로 간극이 형성되는 상변이 메모리 소자.
  2. 제1 항에 있어서,
    상기 상변이부는 상기 상변이 물질을 포함하는 나노구조체를 포함하는 상변이 메모리 소자.
  3. 제2 항에 있어서,
    상기 나노구조체는 나노도트(nano-dot) 또는 나노와이어(nano-wire) 구조를 갖는 상변이 메모리 소자.
  4. 삭제
  5. 제1 항에 있어서,
    상기 상변이 물질은 칼코게나이드(chalcogenide) 계열의 물질을 포함하는 상변이 메모리 소자.
  6. 제5 항에 있어서,
    상기 칼코게나이드 계열의 물질은 GeSbTe, GeTe, SbTe 및 GeSb 중에서 선택된 적어도 1종의 물질을 포함하는 상변이 메모리 소자.
  7. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 중의 적어도 하나는 발열전극을 포함하며,
    상기 발열전극은 WN, TiN 및 TiWN 중에서 선택된 적어도 1종의 물질을 포함하는 상변이 메모리 소자.
  8. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 중의 적어도 하나는 발열전극을 포함하며,
    상기 발열전극은 상기 상변이 물질과의 접촉 부분에만 형성되는 상변이 메모리 소자.
  9. 제1 항에 있어서,
    상기 상변이부는 상기 상변이 물질로 이루어진 나노와이어를 포함하고,
    상기 제1 전극은 상기 나노와이어의 길이 방향을 따라 상기 나노와이어 상의 제1 영역을 덮도록 형성되고,
    상기 제2 전극은 상기 나노와이어의 길이 방향을 따라 상기 나노와이어 상의 제2 영역을 덮도록 형성되며,
    상기 제1 전극 및 상기 제2 전극 간에 상기 나노와이어의 길이 방향을 따라 1 nm 이상 1㎛ 미만의 나노 크기로 간극이 형성되는 상변이 메모리 소자.
  10. 기판;
    상기 기판상의 상변이 물질을 포함하는 상변이부;
    상기 상변이부에 접촉되고, 상기 상변이부의 상부면 중 제1 영역을 덮는 구조를 갖는 제1 전극; 및
    상기 상변이부에 접촉되고, 상기 상변이부의 상부면 중 제1 영역으로부터 이격된 제2 영역을 덮는 구조를 갖는 제2 전극을 포함하며,
    상기 제1 전극 및 상기 제2 전극 간에 1 nm 이상 1㎛ 미만의 나노 크기로 간극이 형성되는 상변이 소자.
  11. 제10 항에 있어서,
    상기 상변이부는 상기 상변이 물질을 포함하는 나노구조체를 포함하는 상변이 소자.
  12. 제11 항에 있어서,
    상기 나노구조체는 나노도트(nano-dot) 또는 나노와이어(nano-wire) 구조를 갖는 상변이 소자.
  13. 삭제
  14. 제10 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 중의 적어도 하나는 발열전극을 포함하며,
    상기 발열전극은 WN, TiN 및 TiWN 중에서 선택된 적어도 1종의 물질을 포함하는 상변이 소자.
  15. 기판상에 상변이 물질을 포함하는 상변이부를 형성하는 단계; 및
    상기 상변이부의 상부면 중 제1 영역을 덮는 제1 전극 및 상기 상변이부의 상부면 중 제1 영역으로부터 이격된 제2 영역을 덮는 제2 전극을 형성하는 단계;
    상기 제1 전극과 상기 제2 전극 중의 적어도 하나는 발열전극을 포함하며,
    상기 제1 전극 및 상기 제2 전극을 형성하는 단계는 상기 제1 전극 및 상기 제2 전극 간에 1 nm 이상 1㎛ 미만의 나노 크기로 간극이 형성되도록 상기 제1 전극 및 상기 제2 전극을 형성하는 상변이 소자의 제조 방법.
  16. 삭제
  17. 제15 항에 있어서,
    상기 제1 전극 및 상기 제2 전극을 형성하는 단계는 이온빔 밀링 또는 전자빔 리소그래피에 의하여 상기 나노 크기의 간극을 형성하는 상변이 소자의 제조 방법.
  18. 제15 항에 있어서,
    상기 상변이부는 상기 상변이 물질을 포함하는 나노구조체를 포함하는 상변이 소자의 제조 방법.
  19. 제18 항에 있어서,
    상기 나노구조체는 나노도트(nano-dot) 또는 나노와이어(nano-wire) 구조를 갖는 상변이 소자의 제조 방법.
  20. 제15 항에 있어서,
    상기 발열전극은 WN, TiN 및 TiWN 중에서 선택된 적어도 1종의 물질을 포함하는 상변이 소자의 제조 방법.
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