KR101599716B1 - Inverter circuit for generating stable output signal irrespective of threshold voltage of transistor - Google Patents
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Abstract
본 발명은 입력신호를 제공 받아 제1 노드를 제어하는 트랜지스터들을 포함하는 노드 제어부; 상기 제1 노드에 따라 출력노드의 출력신호를 풀업시키거나 또는 상기 입력신호를 제공 받아 출력신호를 풀다운시키는 트랜지스터들을 포함하는 출력신호 조절부; 및 상기 출력신호 조절부가 상기 출력신호를 풀업시키는 동안, 상기 제1 노드에 따라, 상기 노드 제어부의 트랜지스터들 중의 일부 트랜지스터의 소스 및 상기 출력신호 조절부의 트랜지스터들 중 일부 트랜지스터의 소스에 양의 전압을 인가하여 상기 트랜지스터들이 꺼지도록 제어하는 누설전류 제어부를 포함하는 것을 특징으로 하는 회로를 개시한다. 본 발명에 의하면, 트랜지스터의 문턱전압이 양수일 때와 음수일 때 모두 회로가 정상적으로 동작하도록 할 수 있고, 출력신호의 전압 상승시간을 단축시킬 수 있다.The present invention relates to a node controller including transistors for receiving an input signal and controlling a first node; An output signal regulator including transistors for pulling up the output signal of the output node according to the first node or for pulling down the output signal by receiving the input signal; And a positive voltage to the source of some of the transistors of the node control and the source of some of the transistors of the output signal conditioning, according to the first node, while the output signal conditioning pulls up the output signal. And a leakage current control unit for controlling the transistors to be turned off. According to the present invention, the circuit can be normally operated both when the threshold voltage of the transistor is positive and when the threshold voltage of the transistor is negative, and the voltage rise time of the output signal can be shortened.
Description
본 발명은 박막 트랜지스터를 포함하는 인버터 회로에서 출력 신호를 생성하기 위한 것이다. 보다 상세하게는, 트랜지스터의 문턱전압이 양수일 때와 음수일 때 모두 정상적으로 동작할 수 있는 인버터 회로에 관한 것이다.The present invention is for generating an output signal in an inverter circuit including a thin film transistor. More particularly, the present invention relates to an inverter circuit capable of normally operating both when the threshold voltage of the transistor is positive and when it is negative.
최근 디스플레이 장치는 제작비용 감소 또는 모듈 시스템의 부피감소를 위해서 외부 구동회로 IC(integrated circuit)의 기능을 대신할 수 있는 박막 트랜지스터(thin film transistor, TFT) 회로를 유리기판 상에 제작하는 경우가 많다. 현재까지 박막 트랜지스터는 실리콘을 활성층으로 사용하는 경우가 대부분이지만, 최근에 In-Ga-Zn-O와 같은 금속 산화물 재료를 활성층으로 사용하는 산화물 박막 트랜지스터가 주목 받고 있다. 산화물 박막 트랜지스터는 기존의 다결정 실리콘 박막 트랜지스터보다 제조비용이 낮고 인접 트랜지스터 간에 균일한 특성을 나타내는 장점이 있으며, 비정질 실리콘 박막 트랜지스터보다 전류구동 능력이 우수한 장점이 있다. 그런데, 산화물 박막 트랜지스터는 N형 트랜지스터로만 동작하므로 CMOS 회로를 구성할 수 없고, 미세한 공정 변화로 인해 문턱전압(VT)이 쉽게 바뀌며, 전압이나 빛에 의한 스트레스로 인해서 문턱전압이 음의 값으로 변하는 경우가 많다. 이 경우, 트랜지스터가 완전히 꺼지지 않아서 정상적인 회로 동작이 어려워지는 문제가 있다. 도 1은 산화물 박막 트랜지스터의 일반적인 전달 특성(VGS - ID)을 나타낸다. 도 1을 참조하면, VGS=0V에서 상당량의 누설전류가 흐름을 볼 수 있다.In recent years, a thin film transistor (TFT) circuit capable of replacing the function of an external driving circuit integrated circuit (IC) is often fabricated on a glass substrate in order to reduce manufacturing cost or volume of a module system . Thin film transistors have mostly used silicon as an active layer, but recently, oxide thin film transistors using a metal oxide material such as In-Ga-Zn-O as an active layer have attracted attention. The oxide thin film transistor is advantageous in that it has lower manufacturing cost than a conventional polycrystalline silicon thin film transistor and exhibits uniform characteristics between neighboring transistors, and has a better current driving capability than an amorphous silicon thin film transistor. However, since the oxide thin film transistor operates only with an N-type transistor, a CMOS circuit can not be constructed, the threshold voltage (VT) is easily changed due to a minute process change, and the threshold voltage changes to a negative value due to stress due to voltage or light There are many cases. In this case, there is a problem that the transistor is not completely turned off and normal circuit operation becomes difficult. Figure 1 shows the general transfer characteristic (VGS-ID) of an oxide thin film transistor. Referring to FIG. 1, a considerable amount of leakage current flows at VGS = 0V.
본 발명은 상술한 문제점을 모두 해결하는 것을 그 목적으로 한다.It is an object of the present invention to solve all the problems described above.
또한, 본 발명은 트랜지스터의 문턱전압이 양수일 때와 음수일 때 모두 회로가 정상적으로 동작하도록 하는 것을 다른 목적으로 한다.Another object of the present invention is to allow circuits to operate normally when the threshold voltage of the transistor is a positive number and when the threshold voltage is negative.
또한, 본 발명은 출력신호의 전압 상승시간을 단축하는 것을 다른 목적으로 한다.Another object of the present invention is to shorten the voltage rising time of the output signal.
상기 목적을 달성하기 위한 본 발명의 대표적인 구성은 다음과 같다.In order to accomplish the above object, a representative structure of the present invention is as follows.
본 발명의 일 태양에 따르면, 입력신호를 제공 받아 제1 노드를 제어하는 트랜지스터들을 포함하는 노드 제어부; 상기 제1 노드에 따라 출력노드의 출력신호를 풀업시키거나 또는 상기 입력신호를 제공 받아 출력신호를 풀다운시키는 트랜지스터들을 포함하는 출력신호 조절부; 및 상기 출력신호 조절부가 상기 출력신호를 풀업시키는 동안, 상기 제1 노드에 따라, 상기 노드 제어부의 트랜지스터들 중의 일부 트랜지스터의 소스 및 상기 출력신호 조절부의 트랜지스터들 중 일부 트랜지스터의 소스에 양의 전압을 인가하여 상기 트랜지스터들이 꺼지도록 제어하는 누설전류 제어부를 포함하는 것을 특징으로 하는 회로가 제공된다.According to an aspect of the present invention, there is provided a semiconductor memory device including: a node controller including transistors for receiving an input signal and controlling a first node; An output signal regulator including transistors for pulling up the output signal of the output node according to the first node or for pulling down the output signal by receiving the input signal; And a positive voltage to the source of some of the transistors of the node control and the source of some of the transistors of the output signal conditioning, according to the first node, while the output signal conditioning pulls up the output signal. And a leakage current control unit for controlling the transistors to be turned off by applying a bias voltage to the transistors.
본 발명의 다른 태양에 따르면, 입력신호를 제공 받아 제1-1 노드를 제어하는 트랜지스터들을 포함하는 제1 노드 제어부; 상기 제1-1 노드에 따라 중간 노드의 신호를 풀업시키거나 또는 상기 입력신호를 제공 받아 상기 중간 노드의 신호를 풀다운시키는 트랜지스터들을 포함하는 제1 출력신호 조절부; 상기 제1 출력신호 조절부가 상기 중간 노드의 신호를 풀업시키는 동안, 상기 제1-1 노드에 따라, 상기 제1 노드 제어부의 트랜지스터들 중의 일부 트랜지스터의 소스에 양의 전압을 인가하여 상기 트랜지스터들이 꺼지도록 제어하는 제1 누설전류 제어부; 상기 입력신호를 제공 받아 제2-1 노드를 제어하는 트랜지스터들을 포함하는 제2 노드 제어부; 상기 제2-1 노드에 따라 출력노드의 출력신호를 풀업시키거나 또는 상기 입력신호를 제공 받아 상기 출력신호를 풀다운시키는 트랜지스터들을 포함하는 제2 출력신호 조절부; 및 상기 제2 출력신호 조절부가 상기 출력신호를 풀업시키는 동안, 상기 제2-1 노드에 따라, 상기 제2 노드 제어부의 트랜지스터들 중의 일부 트랜지스터의 소스 및 상기 제2 출력신호 조절부의 트랜지스터들 중 일부 트랜지스터의 소스에 양의 전압을 인가하여 상기 트랜지스터들이 꺼지도록 제어하는 제2 누설전류 제어부를 포함하는 것을 특징으로 하는 회로가 제공된다.According to another aspect of the present invention, there is provided a semiconductor memory device including: a first node controller including transistors for receiving an input signal and controlling a 1-1 node; A first output signal regulator including transistors for pulling up the signal of the intermediate node according to the 1-1th node or pulling down the signal of the intermediate node by receiving the input signal; Wherein the first output signal conditioning unit pulls up the signal of the intermediate node while applying a positive voltage to the source of some of the transistors of the first node control unit in accordance with the first- A first leakage current control unit for controlling the first leakage current; A second node controller including transistors for receiving the input signal and controlling the second-1 node; A second output signal regulator including transistors pulling up the output signal of the output node according to the second-1 node or pulling down the output signal by receiving the input signal; And a second transistor having a source connected to a source of some of the transistors of the second node control and a source of a portion of the transistors of the second output signal regulator, And a second leakage current control section for controlling the transistors to be turned off by applying a positive voltage to the source of the transistor.
본 발명에 의하면, 트랜지스터의 문턱전압이 양수일 때와 음수일 때 모두 회로가 정상적으로 동작하도록 할 수 있고, 출력신호의 전압 상승시간을 단축시킬 수 있다.According to the present invention, the circuit can be normally operated both when the threshold voltage of the transistor is positive and when the threshold voltage of the transistor is negative, and the voltage rise time of the output signal can be shortened.
도 1은 N형 산화물 박막 트랜지스터의 전달 특성(VGS - ID)을 나타낸다.
도 2는 본 발명의 실시예에 따른 인버터의 회로도이다.
도 3a는 본 발명의 실시예에 따른 인버터의 타이밍도이다.
도 3b는 도 3a의 T1부터 T4까지의 시구간을 확대한 타이밍도이다.
도 4는 도 3a와 도 3b의 T1 시구간에서 도 2의 회로의 동작을 나타낸다.
도 5는 도 3a와 도 3b의 T2 시구간에서 도 2의 회로의 동작을 나타낸다.
도 6은 도 3a와 도 3b의 T3 시구간에서 도 2의 회로의 동작을 나타낸다.
도 7은 도 3a와 도 3b의 T4 시구간에서 도 2의 회로의 동작을 나타낸다.
도 8은 도 3a와 도 3b의 T5 시구간에서 도 2의 회로의 동작을 나타낸다.
도 9는 본 발명의 다른 실시예에 따른 인버터의 회로도이다.
도 10은 본 발명의 실시예에 따른 인버터의 SPICE 시뮬레이션 결과이다.
도 11은 본 발명의 다른 실시예에 따른 인버터의 SPICE 시뮬레이션 결과와 본 발명의 실시예에 따른 인버터의 SPICE 시뮬레이션 결과를 비교한 것이다.1 shows a transfer characteristic (VGS-ID) of an N-type oxide thin film transistor.
2 is a circuit diagram of an inverter according to an embodiment of the present invention.
3A is a timing diagram of an inverter according to an embodiment of the present invention.
FIG. 3B is a timing chart showing an enlarged time period from T1 to T4 in FIG. 3A. FIG.
Fig. 4 shows the operation of the circuit of Fig. 2 at time T1 in Figs. 3a and 3b.
Fig. 5 shows the operation of the circuit of Fig. 2 at time T2 of Figs. 3a and 3b.
Fig. 6 shows the operation of the circuit of Fig. 2 at time T3 in Figs. 3a and 3b.
Figure 7 shows the operation of the circuit of Figure 2 at time T4 in Figures 3A and 3B.
Figure 8 shows the operation of the circuit of Figure 2 at time T5 in Figures 3A and 3B.
9 is a circuit diagram of an inverter according to another embodiment of the present invention.
10 is a SPICE simulation result of the inverter according to the embodiment of the present invention.
11 is a graph comparing SPICE simulation results of an inverter according to another embodiment of the present invention and SPICE simulation results of an inverter according to an embodiment of the present invention.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.The following detailed description of the invention refers to the accompanying drawings, which illustrate, by way of illustration, specific embodiments in which the invention may be practiced. These embodiments are described in sufficient detail to enable those skilled in the art to practice the invention. It should be understood that the various embodiments of the present invention are different, but need not be mutually exclusive. For example, certain features, structures, and characteristics described herein may be implemented in other embodiments without departing from the spirit and scope of the invention in connection with an embodiment. It is also to be understood that the position or arrangement of the individual components within each disclosed embodiment may be varied without departing from the spirit and scope of the invention. The following detailed description is, therefore, not to be taken in a limiting sense, and the scope of the present invention is to be limited only by the appended claims, along with the full scope of equivalents to which such claims are entitled, if properly explained. In the drawings, like reference numerals refer to the same or similar functions throughout the several views.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the present invention.
도 2는 본 발명의 실시예에 따른 인버터의 회로도이다.2 is a circuit diagram of an inverter according to an embodiment of the present invention.
도 2를 참조하면, 본 발명의 실시예에 따른 인버터(200)는 하나의 직류 전압원(VDD)과 하나의 입력 신호(VIN)를 제공 받고, 입력 신호(VIN)를 반전시켜서 출력 신호(VOUT)를 생성한다. 도 2에서는 직류 전압원(VDD)의 전압은 10V로 설정되고, 입력 신호(VIN)와 출력 신호(VOUT)의 전압은 하이 레벨일 때 10V로 로우 레벨일 때 0V로 설정되었으나, 이는 단순한 예시일 뿐이고 다양하게 변형될 수 있을 것이다.2, the
본 발명의 실시예에 따른 인버터(200)는 노드 제어부(201), 출력신호 조절부(202), 및 누설전류 제어부(260)를 구비한다. The
노드 제어부(201)는 입력신호(VIN)를 제공 받아 제1 노드(Q)를 제어한다. 출력신호 조절부(202)는 제1 노드(Q)에 따라 출력노드의 출력신호(VOUT)를 풀업시키거나 또는 입력신호(VIN)를 제공 받아 출력신호(VOUT)를 풀다운시킨다. 누설전류 제어부(260)는 출력신호 조절부(202)가 출력신호(VOUT)를 풀업시키는 동안, 제1 노드(Q)에 따라, 노드 제어부(201)의 제2 트랜지스터(M2)의 소스 및 출력신호 조절부(202)의 제8 트랜지스터(M8)의 소스에 양의 전압을 인가하여 제2 트랜지스터(M2)와 제8 트랜지스터(M8)가 꺼지도록 제어한다. The
출력신호 조절부(202)는 풀업부(210)와 풀다운부(220)를 포함할 수 있다.The output
풀업부(210)는 직류 전압원(VDD)에 연결되고, 제1노드(Q)에 따라 출력노드의 출력신호(VOUT)를 풀업 시킨다. 풀업부(210)는 제7 트랜지스터(M7)를 포함할 수 있다. 제7 트랜지스터(M7)의 게이트는 제1노드(Q)에 연결된다. 제7 트랜지스터(M7)의 드레인 또는 소스는 직류 전압원(VDD)에 연결된다. 제7 트랜지스터(M7)의 소스 또는 드레인은 출력신호(VOUT)의 출력노드에 연결된다. 제7 트랜지스터(M7)는 제1노드(Q)의 전압에 따라 출력신호(VOUT)를 풀업 시킨다.Up
풀다운부(220)는 입력신호(VIN)를 제공 받아 출력신호(VOUT)를 풀다운 시킨다. 풀다운부(220)는 제8 트랜지스터(M8)를 포함할 수 있다. 제8 트랜지스터(M8)의 게이트는 입력신호(VIN)를 제공 받는다. 제8 트랜지스터(M8)의 드레인 또는 소스는 출력신호(VOUT)의 출력노드에 연결된다. 제8 트랜지스터(M8)의 소스 또는 드레인은 제6 트랜지스터(M6)의 소스 또는 드레인에 연결된다. 제8 트랜지스터(M8)는 입력신호(VIN)를 제공 받아 출력신호(VOUT)를 풀다운 시킨다.The pull down
노드 제어부(201)는 제1 제어부(230), 제2 제어부(240), 및 제3 제어부(250)를 포함할 수 있다.The
제1 제어부(230)는 직류 전압원(VDD)에 연결되고, 입력신호(VIN)를 제공 받아 제1노드(Q)를 제어한다. 제1 제어부(230)는 서로 직렬로 연결되는 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 제3 트랜지스터(M3)를 포함할 수 있다. 제1 트랜지스터(M1)의 게이트는 접지에 연결된다. 제1 트랜지스터(M1)의 드레인 또는 소스는 직류 전압원(VDD)에 연결된다. 제1 트랜지스터(M1)의 소스 또는 드레인은 제1노드(Q)에 연결되면서, 제2 트랜지스터(M2)의 드레인 또는 소스에 연결된다. 제2 트랜지스터(M2)의 게이트와 제3트랜지스터(M3)의 게이트는, 입력신호(VIN)를 제공받는다. 제2 트랜지스터(M2)의 소스 또는 드레인은 제6 트랜지스터(M6)의 소스 또는 드레인에 연결되면서, 제3 트랜지스터(M3)의 드레인 또는 소스에 연결된다. 제3 트랜지스터(M3)의 소스 또는 드레인은 접지에 연결된다.The
제2 제어부(240)는, 직류 전압원(VDD), 제1노드(Q), 및 제2노드(B)에 연결되고, 제1노드(Q)에 따라 제2노드(B)를 제어하거나 제2노드(B)에 따라 제1노드(Q)를 제어한다. 제2 제어부(240)는 제4 트랜지스터(M4)와 제1 캐패시터(C1)를 포함할 수 있다. 제4 트랜지스터(M4)의 게이트는 제1노드(Q)에 연결되면서 제1 캐패시터(C1)의 제1단에 연결된다. 제4 트랜지스터(M4)의 드레인 또는 소스는 직류 전압원(VDD)에 연결된다. 제4 트랜지스터(M4)의 소스 또는 드레인은 제2노드(B)에 연결되면서 제1 캐패시터(C1)의 제2단에 연결된다.The
제3 제어부(250)는, 입력신호(VIN)를 제공 받아 제2노드(B)를 제어한다. 제3 제어부(250)는 제2노드(B)에 연결되는 정전용량을 조절하여 제2노드(B)의 전압변화속도를 제어한다. 제3 제어부(250)는 제5 트랜지스터(M5), 제9 트랜지스터(M9) 및 제2 캐패시터(C2)를 포함할 수 있다. 제5 트랜지스터(M5)의 게이트는 입력신호(VIN)를 제공받는다. 제5 트랜지스터(M5)의 드레인 또는 소스는 제2노드(B)에 연결되면서 제9 트랜지스터(M9)의 드레인 또는 소스에 연결된다. 제5 트랜지스터(M5)의 소스 또는 드레인은 접지에 연결된다. 제9 트랜지스터(M9)의 게이트는 입력신호(VIN)를 제공받으면서 제2 캐패시터(C2)의 제1단에 연결된다. 제9 트랜지스터(M9)의 드레인 또는 소스는 제2노드(B)에 연결된다. 제9 트랜지스터(M9)의 소스 또는 드레인은 제2 캐패시터(C2)의 제2단에 연결된다. 제9 트랜지스터(M9)를 켜지게 하거나 꺼지게 함으로써, 제2노드(B)에 연결되는 정전용량을 조절하여 제2노드(B)의 전압변화속도를 제어할 수 있다.The
누설전류 제어부(260)는 직류 전압원(VDD)에 연결되고 풀다운부(220)와 제1 제어부(230)에 각각 연결된다. 누설전류 제어부(260)는 제6 트랜지스터(M6)를 포함할 수 있다. 제6 트랜지스터(M6)의 게이트는 제1 노드(Q)에 연결된다. 제6 트랜지스터(M6)의 드레인 또는 소스는 직류 전압원(VDD)에 연결된다. 제6 트랜지스터(M6)의 소스 또는 드레인은 풀다운부(220)의 제8 트랜지스터(M8)의 소스와 제1 제어부(230)의 제2 트랜지스터(M2)의 소스에 연결될 수 있다.The leakage
누설전류 제어부(260)의 제6 트랜지스터(M6)는 풀업부(210)가 출력신호(VOUT)를 풀업시키는 동안, 제1노드(Q)에 따라 제1 제어부(230)의 제2 트랜지스터(M2)의 소스 및 풀다운부(220)의 제8 트랜지스터(M8)의 소스에 양의 전압을 인가하여 제2 트랜지스터(M2)와 제8 트랜지스터(M8)가 꺼지도록 제어한다. 즉, 제6 트랜지스터(M6)가 제2 트랜지스터(M2)와 제8 트랜지스터(M8)의 소스에 양의 전압을 인가함으로써, 제2 트랜지스터(M2)와 제8 트랜지스터(M8)의 문턱전압이 양의 값을 갖는 경우뿐만 아니라 음의 값을 갖는 경우에도, 제2 트랜지스터(M2)와 제8 트랜지스터(M8)의 게이트-소스 간 전압을 음의 값으로 만들 수 있다. 그에 따라 제2 트랜지스터(M2)와 제8 트랜지스터(M8)를 확실히 끌 수 있고, 결국 제2 트랜지스터(M2)와 제8 트랜지스터(M8)를 통한 누설전류를 방지할 수 있어서, 출력신호(VOUT)의 전압이 낮아지는 것을 방지할 수 있다.The sixth transistor M6 of the leakage
도 3a는 본 발명의 실시예에 따른 인버터의 타이밍도이다.3A is a timing diagram of an inverter according to an embodiment of the present invention.
도 3b는 도 3a의 T1부터 T4까지의 시구간을 확대한 타이밍도이다.FIG. 3B is a timing chart showing an enlarged time period from T1 to T4 in FIG. 3A. FIG.
도 3a와 도 3b를 참조하면, T1부터 T4까지의 시구간은 풀업 동작이 수행되는 시구간이고, T5 시구간은 풀다운 동작이 수행되는 시구간이다.Referring to FIGS. 3A and 3B, the time period from T1 to T4 is a time period during which the pull-up operation is performed, and the T5 time period during which the pull-down operation is performed.
이해를 돕기 위하여 이하에서 설명할 도 4 내지 도 7에서, 꺼져 있는 트랜지스터에는 ‘Ｘ’표시를 하였고, 회로 상에 전압을 표시하였다. 또한, 회로 상에 표시된 화살표는 전류의 흐름을 나타낸다. 또한, 트랜지스터들이 속한 구성요소들의 도면부호(210, 220, 230, 240, 250, 260)는 생략하였다.For the sake of clarity, in FIG. 4 to FIG. 7 to be described below, the off transistor is marked with an "X" and the voltage is indicated on the circuit. Also, the arrows shown on the circuit indicate the flow of current. In addition,
도 4는 도 3a와 도 3b의 T1 시구간에서 도 2의 회로의 동작을 나타낸다.Fig. 4 shows the operation of the circuit of Fig. 2 at time T1 in Figs. 3a and 3b.
도 3b와 도 4를 참조하면, 입력 신호(VIN)의 전압이 10V에서 0V로 변할 때, 제2 커패시터(C2)의 커플링(coupling) 현상으로 인하여 제3 노드(A)의 전압은 0V에서 -10V로 낮아진다. 이때 제9 트랜지스터(M9)의 게이트는 입력 신호(VIN)를 제공받아서 제9 트랜지스터(M9)의 게이트의 전압은 0V 이므로, 제9 트랜지스터(M9)의 게이트-소스 간 전압은 +10V가 되어 제9 트랜지스터(M9)는 켜진다. 제9 트랜지스터(M9)가 켜져 있기 때문에 제3 노드(A)와 제2 노드(B)는 연결되어 같은 전압을 가지게 되므로, 제2 노드(B)의 전압도 도 3b에 나타난 바와 같이 -9V 정도 떨어지게 된다. 제2 노드(B)의 전압이 떨어지면 제1 커패시터(C1)의 커플링 현상으로 인해서 제1 노드(Q)의 전압도 같이 떨어지게 된다. 이때 제1 노드(Q)에 연결된 제1 트랜지스터(M1)와 제2 트랜지스터(M2)의 채널 커패시터가 제1 노드(Q)의 전압이 떨어지는 것을 방지하므로, 제1 노드(Q)의 전압은 제2 노드(B)의 전압보다 다소 높게 된다. Referring to FIGS. 3B and 4, when the voltage of the input signal VIN changes from 10V to 0V, the voltage of the third node A becomes 0V due to the coupling of the second capacitor C2 -10V. At this time, since the gate of the ninth transistor M9 is supplied with the input signal VIN and the voltage of the gate of the ninth transistor M9 is 0V, the gate-source voltage of the ninth transistor M9 becomes + 10V, 9 transistor M9 is turned on. The third node A and the second node B are connected and have the same voltage because the ninth transistor M9 is turned on so that the voltage of the second node B is about -9 V Fall off. When the voltage of the second node B drops, the voltage of the first node Q also drops due to coupling of the first capacitor C1. Since the channel capacitors of the first transistor M1 and the second transistor M2 connected to the first node Q prevent the voltage of the first node Q from dropping, 2 < / RTI > (B).
한편, 이 순간에 제1 노드(Q)의 전압과 제2 노드(B)의 전압의 차이가 클수록 제4 트랜지스터(M4)가 강하게 켜지므로 이후의 풀업 속도가 빠르게 된다(제4 트랜지스터(M4)에 의한 풀업 동작은 추후 설명된다). T1 시구간에서 제1 노드(Q)의 전압과 제2 노드(B)의 전압의 차이를 크게 하기 위하여, 제2 캐패시터(C2)의 캐패시턴스는 크고 제1 캐패시터(C1)의 캐패시턴스는 작게 할 수 있다.Meanwhile, since the fourth transistor M4 is strongly turned on as the difference between the voltage of the first node Q and the voltage of the second node B increases, the subsequent pull-up speed becomes faster (the fourth transistor M4) Up operation according to the present invention will be described later). The capacitance of the second capacitor C2 is large and the capacitance of the first capacitor C1 can be made small in order to increase the difference between the voltage of the first node Q and the voltage of the second node B in T1 time interval have.
도 5는 도 3a와 도 3b의 T2 시구간에서 도 2의 회로의 동작을 나타낸다.Fig. 5 shows the operation of the circuit of Fig. 2 at time T2 of Figs. 3a and 3b.
도 3b와 도 5를 참조하면, T1 시구간에서 제1 노드(Q)의 전압은 0V 아래로 충분히 내려간다. 따라서 T2 시구간의 시작 순간에 제1 트랜지스터(M1)의 게이트-소스 간 전압은 충분한 양의 값이 되어 제1 트랜지스터(M1)가 켜진다. 또한, 제1 노드(Q)의 전압이 0V보다 낮고, 제2 트랜지스터(M2)와 제3 트랜지스터(M3)의 게이트에 제공되는 입력신호(VIN)의 전압은 0V이므로, 제2 트랜지스터(M2)와 제3 트랜지스터(M3)도 켜진다. 또한, T2 시구간의 시작 순간에 제2 노드(B)의 전압은 제1 노드(Q)의 전압보다도 낮기 때문에 제4 트랜지스터(M4)도 켜진다. 또한, 제5 트랜지스터(M5)의 게이트 전압은 0V이고 제2 노드(B)의 전압은 음의 값을 가지므로, 제5 트랜지스터(M5)도 켜진다. 이와 같이 T2 시구간에서는 제1 내지 제5 트랜지스터(M1 ~ M5)가 켜져서 제1 노드(Q)와 제2 노드(B)로 전류가 흘러 들어가므로 제1 노드(Q)와 제2 노드(B)의 전압이 상승한다. Referring to FIG. 3B and FIG. 5, the voltage of the first node Q is sufficiently lowered below 0V in the time T1. Accordingly, the gate-source voltage of the first transistor M1 becomes a sufficient positive value at the beginning of the time T2, and the first transistor M1 is turned on. Since the voltage of the first node Q is lower than 0 V and the voltage of the input signal VIN provided to the gates of the second and third transistors M2 and M3 is 0 V, And the third transistor M3 are also turned on. In addition, since the voltage of the second node B is lower than the voltage of the first node Q at the beginning of the T2 time zone, the fourth transistor M4 is also turned on. In addition, since the gate voltage of the fifth transistor M5 is 0V and the voltage of the second node B is a negative value, the fifth transistor M5 is also turned on. Since the first to fifth transistors M1 to M5 are turned on and the current flows into the first node Q and the second node B at the time T2 as described above, B) is increased.
한편, 제1 노드(Q)의 전압이 빠르게 상승하도록 하기 위하여, 제1 트랜지스터(M1)의 채널폭을 크게 할 수도 있다. 반면에, 제2 노드(B)의 전압이 느리게 상승하도록 하기 위하여, 제5 트랜지스터(M5)의 면적을 늘려서 커패시턴스(capacitance)가 크도록 할 수 있다. 또한, T2 시구간에서는 제9 트랜지스터(M9)가 켜져 있으므로, 제2 캐패시터(C2)도 제2 노드(B)에 연결되고, 그에 따라, 제2 노드(B)의 전압이 천천히 상승하도록 한다. 이와 같이 제1 노드(Q)의 전압을 빠르게 상승시키고 제2 노드(B)의 전압을 느리게 상승시킴으로써, 제1 노드(Q)와 제2 노드(B)의 전압 차를 크게 할 수 있다. 그에 따라, 제4 트랜지스터(M4)를 더욱 세게 켜지게 할 수 있고, 풀업 속도를 더 빠르게 할 수 있다. On the other hand, the channel width of the first transistor M1 may be increased to increase the voltage of the first node Q rapidly. On the other hand, in order to allow the voltage of the second node B to rise slowly, the capacitance of the fifth transistor M5 may be increased to increase the capacitance. Further, in the time T2, the ninth transistor M9 is turned on, so that the second capacitor C2 is also connected to the second node B, thereby causing the voltage of the second node B to rise slowly. As described above, the voltage difference between the first node Q and the second node B can be increased by rapidly raising the voltage of the first node Q and slowly raising the voltage of the second node B. Accordingly, the fourth transistor M4 can be turned on more strongly, and the pull-up speed can be further increased.
이와 같이, T2 시구간 중에 제1 노드(Q)의 전압이 빠르게 상승한다. 그에 따라, 제1 내지 제3 트랜지스터(M1 ~ M3)가 점차 꺼지게 되고, 제1 노드(Q)로 흘러들어가는 전류가 줄어들고, 제1 노드(Q)의 전압의 상승속도는 느려진다.Thus, the voltage of the first node Q rises rapidly during the time T2. As a result, the first to third transistors M1 to M3 are gradually turned off, the current flowing into the first node Q is reduced, and the rising speed of the voltage of the first node Q is slowed down.
도 6은 도 3a와 도 3b의 T3 시구간에서 도 2의 회로의 동작을 나타낸다.Fig. 6 shows the operation of the circuit of Fig. 2 at time T3 in Figs. 3a and 3b.
T3 시구간에서 제1 노드(Q)의 전압이 0V보다 높기 때문에 제1 내지 제3 트랜지스터(M1 ~ M3)는 꺼져 있지만, 제2 노드(B)의 전압은 0V보다 낮아서 제5 트랜지스터(M5)는 켜져 있다. 또한 제1 노드(Q)의 전압이 제2 노드(B)의 전압보다 높기 때문에 제4 트랜지스터(M4)도 켜져 있다. 따라서 제4 트랜지스터(M4)와 제5 트랜지스터(M5)를 통해서 제2 노드(B)로 전류가 흘러 들어가고, 그에 따라 제2 노드(B)의 전압은 계속 상승한다. 이때, 제1 내지 제3 트랜지스터(M1 ~ M3)가 꺼져 있기 때문에 제1 노드(Q)는 플로팅 상태에 있으므로, 제2 노드(B)의 전압 상승은 제1 캐피시터(C1)를 통해서 제1 노드(Q)에 거의 동일하게 나타난다. 따라서, 제2 노드(B)의 전압이 상승해도 제4 트랜지스터(M4)의 게이트-소스 전압은 거의 일정하게 유지되고, 그에 따라 제4 트랜지스터(M4)는 켜진 상태에서 제2 노드(B)로 전류를 흘려보냄으로써, 제2 노드(B)의 전압을 상승시킨다. 제2 노드(B)의 전압이 상승하면 제1 노드(Q)의 전압이 상승하는 것은 앞서 설명된 바와 같다. 즉, 제4 트랜지스터(M4)와 제1 캐패시터(C1)의 부트스트래핑(bootstrapping) 효과에 의해서 제1 노드(Q)와 제2 노드(B)의 전압이 같이 상승한다. The first to third transistors M1 to M3 are turned off because the voltage of the first node Q is higher than 0 V in the T3 time period but the voltage of the second node B is lower than 0 V, Is turned on. In addition, since the voltage of the first node Q is higher than the voltage of the second node B, the fourth transistor M4 is also turned on. Accordingly, current flows into the second node B through the fourth transistor M4 and the fifth transistor M5, and the voltage of the second node B rises continuously. At this time, the first node Q is in a floating state because the first to third transistors M1 to M3 are off, so that the voltage rise of the second node B is increased through the first capacitor C1, (Q). Therefore, even if the voltage of the second node B rises, the gate-source voltage of the fourth transistor M4 is kept substantially constant, and thus the fourth transistor M4 is turned from the on state to the second node B The voltage of the second node B is raised. When the voltage of the second node B rises, the voltage of the first node Q rises as described above. That is, the voltage of the first node Q and the voltage of the second node B rises by the bootstrapping effect of the fourth transistor M4 and the first capacitor C1.
한편, 부트스트래핑 효과가 이상적으로 나타나기 위해서는 제1 캐패시터(C1)의 캐패시턴스가 클수록 좋다. 그런데, 앞서 설명한 바와 같이, 제4 트랜지스터(M4)를 강하게 켜기 위해서는 제1 캐패시터(C1)의 캐패시턴스가 작을수록 좋기 때문에, 위의 두 가지 요소를 트레이드 오프(trade off)하여, 제1 캐패시터(C1)의 캐패시턴스 값을 결정해야 전체적인 풀업 속도를 높일 수 있다.On the other hand, in order for the bootstrapping effect to appear ideally, the larger the capacitance of the first capacitor C1, the better. As described above, since the capacitance of the first capacitor C1 is smaller as the fourth transistor M4 is strongly turned on, the above two elements are traded off and the first capacitor C1 ) To increase the overall pull-up rate.
한편, T3 시구간의 시작 순간에는 제1 노드(Q)의 전압과 입력신호(VIN)의 전압이 0V이고, 제2 노드(B)의 전압이 -5V이므로, 제4 트랜지스터(M4)와 제5 트랜지스터(M5)가 유사한 정도로 켜져 있다. 그러나, 시간이 지날수록 제2 노드(B)의 전압이 상승하여 제5 트랜지스터(M5)는 점차 꺼지고, 제4 트랜지스터(M4)는 일정한 게이트-소스 간 전압을 유지하면서 켜져 있기 때문에, 제4 트랜지스터(M4)의 전류가 제2 노드(B)의 전압 상승을 주도하게 된다. 일정한 크기의 제4 트랜지스터(M4)의 전류에 의해서 제2 노드(B)의 전압이 상승하므로, T3 시구간에서 제1 노드(Q)와 제2 노드(B)의 전압 상승 속도는 일정하게 유지된다. 한편, T3 시구간에서는 제5 트랜지스터(M5)와 제9 트랜지스터(M9)가 켜져 있어서 제2 노드(B)에 연결된 정전용량이 크기 때문에 제2 노드(B)의 전압 상승 속도는 빠르지 않다(T4 시간 구간과 비교).Meanwhile, since the voltage of the first node Q and the voltage of the input signal VIN are 0V and the voltage of the second node B is -5V, the fourth transistor M4 and the fifth transistor Transistor M5 is turned on to a similar degree. However, since the voltage of the second node B rises and the fifth transistor M5 is gradually turned off as time passes and the fourth transistor M4 is turned on while maintaining a constant gate-source voltage, The current of the second node M4 leads the voltage rise of the second node B. [ The voltage of the second node B rises due to the current of the fourth transistor M4 having a constant magnitude and thus the voltage rising rate of the first node Q and the second node B is kept constant at the time T3 do. On the other hand, since the fifth transistor M5 and the ninth transistor M9 are turned on at the time T3 and the capacitance connected to the second node B is large, the voltage rising speed of the second node B is not fast (T4 Time interval).
도 7은 도 3a와 도 3b의 T4 시구간에서 도 2의 회로의 동작을 나타낸다.Figure 7 shows the operation of the circuit of Figure 2 at time T4 in Figures 3A and 3B.
도 3b와 도 7을 참조하면, T3 시구간의 끝(T4 시구간의 시작)에서 제2 노드(B)의 전압이 0V 이상으로 상승하면 제5 트랜지스터(M5)와 제9 트랜지스터(M9)가 꺼지게 되고, 그에 따라 제2 노드(B)에 연결된 정전용량이 감소한다. 한편, T3 시구간에서와 마찬가지로, T4 시구간에서도 제4 트랜지스터(M4)와 제1 캐패시터(C1)를 통한 부트스트래핑은 계속 이루어진다. 그러므로, 제2 노드(B)에 연결된 정전용량이 큰 T3 시구간에 비하여, 제2 노드(B)에 연결된 정전용량이 작은 T4 시구간에서는, 제2 노드(B)의 전압이 빠르게 상승한다. 최종적으로 제2 노드(B)의 전압은 10V까지 상승하고, 제1 노드(Q)의 전압은 10V 이상으로 올라간다. 따라서, 제1 노드(Q)에 게이트가 연결된 제7 트랜지스터(M7)가 강하게 켜져서 출력신호(VOUT)의 전압도 10V까지 올라간다.Referring to FIG. 3B and FIG. 7, when the voltage of the second node B rises above 0V at the end of the time T3 (at the start of the time T4), the fifth transistor M5 and the ninth transistor M9 are turned off , Thereby decreasing the capacitance connected to the second node (B). On the other hand, the bootstrapping through the fourth transistor M4 and the first capacitor C1 is continued even at the time T4, as in the case of the time T3. Therefore, the voltage of the second node B rises rapidly in the T4 time slot having a small capacitance connected to the second node B, compared with the T3 time slot having a large capacitance connected to the second node B. Finally, the voltage of the second node B rises to 10V, and the voltage of the first node Q rises to 10V or more. Therefore, the seventh transistor M7 whose gate is connected to the first node Q is strongly turned on, so that the voltage of the output signal VOUT also rises to 10V.
한편, 출력신호(VOUT)가 풀업된 이후(T4 시구간 이후)에도 출력신호(VOUT)가 10V를 계속 유지하기 위해서는 제1 노드(Q)의 전압이 10V 이상으로 유지되어야 하는데, 입력신호(VIN)의 전압이 장시간 동안 0V로 고정되면 제1 트랜지스터(M1)와 제2 트랜지스터(M2)를 통해서 흐르는 누설전류에 의해서 제1 노드(Q)의 전압은 시간이 지날수록 낮아진다. 특히 트랜지스터가 공핍형 특성을 갖게 되면 게이트-소스 간 전압이 0V인 경우 트랜지스터가 완전하게 꺼지지 않아서 상당한 누설전류가 흐르게 된다. On the other hand, the voltage of the first node Q must be maintained at 10V or more in order to keep the output signal VOUT at 10V even after the output signal VOUT is pulled up (after the time T4) Is fixed to 0V for a long time, the voltage of the first node Q is lowered with time due to the leakage current flowing through the first transistor M1 and the second transistor M2. Especially, when the transistor has a depletion type characteristic, the transistor does not completely turn off when the gate-source voltage is 0V, and a considerable leakage current flows.
이러한 누설전류를 방지하기 위하여, 본 발명의 실시예에 따른 인버터에서는, T4 시구간 이후에 제1 노드(Q)의 전압이 높을 때, 제6 트랜지스터(M6)가 켜지고 제3 트랜지스터(M3)가 꺼지기 때문에 제4 노드(S)의 전압이 높아진다. 그에 따라, 제2 트랜지스터(M2)의 게이트-소스 간 전압은 충분히 음의 값이 되어서, 제2 트랜지스터(M2)는 완전히 꺼지고 그에 따라 제2 트랜지스터(M2)를 통한 누설전류가 방지된다. 또한, T4 시구간 이후에는 제1 트랜지스터(M1)의 게이트-소스 간 전압도 충분한 음의 값이므로, 제1 트랜지스터(M1)도 꺼져 있어서 제1 트랜지스터(M1)를 통한 누설전류에 의한 제1 노드(Q)의 전압 강하가 최소화된다.In order to prevent such a leakage current, in the inverter according to the embodiment of the present invention, when the voltage of the first node Q is high after the time T4, the sixth transistor M6 is turned on and the third transistor M3 is turned on The voltage of the fourth node S becomes high. Accordingly, the gate-source voltage of the second transistor M2 becomes sufficiently negative, so that the second transistor M2 is completely turned off, thereby preventing leakage current through the second transistor M2. Also, since the gate-source voltage of the first transistor M1 is also a negative value after the T4 time period, the first transistor M1 is also turned off, so that the first node M1, which is caused by the leakage current through the first transistor M1, (Q) is minimized.
또한, 제8 트랜지스터(M8)가 공핍형 특성을 갖게 되면 쉽게 꺼지지 않기 때문에 출력신호(VOUT)가 10V가 되지 못하고 다소 낮아질 우려가 있다. 본 발명의 실시예에 따른 인버터에서는, T4 시구간 이후에 제6 트랜지스터(M6)가 켜지고 제3 트랜지스터(M3)가 꺼지기 때문에 제4 노드(S)의 전압이 높아진다. 그에 따라, 제8 트랜지스터(M8)의 게이트-소스 간 전압은 충분히 음의 값이 되어서, 제8 트랜지스터(M8)는 완전히 꺼지고 그에 따라 제8 트랜지스터(M8)에 의한 출력신호(VOUT)의 전압 강하는 방지된다.Further, if the eighth transistor M8 has a depletion type characteristic, the output signal VOUT is not easily turned off, so that the output signal VOUT may not be 10V and may be lowered somewhat. In the inverter according to the embodiment of the present invention, since the sixth transistor M6 is turned on after the time T4 and the third transistor M3 is turned off, the voltage of the fourth node S becomes high. Accordingly, the gate-source voltage of the eighth transistor M8 is sufficiently negative, so that the eighth transistor M8 is completely turned off, and accordingly the voltage drop of the output signal VOUT by the eighth transistor M8 Is prevented.
도 8은 도 3a와 도 3b의 T5 시구간에서 도 2의 회로의 동작을 나타낸다.Figure 8 shows the operation of the circuit of Figure 2 at time T5 in Figures 3A and 3B.
도 8을 참조하면, T5 시구간에서 입력신호(VIN)가 10V로 되면, 제2 트랜지스터(M2), 제3 트랜지스터(M3), 제5 트랜지스터(M5), 제8 트랜지스터(M8), 및 제9 트랜지스터(M9)가 켜진다. 따라서 제1 노드(Q), 제2 노드(B), 제3 노드(A), 제4 노드(B), 및 출력신호(VOUT)의 전압이 점차 낮아진다. 그에 따라, 제1 트랜지스터(M1), 제4 트랜지스터(M4), 제6 트랜지스터(M6), 및 제7 트랜지스터(M7)의 게이트-소스 간 전압이 점차 작아져서, 제1 트랜지스터(M1), 제4 트랜지스터(M4), 제6 트랜지스터(M6), 및 제7 트랜지스터(M7)가 꺼지고, 제1 노드(Q), 제2 노드(B), 제3 노드(A), 제4 노드(B), 및 출력신호(VOUT)의 전압은 0V가 된다.Referring to FIG. 8, when the input signal VIN is 10V at time T5, the second transistor M2, the third transistor M3, the fifth transistor M5, the eighth transistor M8, 9 transistor M9 is turned on. Therefore, the voltages of the first node Q, the second node B, the third node A, the fourth node B, and the output signal VOUT are gradually lowered. Accordingly, the gate-source voltage of the first transistor M1, the fourth transistor M4, the sixth transistor M6, and the seventh transistor M7 gradually decreases, The fourth transistor M4, the sixth transistor M6 and the seventh transistor M7 are turned off and the first node Q, the second node B, the third node A, the fourth node B, , And the output signal VOUT become 0V.
도 9는 본 발명의 다른 실시예에 따른 인버터의 회로도이다.9 is a circuit diagram of an inverter according to another embodiment of the present invention.
도 9를 참조하면, 본 발명의 다른 실시예에 따른 인버터(900)는 제1 노드 제어부(901), 제1 출력신호 조절부(902), 제1 누설전류 제어부(961), 제2 노드 제어부(903), 제2 출력신호 조절부(904), 제2 누설전류 제어부(962)를 구비한다. 9, an
제1 노드 제어부(901)는 입력신호(VIN)를 제공 받아 제1-1 노드(Q1)를 제어한다. 제1 출력신호 조절부(902)는 제1-1 노드(Q1)에 따라 중간 노드(I)의 신호를 풀업시키거나 또는 입력신호(VIN)를 제공 받아 중간 노드(I)의 신호를 풀다운시킨다. 제1 누설전류 제어부(961)는 제1 출력신호 조절부(902)가 중간 노드(I)의 신호를 풀업시키는 동안, 제1-1 노드(Q1)에 따라, 제1 노드 제어부(901)의 제2 트랜지스터(M2)의 소스에 양의 전압을 인가하여 제2 트랜지스터(M2)가 꺼지도록 제어한다. The
제2 노드 제어부(903)는 입력신호(VIN)를 제공 받아 제2-1 노드(Q2)를 제어한다. 제2 출력신호 조절부(904)는 제2-1 노드(Q2)에 따라 출력신호(VOUT)를 풀업시키거나 또는 입력신호(VIN)를 제공 받아 출력신호(VOUT)를 풀다운시킨다. 제2 누설전류 제어부(962)는 제2 출력신호 조절부(904)가 출력신호(VOUT)를 풀업시키는 동안, 제2-1 노드(Q2)에 따라, 제2 노드 제어부(903)의 제11 트랜지스터(M11)의 소스와 제2 출력신호 조절부(904)의 제17 트랜지스터(M17)의 소스에 양의 전압을 인가하여 제11 트랜지스터(M11)와 제17 트랜지스터(M17)가 꺼지도록 제어한다.The
제1 출력신호 조절부(902)는 제1 풀업부(911)와 제1 풀다운부(921)를 포함할 수 있다.The first output
제1 풀업부(911)는 제2 직류 전압원(VDD2)에 연결되고, 제1 노드(Q1)에 따라 제5 노드(I)의 신호를 풀업 시킨다. 제1 풀업부(911)는 제7 트랜지스터(M7)를 포함할 수 있다. 제7 트랜지스터(M7)의 게이트는 제1 노드(Q1)에 연결된다. 제7 트랜지스터(M7)의 드레인 또는 소스는 제2 직류 전압원(VDD2)에 연결된다. 제7 트랜지스터(M7)의 소스 또는 드레인은 제5 노드(I)에 연결된다. 제7 트랜지스터(M7)는 제 1노드(Q1)의 전압에 따라 제5 노드(I)의 전압을 풀업 시킨다.The first pull-up
제1 풀다운부(921)는 입력신호(VIN)를 제공 받아 제5 노드(I)의 신호를 풀다운 시킨다. 제1 풀다운부(921)는 제8 트랜지스터(M8)를 포함할 수 있다. 제8 트랜지스터(M8)의 게이트는 입력신호(VIN)를 제공 받는다. 제8 트랜지스터(M8)의 드레인 또는 소스는 제5 노드(I)에 연결된다. 제8 트랜지스터(M8)의 소스 또는 드레인은 접지에 연결된다. 제8 트랜지스터(M8)는 입력신호(VIN)를 제공 받아 제5 노드(I)의 전압을 풀다운 시킨다.The first pull-down
제1 노드 제어부(901)는 제1 제어부(931), 제2 제어부(941), 및 제3 제어부(951)를 포함할 수 있다.The first
제1 제어부(931)는 제1 직류 전압원(VDD1)에 연결되고, 입력신호(VIN)를 제공 받아 제1 노드(Q1)를 제어한다. 제1 제어부(931)는 서로 직렬로 연결되는 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 제3 트랜지스터(M3)를 포함할 수 있다. 제1 트랜지스터(M1)의 게이트는 접지에 연결된다. 제1 트랜지스터(M1)의 드레인 또는 소스는 제1 직류 전압원(VDD1)에 연결된다. 제1 트랜지스터(M1)의 소스 또는 드레인은 제1 노드(Q1)에 연결되면서, 제2 트랜지스터(M2)의 드레인 또는 소스에 연결된다. 제2 트랜지스터(M2)의 게이트와 제3트랜지스터(M3)의 게이트는, 입력신호(VIN)를 제공받는다. 제2 트랜지스터(M2)의 소스 또는 드레인은 제6 트랜지스터(M6)의 소스 또는 드레인에 연결되면서, 제3 트랜지스터(M3)의 드레인 또는 소스에 연결된다. 제3 트랜지스터(M3)의 소스 또는 드레인은 접지에 연결된다.The
제2 제어부(941)는, 제1 직류 전압원(VDD1), 제1노드(Q1), 및 제2노드(B1)에 연결되고, 제1노드(Q1)에 따라 제2노드(B1)를 제어하거나 제2노드(B1)에 따라 제1노드(Q1)를 제어한다. 제2 제어부(941)는 제4 트랜지스터(M4)와 제1 캐패시터(C1)를 포함할 수 있다. 제4 트랜지스터(M4)의 게이트는 제1노드(Q1)에 연결되면서 제1 캐패시터(C1)의 제1단에 연결된다. 제4 트랜지스터(M4)의 드레인 또는 소스는 제1 직류 전압원(VDD1)에 연결된다. 제4 트랜지스터(M4)의 소스 또는 드레인은 제2노드(B1)에 연결되면서 제1 캐패시터(C1)의 제2단에 연결된다.The
제3 제어부(951)는, 입력신호(VIN)를 제공 받아 제2노드(B1)를 제어한다. 제3 제어부(951)는 제5 트랜지스터(M5), 제9 트랜지스터(M9) 및 제2 캐패시터(C2)를 포함할 수 있다. 제5 트랜지스터(M5)의 게이트는 입력신호(VIN)를 제공받는다. 제5 트랜지스터(M5)의 드레인 또는 소스는 제2노드(B1)에 연결되면서 제9 트랜지스터(M9)의 드레인 또는 소스에 연결된다. 제5 트랜지스터(M5)의 소스 또는 드레인은 접지에 연결된다. 제9 트랜지스터(M9)의 게이트는 입력신호(VIN)를 제공받으면서 제2 캐패시터(C2)의 제1단에 연결된다. 제9 트랜지스터(M9)의 드레인 또는 소스는 제2노드(B1)에 연결된다. 제9 트랜지스터(M9)의 소스 또는 드레인은 제2 캐패시터(C2)의 제2단에 연결된다.The
제1 누설전류 제어부(961)는 제1 직류 전압원(VDD1)에 연결되고 제1 풀다운부(921)와 제1 제어부(931)에 각각 연결된다. 제1 누설전류 제어부 (961)는 제6 트랜지스터(M6)를 포함할 수 있다. 제6 트랜지스터(M6)의 게이트는 제1 노드(Q1)에 연결된다. 제6 트랜지스터(M6)의 드레인 또는 소스는 제1 직류 전압원(VDD1)에 연결된다. 제6 트랜지스터(M6)의 소스 또는 드레인은 제1 제어부(931)의 제2 트랜지스터(M2)의 소스에 연결될 수 있다.The first leakage
제2 출력신호 조절부(904)는 제2 풀업부(921)와 제2 풀다운부(922)를 포함할 수 있다.The second output
제2 풀업부(921)는 제1 직류 전압원(VDD1)에 연결되고, 제2-1 노드(Q2)에 따라 출력노드의 출력신호(VOUT)를 풀업 시킨다. 제2 풀업부(921)는 제16 트랜지스터(M16)를 포함할 수 있다. 제16 트랜지스터(M16)의 게이트는 제2-1 노드(Q2)에 연결된다. 제16 트랜지스터(M16)의 드레인 또는 소스는 제1 직류 전압원(VDD1)에 연결된다. 제16 트랜지스터(M16)의 소스 또는 드레인은 출력신호(VOUT)의 출력노드에 연결된다. 제16 트랜지스터(M16)는 제 2-1노드(Q2)의 전압에 따라 출력신호(VOUT)를 풀업 시킨다.The second pull-up
제2 풀다운부(922)는 입력신호(VIN)를 제공 받아 출력노드의 출력신호(VOUT)를 풀다운 시킨다. 제2 풀다운부(922)는 제17 트랜지스터(M17)를 포함할 수 있다. 제17 트랜지스터(M17)의 게이트는 입력신호(VIN)를 제공 받는다. 제17 트랜지스터(M17)의 드레인 또는 소스는 출력신호(VOUT)의 출력노드에 연결된다. 제17 트랜지스터(M17)의 소스 또는 드레인은 접지에 연결된다. 제17 트랜지스터(M17)는 입력신호(VIN)를 제공 받아 출력신호(VOUT)를 풀다운 시킨다.The second pull down
제2 노드 제어부(903)는 제2-1 제어부(932), 제2-2 제어부(942), 및 제2-3 제어부(952)를 포함할 수 있다.The second
제2-1 제어부(932)는 제1 직류 전압원(VDD1)에 연결되고, 입력신호(VIN)를 제공 받아 제2-1 노드(Q2)를 제어한다. 제2-1 제어부(932)는 서로 직렬로 연결되는 제10 트랜지스터(M10), 제11 트랜지스터(M1) 및 제12 트랜지스터(M12)를 포함할 수 있다. 제01 트랜지스터(M10)의 게이트는 제5 노드(I)에 연결된다. 제10 트랜지스터(M10)의 드레인 또는 소스는 제1 직류 전압원(VDD1)에 연결된다. 제10 트랜지스터(M10)의 소스 또는 드레인은 제2-1 노드(Q2)에 연결되면서, 제11 트랜지스터(M11)의 드레인 또는 소스에 연결된다. 제11 트랜지스터(M11)의 게이트와 제12트랜지스터(M12)의 게이트는, 입력신호(VIN)를 제공받는다. 제11 트랜지스터(M11)의 소스 또는 드레인은 제15 트랜지스터(M15)의 소스 또는 드레인에 연결되면서, 제12 트랜지스터(M12)의 드레인 또는 소스에 연결된다. 제12 트랜지스터(M12)의 소스 또는 드레인은 접지에 연결된다.The 2-1
제2-2 제어부(942)는, 제1 직류 전압원(VDD1), 제2-1노드(Q2), 및 제2-2노드(B2)에 연결되고, 제2-1노드(Q2)에 따라 제2-2노드(B2)를 제어하거나 제2-2노드(B2)에 따라 제2-1노드(Q2)를 제어한다. 제2-2 제어부(942)는 제13 트랜지스터(M13)와 제3 캐패시터(C3)를 포함할 수 있다. 제13 트랜지스터(M13)의 게이트는 제2-1노드(Q2)에 연결되면서 제3 캐패시터(C3)의 제1단에 연결된다. 제13 트랜지스터(M13)의 드레인 또는 소스는 제1 직류 전압원(VDD1)에 연결된다. 제13 트랜지스터(M13)의 소스 또는 드레인은 제2-2노드(B2)에 연결되면서 제3 캐패시터(C3)의 제2단에 연결된다.The 2-2
제2-3 제어부(952)는, 입력신호(VIN)를 제공 받아 제2-2노드(B2)를 제어한다. 제2-3 제어부(952)는 제14 트랜지스터(M14), 제18 트랜지스터(M18) 및 제4 캐패시터(C4)를 포함할 수 있다. 제14 트랜지스터(M14)의 게이트는 입력신호(VIN)를 제공받는다. 제14 트랜지스터(M14)의 드레인 또는 소스는 제2-2노드(B2)에 연결되면서 제18 트랜지스터(M18)의 드레인 또는 소스에 연결된다. 제14 트랜지스터(M14)의 소스 또는 드레인은 접지에 연결된다. 제18 트랜지스터(M18)의 게이트는 입력신호(VIN)를 제공받으면서 제4 캐패시터(C4)의 제1단에 연결된다. 제18 트랜지스터(M18)의 드레인 또는 소스는 제2-2노드(B2)에 연결된다. 제18 트랜지스터(M18)의 소스 또는 드레인은 제4 캐패시터(C4)의 제2단에 연결된다.The 2-3
제2 누설전류 제어부(962)는 제1 직류 전압원(VDD1)에 연결되고 제2 풀다운부(922)와 제2-1 제어부(932)에 각각 연결된다. 제2 누설전류 제어부 (962)는 제15 트랜지스터(M15)를 포함할 수 있다. 제15 트랜지스터(M15)의 게이트는 제2-1 노드(Q2)에 연결된다. 제15 트랜지스터(M15)의 드레인 또는 소스는 제1 직류 전압원(VDD1)에 연결된다. 제15 트랜지스터(M15)의 소스 또는 드레인은 제2-1 제어부(932)의 제11 트랜지스터(M11)의 소스와 제2 풀다운부(922)의 제17 트랜지스터(M17)의 소스에 연결된다.The second leakage
도 9에 도시된 인버터(900)는 도 2에 도시된 인버터(200) 2개를 일부 구성을 변형하여 연결한 것이다. 예를 들어, 도 2의 인버터(200)는 하나의 직류 전압원(VDD)을 사용하나, 도 9의 인버터(900)는 2개의 직류 전압원(VDD1, VDD2)을 사용한다. 한편, 도 9에는 제1 직류 전압원(VDD1)은 10V이고 제2 직류 전압원(VDD2)은 5V인 것으로 도시되었으나, 이는 단순한 예시일 뿐이고 다양하게 변형될 수 있을 것이다. The
이하에서 도 9에 도시된 인버터(900)의 동작을 설명하면서, 도 2에 도시된 인버터(200)와 다른 부분을 중심으로 설명한다.Hereinafter, the operation of the
입력신호(VIN)의 전압이 0V가 될 때 제5 노드(I)의 전압은 5V로 상승한다. 도 2의 인버터(200)와 동작 원리는 같고, 다만 도 2의 인버터(200)에서는 제7 트랜지스터(M7)가 10V의 직류 전압원(VDD)에 연결되는 반면에 도 9의 인버터(900)에서는 제7 트랜지스터(M7)가 5V의 제2 직류 전압원(VDD2)에 연결되기 때문에, 도 2의 인버터(200)에서는 출력신호(VOUT)의 전압이 10V까지 상승하는 반면에 도 9의 인버터(900)에서는 제5 노드(I)의 전압이 5V까지 상승한다. 또한, 도 9의 인버터(900)에서는 제5 노드(I)가 제10 트랜지스터(M10)에 연결되어 있기 때문에, 도 2의 인버터(900)의 출력신호(VOUT)의 출력노드보다, 제5 노드(I)의 부하 정전용량이 작다. 그러므로, 도 2의 인버터(900)의 출력신호(VOUT)보다, 도 9의 인버터(900)의 제5 노드(I)의 전압이 빠르게 상승할 수 있다. When the voltage of the input signal VIN becomes 0V, the voltage of the fifth node I rises to 5V. 2 is the same as that of the
빠르게 상승한 제5 노드(I)의 5V 전압은 제10 트랜지스터(M10)를 켠다. 그 결과 도 2의 인버터(200)의 경우 T2 시구간에서 제1 노드(Q)의 전압이 0V 근처까지만 빠르게 상승한 반면, 도 9의 인버터(900)의 경우 제2-1 노드(Q2)의 전압이 5V 근처까지 빠르게 상승한다. T2 시구간에서 제2-1 노드(Q2)의 전압이 높아진 만큼 제13 트랜지스터(M13)의 게이트-소스 간 전압이 커진다. 이 효과로 인해 T4 구간에서 부트스트래핑이 일어날 때 도 2의 인버터(200)에 비해서 도 9의 인버터(900)에서는 제2-1 노드(Q2)와 제2-2 노드(B2)의 전압이 더 빠르게 상승한다. 따라서 출력신호(VOUT)의 전압의 상승 속도가 향상된다.The 5V voltage of the fifth node I which rises rapidly turns on the tenth transistor M10. As a result, in the case of the
한편, 입력신호(VIN)가 10V가 되면 제5 노드(I)의 전압은 0V로 낮아지므로, 도 9의 인버터(900)의 제10 내지 제18 트랜지스터(M10 ~ M18)와 제3 및 제4 캐패시터(C3, C4)는 도 2의 인버터(200)와 동일하게 동작해서 출력신호(VOUT)의 전압을 0V로 풀다운 시킨다.When the input signal VIN is 10V, the voltage of the fifth node I becomes 0V. Therefore, the tenth to the eighteenth transistors M10 to M18 of the
도 10은 본 발명의 실시예에 따른 인버터의 SPICE 시뮬레이션 결과이다. 10 is a SPICE simulation result of the inverter according to the embodiment of the present invention.
도 11은 본 발명의 다른 실시예에 따른 인버터의 SPICE 시뮬레이션 결과와 본 발명의 실시예에 따른 인버터의 SPICE 시뮬레이션 결과를 비교한 것이다.11 is a graph comparing SPICE simulation results of an inverter according to another embodiment of the present invention and SPICE simulation results of an inverter according to an embodiment of the present invention.
도 10은 도 2의 인버터(200)에 대해서 트랜지스터의 문턱전압을 -4V~+2V로 변화시키면서 시뮬레이션을 수행한 결과이고, 도 11은 도 2의 인버터(200)와 도 9의 인버터(900)에 대해서 출력전압의 파형을 비교한 결과다. 10 및 도 11은 도 2의 인버터(200)와 도 9의 인버터(900)에 대하여 N형 산화물 TFT 모델을 사용하여 SPICE 시뮬레이션을 수행하였다. FIG. 10 shows a result of performing a simulation while changing the threshold voltage of the transistor from -4V to +2 V with respect to the
도 10의 결과를 통해서 문턱전압이 -4V까지 낮아져도 회로가 정상적으로 동작하는 것을 확인할 수 있고, 문턱전압이 +2V까지 높아지면 문턱전압이 낮을 때보다 출력전압의 상승속도가 느리기는 하지만 출력전압이 10V 가까이 상승하는 것을 확인할 수 있다. 또한 도 11을 통해서 도 2의 인버터(200)보다 도 9의 인버터(900)의 출력전압 상승속도가 향상되었음을 확인할 수 있다.10, it can be seen that the circuit operates normally even when the threshold voltage is lowered to -4 V. When the threshold voltage is increased to + 2 V, the rising voltage of the output voltage is slower than when the threshold voltage is lower, 10V. It can also be seen from FIG. 11 that the output voltage rising speed of the
한편, 본 발명의 실시예에 포함될 수 있는 트랜지스터는 문턱전압이 음의 값을 가지는(공핍 모드 특성을 가지는) 산화물 박막 트랜지스터일 수 있으나, 다른 특성을 가지는 트랜지스터 일 수도 있다.Meanwhile, the transistor included in the embodiment of the present invention may be an oxide thin film transistor having a negative threshold voltage (having a depletion mode characteristic), but may be a transistor having other characteristics.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, Those skilled in the art will appreciate that various modifications, additions and substitutions are possible, without departing from the scope and spirit of the invention as disclosed in the accompanying claims.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.Therefore, the spirit of the present invention should not be construed as being limited to the above-described embodiments, and all of the equivalents or equivalents of the claims, as well as the following claims, I will say.
Claims (20)
상기 제1 노드에 따라 출력노드의 출력신호를 풀업시키거나 또는 상기 입력신호를 제공 받아 상기 출력신호를 풀다운시키는 트랜지스터들을 포함하는 출력신호 조절부; 및
상기 출력신호 조절부가 상기 출력신호를 풀업시키는 동안, 상기 제1 노드에 따라, 상기 노드 제어부의 트랜지스터들 중의 일부 트랜지스터의 소스 및 상기 출력신호 조절부의 트랜지스터들 중 일부 트랜지스터의 소스에 양의 전압을 인가하여 상기 트랜지스터들이 꺼지도록 제어하는 누설전류 제어부를 포함하되,
상기 노드 제어부는,
상기 입력신호를 제공 받아 상기 제1노드를 제어하는 트랜지스터들을 포함하는 제1 제어부;
상기 제1노드 및 제2노드에 연결되고, 상기 제1노드에 따라 상기 제2노드를 제어하거나 상기 제2노드에 따라 상기 제1노드를 제어하는 트랜지스터와 캐패시터를 포함하는 제2 제어부; 및
상기 제2노드에 연결되는 정전용량을 조절하여 상기 제2노드의 전압변화속도를 제어하는 트랜지스터와 캐패시터를 포함하는 제3 제어부를 포함하는 것을 특징으로 하는 회로.A node controller including transistors for receiving an input signal and controlling a first node;
An output signal regulator including transistors for pulling up the output signal of the output node according to the first node or pulling down the output signal by receiving the input signal; And
A positive voltage is applied to the source of some of the transistors of the node control unit and to the source of some of the transistors of the output signal conditioning unit, according to the first node, while the output signal control unit pulls up the output signal. And a leakage current controller for controlling the transistors to be turned off,
The node control unit,
A first control unit including transistors for receiving the input signal and controlling the first node;
A second controller coupled to the first node and a second node, the second controller including a transistor and a capacitor for controlling the second node according to the first node or for controlling the first node according to the second node; And
And a third controller including a capacitor and a transistor for controlling a voltage change rate of the second node by adjusting a capacitance connected to the second node.
상기 제1 제어부에 포함되는 트랜지스터들 중 일부 트랜지스터의 채널폭은, 상기 제1 제어부에 포함되는 트랜지스터들 중 상기 일부 트랜지스터를 제외한 다른 트랜지스터들의 채널폭보다 큰 것을 특징으로 하는 회로.The method according to claim 1,
Wherein a channel width of some of the transistors included in the first controller is greater than a channel width of the transistors other than the one of the transistors included in the first controller.
상기 제3 제어부에 포함되는 캐패시터의 캐패시턴스는,
상기 제2 제어부에 포함되는 캐패시터의 캐패시턴스보다 큰 것을 특징으로 하는 회로.The method according to claim 1,
The capacitance of the capacitor included in the third control unit may be,
Wherein the capacitance of the capacitor included in the second control unit is larger than the capacitance of the capacitor included in the second control unit.
상기 제3 제어부에 포함되는 하나의 트랜지스터는,
상기 제3 제어부에 포함되는 캐패시터와 상기 제2 노드 사이에 연결되는 것을 특징으로 하는 회로.The method according to claim 1,
One of the transistors included in the third control unit is a transistor,
And the second node is connected between a capacitor included in the third control unit and the second node.
상기 제3 제어부에 포함되는 다른 하나의 트랜지스터의 면적은, 상기 제3 제어부에 포함되는 트랜지스터 중 상기 다른 하나의 트랜지스터를 제외한 나머지 트랜지스터들의 면적보다 큰 것을 특징으로 하는 회로.6. The method of claim 5,
Wherein an area of the other transistor included in the third control section is larger than an area of transistors other than the other transistor among the transistors included in the third control section.
상기 제1 노드에 따라 출력노드의 출력신호를 풀업시키거나 또는 상기 입력신호를 제공 받아 상기 출력신호를 풀다운시키는 트랜지스터들을 포함하는 출력신호 조절부; 및
상기 출력신호 조절부가 상기 출력신호를 풀업시키는 동안, 상기 제1 노드에 따라, 상기 노드 제어부의 트랜지스터들 중의 일부 트랜지스터의 소스 및 상기 출력신호 조절부의 트랜지스터들 중 일부 트랜지스터의 소스에 양의 전압을 인가하여 상기 트랜지스터들이 꺼지도록 제어하는 누설전류 제어부를 포함하되,
상기 누설전류 제어부에 포함되는 하나의 트랜지스터는,
상기 제1노드에 연결되는 게이트;
직류 전압원에 연결되는 드레인 또는 소스; 및
상기 출력신호 조절부의 트랜지스터들 중의 일부 트랜지스터의 소스 및 상기 노드 제어부의 트랜지스터들 중의 일부 트랜지스터의 소스에 연결되는 소스 또는 드레인을 포함하는 것을 특징으로 하는 회로.A node controller including transistors for receiving an input signal and controlling a first node;
An output signal regulator including transistors for pulling up the output signal of the output node according to the first node or pulling down the output signal by receiving the input signal; And
A positive voltage is applied to the source of some of the transistors of the node control unit and to the source of some of the transistors of the output signal conditioning unit, according to the first node, while the output signal control unit pulls up the output signal. And a leakage current controller for controlling the transistors to be turned off,
One of the transistors included in the leakage current control section is a transistor
A gate coupled to the first node;
A drain or source coupled to a DC voltage source; And
And a source or drain connected to a source of some of the transistors of the output signal conditioning section and to a source of some of the transistors of the node control section.
상기 제1-1 노드에 따라 중간 노드의 신호를 풀업시키거나 또는 상기 입력신호를 제공 받아 상기 중간 노드의 신호를 풀다운시키는 트랜지스터들을 포함하는 제1 출력신호 조절부;
상기 제1 출력신호 조절부가 상기 중간 노드의 신호를 풀업시키는 동안, 상기 제1-1 노드에 따라, 상기 제1 노드 제어부의 트랜지스터들 중의 일부 트랜지스터의 소스에 양의 전압을 인가하여 상기 트랜지스터들이 꺼지도록 제어하는 제1 누설전류 제어부;
상기 입력신호를 제공 받아 제2-1 노드를 제어하는 트랜지스터들을 포함하는 제2 노드 제어부;
상기 제2-1 노드에 따라 출력노드의 출력신호를 풀업시키거나 또는 상기 입력신호를 제공 받아 상기 출력신호를 풀다운시키는 트랜지스터들을 포함하는 제2 출력신호 조절부; 및
상기 제2 출력신호 조절부가 상기 출력신호를 풀업시키는 동안, 상기 제2-1 노드에 따라, 상기 제2 노드 제어부의 트랜지스터들 중의 일부 트랜지스터의 소스 및 상기 제2 출력신호 조절부의 트랜지스터들 중 일부 트랜지스터의 소스에 양의 전압을 인가하여 상기 트랜지스터들이 꺼지도록 제어하는 제2 누설전류 제어부를 포함하되,
상기 제1 노드 제어부는,
상기 입력신호를 제공 받아 상기 제1-1 노드를 제어하는 트랜지스터들을 포함하는 제1 제어부;
상기 제1-1노드 및 제1-2노드에 연결되고, 상기 제1-1노드에 따라 상기 제1-2노드를 제어하거나 상기 제1-2노드에 따라 상기 제1-1노드를 제어하는 트랜지스터와 캐패시터를 포함하는 제2 제어부; 및
상기 제1-2노드에 연결되는 정전용량을 조절하여 상기 제1-2노드의 전압변화속도를 제어하는 트랜지스터와 캐패시터를 포함하는 제3 제어부를 포함하는 것을 특징으로 하는 회로.A first node controller including transistors for receiving the input signal and controlling the 1-1 node;
A first output signal regulator including transistors for pulling up the signal of the intermediate node according to the 1-1th node or pulling down the signal of the intermediate node by receiving the input signal;
Wherein the first output signal conditioning unit pulls up the signal of the intermediate node while applying a positive voltage to the source of some of the transistors of the first node control unit in accordance with the first- A first leakage current control unit for controlling the first leakage current;
A second node controller including transistors for receiving the input signal and controlling the second-1 node;
A second output signal regulator including transistors pulling up the output signal of the output node according to the second-1 node or pulling down the output signal by receiving the input signal; And
The second output signal regulator pulls up the output signal, and according to the second-1 node, a source of some of the transistors of the second node controller and a transistor of some of the transistors of the second output signal regulator, And a second leakage current control unit for controlling the transistors to be turned off by applying a positive voltage to the source of the first leakage current control unit,
The first node control unit,
A first control unit including transistors for receiving the input signal and controlling the first-second node;
And a control unit connected to the 1-1 and 1-2 nodes and controlling the 1-2 node according to the 1-1 node or controlling the 1-1 node according to the 1-2 node A second controller including a transistor and a capacitor; And
And a third controller including a capacitor and a transistor for controlling a voltage change rate of the first and second nodes by adjusting a capacitance connected to the first and second nodes.
상기 제1 제어부에 포함되는 트랜지스터들 중 일부 트랜지스터의 채널폭은, 상기 제1 제어부에 포함되는 트랜지스터들 중 상기 일부 트랜지스터를 제외한 다른 트랜지스터들의 채널폭보다 큰 것을 특징으로 하는 회로.10. The method of claim 9,
Wherein a channel width of some of the transistors included in the first controller is greater than a channel width of the transistors other than the one of the transistors included in the first controller.
상기 제3 제어부에 포함되는 캐패시터의 캐패시턴스는,
상기 제2 제어부에 포함되는 캐패시터의 캐패시턴스보다 큰 것을 특징으로 하는 회로.10. The method of claim 9,
The capacitance of the capacitor included in the third control unit may be,
Wherein the capacitance of the capacitor included in the second control unit is larger than the capacitance of the capacitor included in the second control unit.
상기 제3 제어부에 포함되는 하나의 트랜지스터는,
상기 제3 제어부에 포함되는 캐패시터와 상기 제1-2 노드 사이에 연결되는 것을 특징으로 하는 회로.10. The method of claim 9,
One of the transistors included in the third control unit is a transistor,
And a capacitor connected to the third control unit and the first and second nodes.
상기 제3 제어부에 포함되는 다른 하나의 트랜지스터의 면적은, 상기 제3 제어부에 포함되는 트랜지스터 중 상기 다른 하나의 트랜지스터를 제외한 나머지 트랜지스터들의 면적보다 큰 것을 특징으로 하는 회로.14. The method of claim 13,
Wherein an area of the other transistor included in the third control section is larger than an area of transistors other than the other transistor among the transistors included in the third control section.
상기 제1-1 노드에 따라 중간 노드의 신호를 풀업시키거나 또는 상기 입력신호를 제공 받아 상기 중간 노드의 신호를 풀다운시키는 트랜지스터들을 포함하는 제1 출력신호 조절부;
상기 제1 출력신호 조절부가 상기 중간 노드의 신호를 풀업시키는 동안, 상기 제1-1 노드에 따라, 상기 제1 노드 제어부의 트랜지스터들 중의 일부 트랜지스터의 소스에 양의 전압을 인가하여 상기 트랜지스터들이 꺼지도록 제어하는 제1 누설전류 제어부;
상기 입력신호를 제공 받아 제2-1 노드를 제어하는 트랜지스터들을 포함하는 제2 노드 제어부;
상기 제2-1 노드에 따라 출력노드의 출력신호를 풀업시키거나 또는 상기 입력신호를 제공 받아 상기 출력신호를 풀다운시키는 트랜지스터들을 포함하는 제2 출력신호 조절부; 및
상기 제2 출력신호 조절부가 상기 출력신호를 풀업시키는 동안, 상기 제2-1 노드에 따라, 상기 제2 노드 제어부의 트랜지스터들 중의 일부 트랜지스터의 소스 및 상기 제2 출력신호 조절부의 트랜지스터들 중 일부 트랜지스터의 소스에 양의 전압을 인가하여 상기 트랜지스터들이 꺼지도록 제어하는 제2 누설전류 제어부를 포함하되,
상기 제2 노드 제어부는,
상기 입력신호를 제공 받아 상기 제2-1 노드를 제어하는 트랜지스터들을 포함하는 제2-1 제어부;
상기 제2-1노드 및 제2-2노드에 연결되고, 상기 제2-1노드에 따라 상기 제2-2노드를 제어하거나 상기 제2-2노드에 따라 상기 제2-1노드를 제어하는 트랜지스터와 캐패시터를 포함하는 제2-2 제어부; 및
상기 제2-2노드에 연결되는 정전용량을 조절하여 상기 제2-2노드의 전압변화속도를 제어하는 트랜지스터와 캐패시터를 포함하는 제2-3 제어부를 포함하는 것을 특징으로 하는 회로.A first node controller including transistors for receiving the input signal and controlling the 1-1 node;
A first output signal regulator including transistors for pulling up the signal of the intermediate node according to the 1-1th node or pulling down the signal of the intermediate node by receiving the input signal;
Wherein the first output signal conditioning unit pulls up the signal of the intermediate node while applying a positive voltage to the source of some of the transistors of the first node control unit in accordance with the first- A first leakage current control unit for controlling the first leakage current;
A second node controller including transistors for receiving the input signal and controlling the second-1 node;
A second output signal regulator including transistors pulling up the output signal of the output node according to the second-1 node or pulling down the output signal by receiving the input signal; And
The second output signal regulator pulls up the output signal, and according to the second-1 node, a source of some of the transistors of the second node controller and a transistor of some of the transistors of the second output signal regulator, And a second leakage current control unit for controlling the transistors to be turned off by applying a positive voltage to the source of the first leakage current control unit,
The second node control unit,
A 2-1 control unit including transistors for receiving the input signal and controlling the second-1 node;
A second node connected to the second-first node and the second-second node, for controlling the second-second node according to the second-first node or controlling the second-first node according to the second- A 2-2 control section including a transistor and a capacitor; And
And a second-third control unit including a capacitor and a transistor for controlling a voltage change rate of the second-second node by adjusting a capacitance connected to the second-second node.
상기 제1-1 노드에 따라 중간 노드의 신호를 풀업시키거나 또는 상기 입력신호를 제공 받아 상기 중간 노드의 신호를 풀다운시키는 트랜지스터들을 포함하는 제1 출력신호 조절부;
상기 제1 출력신호 조절부가 상기 중간 노드의 신호를 풀업시키는 동안, 상기 제1-1 노드에 따라, 상기 제1 노드 제어부의 트랜지스터들 중의 일부 트랜지스터의 소스에 양의 전압을 인가하여 상기 트랜지스터들이 꺼지도록 제어하는 제1 누설전류 제어부;
상기 입력신호를 제공 받아 제2-1 노드를 제어하는 트랜지스터들을 포함하는 제2 노드 제어부;
상기 제2-1 노드에 따라 출력노드의 출력신호를 풀업시키거나 또는 상기 입력신호를 제공 받아 상기 출력신호를 풀다운시키는 트랜지스터들을 포함하는 제2 출력신호 조절부; 및
상기 제2 출력신호 조절부가 상기 출력신호를 풀업시키는 동안, 상기 제2-1 노드에 따라, 상기 제2 노드 제어부의 트랜지스터들 중의 일부 트랜지스터의 소스 및 상기 제2 출력신호 조절부의 트랜지스터들 중 일부 트랜지스터의 소스에 양의 전압을 인가하여 상기 트랜지스터들이 꺼지도록 제어하는 제2 누설전류 제어부를 포함하되,
상기 제1 출력신호 조절부에 연결되는 직류 전압원의 전압은,
상기 제2 출력신호 조절부에 연결되는 직류 전압원의 전압보다 낮은 것을 특징으로 하는 회로.A first node controller including transistors for receiving the input signal and controlling the 1-1 node;
A first output signal regulator including transistors for pulling up the signal of the intermediate node according to the 1-1th node or pulling down the signal of the intermediate node by receiving the input signal;
Wherein the first output signal conditioning unit pulls up the signal of the intermediate node while applying a positive voltage to the source of some of the transistors of the first node control unit in accordance with the first- A first leakage current control unit for controlling the first leakage current;
A second node controller including transistors for receiving the input signal and controlling the second-1 node;
A second output signal regulator including transistors pulling up the output signal of the output node according to the second-1 node or pulling down the output signal by receiving the input signal; And
The second output signal regulator pulls up the output signal, and according to the second-1 node, a source of some of the transistors of the second node controller and a transistor of some of the transistors of the second output signal regulator, And a second leakage current control unit for controlling the transistors to be turned off by applying a positive voltage to the source of the first leakage current control unit,
Wherein the voltage of the DC voltage source connected to the first output signal regulator is a voltage
The voltage of the DC voltage source connected to the second output signal regulator is lower than the voltage of the DC voltage source connected to the second output signal regulator.
입력신호를 제공 받아, 상기 출력신호를 풀다운시키는 트랜지스터를 포함하는 풀다운부;
상기 직류 전압원에 연결되고, 상기 입력신호를 제공 받아 상기 제1노드를 제어하는 트랜지스터들을 포함하는 제1 제어부;
상기 직류 전압원, 상기 제1노드, 및 제2노드에 연결되고, 상기 제1노드에 따라 상기 제2노드를 제어하거나 상기 제2노드에 따라 상기 제1노드를 제어하는 트랜지스터와 캐패시터를 포함하는 제2 제어부;
상기 입력신호를 제공 받아, 상기 제2노드를 제어하는 트랜지스터와 캐패시터를 포함하는 제3 제어부; 및
상기 직류 전압원에 연결되고, 상기 풀다운부의 트랜지스터와 상기 제1 제어부의 트랜지스터들에 각각 연결되는 트랜지스터를 포함하는 누설전류 제어부를 포함하고,
상기 누설전류 제어부는,
상기 풀업부가 상기 출력신호를 풀업시키는 동안, 상기 제1노드에 따라 상기 제1 제어부의 트랜지스터들 중의 일부 트랜지스터의 소스 및 상기 풀다운부의 트랜지스터의 소스에 양의 전압을 인가하여 상기 트랜지스터들이 꺼지도록 제어하는 것을 특징으로 하는 회로.A pull-up section coupled to the DC voltage source, the pull-up section including a transistor for pulling up the output signal of the output node according to the first node;
A pull down section including a transistor for receiving an input signal and pulling down the output signal;
A first controller coupled to the DC voltage source and including transistors for receiving the input signal and controlling the first node;
And a capacitor coupled to the DC voltage source, the first node, and a second node, the transistor controlling the second node according to the first node or controlling the first node according to the second node, 2 control unit;
A third controller including a transistor for receiving the input signal and controlling the second node and a capacitor; And
And a leakage current controller connected to the DC voltage source and including a transistor connected between the pull-down transistor and the transistors of the first control unit,
The leakage current control unit includes:
The pull-up transistor is turned off by applying a positive voltage to a source of some of the transistors of the first control part and a source of the pull-down part of the transistors of the first control part according to the first node while the pull-up part pulls up the output signal ≪ / RTI >
상기 누설전류 제어부에 포함되는 트랜지스터는,
상기 제1 노드에 연결되는 게이트;
상기 직류 전압원에 연결되는 드레인 또는 소스; 및
상기 풀다운부의 트랜지스터의 소스 및 상기 제1 제어부의 트랜지스터들 중의 일부 트랜지스터의 소스에 연결되는 소스 또는 드레인을 포함하는 것을 특징으로 하는 회로.18. The method of claim 17,
The transistor included in the leakage current control unit may include:
A gate coupled to the first node;
A drain or source coupled to the DC voltage source; And
And a source or a drain connected to a source of the pull-down transistor and a source of some of the transistors of the first control section.
상기 제3 제어부에 포함되는 트랜지스터는,
상기 입력신호를 제공받으면서 상기 제3 제어부에 포함되는 캐패시터의 제1단에 연결되는 게이트;
상기 제2노드에 연결되는 드레인 또는 소스; 및
상기 제3 제어부에 포함되는 캐패시터의 제2단에 연결되는 소스 또는 드레인을 포함하는 것을 특징으로 하는 회로.18. The method of claim 17,
Wherein the transistor included in the third control unit includes:
A gate connected to the first end of the capacitor included in the third control unit while receiving the input signal;
A drain or source coupled to the second node; And
And a source or a drain connected to a second end of the capacitor included in the third control unit.
상기 제3 제어부에 포함되는 캐패시터의 캐패시턴스는,
상기 제2 제어부에 포함되는 캐패시터의 캐패시턴스보다 큰 것을 특징으로 하는 회로.20. The method of claim 19,
The capacitance of the capacitor included in the third control unit may be,
Wherein the capacitance of the capacitor included in the second control unit is larger than the capacitance of the capacitor included in the second control unit.
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