KR101592053B1 - 카드뮴 주석산염을 함유한 투명 전도성 재료 - Google Patents

카드뮴 주석산염을 함유한 투명 전도성 재료 Download PDF

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Abstract

광기전성 셀이 카드뮴 주석산염을 함유하는 투명 도전층을 포함할 수 있다.

Description

카드뮴 주석산염을 함유한 투명 전도성 재료 {TRANSPARENT CONDUCTIVE MATERIALS INCLUDING CADMIUM STANNATE}
[우선권에 대한 청구]
본 출원은, 그 전체가 참조로 이 명세서에 통합되어 있는, 미국 특허 가출원 제61/049,602호(2008년 5월 1일 출원); 그 전체가 참조로 이 명세서에 통합되어 있는, 미국 특허 가출원 제61/083,317호(2008년 7월 24일); 및 그 전체가 참조로 이 명세서에 통합되어 있는, 미국 특허 가출원 제61/155,307호(2009년 2월 25일)에 대한 우선권을 청구한다.
[기술분야]
본 발명은 투명 전도성 재료에 관한 것이다.
광기전성 디바이스(photovoltaic device)의 제조 동안에, 하나의 층이 윈도우 층(window layer)으로서 기능하고 제2 층이 흡수층으로서 기능하는 반도체 재료의 층들이 기판에 붙여질 수 있다. 윈도우 층은, 광학적 파워가 전기적 파워로 변환되는, 흡수층으로의 태양 방사의 투과를 가능케 할 수 있다. 몇몇의 광기전성 디바이스는, 전하의 전도체이기도 한 투명 박막을 사용할 수 있다. 전도성 박막은, 플루오르 도핑된(fluorine-doped) 주석 산화물, 알루미늄 도핑된 아연 산화물, 또는 인듐 주석 산화물과 같은, 투명 전도성 산화물(transparent conductive oxide; “TCO”)을 함유하는 투명 도전층을 포함할 수 있다. TCO는 광이 반도체 윈도우 층을 통하여 활성 광 흡수 재료에 패스될 수 있게 하며 또한 광 흡수 재료로부터 광생성 전하 캐리어를 멀리 반송하기 위한 저항 접점(ohmic contact)으로서 또한 기능한다. 후방 전극이 반도체 층의 후면에 형성될 수 있다. 후방 전극은, 금속 은, 니켈, 구리, 알루미늄, 티타늄, 팔라듐, 크롬, 몰리브덴 또는 그것의 임의의 실질적인 조합과 같은, 전기 전도성 재료를 포함할 수 있다.
일반적으로, 전도성 재료는, 카드뮴, 주석 및 산소를 포함하는 투명 전도성 산화물을 포함할 수 있고, 카드뮴은 67 중량 퍼센트보다 더 큰 농도를 갖는다. 카드뮴의 퍼센트는 총 금속 함유량의 중량의 퍼센트로서 계산된다. 예를 들면, 중량 Cd/(중량 Cd + 중량 Sn) x 100 = 67 중량 퍼센트.
특정 상황에서, 광기전성 디바이스는 기판상의 투명 도전층을 포함할 수 있고, 투명 도전층은 카드뮴 주석산염을 포함하며, 카드뮴은 67 중량 퍼센트보다 더 높거나, 70 중량 퍼센트보다 더 높거나, 72 중량 퍼센트보다 더 높거나, 78 중량 퍼센트보다 더 낮거나, 76 중량 퍼센트보다 더 낮거나, 74 중량 퍼센트보다 더 낮거나, 72와 67 중량 퍼센트 사이의, 또는 70과 72 중량 퍼센트 사이의 농도를 갖는다.
다른 상황에서, 광기전성 디바이스는 기판상의 투명 도전층을 포함할 수 있고, 투명 도전층은 카드뮴 주석산염을 포함하며, 카드뮴은 67 중량 퍼센트보다 더 높거나, 70 중량 퍼센트보다 더 높거나, 72 중량 퍼센트보다 더 높거나, 80 중량 퍼센트보다 더 낮거나, 78 중량 퍼센트보다 더 낮거나, 76 중량 퍼센트보다 더 낮거나, 75와 67 중량 퍼센트 사이의, 또는 70과 75 중량 퍼센트 사이의 농도를 갖는다.
광기전체는, 0.9보다 더 높은, 1/((평균 흡수도(average absorption) * 시트 저항(sheet resistance))의 평방근)의 성능 지수(figure of merit)를 가질 수 있고, 상기 평균 흡수도는 350~850 나노미터의 파장 간격(wavelength interval)에 걸쳐 평균화된 흡수도이다. 디바이스는 투명 도전층 위에 반도체 층을 더 포함할 수 있다. 평균 흡수도는 퍼센트 단위로 측정된다, 즉, 0은 0 퍼센트의 흡수도를 의미하고, 0.5는 50 퍼센트의 흡수도를 의미하며, 1은 100 퍼센트의 흡수도를 의미한다. 시트 저항(sheet resistance)은 옴 평방 단위로 측정된다. 따라서, 성능 지수는 1/ 옴 평방의 단위로 제공된다.
특정 상황에서, 광기전성 디바이스는 기판상의 투명 도전층을 포함할 수 있고, 투명 도전층은 카드뮴 주석산염을 포함하며, 카드뮴 대 주석 비율은 약 2.15:1보다 더 높거나, 약 2.2:1보다 더 높거나, 또는 약 2.4:1보다 더 낮다.
다른 상황에서, 광기전성 디바이스는 기판상의 투명 도전층을 포함할 수 있고, 투명 도전층은 카드뮴 주석산염을 포함하며, 카드뮴 대 주석 비율은 약 2.15:1보다 더 높거나, 약 2.2:1보다 더 높거나, 약 2.4:1보다 더 높거나, 약 2.6:1보다 더 낮거나, 또는 약 3:1보다 더 낮다.
특정 상황에서, 투명 전도성 재료를 제조하는 방법은, 재료의 표면에 카드뮴 주석산염을 증착시키는 단계를 포함하며, 카드뮴 주석산염은 67 중량 퍼센트보다 더 높은 농도를 갖는 카드뮴을 갖는다. 카드뮴 주석산염을 증착시키는 단계는, 카드뮴과 주석을 함유하는 합금 타깃(alloy target)으로부터 카드뮴 주석산염의 막을 스퍼터링(sputtering)하는 단계를 포함할 수 있고, 상기 합금 타깃 카드뮴은 67 중량 퍼센트보다 더 높거나, 70 중량 퍼센트보다 더 높거나, 72 중량 퍼센트보다 더 높거나, 78 중량 퍼센트보다 더 낮거나, 76 중량 퍼센트보다 더 낮거나, 74 중량 퍼센트보다 더 낮거나, 72와 67 중량 퍼센트 사이, 또는 70과 72 중량 퍼센트 사이의 농도를 갖는다.
다른 상황에서, 투명 전도성 재료를 제조하는 방법은, 재료의 표면에 카드뮴 주석산염을 증착시키는 단계를 포함하며, 카드뮴 주석산염은 67 중량 퍼센트보다 더 높은 농도를 갖는 카드뮴을 갖는다. 카드뮴 주석산염을 증착시키는 단계는, 카드뮴과 주석을 함유하는 합금 타깃으로부터 카드뮴 주석산염의 막을 스퍼터링하는 단계를 포함할 수 있고, 상기 합금 타깃 카드뮴은 67 중량 퍼센트보다 더 높거나, 70 중량 퍼센트보다 더 높거나, 72 중량 퍼센트보다 더 높거나, 80 중량 퍼센트보다 더 낮거나, 78 중량 퍼센트보다 더 낮거나, 76 중량 퍼센트보다 더 낮거나, 75와 67 중량 퍼센트 사이, 또는 70과 75 중량 퍼센트 사이의 농도를 갖는다.
다른 상황에서, 광기전성 셀을 제조하는 방법은 기판상에 제1 반도체 층을 위치시키는 단계 - 상기 기판은 표면을 가짐 - 및 상기 기판의 표면에 투명 도전층을 위치시키는 단계를 포함할 수 있고, 상기 투명 도전층은 카드뮴 주석산염을 포함하고, 카드뮴은 70 중량 퍼센트보다 더 높은 농도를 갖는다.
상기 투명 전도성 산화물 또는 투명 도전층은, 0.9보다 더 높은, 1/((평균 흡수도 * 시트 저항)의 평방근)의 성능 지수를 가질 수 있고, 상기 평균 흡수도는 350~850 나노미터의 파장 간격에 걸쳐 평균화된 흡수도이다.
청구 범위의 방법은, 스퍼터링에 의해서, 화학 기상 증착에 의해서, 스핀 코팅(spin coating)에 의해서, 스프레이 코팅(spray coating)에 의해서, 딥 코팅(dip coating)에 의해서 투명 도전층을 증착시키거나 위치시키는 단계를 포함할 수 있다. 상기 방법은 제1 반도체 층 위에 제2 반도체 층을 위치시키는 단계를 더 포함할 수 있다.
광기전성 셀을 제조하는 방법은 기판상에 제1 반도체 층을 위치시키는 단계를 포함할 수 있고, 상기 기판은 표면 및 상기 기판의 표면상의 투명 도전층을 가지며, 상기 투명 도전층은 카드뮴 주석산염을 포함하고, 카드뮴 대 주석 비율은 2.15:1보다 더 높거나, 2.2:1보다 더 높거나, 또는 2.4:1보다 더 높다. 상기 방법은 상기 제1 반도체 층 위에 제2 반도체 층을 위치시키는 단계를 더 포함할 수 있다.
다른 상황에 있어서, 광기전성 셀을 제조하는 방법은 기판상에 제1 반도체 층을 위치시키는 단계를 또한 포함할 수 있고, 상기 기판은 표면 및 상기 기판의 표면상의 투명 도전층을 가지며, 상기 투명 도전층은 카드뮴 주석산염을 포함하고, 카드뮴 대 주석 비율은 2.15:1보다 더 높거나, 2.2:1보다 더 높거나, 2.4:1보다 더 높거나, 2.6:1보다 더 낮거나, 또는 3:1보다 더 낮다. 상기 방법은 상기 제1 반도체 층 위에 제2 반도체 층을 위치시키는 단계를 더 포함할 수 있다. 투명 도전층은 스퍼터링에 의해 증착될 수 있다. 스퍼터링 처리는, 금속성 타깃, 카드뮴 타깃, 또는 카드뮴과 주석의 양쪽을 포함하는 타깃으로부터 재료(예컨대, 원자)를 몰아내거나 분출하는 단계를 포함할 수 있다. 타깃은 튜브 또는 판일 수 있다.
특정 상황에 있어서, 스퍼터링 타깃은, 타깃의 전체 걸쳐서 실질적으로 균일하게 분포된, 2.15:1보다 더 높거나, 2.2:1보다 더 높거나, 2.4:1보다 더 높거나, 2.6:1보다 더 낮거나, 또는 3:1보다 더 낮은 카드뮴 대 주석 비율의 카드뮴과 주석을 포함할 수 있다. 스퍼터링 타깃은, 카드뮴과 주석을 튜브의 형태로 제조하는 것, 카드뮴과 주석을 슬리브(sleeve)의 형태로 주조하고 그것들을 함께 용접하는 것, 프레싱(pressing)(예컨대, 등압 압축 성형(isostatic pressing))을 포함하는 분말 야금술, 와이어 랩(wire wrap), 또는 용사(thermal spraying)에 의해 만들어질 수 있다.
하나 이상의 실시예들의 세부가 첨부 도면 및 하기의 상세한 설명에서 언급된다. 다른 특징들, 목적들, 및 장점들이 상세한 설명과 도면으로부터, 그리고 청구범위로부터 명백해질 것이다.
도 1은 기판상의 투명 전도성 재료의 개략도이다.
도 2는 다수의 층을 갖는 광기전성 디바이스의 개략도이다.
도 3은 제1 세트의 실험 샘플에 대한 투명 전도성 재료에서의 금속의 퍼센트 함수로서 성능 지수를 나타내는 차트이다.
도 4는 제2 세트의 실험 샘플에 대한 투명 전도성 재료에서의 금속의 퍼센트의 함수로서 성능 지수를 나타내는 차트이다.
도 5는 투명 전도성 재료에서의 금속의 퍼센트의 X-선 광전자 분광(X-ray photoelectron spectroscopy) 분석을 나타내는 차트이다.
도 1을 참조하여 보면, 투명 도전층(21)은 기판(20)상에 증착될 수 있다. 투명 도전층은 투명 전도성 재료를 포함할 수 있다. 투명 전도성 재료는, 비교적 높은 레벨로 도핑되고 양호한 광 투과율과 전기 전도성을 모두 나타내는 박막으로 제조될 수 있는 넓은 밴드 갭(wide band-gap) 반도체를 포함할 수 있다. 예를 들어, 투명 전도성 재료는 카드뮴 주석산염일 수 있다. 일예로, 카드뮴 주석산염은, 67%보다 더 높거나, 70%보다 더 높거나, 80%보다 더 낮거나, 78%보다 더 낮거나, 76%보다 더 낮거나, 67과 75%의 사이, 또는 70과 75%의 사이일 수 있는 중량 퍼센트의 카드뮴의 농도를 갖는 카드뮴 주석산염 타깃으로부터 획득될 수 있다.
투명 도전층을 형성하는 방법은, 투명 기판상으로, 카드뮴 주석산염과 같은, 금속의 막을 증착시키는 단계를 포함할 수 있다. 금속 막은, 예컨대, 스퍼터링, 화학 기상 증착, 스핀 코팅, 스프레이 코팅, 또는 딥 코팅에 의해 형성될 수 있다. 일예로서, 실질적으로 비결정의 카드뮴 주석산염의 층이, 스퍼터링과 같은 적합한 기술에 의해, 유리, 또는 소오다 석회 유리와 같은 적합한 투명 기판상으로 증착될 수 있다. 스퍼터 타깃은 최종의 카드뮴 주석산염 재료에서 요구되는 비율의 카드뮴과 주석의 혼합을 형성하는 것에 의해 만들어질 수 있다. 다른 예로서, 금속 막은, 카드뮴 화합물과 주석 화합물로부터 획득되는 카드뮴과 주석을 함유하는 반응 생성물의 용액내로 기판을 침지시키는 것에 의해 형성될 수 있다. 또 다른 예로서, 카드뮴 주석산염이 스프레이 코팅에 의해 또는 스핀 코팅에 의해 유리 기판상에 증착될 수 있다. 카드뮴의 막을 투명 기판상으로 증착시키기 위한 방법은, 그 각각이 그 전체로서 참조로 통합되어 있는, 미국 특허 제6,221,495호, 제6,137,048호, 제5,922,142호, 제4,229,491호, 및 제4,048,372호에 기술되어 있다.
카드뮴 주석산염 막의 증착 후에, 상이한 전도성 타입의 다른 반도체 재료가 카드뮴 주석산염 막상에 증착되어 디바이스내에서 반도체로서 기능할 수 있다. 도 2를 참조하여 보면, 광기전성 디바이스(10)는, 기판(100)상의 투명 도전층(110), 제1 반도체 층(120), 투명 도전층 위에 위치되는 제1 반도체 층, 및 제2 반도체 층(140)을 포함할 수 있으며, 제2 반도체 층은 제1 반도체 층과 후방 금속 접점(150) 사이에 위치된다. 투명 도전층은, 예컨대, 카드뮴 또는 카드뮴 주석산염과 같은 금속을 포함할 수 있다. 카드뮴 주석산염은 플루오르화 수소산 및 염산의 모두에서 용이한 에칭의 장점을 가질 수 있다. 투명 도전층에서의 금속의 농도는 투명 도전층의 길이를 따라 변화할 수 있다. 예를 들면, 카드뮴 농도의 중량 퍼센트는, 67%보다 더 높거나, 70%보다 더 높거나, 80%보다 더 낮거나, 78%보다 더 낮거나, 76%보다 더 낮거나, 67과 75%의 사이, 또는 70과 75%의 사이일 수 있다.
도 3을 참조하여 보면, 규정된 성능 지수 대 카드뮴 중량 퍼센트를 플로트(plot)한 그래프는, 제1 세트의 실험적인 카드뮴 주석산염 TCO 샘플에 대해 도시되었다. 견본들이 사선의 그리고 정사각형의 플로트된 포인트들에 의해 표현되었다. 사선의 포인트들은 도 3에 반영되어 있는 대응하는 카드뮴 wt.%를 갖는 견본들을 표현하며 56% 산소 환경에서의 반응성 스퍼터링에 의해 형성된다. 정사각형 포인트들은 도 3에 반영되어 있는 대응하는 카드뮴 wt.%를 갖는 견본들을 표현하며 58% 산소 환경에서의 반응성 스퍼터링에 의해 형성된다. 도 3에 도시된 바와 같이, 산소 농도들 중 한쪽 또는 양쪽의 견본이, 기준선, 카드뮴을 함유하지 않은 TCO 코팅된 유리(삼각형 포인트에 의해 표현됨)보다 더 높은 성능 지수를 표시한다. 예를 들면, 상승되는 성능 지수 값들은, 카드뮴의 농도가 67%보다 더 높거나, 70%보다 더 높거나, 80%보다 더 낮거나, 78%보다 더 낮거나, 76%보다 더 낮거나, 67과 75%의 사이, 또는 70과 75%의 사이에 있었을 때, 또는 카드뮴 대 주석의 중량비가 약 2.15:1보다 더 높거나, 약 2.2:1보다 더 높거나, 약 2.4:1보다 더 높거나, 약 2.6:1보다 더 낮거나, 또는 약 3:1보다 더 낮도록 변화되었을 때, 관찰되었다.
광학 흡수 데이터로부터, 성능 지수는, 1/((평균 흡수도 * 시트 저항)의 평방근)에 동등하게 획득되었고, 상기 평균 흡수도는 350~850 나노미터의 파장 간격에 걸쳐 산출되었다. 따라서, 확실한 캐리어 농도에서의 최대와 막 저항률에서의 최소는 상기한 카드뮴 농도를 갖는 견본들에 대해서 명백하였다. 카드뮴의 농도는, 투명 도전층을 가로지르는 1”x 1”로부터 취해지는 x-선 광전자 분광법을 이용하여 측정되었다. 도 4를 참조하여 보면, 규정된 성능 지수 대 카드뮴 중량 퍼센트를 플로트한 제2 그래프는, 제2 세트의 실험적인 카드뮴 주석산염 TCO 견본들에 대해 도시되었다. 견본들은, 상기한 바와 같이, 사선의 그리고 정사각형의 플로트된 포인트들에 의해 표현되었다. 도 4에 도시된 바와 같이, 산소 농도들 중 한쪽 또는 양쪽의 견본이, 기준선, 카드뮴을 함유하지 않은 TCO 코팅된 유리(삼각형 포인트에 의해 표현됨)보다 더 높은 성능 지수를 표시한다. 예를 들면, 예기치 않게 상승된 성능 지수 값들은, 카드뮴의 농도가 약 63wt.% 내지 약 71 wt.%였고, 약 67 wt.% 내지 약 70 wt.%에서 국소 최대였을 때, 관찰되었다. 이것은 약 2.03:1 내지 약 2.33:1의 카드뮴 대 주석 비율과 동등하다. 카드뮴 대 주석 비율은 약 2.05:1 내지 약 2.30:1일 수 있다.
성능 지수는, 1/((평균 흡수도 * 시트 저항)의 평방근)에 동등하게 획득되었고, 상기 평균 흡수도는 350~850 나노미터의 파장 간격에 걸쳐 산출되었다. 따라서, 확실한 캐리어 농도에서의 최대와 막 저항률에서의 최소는 상기한 카드뮴 농도를 갖는 견본들에 대해서 명백하였다.
도 5를 참조하여 보면, 단계적 카드뮴 주석산염 타깃의 x-선 광자 분광 분석이 도시된다.
예로서, 제1 반도체 층은 CdS 층일 수 있고 제2 반도체 층은 CdTe 층일 수 있다. 하지만, 상이한 전도성 타입의 반도체 재료들의 임의의 적합한 조합이 사용될 수 있다. 투명 도전층이 전방 접점과 제1 반도체 층 사이에 증착될 수 있고, 제1 반도체 층에서의 핀홀(pinhole) 효과를 감소시키도록 충분히 높은 저항률을 가질 수 있다. 제1 반도체 층에서의 핀홀은, 제2 반도체 층과 제1 접점 사이에 션트(shunt) 형성을 초래하여 핀홀을 에워싸는 국소장(local field)상의 드레인(drain)을 초래할 수 있다. 이러한 경로의 저항에서의 작은 증가는 션트에 의해 영향 받는 영역을 극적으로 감소시킬 수 있다.
스퍼터링 처리는 종종, 투명 반도체 층과 같은 금속 박막을 증착시키는데 사용된다. 스퍼터링에 의해 금속 산화물로 화합물 박막을 만들 때, 타깃내의 금속 산화물에서의 화합물의 중량 퍼센트는 증착된 막내에서의 화합물의 중량 퍼센트에 정비례한다.
일예로, 카드뮴 주석산염 막은 타깃을 스퍼터링하는 것으로부터 생성될 수 있고, 화학량론적 양의, 주석 산화물 및 카드뮴 산화물과 같은, 금속 산화물을 기판상으로 함유시킬 수 있다. 스퍼터링은, 현 금속 산화물과 반응할 수 있는 불순물이 실질적으로 없는, 산소내에서 수행될 수 있다. 반응성 스퍼터링 동안에, 최적의 산소 농도는, 예컨대, 56~58%로부터 일 수 있다. 스퍼터링은 실온에서 실행될 수 있다. 스퍼터링 처리는, 금속성 타깃, 카드뮴 타깃, 주석 타깃, 또는 카드뮴과 주석 모두를 포함하는 타깃으로부터 재료(예컨대, 원자)를 몰아내거나 분출하는 것을 포함할 수 있다. 타깃은 튜브 또는 판일 수 있다. 스퍼터링에 의해 증착됨에 따라, 투명 도전층은 실질적으로 비결정이다. 당업자에게 명백하듯이, 더 높은 투과율은 더 얇은 막으로 획득되고, 더 낮은 시트 저항률은 더 두꺼운 막으로 획득된다. 출원인은, 막 내의 금속 산화물의 농도를 변화시키는 것이 최대 캐리어 농도 및 최소 막 저항률을 초래했고, 따라서, 증가되는 전도성을 초래했다는 것을 발견하였다.
일예로, 스퍼터링 타깃은, 타깃의 전체에 걸쳐서 실질적으로 균일하게 분포되는, 2.15:1보다 더 높거나, 2.2:1보다 더 높거나, 2.4:1보다 더 높거나, 2.6:1보다 더 낮거나, 또는 3:1보다 더 낮은 중량비의 카드뮴과 주석을 포함할 수 있다. 스퍼터링 타깃은, 약 2.03:1 내지 약 2.33:1의 중량비의 카드뮴과 주석을 포함할 수 있다. 스퍼터링 타깃은, 약 2.05:1 내지 약 2.30:1의 중량비의 카드뮴과 주석을 포함할 수 있다. 스퍼터링 타깃은, 임의의 적절한 스퍼터링 도구, 기계, 장치, 또는 시스템과 사용하기에 적합한, 임의의 형태, 구성, 또는 구조로 그리고 임의의 처리에 의해 제조, 형성, 및/또는 형태를 이루는 카드뮴과 주석일 수 있다.
스퍼터링 타깃은 잉곳 야금술(ingot metallurgy)에 의해 제조될 수 있다. 스퍼터링 타깃은 카드뮴으로부터, 주석으로부터, 또는 카드뮴과 주석 모두로부터 제조될 수 있다. 카드뮴과 주석은 화학량론적으로 적절한 양으로 동일 타깃내에 존재할 수 있다. 스퍼터링 타깃은 임의의 적절한 형태로 싱글 피스(single piece)로서 제조될 수 있다. 스퍼터링 타깃은 튜브일 수 있다. 스퍼터링 타깃은, 금속성 재료를, 튜브와 같은, 임의의 적절한 형태로 주조하는 것에 의해 제조될 수 있다.
스퍼터링 타깃은 하나보다 많은 피스(piece)로부터 제조될 수 있다. 스퍼터링 타깃은 하나보다 많은 금속의 피스, 예컨대, 카드뮴의 피스와 주석의 피스로부터 제조될 수 있다. 카드뮴과 주석은, 슬리브와 같은, 임의의 적절한 형태로 제조될 수 있고, 임의의 적절한 방식 또는 구조로 결합 또는 연결될 수 있다. 예를 들면, 카드뮴의 피스와 주석의 피스가 함께 용접되어 스퍼터링 타깃을 형성할 수 있다. 하나의 슬리브는 다른 슬리브내에 위치될 수 있다.
스퍼터링 타깃은 분말 야금술에 의해 제조될 수 있다. 스퍼터링 타깃은, 타깃을 형성하도록 금속성 분말(예컨대, 카드뮴 또는 주석 분말)을 결합하는 것에 의해, 형성될 수 있다. 금속성 분말은 임의의 적절한 처리(예컨대, 등압 압축 성형과 같은 처리)로 그리고 임의의 적절한 형태로 결합될 수 있다. 결합은 임의의 적절한 온도에서 일어날 수 있다. 스퍼터링 타깃은 하나보다 더 많은 금속 분말(예컨대, 카드뮴과 주석)을 포함하는 금속성 분말로부터 형성될 수 있다. 하나보다 더 많은 금속성 분말은 화학량론적으로 적합한 양으로 존재할 수 있다.
스퍼터 타깃은, 베이스(base)에 인접하여 타깃 재료를 포함하는 와이어(wire)를 위치시키는 것에 의해 제조될 수 있다. 예를 들면, 타깃 재료를 포함하는 와이어는 베이스 튜브(base tube) 둘레에 래핑될 수 있다. 와이어는 화학량론적으로 적합한 양으로 존재하는 다수의 금속(예컨대, 카드뮴과 주석)을 포함할 수 있다. 베이스 튜브는 스퍼터링되지 않을 재료로부터 형성될 수 있다. 와이어는 (예컨대, 등압 압축 성형에 의해) 프레싱될 수 있다.
스퍼터 타깃은 베이스상으로 타깃 재료를 분사하는 것에 의해 제조될 수 있다. 금속성 타깃 재료는, 용사(thermal spraying) 및 플라즈마 분사를 포함하는, 임의의 적절한 분사 처리에 의해 분사될 수 있다. 금속성 타깃 재료는, 화학량론적으로 적합한 양으로 존재하는, 다수의 금속(예컨대, 카드뮴과 주석)을 포함할 수 있다. 금속성 타깃 재료가 그 위로 분사되는 베이스는 튜브일 수 있다.
광기전성 셀은 다수의 층을 가질 수 있다. 다수의 층은, 투명 도전층일 수 있는 하부 층, 캐핑(capping) 층, 윈도우 층, 흡수 층 및 상부 층을 포함할 수 있다. 각각의 층은, 필요에 따라, 각 스테이션(station)에 분리 증착 가스 공급기 및 진공-시일링된 증착 챔버를 가진 제조 라인의 상이한 증착 스테이션에서 증착될 수 있다. 기판은, 모든 요구되는 층들이 증착될 때까지, 롤링 컨베이어(rolling conveyor)를 통해 증착 스테이션으로부터 증착 스테이션으로 이송될 수 있다. 추가적인 층들이 스퍼터링과 같은 다른 기술을 이용하여 추가될 수 있다. 전기 전도체가, 태양 에너지가 흡수층 상으로 입사될 때 생성되는 전기 에너지를 수집하도록, 상부 및 하부 층들에 각각 연결될 수 있다. 상부 기판 층이 상부 층의 상부에 위치되어서 샌드위치를 형성하여 광기전성 셀을 완성할 수 있다.
하부층은 투명 도전층일 수 있고, 예컨대, 주석 산화물 또는 플루오르로 도핑된 주석 산화물과 같은 투명 전도성 산화물일 수 있다. 투명 전도성 산화물 층상의 고온에서의 직접적인 반도체 층의 증착은, 광기전성 디바이스의 성능 및 안정성에 부정적으로 악영향을 미치는 반응을 초래할 수 있다. (실리콘 이산화물, 디알루미늄 3산화물(dialuminum trioxide), 티타늄 이산화물, 디보론 3산화물(diboron trioxide) 및 다른 유사한 존재물과 같은) 높은 화학적 안정성을 가진 재료의 캐핑 층의 증착은 디바이스 성능 및 안정성에 대한 이들 반응의 악영향을 현저히 감소시킬 수 있다. 사용되는 재료의 높은 저항률로 인해서, 캐핑 층의 두께는 최소화되어야 한다. 그게 아니면, 요구되는 전류 흐름에 반대되는 저항성 블록이 발생될 수 있다. 캐핑 층은 표면에 있어서의 요철을 충전하는 것에 의해 투명 전도성 산화물 층의 표면 거칠기를 감소시킬 수 있고, 그것은 윈도우 층의 증착에 조력할 수 있고 윈도우 층으로 하여금 더 얇은 단면을 가지게 할 수 있다. 감소된 표면 거칠기는 윈도우 층의 균일성을 향상시키도록 도울 수 있다. 광기전성 셀내의 캐핑 층을 포함하는 것의 다른 장점은, 광학적 투명도를 향상시키는 것, 밴드 갭에서의 일관성을 향상시키는 것, 접합에서 더 나은 전계 강도를 제공하는 것 및 개방 회로 전압 손실에 의해 측정되는 더 나은 디바이스 효율을 제공하는 것을 포함할 수 있다. 캐핑 층들은, 예컨대, 그 전체가 참조로 통합되어 있는, 미국 특허 공개 제20050257824호에 기술되어 있다.
윈도우 층 및 흡수 층은, 예컨대, ZnO, ZnS, ZnSe, ZnTe, CdO, CdS, CdSe, CdTe, MgO, MgS, MgSe, MgTe, HgO, HgS, HgSe, HgTe, AlN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InN, InP, InAs, InSb, TlN, TlP, TlAs, TlSb, 또는 그것들의 혼합과 같은, 예컨대, 그룹 II-VI, III-V 또는 IV 반도체와 같은 2진 반도체를 포함할 수 있다. 윈도우 층 및 흡수 층의 예는 CdTe의 층에 의해 코팅된 CdS의 층일 수 있다. 상부 층은 반도체 층들을 덮을 수 있다. 상부 층은, 예컨대, 알루미늄, 몰리브덴, 니켈, 티타늄, 텅스텐, 또는 그것들의 합금과 같은 금속을 포함할 수 있다.
광기전성 디바이스의 제조에 있어서의 다양한 층들의 증착은, 예컨대, 각각이 그 전체가 참조로 통합되어 있는, 미국 특허 제5,248,349호, 제5,372,646호, 제5,470,397호, 제5,536,333호, 제5,945,163호, 제6,037,241호, 및 제6,444,043호에 기술되어 있다. 증착은 소스로부터 기판으로의 증기의 운반 또는 닫힌 시스템에서의 고체의 승화를 포함할 수 있다. 광기전성 셀을 제조하기 위한 장치는, 컨베이어, 예컨대, 롤러를 가진 롤 컨베이어를 포함할 수 있다. 다른 타입의 컨베이어들도 가능하다. 컨베이어는, 기판의 노출된 표면에 재료의 층들을 증착시키기 위해 일련의 하나 이상의 증착 스테이션들내로 기판을 운반한다. 컨베이어는, 그 전체가 참조로 통합되어 있는, 미국 특허 가출원 제11/692,667호에 기술되어 있다.
증착 챔버는, 약 450℃보다 낮지 않은 그리고 약 700℃보다 높지 않은 처리 온도에 도달하도록 가열될 수 있으며, 예컨대, 상기 온도는 450~550℃, 550~650℃, 570~600℃, 600~640℃로부터의 범위 또는 450℃보다 더 높고 700℃보다 더 낮은 다른 임의의 다른 범위일 수 있다. 증착 챔버는 증착 증기 공급기에 연결되는 증착 분배기(deposition distributor)를 포함할 수 있다. 분배기가 다양한 층들의 증착을 위한 다수의 증기 공급기에 연결될 수 있거나, 기판이, 그 자신의 증기 분배기 및 공급기를 가진 다수의 그리고 다양한 증착 스테이션들을 통해 이동될 수 있다. 분배기는, 증기 공급기의 균일한 분배를 촉진하기 위한 변화하는 노즐 기하학적 구조를 가진 분사 노즐의 형태일 수 있다.
광기전성 셀의 하부 층은 투명 도전층일 수 있다. 얇은 캐핑 층은 투명 도전층을 적어도 부분적으로 덮으면서 그 상부에 있을 수 있다. 다음으로 증착되는 층은, 윈도우 층으로서 기능할 수 있고 투명 도전층과 캐핑 층의 사용에 기반하여 더 얇을 수 있는, 제1 반도체 층이다. 다음으로 증착되는 층은, 흡수 층으로서 기능하는 제2 반도체 층이다. 도펀트(dopant)를 포함하는 층들과 같은, 다른 층들이 증착될 수 있고 그게 아니면 필요에 따라 제조 처리의 전체에 걸쳐서 기판상에 위치될 수 있다.
투명 도전층은, 예컨대, 플루오르로 도핑될 수 있는 주석 산화물과 같은 금속성 산화물 등의 투명 도전층일 수 있다. 이러한 층은 전방 접점과 제1 반도체 층 사이에 증착될 수 있고, 제1 반도체 층에서의 핀홀 효과를 감소시키도록 현저히 높은 저항률을 가질 수 있다. 제1 반도체 층에서의 핀 홀은 제2 반도체 층과 제1 접점 사이에 션트 형성을 초래하여 핀홀을 에워싸는 국소장상의 드레인을 초래할 수 있다. 이러한 경로의 저항에서의 작은 증가는 션트에 의해 영향받는 영역을 극적으로 감소시킬 수 있다.
캐핑 층은 저항에서의 이러한 증가를 지원하기 위해 제공될 수 있다. 캐핑 층은 높은 화학적 안정성을 가진 재료의 매우 얇은 층일 수 있다. 캐핑 층은, 동일한 두께를 갖는 반도체 재료의 필적하는 두께보다 더 높은 투명도를 가질 수 있다. 캐핑 층으로서 사용하기에 적합한 재료의 예는, 실리콘 이산화물, 디알루미늄 3산화물, 티타늄 이산화물, 디보론 3산화물 및 다른 유사한 존재물을 포함한다. 캐핑 층은 또한, 투명 도전층을 제1 반도체 층으로부터 전기적으로 그리고 화학적으로 격리하여, 성능 및 안정성에 부정적으로 악영향을 미칠 수 있는 고온에서 발생하는 반응을 방지하는 역할을 할 수 있다. 캐핑 층은 또한, 제1 반도체 층의 증착을 허용하기에 더욱 적합할 수 있는 전도성 표면을 제공할 수 있다. 예를 들면, 캐핑 층은 감소된 표면 거칠기를 가진 표면을 제공할 수 있다.
제1 반도체 층은 제2 반도체 층을 위한 윈도우 층으로서 기능할 수 있다. 제1 반도체 층은 제2 반도체 층보다 더 얇을 수 있다. 더 얇음으로써, 제1 반도체 층은 제2 반도체 층에 대한 더 짧은 파장의 입사광의 더 많은 투과를 가능케 할 수 있다.
제1 반도체 층은, 예컨대, ZnO, ZnS, ZnSe, ZnTe, CdO, CdS, CdSe, CdTe, MgO, MgS, MgSe, MgTe, HgO, HgS, HgSe, HgTe, AlN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InN, InP, InAs, InSb, TlN, TlP, TlAs, TlSb, 또는 그것들의 혼합과 같은, 그룹 II-VI, III-V 또는 IV 반도체일 수 있다. 그것은, 예컨대, CdS일 수 있는, 2진 반도체일 수 있다. 제2 반도체 층이 제1 반도체 층상으로 증착될 수 있다. 제2 반도체는, 제1 반도체 층이 윈도우 층으로서 기능할 때, 입사광에 대한 흡수 층으로서 기능할 수 있다. 제1 반도체 층과 유사하게, 제2 반도체 층은 또한, 예컨대, ZnO, ZnS, ZnSe, ZnTe, CdO, CdS, CdSe, CdTe, MgO, MgS, MgSe, MgTe, HgO, HgS, HgSe, HgTe, AlN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InN, InP, InAs, InSb, TlN, TlP, TlAs, TlSb, 또는 그것들의 혼합과 같은, 그룹 II-VI, III-V 또는 IV 반도체일 수 있다.
다수의 실시예들이 기술되었다. 그렇지만, 본 발명의 사상 및 권리범위로부터 벗어나지 않고 다양한 변형들이 만들어질 수 있다는 것이 이해될 것이다. 예를 들면, 반도체 층들은, 버퍼 층과 캐핑 층으로서 사용될 수 있는 다른 다양한 재료들을 포함할 수 있다. 추가적으로, 디바이스는 제2 반도체와 후방 금속 전극 사이의 계면에서 저항 손실 및 재결합 손실을 감소시키기 위해 제2 반도체 층과 후방 금속 전극 사이에 계면 층들을 포함할 수 있다. 따라서, 다른 실시예들도 하기의 청구범위의 권리범위 내에 있다.

Claims (52)

  1. 기판상의 투명 도전층으로서, 상기 투명 도전층은 카드뮴 주석산염을 함유하고, 카드뮴이 67 중량 퍼센트 내지 75 중량 퍼센트의 농도를 갖고, 카드뮴 대 주석의 비율이 2.03:1 내지 3:1인, 투명 도전층; 및
    투명 도전층에 인접한 반도체층으로서, 반도체층은 카드뮴을 포함하는, 반도체층을 포함하는, 광기전성 디바이스.
  2. 청구항 1에 있어서,
    카드뮴이 67 중량 퍼센트 내지 70 중량 퍼센트의 농도를 갖는, 광기전성 디바이스.
  3. 청구항 1에 있어서,
    투명 전도성 산화물이, 0.9보다 더 높은, 1/((평균 흡수도(average absorption) * 시트 저항(sheet resistance))의 평방근)의 성능 지수(figure of merit)를 갖고, 상기 평균 흡수도는 350~850 나노미터의 파장 간격(wavelength interval)에 걸쳐 평균화된 흡수도인, 광기전성 디바이스.
  4. 청구항 1에 있어서,
    상기 카드뮴 대 주석의 비율이 2.03:1 내지 2.3:1인, 광기전성 디바이스.
  5. 표면을 가진 기판상에 제1 반도체 층을 위치시키는 단계; 및
    상기 기판의 표면상에 투명 도전층을 위치시키는 단계를 포함하며, 상기 투명 도전층이 카드뮴 주석산염을 함유하고, 카드뮴이 67 중량 퍼센트 내지 75 중량 퍼센트의 농도를 갖고, 카드뮴 대 주석의 비율이 2.03:1 내지 3:1인, 광기전성 셀 제조 방법.
  6. 청구항 5에 있어서,
    카드뮴이 67 중량 퍼센트 내지 70 중량 퍼센트의 농도를 갖는, 광기전성 셀 제조 방법.
  7. 청구항 5에 있어서,
    투명 전도성 산화물이, 0.9보다 더 높은, 1/((평균 흡수도 * 시트 저항)의 평방근)의 성능 지수를 갖고, 상기 평균 흡수도는 350~850 나노미터의 파장 간격에 걸쳐 평균화된 흡수도인, 광기전성 셀 제조 방법.
  8. 청구항 5에 있어서,
    상기 카드뮴 대 주석의 비율이 2.03:1 내지 2.3:1인, 광기전성 셀 제조 방법.
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