KR101589230B1 - 자기 메모리 및 제조 방법 - Google Patents

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Abstract

자기 메모리를 형성하는 방법은 복수의 자기 층들 및 복수의 전도성 층들을 포함하는 층 스택(layer stack)을 기판의 베이스부 상에 제공하는 단계; 제 1 보호 영역 위의 층 스택의 외부 표면 상에 제 1 마스크 특징부를 형성하고 제 2 보호 영역 위의 층 스택의 외부 표면 상에 제 2 마스크 특징부를 형성하는 단계로서, 제 1 마스크 특징부 및 제 2 마스크 특징부는 그들 사이의 층 스택의 부분에서의 층 스택의 노출된 영역을 규정(define)하는, 단계; 및 층 스택의 노출된 영역의 제거 없이 제 2 보호 영역으로부터 제 1 보호 영역을 전기적으로 분리(isolate)하고 제 2 보호 영역으로부터 제 1 보호 영역을 자기적으로 분리하는데 유효한 이온 노출로 이온들을 층 스택의 영역을 향해 보내는 단계를 포함한다.

Description

자기 메모리 및 제조 방법{MAGNETIC MEMORY AND METHOD OF FABRICATION}
관련 출원들
본 출원은 2012년 4월 27일자로 출원된 미국 가특허출원 제61/639,184호에 대한 우선권을 주장한다.
기술분야
실시예들은 비-휘발성 저장장치 분야에 관한 것이다. 보다 구체적으로, 본 실시예들은 자기 메모리 및 관련된 제조 기술들에 관한 것이다.
비-휘발성 메모리 디바이스들을 포함하는 종래의 저장 매체의 제조는 저장 밀도가 증가하고 개별적인 메모리 저장 셀 크기가 감소함에 따라 많은 도전들에 직면한다. 자기 랜덤 액세스 메모리(Magnetic random access memory: MRAM) 디바이스들은 몇몇 매력적인 특징들을 갖는다. 종래의 랜덤 액세스 메모리 칩 기술들과 달리, MRAM 디바이스들 내의 데이터는 전기적 전하 또는 전류 흐름들로서 저장되는 것이 아니라 자기 저장 엘러먼트에 의해 저장된다. 또한, 동적 랜덤 액세스 메모리와 달리, MRAM 디바이스들은 전부 비-휘발성이며, 셀의 메모리 상태를 보존하기 위한 리프레싱(refreshing)을 필요로 하지 않는다.
MRAM 디바이스는, 각각이 자기장을 유지할 수 있고, 얇은 절연층에 의해 분리되는 2개의 강자성(ferromagnetic) 플레이트들로 형성된 저장 엘러먼트들을 포함한다. 2개의 플레이트들 중 하나는 특정 극성으로 설정된 영구 자석일 수 있으며, 다른 플레이트는 메모리를 저장하기 위해 외부 필드(field)의 극성과 매칭되도록 변경될 수 있는 필드를 가질 수 있다. 이러한 구성이 "스핀 밸브(spin valve)"로서 알려져 있으며, 이는 MRAM 비트 셀에 대한 가장 단순한 구조이다. 메모리 디바이스는 2 차원 어레이와 같은 이러한 "셀들"의 그리드(grid)로 만들어질 수 있다.
MRAM의 최근 변형은, 종래 기술의 자기저항성 랜덤 액세스 메모리보다 더 낮은 전력 소모 및 더 양호한 확장성의 이점들을 갖는 스핀-전달 토크 랜덤-액세스 메모리(spin-transfer torque random-access memory), 또는 STT-RAM이며, 이는 활성 엘러먼트들을 플립(flip)하기 위하여 자기장을 사용한다. 스핀-전달 토크는 스핀 밸브 또는 자기 터널 접합 내의 자기 층의 배향이 스핀-극성화 전류(spin-polarized current)를 사용하여 수정될 수 있는 것이다. 효과들이 일반적으로 나노미터 스케일 디바이스들에서 가장 명확하다. 따라서, 비-휘발성 메모리들의 디바이스 크기들이 서브(sub) 100 nm 치수까지 조정됨에 따라, STT-MRAM 기술의 사용이 더 매력적이게 됐다.
절연층에 의해 분리된 적어도 2개의 자기 층들을 포함하는 층들의 스택의 상단 상에 형성된 패턴화된 마스크를 규정(define)함으로써 STT-MRAM과 같은 MRAM 디바이스들의 패턴화가 일어날 수 있다. 패턴화된 마스크는 전형적으로 마스크 특징부들 사이에 놓인 기판의 영역들을 노출하는 분리된 마스크 특징부들을 포함하며, 이러한 노출된 영역들은 이후 메모리 디바이스를 구성하는 층들의 스택으로부터 에칭되어 사라진다. 에칭 후, 분리된 아일랜드(island)들 또는 필라(pillar)들이 남으며, 이는 개별적인 메모리 비트들을 구성한다. 그러나, 직접 에칭이 이러한 메모리 디바이스들을 규정하기 위하여 채택되었었지만, 층들의 스택에 사용되는 전형적인 재료들을 에칭하는 것이 어렵다. 또한, 에칭 후, 메모리 비트들 사이의 빈 영역들이 유전체로 충전된다. 메모리 비트 성능이 극단적으로 아일랜드의 측벽의 상황에 민감하기 때문에, 유전체 충전 프로세스가 수행되기 이전에 아일랜드 측벽들을 세정하고 패시베이션(passivate)하는데 큰 주의가 기울어져야만 한다. 이러한 그리고 다른 고려사항들에 관하여 본 개선들이 요구되어 왔다.
실시예들은 개선된 MRAM 디바이스 성능을 위한 방법들 및 구조들로 인도된다. 일 실시예에 있어, 자기 메모리를 형성하는 방법은 기판의 베이스부(base portion) 상에 복수의 자기 층들 및 복수의 전도성 층들을 포함하는 층 스택(layer stack)을 제공하는 단계; 제 1 보호 영역 위의 층 스택의 외부 표면 상에 제 1 마스크 특징부 및 제 2 보호 영역 위의 층 스택의 외부 표면 상에 제 2 마스크 특징부를 형성하는 단계로서, 제 1 마스크 특징부 및 제 2 마스크 특징부는 그들 사이의 층 스택의 부분 내에 층 스택의 노출된 영역을 규정하는, 단계; 및 층 스택의 노출된 영역의 제거 없이 제 2 보호 영역으로부터 제 1 보호 영역을 전기적으로 분리(isolate)하고 제 2 보호 영역으로부터 제 1 보호 영역을 자기적으로 분리하는데 유효한 이온 노출로 이온들을 층 스택의 영역을 향해 보내는 단계를 포함한다.
도 1a 및 도 1b는 이온 주입을 사용하는 MRAM 디바이스 프로세싱에 연관된 예시적인 동작들을 예시하는 기판의 측단면도를 도시한다.
도 1c 및 도 1d는 각기 도 1a 및 도 1b의 도면들에 대응되는 디바이스의 상면도를 도시한다.
도 2는 자기 재료의 자기적 속성들의 이온 주입의 효과를 보여주는 그래프를 제시한다.
도 3a는 제 1 층 스택의 속성들의 조성 상의 산소 이온 주입의 효과를 보여주는 그래프를 제시한다.
도 3b는 제 2 층 스택의 속성들의 조성 상의 산소 이온 주입의 효과를 보여주는 그래프를 제시한다.
도 4a 내지 도 4c는 이온 주입을 사용하는 MRAM 디바이스 프로세싱에 연관된 예시적인 동작들을 예시하는 기판의 측단면도를 제시한다.
도 5a 내지 도 5d는 이온 주입을 사용하는 MRAM 디바이스 프로세싱에 연관된 예시적인 동작들을 예시하는 기판의 측단면도를 제시한다.
도 6a 내지 도 6d는 이온 주입을 사용하는 MRAM 디바이스 프로세싱에 연관된 예시적인 동작들을 예시하는 기판의 측단면도를 제시한다.
도 7a 및 도 7b는 이온 주입을 사용하는 MRAM 디바이스 프로세싱을 위한 예시적인 프로세스를 예시하는 기판의 측단면도를 제시한다.
도 8은 이온 주입을 사용하는 MRAM 디바이스 프로세싱의 예시적인 결과들을 예시하는 기판 및 주입된 이온 종 분포의 도면을 제시한다.
이제 본 발명이 일부 실시예들이 도시된 첨부된 도면들을 참조하여 이하에서 더 완전히 설명될 것이다. 그러나, 본 발명의 주제가 다수의 상이한 형태들로 구현될 수 있으며, 본 명세서에 기술되는 실시예들에 한정되는 것으로 이해되지 않아야 한다. 오히려 이러한 실시예들은 본 발명이 철저하고 완벽해지도록 제공되며, 본 발명의 주제의 범위를 당업자들에게 완벽하게 전달할 것이다. 도면들에서, 동일한 참조부호들은 도면 전체에 걸쳐 동일한 구성요소들을 지칭한다.
이상에서 언급된 방법들과 연관된 결점들을 해결하기 위하여, 기판을 패턴화하기 위한 새로운 기술들이 소개된다. 구체적으로, 본 발명은 MRAM, 더 구체적으로는 STT-RAM과 같은 자기 저장 구조들을 패턴화하기 위한 이온 주입 프로세스들과 관련된 기술들에 초점을 맞춘다. 본 명세서에 개시된 방법들은, MRAM 어레이 내의 각각의 MRAM 셀이 특정한 층들의 스택을 포함하는, 복수의 MRAM 셀들을 규정하기 위한 마스킹 프로세스들과 함께 이온 주입 프로세스들을 이용하거나 또는 이온 주입 프로세스들을 단독으로 이용할 수 있다. 그러나, 당업자들은 본 명세서에 개시된 기술들이 MRAM 셀을 규정하는 특정한 층들의 스택의 임의의 특정 에칭 프로세스와 함께 사용되는 것에 한정되지 않는다는 것을 인식할 것이다.
본 발명의 실시예들은 또한 이온 기반 기판 프로세싱 시스템들을 사용하는 기술들로서 설명된다. 그러나, 당업자들은, 이러한 입자들을 생성하는데 사용되는 빔 라인 이온 주입 시스템뿐만 아니라, 플라즈마 프로세싱을 포함하는 다른 유형들의 아원자(sub-atomic), 원자, 또는 분자 입자 기반 기판 프로세싱 시스템들이 본 발명의 범위 내에 속한다는 것을 인식할 것이다.
다양한 실시예들에 있어, 자기 저장 셀들을 패턴화하기 위한 프로세스들은, MRAM 저장 엘러먼트 또는 MRAM 셀을 포함하는 층들의 스택 및 베이스(base)를 포함하는 기판의 블랭킷 주입(blanket implantation)을 수반한다. 다양한 실시예들에 있어, MRAM 셀이 종래의 STT-RAM 디바이스들을 포함하는 종래의 MRAM 디바이스들의 층들의 스택과 동일하거나 또는 이와 유사한 층들의 스택(또한 본 명세서에서 "층 스택"으로도 지칭되는)으로부터 제조될 수 있다. 주입될 기판은 이온들이 기판 내로 주입되는 것을 차단하기 위하여 마스크로서 역할하기 위해 기판 상에 배치된 층들의 스택의 외부 부분 상에 배치되는 마스크 특징부들을 포함할 수 있다. 이러한 방식으로, 블랭킷 주입 프로세스 동안, 패턴화된 특징부들 아래에 배치된 층 스택의 부분들이 부분적으로 남아있거나 또는 주입 이온들로부터 완전히 보호될 수 있으며, 반면 마스크 특징부들에 의해 보호되지 않는 층 스택의 이러한 부분들은 이온들로 주입될 수 있다. 다양한 실시예들에 따르면, 주입 이온들의 도우즈(dose) 및 에너지가 MRAM 셀 구조를 제조하기 위한 프로세스를 최적화하는데 사용될 수 있으며, 그럼으로써 MRAM 셀들의 어레이 및/또는 개별적인 MRAM 셀들의 속성들을 최적화할 수 있다.
이하에서 상세하게 설명되는 바와 같이, 본 실시예들은 MRAM 디바이스들과 같은 디바이스를 형성하기 위해 복잡한 층 스택들을 패턴화하기 위한 도전들을 처리한다. 구체적으로, 본 실시예들은 비-휘발성 메모리 제조를 위한 새로운 처리방식을 달성하기 위한 이온 주입 동작들을 제공한다. 일부 실시예들에 있어 예시의 목적을 위해, 비-휘발성 메모리를 형성하는데 사용되는 층들의 조합이 특정 MRAM 디바이스 구성들에 대해 도시된다. 그러나, 본 실시예들은 MRAM 셀을 제조하는데 사용될 임의의 특정한 층들의 조합에 한정되지 않는다. 다양한 실시예들에 있어, MRAM 셀을 형성하기 위한 층 스택이 공지된 기술들에 따라 기판 베이스 상에 제조될 수 있다. 용어들 "기판 베이스", "베이스부" 또는 "기층(underlayer)"은 본 명세서에서 그 위에 MRAM 셀을 형성하기 위한 층 스택이 형성되는, 구조들 및/또는 임의의 층들의 세트를 포함하는 임의의 기판을 지칭한다. 당업자들에게 자명할 바와 같이, 기판 기층, 또는 베이스(부)는 평평할 필요가 없으며, 그 표면 상에 복수의 상이한 구조들을 포함할 수 있다. 그러나, 다음의 도 6에 있어, 그 위에 MRAM 디바이스의 층 스택이 형성되는 기판 베이스의 부분들이 평평한 것으로서 도시된다.
다양한 실시예들에 있어, MRAM 셀들 사이에 배치되는 층 스택 재료를 제거할 필요없이 MRAM 셀들의 어레이를 규정하기 위하여 이온 주입이 수행된다. 이는, 이온 처리가 MRAM 셀들을 서로 자기적으로 분리하고 전기적으로 분리하는데 유효한, 규정될 MRAM 셀들 사이에 놓인 기판의 노출된 영역들에 대해 이온 처리를 제공함으로써 달성된다. 다음의 설명에서, 용어 "이온 노출"이 하나 이상의 이온 노출들을 나타내는데 사용될 수 있지만, 용어들 "이온 처리(ion treatment)" 및 "이온 노출"은 일반적으로 상호 교환가능하게 사용된다. 본 명세서에서 사용되는 바와 같은 용어 "전기적으로 분리"는 상이한 MRAM 셀들 사이의 임의의 전기 전도성 경로를 제거하는 것을 지칭한다. 용어 "자기적으로 분리"는, 각각의 MRAM 셀이 비-자성 재료 또는 MRAM 셀 내의 자성(magnetism)에 비하여 많이 감소된 자성의 재료로 둘러싸인 자기 재료의 아일랜드로 구성될 수 있도록, MRAM 셀들과 같은 특징부들 사이의 자성 재료를 비-자성으로 만드는(render) 것을 지칭한다.
본 실시예들에 있어, 이온 처리가 노출된 영역들을 제거하기 않고 MRAM 셀들을 서로로부터 자기적으로 그리고 전기적으로 분리하는데 효과적이다. 구체적으로, 이온 처리는 노출된 영역들을 개조(alter)하고 그럼으로써 노출된 층 스택을 형성하는 재료들의 혼합물을 포함할 수 있는 개조된 영역들을 생성한다. 이러한 혼합물은, 개조된 층 스택 재료뿐만 아니라, 층 스택 재료들과 주입 종, 분리된 주입 종 의 반응으로부터 생성된 화합물들 또는 합금들을 포함할 수 있다. 일부 예들에 있어, 층 스택의 상이한 층들로부터의 재료가 혼합될 수 있으며, 층 스택의 하나 이상의 층들의 재료가 아일랜드들로 뭉쳐질 수 있다. 일부 실시예들에 있어, 비-반응성 금속 종과 같은 재료가 층 스택의 하나 이상의 층들로부터 선택적으로 제거될 수 있으며, 이는 MRAM 셀들의 전기적 분리에 도움을 줄 수 있다.
도 1a 내지 도 1d는 이온 주입을 사용하는 MRAM 디바이스 프로세싱의 일 실시예를 도시한다. 구체적으로, 도 1a 및 도 1c는 각기 MRAM 디바이스를 형성하기 위해 사용된 기판(100)의 측단면도 및 상단 평면도를 도시한다. 예시된 바와 같이, 기판(100)은 전기적으로 절연성인 베이스부 또는 기판 베이스(102)를 포함하며, 이 위에 복수의 층들을 포함하는 층 스택(104)이 배치된다. MRAM 디바이스를 규정하기 위하여, 마스크 특징부들(106)의 세트가 이하에서 상세하게 설명되는 바와 같이 기판(100) 상에 제공된다. 다양한 실시예들에 있어, 층 스택(104)은 전기 절연층으로 분리된 제 1 자기 층 및 제 2 자기 층을 포함한다. 층 스택(104)은 또한 각각의 자기 층과 접촉하데 사용되는 전기 전도성 층(들)을 포함할 수 있다. 물론 제 1 자기 층과 제 2 자기 층이 또한 전기적으로 전도성일 수 있다. 도 1a에 도시된 특정 실시예에 있어, 층 스택(104)은 자기 재료를 포함하는 고정 층(110), 일부 실시예들에서 MgO일 수 있는 전기 절연층(112), 또한 자기 재료를 포함하는 기준 층(reference layer)(114), 및 각기 전기 전도성 층인 접촉 층들(108, 116)을 포함한다. 층 스택(104) 내의 다른 층들이 명확하게 도시되지는 않았지만, 당업자들에게 자명할 바와 같이 추가적인 자기 층들 및 접촉 층들을 포함하는 다양한 추가적인 층들을 포함할 수 있다.
도 1a의 실시예에 있어, 마스크 특징부들(106)이 층 스택(104)의 외부 표면(130) 상에 형성되며, 부분적으로 층 스택(104)을 마스킹한다. 마스크 특징부들(106)이 임의의 편리한 프로세스를 사용하여 형성될 수 있으며, 일부 실시예들에 있어서 하드 마스크 재료일 수 있다. 다양한 실시예들에 있어, 마스크 특징부들(106)이 임의의 희망되는 형상을 가질 수 있으며, 임의의 희망되는 패턴으로 배열될 수 있다. 도 1c에 예시된 특정 실시예에 있어, 마스크 특징부들(106)은 평면도에서 원형 형상을 가지며, 2차원 어레이로 배열된다. 도 1a 내지 도 1d의 예시에 있어, 마스크 특징부들(106)이 제 1 마스크 특징부, 제 2 마스크 특징부, 및 제 3 마스크 특징부로서 도시된다. 그러나, 도 1a 내지 도 1d가 106~1012 또는 그 이상의 수에 이르는 마스크 특징부들(106)을 포함할 수 있는 기판(100)의 일 부분만을 도시한다는 것이 용이하게 이해될 것이며, 여기에서 각각의 마스크 특징부(106)가 이하에서 상세하게 설명되는 바와 같이 MRAM 디바이스 내에 MRAM 셀을 규정하는데 사용된다.
층 스택(104) 상의 마스크 특징부들(106)의 형성 후, 마스크 특징부들(106)은 마스크 특징부들(106) 아래에 배치되는 층들의 스택(104)의 부분들 내에 MRAM 셀들을 규정하는데 사용된다. 도 1a에 도시된 바와 같이, 마스크 특징부들(106)은, 개별적인 마스크 특징부 각각의 아래의 층 스택(104) 내에 있는 폭 D1을 갖는 보호 영역들(118)(이들 중 3개가 예시된다)을 규정한다. 기판(100)이 이온에 대한 노출과 같은 프로세싱을 겪을 때, 마스크 특징부(106)가 이온들을 약화하고 이온들이 보호 영역(118) 상에 충돌하는 것을 방지할 수 있다. 반면, 마스크 특징부들(106) 사이에 있는 폭 D2를 갖는 층 스택(104)의 노출된 영역들(120)은, 이온들이 기판(100)으로 보내질 때, 이온 주입, 에칭, 및 다른 프로세스들을 겪을 수 있다.
도 1b 및 도 1d에 예시된 바와 같이, 마스크 특징부들(106)이 준비되었을 때, 이온들(112)이 기판(100)을 향해 보내진다. 이온들(112)이 마스크 특징부들(106)뿐만 아니라 마스킹되지 않은 영역들을 포함하는 기판(100) 내로 주입된다. 개별적인 층들, 마스크 특징부들, 또는 다른 특징부들 중 임의의 것의 치수들이 X-방향 또는 Z-방향으로 서로에 대하여 축적이 맞추어져 도시되어야할 필요가 없다는 것을 또한 주의해야 한다. 예를 들어, 마스크 특징부들(106)의 두께(Z-방향으로)가 층 스택(104)의 총 두께보다 상대적으로 더 클 수 있다. 따라서, 마스크 특징부들(106) 내로 주입되는 이온들(122)이 층 스택(104)의 아래 부분들로 침투하지 않고 마스크 특징부들(106) 내에서 약화될 수 있도록, 이온들(122)의 이온 에너지가 조정될 수 있다. 동시에, 마스크 특징부(106)가 존재하지 않는 노출된 영역들(120) 내의 층 스택(104)에 직접적으로 충돌하는 이온들(122)은 층 스택(104)의 전체 두께를 포함하는 층 스택(104)의 임의의 희망되는 두께를 관통하여 침투할 수 있다. 이온들이 종래의 빔라인 이온 주입 시스템, 종래의 플라즈마 증착(PLAD) 장치, 또는 기판으로 이온들을 전달하기 위한 임의의 시스템에 의해 제공될 수 있다.
이온들(122)이 빔라인 이온 주입 시스템 내에서 생성되는 실시예들을 포함하는 다양한 실시예들에 있어, 이온들(122)이 실질적으로 평행한 이온 빔으로서 보내질 수 있다. 특정 실시예들에 있어, 이온들(122)이 Z-방향에 평행한 방향, 즉, X-방향을 따라 놓인 기판(100)의 평면(P)에 수직으로 기판(100)에 충돌할 수 있다. 이러한 방식으로, 기판(100) 상에 충돌하는 이온들(122)이 하나 이상의 주입된 영역들(124)을 규정할 수 있다. 일부 실시예들에 있어, 주입된 영역들(124)이 노출된 영역들(120)의 치수들과 유사하거나 또는 실질적으로 동일한 X-방향 및 Y-방향의 치수들을 가질 수 있다. 그러나, 일부 실시예들에 있어, 주입된 영역들(124)이, 이하에서 도 8과 관련하여 논의되는 바와 같이, 노출된 영역들(120)의 치수들보다 어느 정도 더 큰 X-방향 및 Y-방향의 치수들을 가질 수 있다. 다른 실시예들에 있어, 주입된 영역들(124)이 노출된 영역들(120)보다 어느 정도 더 작은 치수들을 가질 수 있다. 또한, 도 1b의 X-Z 평면에서(Y-Z 평면에서뿐만 아니라) 도시된 바와 같은 주입된 영역들(124)의 단면 형상이 상이한 실시예들 사이에서 변화할 수 있다. 따라서, 도 1b에 도시된 바와 같이, 주입된 영역들(124)의 하부 부분이 커브일 수 있으며, 반면 다른 실시예들에 있어서는 그 형상이, 예를 들어, 도 4b에 도시된 바와 같이, 더 직사각형에 가까울 수 있다.
이상에서 언급된 바와 같이, 이온 에너지 및 이온 도우즈의 적절한 선택에 의해, 보호 영역들(118)이 이온 주입을 겪지 않도록 이온들(122)이 마스크 특징부들(106)에 의해 약화될 수 있다. 노출된 영역들(120)의 적어도 부분들이 보호 영역들(118)을 둘러싸는 주입된 영역들(124)로 변환되기 때문에, 소정의 보호 영역(118)이 주입된 영역들(124)에 의해 다른 보호 영역들로부터 분리된다. 다양한 실시예들에 있어, 이온 종, 이온 에너지, 및 이온 도우즈의 조합이 이온들(122)에 대한 노출 후 주입된 영역들(124)을 자기적으로 "소멸된 상태(dead)"로 만들도록, 이온들(122)의 이온 종, 이온 에너지, 및 이온들의 이온 도우즈가 선택된다. 이는, 그 크기가 보호 영역들(118)의 크기와 유사할 수 있는 MRAM 셀(126)을 규정하기 위하여 보호 영역(118)을 이웃하는 보호 영역들(118)로부터 자기적으로 분리하는데 기여한다. 도 1b의 예에 있어, MRAM 셀(126)의 폭이 마스크 특징부들(106)을 향한 상부 부분들에서 대략 D1이지만, 기판 베이스(102)와의 계면을 향해 증가한다. 그러나, 다른 실시예들에 있어, MRAM 셀의 폭이 Z 방향에서 실질적으로 균일할 수 있다. 본 명세서에서 사용된 바와 같은 용어 "자기적으로 분리한다(magnetically isolate)"는 보호 영역(118)과 같은 목표 자기 영역을 둘러싸는 초기 자기 영역들을 비-자기 영역들(자기적으로 소멸된(dead) 영역들)로 변환하는 것을 지칭한다. 도 1a에 예시된 바와 같이, 보호 영역(118)에서의 이러한 자기 영역이 복수의 층들을 포함할 수 있으며, 이들 중 일부만이 자성일 수 있다. 자기 및 비-자기 층들의 적절한 스택을 갖는 자기적으로 분리된 영역이 그럼으로써 주입된 영역들(124)과 같은 비-자기 영역들에 의해 다른 MRAM 셀들로부터 분리된 MRAM 셀을 형성할 수 있다. 따라서, 주입된 영역들(124)을 자기적으로 소멸시킴(deadening)으로써, MRAM 셀들(126)의 크기 및 형상이 이온 주입 프로세스의 의해 규정된다.
일부 실시예들에 있어, 이온 종, 이온 에너지 및 이온 도우즈의 조합이 또한 주입된 영역들(124) 내의 층의 모든 부분들을 전기적으로 절연성으로 만들고 그럼으로써 또한 인접한 MRAM 셀들 사이의 회로들의 임의의 전기적 단락을 방지하도록, 이온들(122)에 대한 조건들이 선택될 수 있다. 따라서, 이온들(122)이 주어진 보호 영역(118)을 다른 보호 영역들(118)로부터 자기적으로 분리하고 또한 전기적으로 분리할 수 있다. 따라서, 이온들(122)의 주입 후, MRAM 셀(126)이 각각의 다른 MRAM 셀로부터 전기적으로 분리되기 때문에, 인접한 MRAM 셀들(126) 사이의 층 스택이 에칭될 필요가 없다. 주입된 영역들(124)이 제거되지 않은 도 1a에 도시된 것과 같은 실시예들과 관련하여, 노출된 영역을 자기적으로 소멸시키기 위해 요구되는 이온 도우즈/이온 에너지/이온 종의 조합이 노출된 영역을 전기적으로 절연상태로 만들기 위해 요구되는 조합과 상이할 수 있다. 따라서, 이러한 경우들에 사용되는 이온/에너지/이온 도우즈/이온 종의 조합이 둘 모두의 기능들을 수행하는 조합에 기초하여 선택될 수 있다.
이상의 방식으로, 새로운 자기 메모리 구조가 형성된다. 마스크 특징부들을 사용하여 패턴화된 층 스택을 포함하는 기판으로 이온 노출을 제공하고, 그 결과 마스크 특징부들이 노출된 영역에 의해 분리되는 보호 영역들의 세트를 규정함으로써 MRAM 메모리가 형성되며, 여기에서 이온 노출은, 층 스택의 노출된 영역의 제거 없이, 제 2 보호 영역으로부터 제 1 보호 영역을 자기적으로 분리하고, 제 2 보호 영역으로부터 제 1 보호 영역을 전기적으로 분리하는데 효과적이다. 본 명세서에서 사용된 바와 같은 용어 "노출된 영역을 제거하지 않고"는 MRAM 프로세싱 동안 노출된 영역 내의 층 스택의 일 부분이 제거될 수 있을지라도, 노출된 영역의 전체 층 스택이 제거되지는 않는다는 것을 지칭한다.
다시 도 1b를 참조하면, 최종 자기 메모리는 메모리 디바이스 베이스(기판 베이스(102)) 및 메모리 셀 베이스 상에 배치된 복수의 메모리 셀(MRAM 셀(126))들을 포함할 수 있으며, 여기에서 각각의 메모리 셀이 층 스택을 포함한다. 결국 층 스택은 각각의 다른 메모리 셀과 서로 공통되게 층들의 스택 내에 배열된 복수의 자기 층들 및 복수의 전기 전도성 층들을 포함한다. 따라서, 각각의 MRAM 셀(126)의 각각의 층 스택은 어떤 순서로 배열된 층들(116, 114, 112, 110, 108)을 포함한다. 자기 메모리는 또한 메모리 셀들 사이에 배치되며 각각의 메모리 셀을 둘러싸는 주입된 매트릭스(matrix)(주입된 영역들(124))를 포함하고, 여기에서 주입된 매트릭스는 주입된 종과 상호 혼합되는 각각의 메모리 셀의 층 스택의 성분 재료를 포함하며, 주입된 매트릭스는 비-전도성 재료 및 비-자기 재료를 포함하고, 각각의 메모리 셀은 각각의 다른 메모리 셀로부터 전기적으로 그리고 자기적으로 분리된다. 따라서, 도 1b에 도시된 바와 같이, 주입된 영역(124)은 원래의 층 스택(104)의 재료와 이온들(122)의 혼합물이며, 여기에서 메모리 셀들(126)과는 대조적으로, 혼합물은 전기적으로 절연성이며 비-자성(자기적으로 소멸된)이다. 주입된 영역들(124)의 상단이 전반적으로 MRAM 셀들(126)과 동일 평면으로서 도시되었지만, 이하에서 개시되는 다양한 실시예들에 있어, 주입된 영역들(매트릭스)(124)의 외부 표면의 상단이 MRAM 셀의 상단보다 더 높거나, 또는 더 낮거나, 또는 동일 평면일 수 있다. 이에 더하여, 일부 실시예들에 있어, 주입된 매트릭스(영역)가, 그 안에서 인접한 패턴화된 마스크 특징부들로부터 가장 멀리 떨어진 주입된 매트릭스의 부분들이 패턴화된 마스크 특징부들에 더 가까운 부분들보다 더 낮은 오목한 형상을 가질 수 있다.
일부 실시예들에 있어, 층 스택(104)의 노출된 영역들을 자기적으로 소멸시키기 위하여, 이온들(122)의 이온 도우즈가 2 X 1015/cm2 내지 5 X 1017/cm2의 범위 내에 있다. 이온들(122)의 예들은 질소, 산소, 인, 실리콘을 포함한다. 다양한 실시예들에 있어, 주입 이온들의 이온 에너지가 약 3 keV 내지 약 60 keV의 범위 내에 있을 수 있으며, 이온 종을 주입하기 위한 층 스택(104) 내의 희망되는 주입 깊이 및 주입 이온 종에 따라 조정될 수 있다.
또한, 다른 실시예들에 따르면 이온들(122)이 하나 이상의 이온 노출들로 구성된 이온 처리로서 제공될 수 있다. 예를 들어, 이온 처리는 2번의 이온 노출들을 포함할 수 있다: 제 1 이온 에너지 및 제 1 이온 도우즈로 산소를 사용하는 제 1 이온 노출; 및 제 2 이온 도우즈 및 제 2 이온 에너지로 질소를 사용하는 제 2 이온 노출로서, 제 2 이온 도우즈 및/또는 제 2 이온 에너지는 각기 제 1 이온 도우즈 및/또는 제 1 이온 에너지와 상이할 수 있다. 이러한 방식으로, 상이한 이온 노출들이 상이한 목적들을 위하여 조정될 수 있다. 예를 들어, 인 이온 노출이 인 이온들을 주입하기 위하여 수행될 수 있으며 이는 층 스택(104)의 노출된 영역들을 자기적으로 소멸시키는데 특히 효과적일 수 있고, 산소 이온들을 주입하기 위하여 산호 이온 노출이 수행될 수 있으며 이는 층 스택(104)의 초기 전기 전도성 층들을 전기 절연성 재료로 변환하고, 그럼으로써 층 스택(104)의 보호 영역들(118)을 전기적으로 분리하는데 효과적일 수 있다. 특정 변형예들에 있어, 인 주입이 산소 주입 이전에 수행될 수 있으며, 이는 보호 영역들(118)을 전기적으로 분리함에 있어 산소 이온 주입의 효과를 향상시킬 수 있다. 실시예들이 이러한 맥락으로 한정되지는 않는다.
MRAM 크기를 규정하기 위하여 이온 주입을 사용하는 것의 이점은, 이온 주입 이후에 일어나는 프로세싱과 무관하게 MRAM 셀 치수들이 정확히 규정될 수 있다는 것이다. 따라서, 주입이 층 스택의 노출된 영역들을 자기적으로 소멸시키기 위해 사용되는 다양한 실시예들에 따르면, MRAM 셀 구조의 물리적인 크기 및 형상이 결국, 자기적으로 활성인 영역들의 크기를 결정하지 않는 이온 주입 후 형성된다. 이는 이러한 디바이스들의 후속 프로세싱에 대한 요구사항들을 완화한다. 이에 더하여, 노출된 영역들(120)과 같은 영역들을 자기적으로 소멸시키기 위하여 마스크 특징부들 사이의 영역들이 이온들에 노출된 후, 전기적으로 절연 상태로 만들어지는 부분들의 크기는 자기적으로 소멸된 영역들의 크기에 정확히 대응되어야할 필요는 없다.
본 실시예들에 따르면, 이온 종, 이온 에너지, 및 이온 도우즈가 이온 주입에 의해 MRAM 셀들을 제조하는 프로세스를 최적화하기 위해 조정될 수 있다. 도 2는 초기 자기 층을 자기적으로 소멸시키는 것에 대한 이온 도우즈의 효과를 예시하는 실험적 결과들을 도시한다. 이러한 데이터가 이온 주입을 사용하는 MRAM 제조 프로세스를 최적화하기 위해 이용될 수 있다. 구체적으로, 도 2는 산소(커브(202)), 붕소(커브(204)), 실리콘(커브(206)), 아르곤(커브(208)), 탄소(커브(210), 질소(커브(212)), 및 인(커브(214))을 포함하는 몇몇 상이한 주입 종에 대하여 5 X 1016/cm2까지의 이온 주입 도우즈의 함수로서 12 nm 두께의 Co, Cr 및 Pt 함유 필름의 측정된 자화(magnetization)의 결과들을 제시한다. 모든 종들에 대하여, 자화가 이온 도우즈에 따라 단조롭게 감소한다. 모든 이온 도우즈에서, 인이 자화를 감소시키는데 더 효과적인 것으로 관찰되며, 아르곤 및 탄소뿐만 아니라, 인 이온들에 대한 5 X 1016/cm2의 도우즈에 대하여 자화가 실질적으로 제거된다. 다른 주입 종들에 대하여, 5 X 1016/cm2에서 자화가 상당히 감소되지만 제거되지는 않는다. 따라서, 본 실시예들에 있어, 인 이온 주입이 도 2의 코발트-코팅 필름과 같은 자기 층들을 포함하는 층 스택들 내에 MRAM 디바이스 구조들을 제조하기 위해 바람직하게 이용될 수 있다. 이는 기판의 노출된 부분들을 자기적으로 소멸시키는데 사용되는 주입 종의 이온 도우즈가 최소화되도록 하며, 이는 인 주입이 이온 도우즈의 함수로서 가장 빠르게 자화를 소멸시키기 때문이다. 그러나, 다른 이온 종이 노출된 부분들을 자기적으로 소멸시키는데 사용될 수 있다. 예를 들어, MRAM 셀들 사이의 노출된 영역들의 자기 모멘트가 주입되지 않은 영역들에 대하여 약 2/3만큼 감소될 때 MRAM 셀들이 적절히 기능할 수 있는 경우, 도 2의 종들 중 임의의 종이 5 X 1016/cm2의 이온 도우즈에서 적절한 자기 소멸을 제공할 수 있다.
인 주입이 디바이스 구조 내의 보호 영역의 효과적인 자기 분리를 제공하는 것으로 관찰되었지만, 다른 종들이 보호 영역들의 전기적 분리를 생성하는데 효과적일 수 있다. 예를 들어, 원론적으로, 몇몇 상이한 종들이 층 스택 내의 초기 전도성 재료를 전기 절연성 화합물들 또는 전기 절연성 합금들 또는 비정질 혼합물들로 변환하는데 효과적일 수 있다. 따라서, 다양한 실시예들에 있어, 이온 종이 코발트 또는 철 재료들과 같은 층 스택의 전도성 재료들을 전기 절연성 재료들로 변환하는데 효과적인, 임의의 편리한 이온 종이 기판(100) 내로의 주입을 위해 사용될 수 있다. 이를 달성하기 위한 효과적인 이온 도우즈는 층 스택 두께 t(도 1a) 및 층 스택(104) 내의 재료들의 조성에 따라 2 X 1015/cm2 내지 5 X 1017/cm2의 범위 내에 있을 수 있다.
그러나, 자기 메모리들에 사용되는 다수의 층 스택들이 화합물들 또는 합금들의 형성에 저항하는 귀금속들을 이용하며, 그럼으로써 심지어 큰 이온 도우즈를 겪은 후에도 전도성으로 남아 있을 수 있다. 예를 들어, Co 또는 Fe와 같은 자기 재료들이 산소 주입을 겪을 때 전기 절연성 화합물들을 형성할 수 있지만, 반면 전형적으로 접촉 층으로서 사용되는 백금 또는 루테늄과 같은 귀금속 종들(귀금속들)은 산소 이온 주입과 같은 이온 주입을 겪을 때 전기 절연성 상(phase)들을 형성하지 않는다. 따라서, 이러한 금속들이 절연성 재료들로 변환되지 않을 수 있기 때문에, 층 스택으로부터 이러한 재료들을 제거하는 것이 바람직할 수 있다. 본 발명자들은 특정 종의 높은 이온 도우즈가 층 스택 내로부터 귀금속들을 선택적으로 제거하는데 효과적이라는 것을 발견하고 놀랐다. 한 세트의 실험들에서, 산소 이온들이 복수의 백금, 탄탈륨, 망간으로 구성된 층 스택 내로 주입되었다.
도 3a는 산소 이온 도우즈의 함수로서 예시적인 층 스택의 조성 분석의 결과들을 제시한다. 주입 전에, 각기 백금, 탄탈륨, 및 망간의 복수의 층들로 구성된 층 스택이 약 60 nm의 총 두께를 생성하기 위해 배열되었고, 전기 전도성이었다. 층 스택 내로 주입된 산소 이온 도우즈가 5 X 1017/cm2까지 증가되었으며, 결과적인 재료가 러더포드 후방산란 분광측정(Rutherford backscattering spectrometry: RBS) 분석을 사용하여 분석되었다. 0의 도우즈에서, 다층 층 스택의 총 Pt 함량(커브(304))이 약 58%, Mn 함량(커브(306)) 22%, 및 Ta 함량(커브(308)) 20%인 것이 확인될 수 있다. 산소가 층 스택 내로 주입됨에 따라, 각각의 금속 종들의 전체 퍼센트가 감소하며, 이는 산소 함량(커브(302))이 증가하여, 5 X 1017/cm2의 이온 도우즈에 대하여 약 60%에 도달하기 때문이다. 특히, 5 X 1017/cm2의 산소 이온 도우즈에서, % Pt가 약 12%로 감소하며, 샘플이 4-포인트-프로브(probe)에 의해 측정될 때 전기 절연성이 되었다. 이에 더하여, RBS 결과들은 층 스택 내의 % Pt의 상대적인 감소뿐만 아니라 층 스택 내의 Pt의 양의 절대적인 감소를 나타내었다. 이는, 산소 이온들의 주입 동안 층 스택의 원래 백금 함량의 일 적어도 일 부분이 에칭된다는 것을 나타낸다. 이러한 에칭은, 예를 들어, 물리적 스퍼터링(sputtering)을 통해 일어날 수 있다.
커브들(306, 308)과 관련하여, 층 스택 내의 % Mn 및 % Ta가 각기 주입되지 않은 상태와 5 X 1017/cm2의 산소 이온 도우즈 사이에서 감소하지만, 이러한 퍼센트 감소의 큰 부분이 이제-주입된(now-implanted) 층 스택 내의 산소 함량의 증가에 기인한다. 또한, 원래 Ta 및 Co 함량의 일 부분이 층 스택으로부터 제거될 수 있지만, RBS 결과들은 상대적으로 덜 에칭되는 Mn 및 Ta에 비하여 Pt가 층 스택으로부터 우선적으로 제거되었다는 것을 나타냈다.
이러한 현상이 Pt, Ta, 및 Co를 함유하는 층 스택에 대하여 추가로 연구되었다. 도 3b는 산소 이온 도우즈의 함수로서 이러한 층 스택의 조성 분석의 결과들을 제시한다. 주입 전에, 각기 백금, 탄탈륨, 및 코발트의 복수의 층들로 구성된 층 스택이 약 60 nm의 총 층 스택 두께를 생성하기 위해 배열되었으며, 여기에서 Pt 층들의 총 당량(equivalent) 층 두께가 약 26~27 nm였고, 전기 전도성이었다. 층 스택 내로 주입된 산소 이온 도우즈가 5 X 1017/cm2에 이르기까지 증가되며, 결과적인 재료가 러더포드 후방산란 분광측정(Rutherford backscattering spectrometry: RBS) 분석을 사용하여 분석되었다. 0의 도우즈에서, 다층 층 스택의 총 Pt 함량(커브(314))이 약 45%, Co 함량(커브(316)) 38%, 및 Ta 함량(커브(318)) 18%인 것이 확인될 수 있다. 산소가 층 스택 내로 주입됨에 따라, 각각의 금속 종들의 전체 퍼센트가 감소하며, 이는 산소 함량(커브(312))이 증가하여, 5 X 1017/cm2의 이온 도우즈에 대하여 약 70%에 도달하기 때문이다. 특히, 5 X 1017/cm2의 산소 이온 도우즈에서, % Pt가 약 5%로 감소하며, 샘플이 4-포인트-프로브(probe)에 의해 측정될 때 전기 절연성이 되었다. 이에 더하여, RBS 결과들은 층 스택 내의 % Pt의 상대적인 감소뿐만 아니라 층 스택 내의 Pt의 양의 절대적인 감소를 나타내었다. 이는, 산소 이온들의 주입 동안 층 스택의 원래 백금 함량의 일 적어도 일 부분이 에칭된다는 것을 나타낸다. 이러한 에칭은, 예를 들어, 물리적 스퍼터링을 통해 일어날 수 있다.
커브들(316, 318)과 관련하여, 층 스택 각각 내의 % Co 및 % Ta가 각기 주입되지 않은 상태와 5 X 1017/cm2의 산소 이온 도우즈 사이에서 2개의 인자에 의해 감소하지만, 이러한 퍼센트 감소의 큰 부분이 이제-주입된 층 스택 내의 산소 함량의 증가에 기인한다. 또한, 원래 Ta 및 Co 함량의 일 부분이 층 스택으로부터 제거될 수 있지만, RBS 결과들은 Pt가 층 스택으로부터 우선적으로 제거되었다는 것을 나타냈다. 이러한 결과들을 확인하기 위하여, 단면 투과 전자 현미경 관찰(cross-sectional transmission electron microscopy)이 산소 이온 주입의 다양한 양들에 노출된 선택된 샘플들에 대하여 수행되었다. 산소 이온 주입이 없을 때, 층 스택이, 다른 층들 중에서, 2개의 매설된(buried) Pt 층들을 포함하였다. 층 스택이 2.5 X 1017/cm2 산소 이온들의 도우즈에 노출될 때, 단일 Pt 층이 외부 표면 상에서 기판으로부터 사라지는 것이 관찰되었으며, 이는 산소의 주입이 층들의 스택의 노출된 표면을 향한 Pt의 예기치못한 외향 확산(outward diffusion)을 포함한다는 것을 나타낸다. 층 스택이 5 X 1017/cm2 산소 이온들의 도우즈에 노출되었을 때, 주입된 층 스택의 표면 상의 아일랜드 내에 분산된 아주 작은 Pt만이 남아 있으며, 이는 Pt가 주입된 층 스택의 약 5%의 전체 분율을 구성한다는 것을 보여주는 RBS 결과들과 부합된다. 이에 더하여, 층 스택의 남아 있는 전체 두께가 약 40 nm가 되는 것으로 관찰되었으며, 이는 원래의 층 스택으로부터 Ta 및 Co의 상당한 부분들이 남아 있다는 것을 나타낸다.
따라서, 도 3a 및 도 3b의 결과들은, 층 스택의 외부 (노출된) 표면을 향한 Pt의 예기치못한 수송을 유도하고, 외부 표면 영역에서 Pt의 분결(segregation)을 야기하는 이온들의 주입에 층 스택이 노출될 때, Pt와 같은 금속이 층 스택으로부터 선택적으로 제거될 수 있다는 것을 나타낸다. 일단 Pt가 층 스택의 외부 표면 영역에서 분결되면, 층 스택 상에 입사하는 이온들이, 층 스택 내의 주입에 더하여 Pt의 스퍼터링을 야기하며, 이는 층 스택으로부터 Pt의 제거를 가져온다.
다양한 실시예들에 있어, 도 2 내지 도 3b에 반영된 이상의 결과들이 MRAM 디바이스를 제조하기 위해 복수의 이온 노출들을 수행함으로써 활용될 수 있으며, 여기에서 각각의 주입 동작이 소정의 결과를 위하여 조정된다. 예를 들어, 제 1 이온 주입 동작이 기판의 노출된 영역들 내의 자화를 감소시키거나 또는 소멸시킴으로써 MRAM 셀들의 자기 분리를 효율적으로 생성할 수 있다. 일 예에 있어, 인 이온들이 노출된 영역들을 비-자성으로 만들기 위하여 제 1 이온 도우즈로 층 스택의 노출된 부분들 내로 주입될 수 있다. 그 뒤에 노출된 층 스택을 전기 절연성으로 만들기 위한 이온 노출이 뒤따를 수 있다. 일부 예들에 있어, 이는, 절연성 합금들, 절연성 화합물들, 및/또는 원래의 층 스택의 성분들과 산소의 비-전도성 비정질 혼합물들을 포함하는 전기 절연성 혼합물을 생성할 수 있는, 산소와 같은 단일 종을 주입함으로써 달성될 수 있다. 노출된 층 스택이 Pt와 같은 귀금속들을 포함하고 있는 경우들에 있어, 높은 도우즈의 산소가 이상에서 설명된 바와 같이 귀금속을 선택적으로 제거하기 위하여 이용될 수 있다. 그러나, 다른 경우들에 있어, 복수의 상이한 이온들이 귀금속과 같은 금속성 종을 선택적으로 제거하기 위해 이용될 수 있다. 예를 들어, 산소 이온들을 함유하는 제 1 이온 도우즈가 층 스택의 노출된 영역의 외부 표면으로의 귀금속의 이동을 야기하게 위하여 노출된 층 스택으로 보내질 수 있다. 그 후 제 2 이온 도우즈가 노출된 영역의 외부 표면 상에 배치된 귀금속을 스퍼터링하기 위하여 노출된 층 스택으로 보내질 수 있다. 예를 들어, Xe과 같은 무거운 불활성 가스 이온들이 희망되는 이온 에너지에서 Pt에 대하여 산소의 수율보다 훨씬 더 높은 스퍼터링 수율을 나타낼 수 있다. 따라서, Pt가 2 단계의 이온 노출에 의해 층 스택으로부터 선택적으로 제거될 수도 있으며, 여기에서 제 1 이온 도우즈는 Co, Mn, Ta와 같은 층 스택 내의 금속 성분들을 산화시키고, 동시에 Pt와 같은 귀금속 성분들이 층 스택의 외부 표면에 분결되도록 하기에 충분한 양의 산소 이온들을 포함한다. 그러면, 예를 들어, 크세논 또는 다른 고 질량 이온을 사용하여 표면-분결된 금속을 효율적으로 스퍼터링하기 위해 제 2 이온 도우즈가 보내질 수 있다.
도 4a 내지 도 4c는 다양한 실시예들에 따른 제 1 이온 노출, 제 2 이온 노출, 및 제 3 이온 노출이 MRAM 구조를 형성하는데 사용되는 복수의 이온 노출의 하나의 예를 도시한다. 구체적으로, 도 4a 내지 도 4c는 프로세싱 동안의 다양한 단계들에서의 기판(400)의 측단면도를 제시한다. 도 4a에서, 이온들(404)이 마스크 특징부들(106)을 사용하여 패턴화된 층 스택(104)으로 보내진다. 이온들(404)이 층 스택(104)의 노출된 영역들 내로 주입되며, 주입된 영역들(402)을 형성한다. 이온들(404)은 주입된 영역들(402)을 비-자성으로 만들기에 충분한 이온 도우즈로 주입되는 인 이온들일 수 있다. 도 4b에서, 이온들(406)이 기판(400)으로 보내지며, 이는 층 스택(104)의 노출된 영역들에 주입된 영역들(402B)을 형성한다. 주입된 영역들(402B)은 이온들(404) 및 이온들(406)을 포함할 수 있다. 일부 실시예들에 있어, 특히 도 4b에 제시된 것과 같이, 원래의 층 스택(104)이 용이하게 절연성 재료를 형성하지 않는 Pt 또는 Ru와 같은 금속 종을 포함할 수 있다. 일 예에 있어, 층 스택(104)의 층들(108~116) 중 하나 이상의 층이 Pt를 포함할 수 있다. 이러한 경우들에 있어, 이온들(406)이 층 스택(104)의 외부 표면(410)에서 Pt 금속 층(408)을 형성하게 하도록 제공될 수 있다. 특히, 이온들(406)에 대한 노출 후, 주입된 영역들(402B)은 이온들(404 및 406)뿐만 아니라 상이한 층들(108~116)로부터의 원소들의 혼합물을 함유할 수 있다. 주입된 영역들(402B)이 전기 절연성 영역을 구성할 수 있다. 그러나, 층들(108~116)로부터의 Pt는 바깥쪽으로 이동하고 외부 표면(410)에 분결되어 층(408)을 형성할 수 있다. 도 4b에 도시된 바와 같이, 인접한 마스크 특징부들(106) 아래에 배치된 층(108)의 부분들이 상이한 MRAM 셀들의 부분들을 형성하게 된다. 그러나, 이러한 부분들이 층(408)을 통해 전기적으로 서로 연결될 수 있다. 따라서, 도 4c에 도시된 후속 동작에서, 층(408)으로부터 재료를 스퍼터링하기 위해 이온들(412)이 기판(400)으로 보내진다. 도 4c에 도시된 바와 같이, 이온들(412)이 층(408)의 제거를 야기하며, 그럼으로써 상이한 MRAM 셀들 사이의 전기 전도성 경로를 제거하고, 주입된 영역들(402B)이 충분히 전기 절연성인 점을 고려할 때 인접한 MRAM 셀들(414)의 전기적 분리를 보장한다. 따라서, 도 4c에서 주입된 영역들(402B)의 특질(hallmark)은, 이들이 만약에 있다고 하더라도 메모리 셀들(MRAM 셀들(414))보다 적은 단위 면적당 귀금속의 농도를 갖는 주입된 매트릭스를 구성한다는 것이다.
전술한 실시예들에 있어, 노출된 영역들(120)과 같은 노출된 영역들의 외부 표면이 이온들(122, 404, 406, 408)에 대한 노출의 결과로서 비의도적으로 또는 의도적으로 스퍼터링을 겪을 수 있다는 것을 주목해야 한다. 층 스택으로부터 제거되는 재료의 정도를 제어하거나 또는 제한하고, 그럼으로써 단일 이온 노출 또는 복수의 이온 노출들에서 층 스택 내로의 이온들의 주입을 수반할 수 있는 스퍼터링의 정도를 제어하는 것이 바람직할 수 있다. 다양한 추가적인 실시예들에 있어, 캐핑층(capping layer)이 층 스택에서 일어나는 재료의 스퍼터링 및 이온 주입 사이의 균형을 제어하기 위해 이용될 수 있다.
도 5a 내지 도 5d는 다양한 실시예들에 따른 MRAM 구조를 형성하기 위해 이온 주입과 함께 캐핑층을 사용하는 일 예를 도시한다. 구체적으로, 도 5a 내지 도 5d는 프로세싱 동안의 다양한 단계들에서의 기판(500)의 측단면도를 제시한다. 도 5a에서, 마스크 특징부들(106)이 도 1a에 도시된 바와 같이 층 스택(104) 위에 배치된다. 캐핑층(502)이 마스크 특징부들 사이에 있는 층 스택(104)의 위의 영역들을 포함하는 기판(500) 상에 증착된다. 캐핑층(502)은 탄소, 질화 실리콘, 또는 다른 재료와 같은 재료일 수 있다. 도 5b에서, 이온들(506)이 기판(500)으로 보내지며, 캐핑층(502)을 통해 침투한다. 이온들(506)이 주입된 영역들(504)을 형성하며, 이는 층 스택(104)의 전체 두께를 관통해 연장할 수 있다. 다양한 실시예들에 있어, 이온들(506)은 층 스택(104) 내의 자기 재료를 비-자기 재료로 변환하거나 및/또는 층 스택(104) 내의 전기 전도성 재료를 전기 절연성 재료로 변환하는데 효과적이다. 일부 실시예들에 있어, 이온들(506)이 인 및 산소와 같은 복수의 상이한 종들을 나타낼 수 있으며, 이온들은 단일 이온 노출로 제공되거나 또는 각각의 종의 정확한 도우즈가 조정될 수 있도록 별개의 이온 노출들로서 제공될 수도 있다.
이온들(506)에 대한 노출의 결과로서, 캐핑층(502)이 스퍼터링되어 캐핑층(502)의 두께가 도 5b에 도시된 바와 같이 감소될 수 있다. 스퍼터링 레이트(rate)가 캐핑층(502)을 완전히 에칭하지 않고 주입된 영역(504)을 전기 절연성이며 비-자기인 재료로 변환한다. 따라서, 아래의 주입된 영역(504)이 스퍼터링 에칭으로부터 보호될 수 있다. 그러나, 일부 경우들에 있어, 주입된 영역(504)을 전기 절연성이며 비-자성 재료로 변환하는데 요구되는 이온 도우즈가 주어진 캐핑층 두께에 대하여 캐핑층(502)의 완전한 스퍼터링 에칭을 수반할 수 있다. 또한, 두꺼운 캐핑층을 관통하는데 요구되는 증가된 이온 에너지에 기인한 재스퍼터링(resputtering) 효과들을 처리하기 위하여 캐핑층(502)의 두께를 증가시키는 것이 비현실적이며, 이는 보호 영역들 내로의 주입 손상의 증가된 측방 확산을 포함하는 해로운 효과들을 가질 수 있다(도 1a 참조). 오히려, 도 5c 및 도 5d에 예시된 실시예에 따르면, 추가적인 캐핑층(508)이 이온들(506)에 대한 이온 노출 후에 형성될 수 있다. 일 예에 있어, 이온들(506)이 주입된 영역들(504)을 비-자성으로 만드는데 효과적이지만 주입된 영역들(504)을 전기 절연성으로 만드는데는 충분하지 않은 이온 도우즈를 구성할 수 있다. 이러한 경우에 있어, 추가적인 캐핑층(508)이 기판 상에 형성된 후, 이온들(510)에 대한 추가적인 이온 노출이 수행된다. 이온들(510)이 다시 캐핑층(508)을 스퍼터링할 수 있으며 그럼으로써 도 5d에 도시된 바와 같이 캐핑층의 두께를 감소시킨다. 그러나, 이온들(510)이 오직 주입된 영역(512)을 전기 절연성으로 만드는데만 필요하기 때문에, 캐핑층(508)이 완전히 에칭되지 않고 이온들(510)의 총 이온 도우즈를 견딜 수 있다.
다양한 실시예들에 있어, 캐핑층 증착 및 이온 주입의 복수의 사이클들이 MRAM 셀들을 형성하기 위해 수행될 수 있다. 예를 들어, 층 스택이 오로지 자기적으로 소멸된 노출된 영역들을 형성하기 위하여 이온들에 대한 노출이 뒤따르는 단일 캐핑층만을 필요로 할 수 있으며, 반면 동일한 층 스택이 층 스택을 전기 절연성으로 만들기 위해 캐핑층들의 증착 및 이온 노출의 복수의 사이클들을 필요로 할 수도 있다. 다른 실시예들에 있어, 2 이상의 상이한 이온 종들이 캐핑층에 의해 커버된 기판으로 동시에 보내질 수 있으며, 여기에서 이온 종들 중 하나의 이온 종이 층 스택을 자기적으로 소멸시키는데 효과적이며 반면 다른 이온 종이 층 스택을 전기 절연성 재료로 변환하는데 효과적이다. 상이한 이온 종들에 대한 동시 노출이 필요에 따라 이온 주입 및 캐핑층 증착의 복수의 사이클에서 제공될 수 있다.
도 6a 내지 도 6d는 다양한 실시예들에 따른 MRAM 구조를 형성하기 위해 이온 주입과 함께 캐핑층을 사용하는 다른 실시예를 도시한다. 이러한 실시예는 기판의 주입된 영역들의 층 스택 두께를 과도하게 변경하지 않고 층 스택으로부터 원치않는 금속성 성분을 선택적으로 제거하는 능력을 제공한다. 이러한 예에 있어, 마스크 특징부들(106)이 Pt와 같은 금속 재료를 포함하는 초기 층 스택(104) 상에 형성된다. 이러한 금속 재료의 존재는 이상에서 논의된 바와 같이 이온 주입에 의해 형성된 인접한 MRAM 셀들 사이에 전기 절연성 영역들을 형성하는 능력을 제한할 수 있다. 따라서, 도 6a 내지 도 6d에서 개괄된 동작들이 이러한 금속 재료를 제거하는데 효과적이며, 동시에 층 스택의 외부 표면을 희망되는 레벨로 유지한다. 도 6a에서, 희망되는 두께를 갖는 캐핑층이 기판(600) 상에 증착된다.
도 6b에서, 이온들(604)이 기판(600)으로 보내진다. 하나 이상의 이온 노출들로 제공될 수 있는 이온들(604)은 단일 이온 종 또는 상이한 이온 종들을 포함할 수 있으며, 주입된 영역들(606)의 형성을 초래한다. 이온들(604)이 주입된 영역들(606)의 적어도 부분들을 자기적으로 소멸시키는데 효과적인 이온 종을 포함할 수 있다. 이온들(604)이 또한 주입된 영역들(606)의 하부 부분들(608)을 전기 절연성으로 만들 수도 있다. 예시된 바와 같이, 주입된 영역들(606)의 하부 부분들(608)은 이전에 구별되던 층들(108~116)이 상호혼합되는 영역을 구성할 수 있다. 주입된 영역들(606)이 화합물들, 합금들, 및/또는 주입된 이온들(604)과의 층들(108~116)의 성분들의 비정질 혼합물들을 포함할 수 있다. 이에 더하여, 도 6b에 예시된 바와 같이, 이온들(604)이 층 스택(104)의 외부 표면(612)을 향한 금속 재료(610)의 분결을 야기한다. 일 예에 있어, 이온들(604)의 부분이 산소 이온들을 포함하고, 산소 이온들은 층 스택(104) 내의 특정 금속 재료로 전기 절연성 재료들을 형성할 수 있으며, 추가적으로 Pt와 같은 비반응성 금속들이 금속 재료(610)로서 외부 표면(612)에 분결되게 한다.
일부 사례들에 있어, 금속 재료(610)가 분리된 아일랜드들로서, 연속적인 층으로서, 부분적으로 중첩되는 아일랜드들로서, 또는 이러한 구조들의 조합으로서 배치될 수 있다. 이와 같이, 금속 재료(610)가 마스크 특징부들(106) 아래에 배치된 층 스택(104)의 상이한 주입되지 않는 부분들 사이에 전기 전도성 경로를 구성할 수 있다. 따라서, 도 6c에 예시된 추가 프로세싱에 있어, 임의의 잔여 캐핑층(602)을 제거하고 마스크 특징부들(106) 사이의 영역으로부터 금속 재료(610)를 제거하기 위해 금속 재료(610)를 스퍼터링하도록 이온들(614)이 기판(600)으로 보내진다. 이온들이 Xe과 같은 고 질량 이온들로 구성될 수 있으며, 고 질량 이온들은, 특히 수 KeV 이하의 범위 내의 상대적으로 낮은 이온 에너지에서, 이온 주입을 최소화하면서 표면 스퍼터링을 생성하는데 효과적이다. 도 6d는 이온들(614)을 이용한 프로세싱 후의 기판(600)의 예시적인 구조를 도시한다. 예시된 바와 같이, 기판(600)이 복수의 MRAM 셀들(616)을 포함하며, 이들은 서로 자기적으로 그리고 전기적으로 분리되어 있다. 나머지 주입된 부분들(606)이 전기 절연성이며 금속 재료(610)가 주입된 영역들(606)로부터 제거되고, 이는 MRAM 셀들(616)을 서로 전기적으로 분리되게 만든다. 도 6d에 도시된 바와 같이, 주입된 영역들(606)로부터 제거되는 임의의 금속 재료(610)가 마스크 특징부들(106)의 측벽 부분들 상에 재증착될 수 있다. 그러나 마스크 특징부들(106)의 부분들 또는 그 전부가 후속 프로세싱에서 제거될 수 있으며, 그럼으로써 기판(600)으로부터 금속 재료(610)를 제거한다.
이온 주입이 완료된 후 주입된 영역들(606)의 레벨(618)이, 이온들(604) 및 이온들(614)에 의해 제공되는 이온 노출뿐만 아니라, 캐핑층(602)의 상대적인 두께를 조정함으로써 조정될 수 있다는 것이 또한 주목되어야 한다. 도 6b에 제안된 바와 같이, 주입된 영역(606)이 이온들(604)에 대한 노출시 치수적으로 부풀어오를 수 있다. 층 스택(104)이 처음에 주로 금속 재료로 구성될 수 있기 때문에, 주입된 영역을 전기 절연성으로 만들기 위하여, 상대적으로 높은 도우즈의 이온들(604)을 주입해야할 필요가 있을 수 있다. 예를 들어, 이온들(604)의 일 부분이 층 스택(104) 내에 존재하는 금속 원소들로부터 절연 화합물들을 형성하는데 사용되는 산소일 수 있다. 주어진 금속 종으로부터 형성된 다수의 산화 화합물들에 대한 산소 대 금속의 화학량적인 비율이 전형적으로 1 이상이며, 이는 주입된 영역(606)이 50% 이상의 산소 함량으로 구성될 수 있다는 것을 나타낸다. 따라서, 이온들(604)이 기판으로 보내질 때, 주입된 영역(606)이 캐핑층(602)에 의해 둘러싸이고 그럼으로써 금속 재료의 손실을 방지하기 때문에, 주입된 영역(606)의 전체 치수들이 층 스택(104)의 초기 노출된 영역(120) 이상으로 증가할 수 있다. 레벨(618)의 최종 위치가 따라서 MRAM 디바이스의 보호 영역들의 레벨(620)보다 더 높거나, 또는 이와 동일하거나, 또는 이보다 낮을 수 있다.
추가적인 실시예들에 있어, 인접한 MRAM 셀들 사이의 주입된 영역의 형상이 MRAM 셀들의 프로세싱을 최적화하기 위하여 조정될 수 있다. 도 7a 및 도 7b는 이온들(702)의 이온 노출이 MRAM 셀들을 분리하는 오목한 형상의 주입된 영역들을 형성하기 위하여 기판(700)으로 보내지는 일 실시예를 도시한다. 도 7a 및 도 7b는 이온 노출의 상이한 단계들에서의 기판(700)을 도시한다. 도 7a에 도시된 바와 같이, 이온들(702)의 제 1 도우즈 후에, 오목한 주입된 영역들(704)이 층 스택(104)의 노출된 부분들 내에 형성된다. 주입된 영역들(704)의 상단(외부) 표면(706)이, 인접한 마스크 특징부들(106)로부터 가장 멀리 떨어진 주입된 영역의 중앙이 그 원래 위치로부터 리세스(recess)되도록, 오목한 형상을 갖는다. 그러나, 주입된 영역(704)이 층 스택(104)을 관통해 기판 베이스(102)까지 완전히 연장하지는 않는다. 이에 더하여, 이온들(702)의 제 1 도우즈 후 주입된 영역(704)이 완벽히 전기 절연성이 아니거나 및/또는 자기적으로 소멸되지 않을 수 있다. 따라서, MRAM 셀들이 아직도 규정되지 않을 수 있으며, 이는 마스크 특징부들(106) 아래에 배치된 층 스택의 부분들이 서로 전기적으로 또는 자기적으로 분리되지 않기 때문이다.
도 7b에 도시된 추가 단계에서, 주입된 영역(710)의 상단 표면(708)이 더 리세스되고 이제 주입된 영역(710)이 층 스택(104)을 관통해 연장하도록, 이온들(702)의 추가적인 도우즈가 제공된다. 이온들(702)의 축적된 도우즈가 또한 MRAM 셀들(712)을 서로 전기적으로 그리고 자기적으로 분리하기에 충분하다. 이러한 예에 있어, MRAM 셀들(712)이 X-Z 평면에서 바라봤을 때 더 테이퍼진(tapered) 단면 형상을 갖는다. 이온 주입 후의 상단 표면(708)의 예상치못한 오목 형상이, 특히 인 및/또는 비소가 주입 종, 즉, 이온들(702)로서 사용될 때, 본 발명자들에 의해 관찰되었다. 그에 따라 형성된 주입된 영역(710)의 "초승달" 형상의 하나의 이점은 층들(108~116)에 인접한 MRAM 셀들의 측벽 영역들이 노출되지 않으며, 따라서 프로세싱 동안 공격으로부터 보호된다는 것이다. 이는, 예를 들어, 임의의 증착물이 주입된 비활성 영역, 즉, 주입된 영역(710) 상에 그냥 있을 수 있기 때문에, MRAM 층들의 노출된 면들을 따른 가능한 재증착의 염려 없이, 층 스택(104)의 어떤 스퍼터링이 수행될 수 있게 한다. 결과적으로, 스퍼터링에 의해 층 스택(104)의 재료들의 일 부분을 제거하는 능력은 자기적 분리 및/또는 전기적 분리를 달성하기 위하여 더 낮은 이온 도우즈의 사용을 가능하게 한다. 예를 들어, MRAM 셀들(712)의 전기적 분리를 생성하기 위한 제 2 이온 노출에 있어, 더 낮은 산소 이온 도우즈가 층 스택(104) 내에 남아 있는 금속 재료의 더 작은 양을 산화시키기 위해 이용될 수 있다. 일부 실시예들에 있어, 이상에서 설명된 바와 같이, 상단 표면(708)의 레벨의 위치를 제어하기 위하여 제 2 이온 노출 전에 캐핑층을 증착하는 것이 최적일 수 있다.
추가 실시예들에 있어, 희망되는 MRAM 메모리 셀 크기를 규정하기 위하여, MRAM 셀들을 규정하는 마스크 특징부들이, 층들의 스택의 노출된 영역들 내로 이온들이 주입될 때 발생하는 주입된 종들의 측방 범위를 수용(accommodate)하도록 설계된다. 도 8은 이온 주입을 겪는 마스킹된 기판의 사시도 및 마스크에 대한 위치의 함수로서 이온 주입 종 농도를 보여주는 시뮬레이션된 농도 프로파일을 보여주는 합성 도해(illustration)를 도시한다. 이온들(802)이 기판(800)을 향해 보내지며, 마스크 특징부(804)에 의해 블로킹된다. 노출된 영역(806)에서, 이온들(802)이 층 스택(810) 내로 침투할 수 있으며, 이는 주입된 종 분포(808)를 야기한다. 이러한 예에 있어, 마스킹 효과 때문에, 마스크 특징부(804)의 가장자리에서의 이온 도우즈는 노출 영역(806)의 중앙에서의 최대치의 약 절반이다. 이에 더하여, 측방 범위가 약 6 nm이며, 이는 이온들(802)의 일 부분이 마스크 가장자리로부터 약 6 nm 이상으로 마스크 특징부(804) 아래에서 멈춘다는 것을 나타낸다. 주입된 종의 농도는 X-축을 따른 위치의 함수로서 점진적으로 0으로 떨어진다. 이는 마스크(804) 아래에 규정된 메모리 비트와 주입된 노출된 영역(806) 사이에 "퍼지 인터페이스(fuzzy interface)"를 초래하며, "퍼지 인터페이스"는 0과 노출된 영역(806) 내의 농도 사이의 주입된 종의 농도를 갖는다. 본 실시예들에 따르면, 이러한 문제는 마스크 특징부(804)의 측방 치수들을 설계 MRAM 셀 크기보다 더 크게 배열함으로써 처리된다. 예를 들어, 마스크 특징부(804)의 폭(및 다른 유사 마스크 특징부들(804)의 폭)이 MRAM 셀의 설계 폭을 초과할 수 있다. 이는, 마스크 특징부(804) 위에 컨포멀 필름(conformal film)을 증착함으로써 또는 공지된 리소그래피 기술들에 의해 달성될 수 있으며, 이는 컨포멀 필름 두께와 거의 동일한 양만큼 주입 종을 마스크 특징부(804) 아래의 희망되는 MRAM 셀로부터 측방으로 이격시키는 것을 초래한다.
이상에서 언급된 복수의 상이한 이온 노출들이 기판에 제공되는 실시예들에 있어, 이온 노출들의 순서가 달리 특정되지 않는 한 변화할 수 있다는 것이 주목되어야 한다. 그러나, 추가적인 실시예들에 따르면, 2 이상의 이온 노출들이 최종 MRAM 디바이스를 최적화하기 위하여 미리 설정된 시퀀스로 수행될 수 있다. 특정 실시예들에 있어, 인 이온들을 함유하는 제 1 이온 노출이 산소 이온들을 함유하는 제 2 이온 노출 전에 수행된다. 인 이온 노출은 이상에서 설명된 바와 같이 패턴화된 기판의 노출된 영역들을 자기적으로 소멸시키는데 사용될 수 있다. 그러나, 산소 전에 인을 노출된 영역들 내로 주입함으로써, 주입된 인 종이 후속 이온 노출에서 산소가 주입됨에 따라 산소에 대한 게터링 사이트(gettering site)를 생성하는 게터링 종으로서 역할할 수 있다. 이는 주입된 산소 종의 확산을 제한하는 효과를 가지며, 그럼으로써 MRAM 메모리 비트(셀)를 구성할 보호 영역들 내로의 산소의 원치않는 확산을 감소시킨다. 추가 실시예들에 있어, 다른 이온들이 게터링 사이트들로서 역할하도록 노출된 영역들 내로 주입될 수 있다.
다른 추가 실시예들에 있어, 이온 노출들이, 기판 온도를 대략 실온 이하로 유지하기 위해 능동 냉각이 기판에 제공되는 냉각된 기판들 상에서 수행될 수 있다. 확산 레이트가 일반적으로 온도 증가에 따라 지수적으로 증가하기 때문에, 이는 MRAM 셀 내로의 측방 확산을 포함하는 주입 종의 확산을 감소시키는 효과를 갖는다.
본 발명은 본 명세서에서 설명된 특정 실시예들에 의해 그 범위가 한정되지 않는다. 오히려, 본 명세서에서 설명된 실시예들에 더하여, 본 발명의 다른 다양한 실시예들 및 본 발명에 대한 수정예들이 이상의 상세한 설명 및 첨부된 도면들로부터 당업자들에게 자명해질 것이다. 따라서, 이러한 다른 실시예들 및 수정예들이 본 발명의 범위 내에 속하도록 의도된다. 또한, 본 발명이 본 명세서에서 특정 목적을 위한 특정 환경에서의 특정 구현예의 맥락에서 설명되었지만, 당업자들은 본 발명의 유용성이 이에 한정되지 않으며, 본 발명이 임의의 수의 목적들을 위해 임의의 수의 환경들에서 유익하게 구현될 수 있다는 것일 인식할 것이다. 따라서, 본 발명의 주제가 본 명세서에서 설명된 바와 같은 본 발명의 완전한 폭과 사상의 관점에서 이해되어야만 한다.

Claims (15)

  1. 자기 메모리로서,
    메모리 디바이스 베이스;
    상기 메모리 셀 베이스 상에 배치된 복수의 메모리 셀들로서, 각각의 메모리 셀은 메모리 셀 서로에게 공통되는 층들의 스택으로 배열된 복수의 자기 및 전기 전도성 층들을 포함하는 층 스택을 포함하는, 상기 복수의 메모리 셀들; 및
    상기 메모리 셀들 사이에 배치되며 각각의 메모리 셀을 둘러싸는 주입된 매트릭스(matrix)로서, 상기 주입된 매트릭스는 주입된 종과 상호혼합된 각각의 메모리 셀의 상기 층 스택의 성분 재료를 포함하며, 상기 주입된 매트릭스는 비-전도성 재료 및 비-자성 재료를 포함하고, 각각의 메모리 셀은 메모리 셀 서로로부터 전기적으로 및 자기적으로 분리되며, 상기 주입된 매트릭스의 외부 표면은 오목한 형상을 포함하는, 상기 주입된 매트릭스를 포함하는, 자기 메모리.
  2. 청구항 1에 있어서,
    상기 주입된 매트릭스는 산소 및 인을 포함하는, 자기 메모리.
  3. 청구항 1에 있어서,
    상기 복수의 메모리 셀들은 귀금속을 포함하는 적어도 하나의 층을 포함하고, 상기 주입된 매트릭스는 상기 메모리 셀들보다 작은 단위 면적당 상기 귀금속 농도를 포함하는, 자기 메모리.
  4. 청구항 1에 있어서,
    상기 주입된 매트릭스 내의 단위 체적 당 귀금속 농도는 각각의 메모리 셀의 층 스택 내의 귀금속 농도의 약 10% 이하인, 자기 메모리.
  5. 자기 메모리를 형성하는 방법으로서,
    복수의 전기 전도성 층들 및 복수의 자기 층들을 갖는 층 스택을 기판의 베이스부 상에 제공하는 단계;
    제 1 보호 영역 위의 상기 층 스택의 외부 표면 상에 제 1 마스크 특징부를 형성하고, 제 2 보호 영역 위의 상기 층 스택의 상기 외부 표면 상에 제 2 마스크 특징부를 형성하는 단계로서, 상기 제 1 마스크 특징부 및 제 2 마스크 특징부는 그들 사이의 상기 층 스택의 부분들에서의 상기 층 스택의 노출된 영역을 규정하는, 단계; 및
    상기 제 1 보호 영역을 상기 제 2 보호 영역으로부터 자기적으로 분리하는데 효과적인 이온 노출로 이온들을 상기 층 스택의 상기 노출된 영역을 향해 보내는 단계로서, 상기 이온 노출은 상기 층 스택의 상기 노출된 영역의 외부 표면에 대해 오목한 형상을 생성하는, 단계를 포함하는, 방법.
  6. 청구항 5에 있어서,
    상기 제 1 보호 영역을 상기 제 2 보호 영역으로부터 전기적으로 분리하기 위한 제 2 이온 노출로 이온들을 상기 노출된 영역을 향해 보내는 단계를 더 포함하는, 방법.
  7. 청구항 6에 있어서,
    상기 층 스택은 귀금속을 포함하고, 상기 제 2 이온 노출은 상기 층 스택으로부터 귀금속 종을 선택적으로 제거하는데 유효한, 방법.
  8. 자기 메모리를 형성하는 방법으로서,
    복수의 전기 전도성 층들 및 복수의 자기 층들을 갖는 층 스택을 기판의 베이스부 상에 제공하는 단계;
    제 1 보호 영역 위의 상기 층 스택의 외부 표면 상에 제 1 마스크 특징부를 형성하고, 제 2 보호 영역 위의 상기 층 스택의 상기 외부 표면 상에 제 2 마스크 특징부를 형성하는 단계로서, 상기 제 1 마스크 특징부 및 제 2 마스크 특징부는 그들 사이의 상기 층 스택의 부분들에서의 상기 층 스택의 노출된 영역을 규정하는, 단계;
    상기 제 1 보호 영역을 상기 제 2 보호 영역으로부터 자기적으로 분리하는데 효과적인 제 1 이온 노출로 제 1 이온들을 상기 층 스택의 상기 노출된 영역을 향해 보내는 단계로서, 상기 제 1 이온 노출은 게터링(gettering) 종을 더 포함하는, 단계; 및
    상기 제 1 보호 영역을 상기 제 2 보호 영역으로부터 전기적으로 분리하기 위한 제 2 이온 노출로 제 2 이온들을 상기 노출된 영역을 향해 보내는 단계로서, 상기 제 1 이온들은 상기 제 2 이온 노출 동안 상기 층 스택 내에서 상기 제 2 이온들의 확산을 감소시키는데 효과적인, 단계를 포함하는, 방법.
  9. 청구항 8에 있어서,
    상기 제 1 이온들은 인 및/또는 비소이며, 상기 제 2 이온은 산소인, 방법.
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