KR101588577B1 - A fabrication method of vertically aligned GaAs semiconductor nanowire arrays with large area - Google Patents

A fabrication method of vertically aligned GaAs semiconductor nanowire arrays with large area Download PDF

Info

Publication number
KR101588577B1
KR101588577B1 KR20140070745A KR20140070745A KR101588577B1 KR 101588577 B1 KR101588577 B1 KR 101588577B1 KR 20140070745 A KR20140070745 A KR 20140070745A KR 20140070745 A KR20140070745 A KR 20140070745A KR 101588577 B1 KR101588577 B1 KR 101588577B1
Authority
KR
Grant status
Grant
Patent type
Prior art keywords
iii
method
compound semiconductor
array
substrate
Prior art date
Application number
KR20140070745A
Other languages
Korean (ko)
Other versions
KR20150142266A (en )
Inventor
이우
신정호
Original Assignee
한국표준과학연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Grant date

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669Nanowires or nanotubes
    • H01L29/0676Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82BNANOSTRUCTURES FORMED BY MANIPULATION OF INDIVIDUAL ATOMS, MOLECULES, OR LIMITED COLLECTIONS OF ATOMS OR MOLECULES AS DISCRETE UNITS; MANUFACTURE OR TREATMENT THEREOF
    • B82B3/00Manufacture or treatment of nanostructures by manipulation of individual atoms or molecules, or limited collections of atoms or molecules as discrete units
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00Manufacture or treatment of nanostructures
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer, carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer, carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • H01L21/30612Etching of AIIIBV compounds
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer, carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer, carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3063Electrolytic etching
    • H01L21/30635Electrolytic etching of AIIIBV compounds
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer, carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer, carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82BNANOSTRUCTURES FORMED BY MANIPULATION OF INDIVIDUAL ATOMS, MOLECULES, OR LIMITED COLLECTIONS OF ATOMS OR MOLECULES AS DISCRETE UNITS; MANUFACTURE OR TREATMENT THEREOF
    • B82B3/00Manufacture or treatment of nanostructures by manipulation of individual atoms or molecules, or limited collections of atoms or molecules as discrete units
    • B82B3/0009Forming specific nanostructures
    • B82B3/0014Array or network of similar nanostructural elements
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82BNANOSTRUCTURES FORMED BY MANIPULATION OF INDIVIDUAL ATOMS, MOLECULES, OR LIMITED COLLECTIONS OF ATOMS OR MOLECULES AS DISCRETE UNITS; MANUFACTURE OR TREATMENT THEREOF
    • B82B3/00Manufacture or treatment of nanostructures by manipulation of individual atoms or molecules, or limited collections of atoms or molecules as discrete units
    • B82B3/0009Forming specific nanostructures
    • B82B3/0019Forming specific nanostructures without movable or flexible elements
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00Nanotechnology
    • Y10S977/70Nanostructure
    • Y10S977/762Nanowire or quantum wire, i.e. axially elongated structure having two dimensions of 100 nm or less
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00Nanotechnology
    • Y10S977/70Nanostructure
    • Y10S977/813Of specified inorganic semiconductor composition, e.g. periodic table group IV-VI compositions
    • Y10S977/815Group III-V based compounds, e.g. AlaGabIncNxPyAsz
    • Y10S977/819III-As based compounds, e.g. AlxGayInzAs
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00Nanotechnology
    • Y10S977/84Manufacture, treatment, or detection of nanostructure
    • Y10S977/888Shaping or removal of materials, e.g. etching

Abstract

본 발명은 하향식 방식으로 GaAs 반도체 나노선을 제조하는 방법에 관한 것으로, 메쉬형태의 금속박막을 대면적으로 제작하는 경제적인 방법을 통해 만들어진 금속박막을 양극(anode)으로 이용하여 외부로부터 전압 및 전류를 인가하여 갈륨비소 기판에 정공(h + )을 주입시킴으로써 습식 에칭공정을 지속적으로 유도하여 수직 정렬된 갈륨비소 반도체 나노선 어레이를 대면적으로 제작하는 방법과 관련이 있다. The present invention relates to a process for preparing a GaAs semiconductor nanowires from the top down method, using a metal thin film is made by an economical method of making a metallic thin film of a mesh form over a large area with the positive electrode (anode) voltage and current from an external there is applied to the by injecting holes (h +) in the GaAs substrate relates to a method of manufacturing a vertical-aligned GaAs semiconductor nanowire array by continuously guided to a wet-etching process over a large area. 얻어지는 대면적의 수직 정렬된 갈륨비소 반도체 나노선은 태양전지, 트랜지스터, 발광다이오드 등 나노소자 제작에 응용될 수 있다. Vertically aligned gallium arsenide semiconductor nanowires of the resulting large area may be applied to manufacturing the nanodevice, such as a solar cell, a transistor, a light emitting diode. 본 발명에서 갈륨비소 반도체 나노선의 직경은 금속박막의 메쉬 크기의 제어를 통해 조절이 가능하며, 나노선의 길이는 에칭시간, 인가전압 및 인가전류 제어를 통해 자유롭게 조절될 뿐 아니라 다른 III-V 반도체 나노선 어레이의 제조에 응용될 수 있다. GaAs semiconductor nanowire diameter in the present invention can be adjusted through control of the mesh size of the metal thin film, and the nanowire length is the etching time, the applied voltage and other III-V semiconductor, as well as applied to freely controlled through the current control or It may be applied to the manufacture of array lines.

Description

대면적의 수직 정렬된 갈륨비소 반도체 나노선 어레이 제작 공정{A fabrication method of vertically aligned GaAs semiconductor nanowire arrays with large area} Large-area vertical-aligned GaAs semiconductor nanowire array manufacturing steps of {A fabrication method of vertically aligned GaAs semiconductor nanowire arrays with large area}

본 발명은 금속메쉬 박막을 경제적으로 제조하는 방법에 관한 것이다. The present invention relates to a method of economically manufacturing a metal thin film mesh.

또한 본 발명은 상기 방법을 이용한 수직 정렬된 갈륨비소 반도체 나노선 어레이 제조방법에 관한 것이다. The present invention further relates to a vertically-aligned GaAs semiconductor nanowire array production process using the above method.

상세하게는 본 발명은 정렬된 나노크기의 구멍들을 갖는 금속박막을 양극(anode)로 사용하여 외부로부터 전압 또는 전류를 인가해 갈륨비소 기판에 정공(h + )을 주입시키고 결정학적 배향을 갖는 반도체 기판을 습식 에칭함으로써 직경과 길이가 제어된 넓은 표면적과 큰 종횡비를 갖는 수직 정렬된 갈륨비소 반도체 나노선 어레이를 대면적으로 제조하는 방법에 관한 것이다. Specifically, the semiconductor of this invention uses a metal thin film having holes of aligned nanoscale as the positive electrode (anode) by applying a voltage or current from the outside and injecting holes (h +) in the GaAs substrate having a crystallographic orientation by wet etching the substrate, to a method for manufacturing a vertical-aligned GaAs semiconductor nanowire array having a high surface area and high aspect ratio of diameter and length controlled to a large area.

최근, 저차원 반도체 나노구조물의 독특한 물리적, 구조적 특성으로 인하여 반도체 나노선을 이용한 고성능 소자로 응용하려는 연구가 활발히 진행되고 있다. Recently, due to the unique physical and structural properties of low-dimensional semiconductor nanostructures it has been actively studied application to a high-performance device using the semiconductor nanowires. 실리콘(Si)이나 게르마늄(Ge) 등 단일원소로 구성된 단결정 반도체에 비하여 2종류 이상의 원소로 결합된 화합물 반도체는 다양한 원소의 조합방법과 조성비를 이용해 목적에 맞는 여러 종류의 반도체 나노소자를 구현해 낼 수 있다. Silicon (Si) or germanium (Ge), such as a combination of 2 or more elements than the single-crystal semiconductors composed of a single element compound semiconductor is able to implement the semiconductor nanodevice several types of fit for purpose using a combination method and the composition ratio of the various elements have.

이 중, III-V 반도체인 갈륨비소는 실리콘에 비해 전자의 이동속도가 5배 이상 빠를 뿐 아니라 트랜지스터 구조가 간단하여 많은 고속 집적회로를 만들 수 있다. Of these, III-V semiconductor of gallium arsenide can be permitted to have a large high-speed integrated circuit, as well as at least five times faster than the moving speed of the electron in the silicon transistor has a simple structure. 또한 250GHz에 이르는 고주파 대역까지 처리할 수 있으며, 온도변화에 영향을 적게 받기 때문에 실리콘과 비교해 동작 시 노이즈가 적은 장점이 있다.무엇보다도 직접천이형(direct bandgap) 반도체 특성을 갖고 있어 발광효율이 우수해 최근 급격한 성장을 보이는 발광다이오드(LED) 또는 태양전지 모듈의 소재로 각광받고 있다. Can also be processed to a high frequency band up to 250GHz, and, since receiving less affected by the temperature change the noise is little advantage in operation compared to silicon. First of all direct transition type (direct bandgap) excellent's light emission efficiency has a semiconductor characteristic recently it has been in the spotlight as a material of a light emitting diode (LED) or a solar cell module showing rapid growth.

따라서 갈륨비소 나노선을 실제 소자로 이용하기 위해서는 나노선의 직경과 길이를 균일하게 제어하는 것이 필수적일 뿐 아니라 넓은 표면적과 큰 종횡비를 갖는 고품질의 수직 정렬된 갈륨비소 나노선 어레이를 공간적으로 잘 정렬시키고 그 밀도를 조절하는 것이 선행되어야 한다. Thus, GaAs or in order to use the route with the actual element nanowire diameters and lengths to uniformly control is essential work as well and spatially aligned with the high-quality vertical alignment having a large surface area and high aspect ratio GaAs nanowire array that to control the density to be followed.

지금까지 보고된 바에 따르면 갈륨비소 나노선의 성장법으로는 크게 상향식 접근법(Top-down)과 하향식 접근법(Bottom-up)으로 분류할 수 있다. It has been reported so far in the gallium arsenide nanowire growth method will be roughly divided into a bottom-up approach (Top-down) and top-down approach (Bottom-up).

상향식 접근법으로는 분자선증착법(Molecular Beam Epitaxy, MBE), 유기금속화학증착법(Metal Organic Chemical Vapor Deposition, MOCVD) 등을 이용하여 성장시킬 수 있다. A bottom-up approach may be grown by using a molecular beam deposition method (Molecular Beam Epitaxy, MBE), metal organic chemical vapor deposition method (Metal Organic Chemical Vapor Deposition, MOCVD). 그러나 상기의 상향식 접근법에서는 나노선 성장 시 트윈과 같은 결함이 발생할 뿐 아니라 균일한 길이와 직경을 갖는 나노선을 기판으로부터 수직 정렬시키는데 있어 어려움이 있다. However, in the bottom-up approach, or it sikineunde vertical alignment from the substrate a nanowire having a length and a diameter, as well as cause a defect such as a twin-uniform growth, it is difficult during route. 또한 하향식 접근법으로는 건식에칭과 습식에칭으로 나눌 수 있는데 건식에칭으로 대표되는 이온빔 에칭(Reactive Ion Etching, RIE)은 고가의 장비를 필요로 하고 공정 과정에서 재료에 손상을 줄 수 있을 뿐 아니라 표면이 불균일하고 다량의 불순물을 포함할 수 있는 단점이 있다. In addition, the surface of the top-down approach to not only be able to give a dry etching and can be divided by a wet etching etching ion beam typified by dry etching (Reactive Ion Etching, RIE) is damage to the material in the process requires the process expensive equipment It has a drawback that can be non-uniform, and it contained a large amount of impurities. 따라서 물리적, 화학적 특성에 크게 영향을 줄 수 있어 소자설계에 있어 변수가 될 수 있기 때문에 바람직하지 못한다. Therefore, it can seriously affect the physical and chemical properties it does not preferable because it can be a variable element in the design.

한편, 금속을 촉매로한 화학적에칭(Metal-assisted chemical etching)으로 대표되는 습식에칭은 현재 실리콘 나노선 제조에 있어 그 연구가 가장 활발히 진행되고 있으며 패터닝된 박막을 촉매로 사용하여 산화제가 포함된 에칭액에 담지시킴으로써 자발적인 반응을 유도시켜 짧은 시간에 길이와 직경이 제어된 나노선을 얻어내는 방법이다. On the other hand, wet etching which is representative of the metal by chemical etching (Metal-assisted chemical etching) by a catalyst in the present silicon nanowire prepared and its research is taking place most actively, and a using a patterned thin film of the catalyst include an oxidizing etching solution by supporting on a method that takes the length and diameter of the nanowire it is controlled in a short period of time to induce a spontaneous reaction. 이러한 방법은 갈륨비소를 포함한 III-V 반도체 나노선 제조에 있어 그 연구범위가 확대되고 있다. In this way it is expanding its scope studies on manufacturing III-V semiconductor nanowires including GaAs.

하지만 갈륨비소를 포함한 III-V 반도체 기판의 경우 이러한 금속을 촉매로 한 화학적 에칭 시 수직 에칭과 동시에 측면 에칭이 활발히 일어나 균일한 직경과 길이를 갖는 나노선을 제조하기가 어려울 뿐 아니라 종회비가 큰 나노선을 제조하는데 있어 어려움이 있다. However, in III-V semiconductor substrate, including GaAs, as well as difficult to manufacture a nanowire that has a chemical etching when the diameter and length of the side etching is actively up evenly at the same time as vertical etching such a metal as catalyst Zhong Hui ratio is greater or there are difficulties in preparing the route.

본 발명의 목적은 종래 금속을 촉매로 사용하는 갈륨비소 반도체 기판의 화학적 습식에칭을 통한 갈륨비소 반도체 나노선 어레이 제작공정이 갖는 여러 가지 기술적 한계를 극복함으로써 수직 정렬된 균일한 직경과 길이를 갖는 갈륨비소 반도체 나노선 어레이를 제공하는 것이다 An object of the present invention is the gallium having a diameter and length of the uniform vertically aligned by overcoming a number of technical limitations the GaAs semiconductor nanowire array manufacturing process through chemical wet etching of the GaAs semiconductor substrate conventionally used metal to a catalyst having to provide arsenide semiconductor nanowire array

또한 본 발명의 목적은 상기 수직 정렬된 균일한 직경과 길이를 갖는 갈륨비소 반도체 나노선 어레이를 대면적으로 제작하는 기술을 제공하는 것이다. It is also an object of the invention to provide a technique of manufacturing a gallium arsenide semiconductor nanowire array having a uniform diameter and the length of the vertically aligned over a large area.

또한 본 발명의 또 다른 목적은 측면 에칭을 억제하여 균일한 직경을 갖는 종횡비가 큰 나노선을 제조함으로써 III-V 반도체 기판에서 보편적으로 나타나는 측면 에칭 효과에 의한 길이적 한계를 극복할 수 있는 방법을 제공하는 것이다. Also a way is still another object of the present invention to overcome the length limitations due to the side etching effect appears universally in III-V semiconductor substrate by producing a large nanowire aspect ratio having a uniform diameter to suppress the side etching to provide.

또한 본 발명은 갈륨비소 기판의 도핑 농도 및 도핑 종류에 상관없이 수직 정렬된 갈륨비소 나노선 어레이를 제조할 수 있는 방법을 제공하는 것이다. In another aspect, the present invention is to provide a method capable of manufacturing a vertical-aligned GaAs nanowire array, regardless of the doping concentration and doping type of the GaAs substrate.

또한, 결정학적 배향이 다른 기판에 상관없이 기판과 동일한 방향성을 갖는 수직정렬된 갈륨비소 나노선 어레이를 제조할 수 있는 방법을 제공하는 것이다. Further, to provide a process with a crystallographic orientation can be produced vertically-aligned GaAs nanowire array having the same orientation as the substrate, regardless of any other substrate.

또한, 한 가지 결정학적 배향을 갖는 갈륨비소 기판에서 제조된 갈륨비소 나노선의 에칭방향을 제어하여 한 가지 이상의 결정학적 배향을 갖는 갈륨비소 나노선 어레이를 제조할 수 있으며 결정학적 배향이 주기적으로 교차된 지그재그 형태의 갈륨비소 나노선 어레이를 제조할 수 있을 뿐 아니라 다공성 갈륨비소 나노선 어레이를 제조하는 방법을 제공하는 것이다. Further, to manufacture one of the crystallographic manufactured by a GaAs substrate having a oriented to gallium control the etching direction arsenic nanowire having more than one crystallographic orientation GaAs nanowire array and the crystallographic orientation periodically cross only it can be manufactured in the GaAs nanowire array zigzag form as porous gallium to provide a process for producing a non-small nanowire array.

상기의 목적을 달성하기 위하여 본 발명의 일 측면에 따르면 (a) 갈륨비소 기판 표면에 패터닝된 금속메쉬를 준비하는 단계; According to one aspect of the present invention in order to attain the object of the method comprising: (a) preparing a metal mesh pattern on a GaAs substrate surface; 및 (b) 금속메쉬에 외부 바이어스를 인가해 에칭액에서의 갈륨비소 기판을 습식에칭시키는 단계; And (b) a step of applying an external bias to wet etch a GaAs substrate in the etching solution to the metal mesh; 를 포함하는 갈륨비소 나노선 어레이 제조방법이 제공된다. The method for producing GaAs nanowire array is provided comprising a.

본 발명의 일 양태에 따르면, 상기 (a) 단계는 (a1) 갈륨비소 기판 상에 유기계입자의 모노레이어 어레이를 형성하는 단계; In accordance with one aspect of the present invention, wherein (a) comprises forming a monolayer array of organic particles in the (a1) GaAs substrate; (a2) 상기 유기계 입자 모노레이어 어레이 상에 금속박막을 증착하는 단계; (A2) depositing a metal thin film on the organic particle monolayer array; 및 (a3) 상기 유기입자 모노레이터 어레이를 제거하여 금속메쉬를 제조하는 단계; And (a3) ​​preparing the metal mesh by removing the organic particles mono radar array; 를 더 포함하여 이루어질 수 있다. The it may further include.

또한 본 발명의 일 양태에 따르면, 상기 (a1) 단계는 먼저 갈륨비소 기판을 전처리하는 단계를 더 포함하여 이루어질 수 있다. Also it may be made In accordance with one aspect of the present invention, in the (a1) step is first further comprising pre-processing the GaAs substrate.

또한 본 발명의 일 양태에 따르면, 상기 (a2)단계 이후에 열을 가하거나 또는 산소분위기(공기 또는 산소나 오존 분위기)에서 플라즈마 처리하여 유기계 입자 어레이의 유기입자를 수축시켜서 어레이와 어레이 사이의 간극을 넓혀 주어 나노선의 형성 거리를 조절할 수도 있다. In addition, the gap between the In accordance with one aspect of the present invention, the (a2) to the plasma treatment in the application of heat in a later step, or an oxygen atmosphere (air or oxygen or ozone atmosphere) by contracting the organic particles of the organic particle array array and the array the distance may be given to control the formation of nanowires widened.

이하 본 발명의 양태를 구체적으로 살피면 다음과 같다. Salpimyeon the following aspects of the present invention in detail.

본 발명의 일 양태는 (a) III-V족 화합물 반도체 기판 표면에 패터닝된 금속나노 메쉬를 준비하는 단계; One aspect of the present invention is a step of preparing the metal nano-mesh patterned on a semiconductor substrate surface (a) III-V group compound; 및 (b) 금속메쉬에 외부 바이어스를 인가해 에칭액에서의 갈륨비소 기판을 습식에칭시키는 단계; And (b) a step of applying an external bias to wet etch a GaAs substrate in the etching solution to the metal mesh; 를 포함하는 III-V족 화합물 반도체 나노선 어레이 제조방법을 제공하는 것이다. III-V group to provide a compound semiconductor nanowire array manufacturing method comprising a.

본 발명의 양태는 상기 양태에서 (a) 단계는 (a1) 갈륨비소 기판 상에 유기계입자의 모노레이어 어레이를 형성하는 단계; Aspect of the invention is to form a monolayer array of step (a) in the above embodiment are organic particles on the (a1) GaAs substrate; (a2) 상기 유기계 입자 모노레이어 어레이 상에 금속박막을 증착하는 단계; (A2) depositing a metal thin film on the organic particle monolayer array; 및 (a3) 상기 유기입자 모노레이터 어레이를 제거하여 금속메쉬를 제조하는 단계; And (a3) ​​preparing the metal mesh by removing the organic particles mono radar array; 를 더 포함는 III-V족 화합물 반도체 나노선 어레이의 제조방법을 제공하는 것이다. A to provide a method for producing pohamneun more Group III-V compound semiconductor nanowire array.

본 발명의 양태는 또한 상기 (a2)단계 후에 열을 가하거나 또는 공기나 산소나 오존 분위기에서 플라즈마처리하여 유기계 입자 어레이의 입자를 수축시켜서 어레이와 어레이 사이의 간극을 넓혀 주는 단계를 더 포함하는 III-V족 화합물 반도체 나노선 어레이의 제조방법을 제공하는 것이다. Aspect of the invention is also III further comprising the step giving by the application of heat after the (a2) step or plasma treatment, or air, oxygen or ozone atmosphere by shrinking the particles of the organic-based grain array to widen the gap between the array and the array -V-group to provide a method for producing the compound semiconductor nanowire array.

본 발명의 양태에선 상기 전도성 메쉬 구멍의 모양이 원형, 타원형, 정사각형, 직사각형, 섬유형 및 다각형 중 적어도 어느 하나의 형상인 III-V족 화합물 반도체 나노선 어레이의 제조방법을 제공하는 것이다. In aspects of the present invention to provide a method for producing the shape of the conductive mesh hole round, oval, square, rectangular, fiber-like and at least one of a III-V group compound semiconductor nanowire array shape of the polygon.

본 발명의 양태는 또한 상기 전도성 메쉬를 양극(anode)으로 전압 또는 전류를 인가하여 III-V족 화합물 반도체 나노선 어레이의 제조방법을 제공하는 것이다. Aspect of the invention is also to provide a method of manufacturing a III-V group compound semiconductor nanowire array by applying a voltage or current to the conductive mesh as an anode (anode).

본 발명의 양태에서 전도성 메쉬는 에칭액에 부식되지 않는 금속, 예를 들어 은(Ag), 금(Au), 팔라듐(Pd) 또는 백금(Pt)을 포함하는 것인 III-V족 화합물 반도체 나노선 어레이의 제조방법을 제공하는 것이다. The conductive mesh in the embodiment of the invention is a metal that is not corroded to an etching solution, for example, silver (Ag), gold (Au), palladium (Pd) or platinum of Group III-V compound semiconductor nanowires comprises (Pt) to provide a method for producing the array. 본 발명의 상기의 전도성 메쉬는 둘 이상의 원소를 갖는 합금이거나, 둘 이상의 금속을 다층으로 증착하여 사용하는 III-V족 화합물 반도체 나노선 어레이의 제조방법일 수 있다. Or the alloy having the above-described conductive mesh is more than one element of the present invention, it can be a production method of the III-V group compound semiconductor nanowire array used to deposit two or more metals in a multi-layer. 또한, 상기의 전도성 메쉬는 유기계 입자를 이용한 제조 방법 이외에 다양한 패터닝 방법을 통해서도 제조될 수 있다. Further, the conductive mesh of the above may be made via a variety of patterning method other than the manufacturing method using the organic particles.

또한 본 발명은 상기 나노선의 길이는 상기 습식 에칭이 수행되는 시간에 의해 제어되거나 인가된 바이어스의 크기에 의해 제어되는 것을 특징으로 하는 III-V족 화합물 반도체 나노선 어레이의 제조방법을 제공하는 것일 수 있다. In another aspect, the present invention can be to the nanowire length is provided a method of manufacturing a III-V group compound semiconductor nanowire array, characterized in that, controlled by the size of the control or the applied bias by the time at which the wet etch performed have.

또한 본 발명의 상기 에칭액이 불산(HF), 염산(HCl) 또는 질산(HNO 3 )을 포함하는 것인 III-V족 화합물 반도체 나노선 어레이의 제조방법을 제공하는 것일 수 있다. Also it may be provided by the above etching solution of the present invention, hydrofluoric acid (HF), hydrochloric acid (HCl) or nitric acid (HNO 3) method of manufacturing a III-V group compound semiconductor nanowire array comprises.

또한 본 발명은 상기 습식에칭단계에서 나노선의 형태가 기판으로부터 수직하거나 지그재그 형태를 갖도록 제조하는 III-V족 화합물 반도체 나노선 어레이의 제조방법일 수 있다. In another aspect, the present invention may be a production method of the III-V group compound semiconductor nanowire array for producing the vertical, or have a zig-zag shape from a nanowire shape substrate from the wet etch step. 또한 본 발명은 상기 습식에칭단계에서 기판에 바이어스를 가해 나노선이 다공성 표면을 갖도록 유도하는 III-V족 화합물 반도체 나노선 어레이의 제조방법일 수 있다. In another aspect, the present invention may be a production method of the III-V group compound semiconductor nanowire array for applying a bias to the substrate nanowire is induced to have a porous surface in the wet etching step.

또한 본 발명은 상기 습식에칭단계에서 나노선의 단축길이는 다공성 전도성 메쉬의 구멍 크기를 변화에 따라 조절되는 III-V족 화합물 반도체 나노선 어레이의 제조방법일 수 있다. In another aspect, the present invention may be a production method of the III-V group compound semiconductor nanowire array that shortening the nanowire in the wet etching step is controlled by the pore size of the porous conductive mesh to change.

본 발명에서 상기 III-V족 화합물 반도체가 갈륨비소인 것일 수 있다. A semiconductor wherein the III-V group compound may be a gallium arsenide in the present invention.

이하 본 발명의 제조방법의 단계에 대하여 설명한다. It will be described in the following steps of the manufacturing method of the present invention.

본 발명에서 상기 (a1) 단계의 유기계 입자 모노레이어 어레이의 형성은 갈륨비소기판의 전체에 형성하는 것을 기본으로 하지만, 필요에 의해서 일부만을 형성할 수 있고, 또한 상기 유기계 입자 에레이를 2층 또는 3층 등의 복수층으로 하여 갈륨비소나노선의 형태를 수직형이 아닌 부정형으로 제조할 수도 있다. Forming an organic particle monolayer array of the (a1) step in the present invention is the gallium to default to form the whole of the arsenic substrate, it is possible to form only a part by the need, and the organic particle array: this two-layer or three- by a plurality of layers, such layers can also be manufactured in the form GaAs nanowire to a non-vertical inverted. 이러한 복수층은 또한 전부 또는 필요에 의해 일부만을 형성할 수 있으며 서로 혼재하도록 형성할 수도 있다. The plurality of layers is also possible to form only a portion needed by the whole or may be formed so as to coexist with each other. 본 발명에서 확률적으로 모노레이어 어레이를 형성하는 경우라도 일부 결함(디펙트)를 가질 수도 있음은 당업자에게 자명하지만 가장 좋게는 최밀충진된 형태의 모노레이어로 하는 것이 가장 좋다. When stochastic form a monolayer array in the present invention that any apparent to those skilled in the art will also have some defects (defect) but the better, it is best to a monolayer of filled form of the highest density.

본 발명에서 갈륨비소 기판의 전처리를 하는 것이 오염물질을 제거하여 형성되는 나노선의 균일성을 위하여 좋다. To the pre-treatment of the GaAs substrate in the present invention it may for nanowire uniformity is formed by removing the contaminants. 전처리는 유기용제 및 이온수룰 번갈아가며 수세하여 전처리하는 것이 좋다. Pretreatment may be pre-washed with water, organic solvent and water alternately rule. 유기용제는 상기 갈륨비소 기판을 손상하지 않는 것이라면 제한되지 않고 예를 들면 아세톤, 케톤, 에탄올, 메탄올, 에틸에테르, 에틸아세테이트 또는 테트라하이드로퓨란 등을 예로들 수 있지만 이에 한정하지 않는다. Organic solvents are exemplified such as the gallium arsenide if not detrimental to the substrate is not limited, for example acetone, a ketone, ethanol, methanol, ethyl ether, ethyl acetate or tetrahydrofuran, but not limited thereto. 전처리는 와류에서 할 수도 있고 그냥 흘러줄 수도 있는 등 다양한 수단을 채택할 수 있다. Pretreatment may adopt a variety of means, including also in the vortex, and that might just flowed.

본 발명에 따르는 상기 유기계 입자 모노레이어 어레이를 갈륨비소 기판에 형성하는 방법은 유기계 입자를 용매나 물의 표면에 모노레이터 형태로 분산시킨 후 갈륨비소 기판에 이송하여 형성한다. A method of forming the organic particle monolayer array according to the invention the GaAs substrate to form the mixture to disperse the organic particles form a mono concentrator in a solvent or a surface of water transferred to the GaAs substrate. 전사방법은 다양하게 채택할 수 있는데, 예를 들면 갈륨비소 기판을 유기계 입자가 분산된 액상 매체에 투입한 후 기판을 액상 매체로부터 서서히 빼냄으로써 유기계 입자가 기판표면에 모노레이어 어레이를 형성할 수 있다. Transfer method may be variously employed, for example gallium slowly out naemeurosseo organic particles and, after the substrate In the arsenic substrate to the liquid medium is an organic-based particle dispersion from a liquid medium to form a mono-layer array to the substrate surface . 상기 액상매체는 유기계 입자의 성질에 따라서 다양한 매체를 채택할 수 있음은 자명하다. The liquid medium is, it is obvious that may employ a variety of media in accordance with the nature of the organic particles. 예를 들면 물이나 상기 전처리에 사용하는 유기계 용매들을 채택할 수도 있지만 이에 한정하는 것은 아니다. For example it may employ the organic solvent to be used in water, the pre-treatment, but is not limited to this.

본 발명에서 상기 유기계 입자는 크기가 1 nm 내지 5000 ㎛, 좋게는 10 nm 내지 100 ㎛, 더욱 좋게는 10 nm 내지 10 ㎛ 까지 다양하게 조절할 수 있지만 이에 한정하는 것은 아니다. The organic particles in the present invention is not intended to size is 1 nm to 5000 ㎛, preferably from a wide range of adjustment from 10 nm to 100 ㎛, more preferably from 10 nm to 10 ㎛, but not limited thereto. 유기계 입자의 종류로는 예를 들면 폴리스티렌, 폴리메틸메타크릴레이트, 폴리올레핀, 폴리비닐아세테이트, 폴리부타디엔, 가교아크릴입자, 에폭시 입자 또는 기타 고무입자 등의 다양한 것을 채택할 수 있으며, 이에 한정하는 것은 아니다. In an organic particle kind it is, for to example adopting various, such as polystyrene, polymethyl methacrylate, polyolefin, polyvinyl acetate, polybutadiene, crosslinked acrylic particles and epoxy particles or rubber particles, and is not limited to: . 폴리스티렌입자가 비중이 낮아서 물에 부유하고 또한 상업화 된 것이 많이 있으므로 이를 채택하는 것도 좋지만 이에 한정하는 것은 아니다. The polystyrene particles lower the weight suspended in water and also because many things commercialized great, but employing them is not limited to this.

또한 본 발명에서 상기 유기계 입자의 형태는 원형, 타원형, 정사각형, 직사각형, 섬유형 또는 판상형 등 다양한 형태를 가질 수 있으며, 이러한 형태에 따라 본 발명에서 제조되는 나노선의 형태도 다양한 형태를 가질 수 있다. In addition, the form of the organic particles in the present invention may take a variety of forms also form the nanowire produced in the present invention according to a circle, an ellipse, and can have a variety of configurations, such as square, rectangular, fiber-like or plate-shaped, this shape. 이는 유기계 입자의 형태에 따라서 금속메쉬의 구멍의 형태가 결정되고, 금속메쉬의 형태에 따라서 나노선의 형태가 결정되기 때문이다. This is in the form of holes in the metal mesh according to the type of the organic particles is determined, is because the shape determined by the form of the metal nanowire mesh.

한편, 본 발명에서는 상기 (a2)단계 이후에 열을 가하거나 또는 산소분위기(공기 또는 산소나 오존 분위기)에서 플라즈마 처리하여 유기계 입자 어레이의 유기계 입자를 수축시켜서 어레이와 어레이 사이의 간극을 넓혀 주어 나노선의 형성 거리를 조절할 수도 있다. On the other hand, given the present invention to widen a gap between the (a2) to the plasma treatment in the application of heat in a later step, or an oxygen atmosphere (air or oxygen or ozone atmosphere) by contracting the organic particles of the organic particle array array and the array nano It may adjust the distance form the line. 이러한 단계를 가짐으로써 유기계 입자가 수축하는 현상은 플라즈마 처리나 또는 열처리에 의해서 가교되거나 또는 입자 내부의 팽창된 부피가 치밀하게 수축하기 때문이다. Phenomenon in which the organic particle shrinkage by having these steps, because the cross-linking by the heat treatment or plasma treatment or, or the expansion volume of the particles inside to tightly shrink. 열처리를 하는 경우에는 유기계 입자가 용융되지 않아야 하므로, 유리전이온도 이상 용융온도 미만의 온도에서 열처리하는 것이 좋다. When the heat treatment is therefore not to be an organic particles melt, it is appropriate that the heat treatment at a temperature more than a glass transition temperature less than the melting temperature.

본 발명이 상기 (a2)단계에서 채택되는 금속박막의 증착단계는 이 기술 또는 인접기술에서 채택하는 기존의 다양한 금속박막 형성방법을 채택할 수 있는 것이어서 여기서 특별한 방법으로 한정하지 않는다. Deposition step of the metal thin film to which the present invention is adopted in the above (a2) step geotyieoseo that can employ a variety of conventional metal thin film forming method of employing in the art or described herein adjacent, but not always limited in a particular way. 예를 들면 나노선 어레이의 제작 시 전극으로 사용되는 팔라듐(Pd), 금(Au), 백금(Pt), 또는 은(Ag)을 증착시킬 수 있는데, 금속의 증착은 열증착(thermal evaporation), 플라즈마 증착(plasma sputter) 또는 전자빔 증착(e-baem evaporation)을 통해 이루어질 수 있다. For example, or may be deposited of palladium (Pd), gold (Au), platinum (Pt), or silver (Ag) is used as an electrode during the production of routes array, deposition of a metal is thermal deposition (thermal evaporation), It may be formed through a plasma vapor deposition (plasma sputter) or electron beam evaporation (e-baem evaporation).

다음으로 본 발명의 (a3)단계에 대하여 설명한다. It will be described next in (a3) ​​step of the present invention. 본 발명의 (a3)단계는 금속의 증착 후 유기계 입자를 제거하는 공정이다. (A3) step of the present invention is a process of removing the organic particles after deposition of the metal. 상기 유기계 입자를 제거함으로써 갈륨비소 기판상에 부착된 유기계 입자가 부착위치가 메쉬형태로 생성되게 된다. By removing the organic-based particles, the organic particles, the mounting position is attached on the GaAs substrate are generated in the form of a mesh. 유기계 입자의 제거는 용매로 용해시켜 제거하거나 또는 비용매에 넣은 후 초음파 처리등을 통하여 물리적으로 탈리시킬 수도 있지만 어느 하나의 방법에 한정하는 것은 아니다. Removal of the organic particles may be eliminated by physical removal was placed in a non-solvent, or by dissolving in a solvent such as through sonication, but is not limited to any one method. 예로서 본 발명에서 폴리스티렌 입자를 채택하는 경우에는 톨루엔 또는 클로로포름에 넣은 후 초음파 처리를 하여 갈륨비소 기판의 표면에 정렬되어 있는 폴리스티렌 나노입자를 제거함으로써 다공성 금속메쉬를 제조할 수 있다. As an example, if employing a polystyrene particle in the present invention can be produced a porous metal mesh by removing the polystyrene nanoparticles are arranged on the surface of the GaAs substrate to ultrasonic treatment was placed in toluene and chloroform.

상기와 같이 유기계 입자를 제거하면, 금속박막이 증착된 갈륨비소 기판 상에 금속박막의 두께와 상기 유기계 입자의 부착장소의 높이 편차에 의해 메쉬가 형성된다. Removing the organic particles as described above, the mesh is formed by the thickness and the height variation of the mounting place of the organic particles of the metal thin film on a GaAs substrate with a thin metal film is deposited.

본 발명의 일 실시예에 따르면, 상기 다공성 금속메쉬의 구멍의 단면은 원형, 타원형, 정사각형, 직사각형 및 정다각형 중 적어도 어느 하나의 형상일 수 있다. According to one embodiment of the invention, the cross-section of the holes of the porous metal mesh may be at least any one of shapes of a circle, an ellipse, a square, a rectangle and a regular polygon.

또한 본 발명에서 사용된 다공성 메쉬의 재료는 금(Au), 은(Ag), 팔라듐(Pd) 또는 백금(Pt) 이 우수한 특성을 가지지만 이에 한정하는 것이 아니고, 그 이외에도 특정 에칭액에 부식되지 않는 금속을 포함할 수 있으므로 이에 한정하는 것은 아니다. In addition, the material of the porous mesh used in the present invention, gold (Au), silver (Ag), palladium (Pd) or platinum (Pt) is not intended to only have limited excellent properties, and in addition does not corrode a specific etching solution it may comprise a metal is not limited to this.

다음 본 발명의 하나의 양태에 따른 상기 (b) 단계에 대하여 설명한다. It will be described in the following step (b) in accordance with one aspect of the present invention.

상기 (b)단계는 상기 (a) 단계를 통해 준비된 다공성 금속메쉬를 이용해 갈륨비소 기판을 습식에칭하여 나노선을 형성하는 것을 특징으로 할 수 있다. The step (b) may be a GaAs substrate using the prepared porous metal mesh through the step (a) so as to form a wet-etched nanowire. 본 발명의 일 양태에 따르면, 상기 (b) 단계는 외부 바이어스를 다공성 금속메쉬로 직접 인가해 금속메쉬 하부에 접촉되어 있는 갈륨비소 기판에 정공(h + )을 형성시킴으로써 에칭액에서 갈륨비소 기판을 습식에칭하여 탑-다운 방식으로 나노선이 형성되게 된다. In accordance with one aspect of the present invention, the step (b) is a gallium arsenide substrate in the etching solution by forming a positive hole (h +) in the GaAs substrate on which it is applied directly to an external bias of a porous metal mesh contact with the metal mesh bottom wet etching the top-down method with the nanowires are to be formed.

즉, 금속기판과 접촉되는 갈륨비소기판이 에칭되면서 상기 접촉되지 않은 메쉬형태의 부분은 갈륨비소기판의 에칭에 의해 낮아지면서 에칭되지 않은 메쉬 위치에서는 나노선 그대로 에칭되지 않고 있으므로 나노선 형태가 생성되게 되는 것이다. That is, to be the parts of the mesh that are not in contact, so not as nano etching the As reduced by etching is not etched mesh position of the GaAs substrate or the flying type is created while etching the GaAs substrate to be in contact with the metal substrate It will be.

본 발명에서는 외부에서 인가되는 파워는 직류 전류, 전압 및 이들의 펄스형태를 포함할 수 있다. In the present invention, it is possible to power applied from the outside comprises a DC current, voltage, and those of the pulse type.

이때 얻어지는 갈륨비소 나노선의 종횡비(=길이/지름)는 인가된 산화 전압, 산화 전류, 에칭액의 농도 및 에칭시간의 조절을 통해 제어된다. At this time, the resulting GaAs nanowire aspect ratio (= length / diameter) is controlled through the adjustment of concentration and an etching time of the applied voltage oxidation, oxidation current, the etching solution.

본 발명의 일 양태에 따르면, 상기 (b)단계에 사용되는 에칭액은 불산(HF), 염산(HCl) 또는 질산(HNO 3 ) 등 갈륨비소를 에칭할 수 있는 모든 용액을 포함할 수 있으므로 이에 한정하는 것은 아니다. In accordance with one aspect of the present invention, the etching solution used in the step (b) is hydrofluoric acid (HF), hydrochloric acid (HCl) or nitric acid (HNO 3), such as gallium may contain any solution capable of etching the non-small limited It does not. 또한, 본 발명에 사용된 갈륨비소 에칭액은 탈이온수에 희석된 에칭액을 포함할 수 있으며 탈이온수 및 무수에탄올(C 2 H 5 OH)의 혼합액일 수 있지만 이에 한정되는 것은 아니다. Further, the GaAs etching solution used in the present invention is not intended to include the etching solution diluted in de-ionized water may be a mixture of deionized water and absolute ethanol (C 2 H 5 OH), but is not limited thereto.

본 발명에서 상기 금속박막에 인가하는 바이어스는 0.5 내지 50 mA의 전류 (전류밀도 : 2.5 내지 250 mA/cm 2 ) 또는 0.2 내지 10V의 전압 내에서 인가할 수 있다. Bias to be applied to the metal thin film in the present invention is 0.5 to 50 mA of current: it is possible to apply in the voltage (a current density of 2.5 to 250 mA / cm 2) or from 0.2 to 10V.

한편, 본 발명에서는 또한 갈륨비소 기판의 도핑된 것을 대상으로 할 수도 있다. On the other hand, in the present invention it may also be targeted to the doping of the GaAs substrate. 외부에서 가해지는 직류 전류 또는 전압으로 갈륨비소 기판의 전기화학적 에칭을 유도하여 갈륨비소 나노선을 제조하는 본 발명은 일정 도핑 농도 이상에서 전기적 특성을 갖는다면 그 이상의 도핑 농도와 타입에 무관하게 나노선을 제조할 수 있다는 장점을 가지며, 일반적으로 원하는 전기적 특성을 갖는 갈륨비소 기판을 제조하기 위해 별도의 도핑공정 없이도 필요한 도핑 농도를 갖는 웨이퍼를 직접적으로 에칭하기 때문에 추가 도핑공정이 필요 없다는 장점을 가진다. The present invention to a DC current or a voltage applied from the outside to induce the electrochemical etching of the GaAs substrate for preparing a GaAs nanowires if having electrical properties in more than a predetermined doping concentration independent of the higher doping concentration and type nanowires has that advantage can be prepared, it has the advantage that the need for additional doping process, the wafer having a doping concentration necessary without the need for additional doping process because it directly etched in order to typically manufacture the GaAs substrate having the desired electrical properties.

한 가지 결정학적 배향을 갖는 갈륨비소 기판에서 제조된 갈륨비소 나노선의 에칭방향을 제어하여 한 가지 이상의 결정학적 배향을 갖는 갈륨비소 나노선 어레이를 제조할 수 있으며 결정학적 배향이 주기적으로 교차된 지그재그 형태의 갈륨비소 나노선 어레이를 제조할 수 있을 뿐 아니라 다공성 갈륨비소 나노선 어레이를 제조할 수 있다. One kinds of crystallographic be manufactured by a GaAs substrate having a oriented to gallium control the etching direction arsenic nanowire to manufacture the GaAs nanowire array having more than one crystallographic orientation and crystallographic oriented periodically crossing zig the only may be produced as a gallium arsenide nanowire array can be made of porous gallium arsenide nanowire array.

즉, 금속박막에 인가하는 직류전압 또는 전류의 크기 및 펄스형태를 조절함으로써, 주어진 결정학적 배향의 갈륨비소 기판에서 제조된 나노선의 에칭방향을 제어하여 한 가지 또는 한 가지 이상의 결정학적 배향을 갖는 갈륨비소 나노선 어레이를 제조할 수 있으며, 결정학적 배향이 주기적으로 교차된 지그재그 형태의 갈륨비소 나노선 어레이를 제조 할 수 있다는 것이다. That is, the gallium having one or more than one crystallographic orientation by adjusting the size and the pulse form of a DC voltage or current to be applied to the metal thin film, by controlling a nanowire etching direction produced in the GaAs substrate of a given crystallographic orientation possible to manufacture a non-small nanowire array, and is that the crystallographic orientation can be produced in the GaAs nanowire array a zigzag pattern crossing periodically.

뿐만 아니라, 금속메쉬가 아닌 갈륨비소 기판에 직접 직류전류 또는 전압을 인가하여 다공성 갈륨비소 나노선 어레이 역시 제조할 수 있다. In addition, it is possible to manufacture porous GaAs nanowire array also by applying a direct current or direct voltage to the GaAs substrate instead of the metal mesh.

본 발명의 갈륨비소 나노선 어레이 제조방법에 따르면 갈륨비소 기판의 도핑 농도 및 도핑 종류에 상관없이 수직 정렬된 갈륨비소 나노선 어레이를 제조할 수 있기 때문에 추가적인 도핑공정 없이 소자 구현에 있어 필요한 도핑농도와 종류를 갖는 기판을 이용하여 나노선을 직접 제작할 수 있다. Of the present invention, GaAs or a dopant concentration required in the device implementation with no additional doping step it is possible to manufacture a homeotropic alignment of GaAs nanowire array, regardless of the doping concentration and doping type of the GaAs substrate according to the line array method with using the substrate with the type can be prepared directly to the nanowires.

또한, 결정학적 배향이 다른 기판에 상관없이 기판과 동일한 방향성을 갖는 수직정렬된 갈륨비소 나노선 어레이를 제조할 수 있다. Further, the crystallographic orientation can be produced vertically-aligned GaAs nanowire array having the same orientation as the substrate, regardless of any other substrate.

또한, 결정학적 배향이 다른 기판에 상관없이 기판과 동일한 방향성을 갖는 수직 정렬된 갈륨비소 나노선 어레이를 제조할 수 있다. Further, the crystallographic orientation can be produced vertically-aligned GaAs nanowire array having the same orientation as the substrate, regardless of any other substrate.

또한, 한 가지 결정학적 배향을 갖는 갈륨비소 기판에서 제조된 갈륨비소 나노선의 에칭방향을 제어하여 한 가지 이상의 결정학적 배향을 갖는 갈륨비소 나노선 어레이를 제조할 수 있으며 결정학적 배향이 주기적으로 교차된 지그재그 형태의 갈륨비소 나노선 어레이를 제조할 수 있을 뿐 아니라 다공성 갈륨비소 나노선 어레이를 제조할 수 있다. Further, to manufacture one of the crystallographic manufactured by a GaAs substrate having a oriented to gallium control the etching direction arsenic nanowire having more than one crystallographic orientation GaAs nanowire array and the crystallographic orientation periodically cross only it can be manufactured in the GaAs nanowire array zigzag form as it is possible to manufacture a porous GaAs nanowire array.

이와 더불어, 측면 에칭을 억제하여 균일한 직경을 갖는 종횡비가 큰 나노선을 제조함으로써 III-V 반도체 기판에서 보편적으로 나타나는 측명 에칭 효과에 의한 길이적 한계를 극복할 수 있다. In addition, it is possible to overcome the length limitations due to the etching effect cheukmyeong commonly appear in the III-V semiconductor substrate to inhibit the side etching by manufacturing a large aspect ratio nanowires having a uniform diameter.

도1은 본 발명의 일 측면에 따른 갈륨비소 반도체 나노선 어레이의 제조방법을 나타낸 순서도이고, 1 is a flow chart illustrating a method of manufacturing a gallium arsenide semiconductor nanowire array according to an aspect of the invention,
도2는 본 발명의 일 측면에 따른 탈이온수 표면에 형성시킨 폴리스티렌 나노입자 모노레이어 어레이를 나타내는 단면도이고, 2 is a cross-sectional view illustrating an array in which the polystyrene nanoparticle monolayers formed on the surface of deionized water in accordance with one aspect of the invention,
도3은 본 발명의 일 측면에 따른 갈륨비소 기판 표면에 폴리스티렌 나노입자 모노레이어 어레이 전사방법을 나타내는 단면도이고, 3 is a cross-sectional view showing the polystyrene nanoparticle monolayers array transfer method on a gallium arsenide substrate surface in accordance with one aspect of the invention,
도4는 본 발명의 일 측면에 따른 폴리스티렌 나노입자의 크기를 감소시키는 방법을 나타내는 단면도이고, 4 is a cross-sectional view showing a method of reducing the size of the polystyrene nanoparticles according to an aspect of the invention,
도5는 본 발명의 일 측면에 따른 갈륨비소 기판에 형성된 폴리스티렌 나노입자 모노레이어 어레이 위에 증착된 금속박막을 나타내는 단면도이고, Figure 5 is a cross-sectional view showing a thin metal film deposited on the monolayer array of polystyrene nanoparticles formed in the GaAs substrate according to an aspect of the invention,
도6은 본 발명의 일 측면에 따른 폴리스티렌 제거과정을 나타내는 단면도이고, 6 is a sectional view showing the polystyrene removal process according to an aspect of the invention,
도7은 본 발명의 일 측면에 따른 갈륨비소 기판 위에 형성된 다공성 금속메쉬를 보여주는 주사현미경 사진이고, 7 is a scan showing a porous metal mesh formed on a GaAs substrate in accordance with an aspect of the present invention micrograph,
도8은 본 발명의 일 측면에 따른 갈륨비소 나노선 어레이의 제조방법을 나타내는 모식도이고, 8 is a schematic diagram showing the manufacturing method of the GaAs nanowire array according to an aspect of the invention,
도9는 본 발명의 일 측면에 따라 N타입 (100) 갈륨비소 기판을 습식에칭하여 제조한 갈륨비소 나노선 어레이를 나타낸 주사전자현미경 사진이고, 9 is a scanning electron micrograph showing the N-type 100, manufactured referred to the GaAs substrate to a wet-GaAs nanowire array according to an aspect of the invention,
도10은 본 발명의 일 측면에 따른 N타입 (111) 갈륨.비소 기판을 습식에칭하여 제조한 갈륨비소 나노선 어레이를 나타낸 주사전자현미경 사진이고, Figure 10 is a scanning electron micrograph showing an N-type (111) gallium. Gallium arsenide substrate manufactured referred to the wet non-small nanowire array according to an aspect of the invention,
도11은 본 발명의 일 측면에 따른 p-타입 (100) 갈륨비소 기판을 습식에칭하여 제조한 갈륨비소 나노선 어레이를 나타낸 주사전자현미경 사진이고, 11 is a scanning electron micrograph showing a GaAs nanowire array manufacturing referred to p- type (100) GaAs substrate in the liquid according to an aspect of the invention,
도12는 본 발명의 일 측면에 따른 n-타입 (100) 갈륨비소 기판을 습식에칭하여 제조한 지그재그 형태의 갈륨비소 나노선 어레이를 나타낸 주사전자현미경 사진이고, 12 is a scanning electron micrograph showing an n- type (100) gallium arsenide substrate in a zigzag manner to prepare a wet-etched GaAs nanowire array according to an aspect of the invention,
도13은 본 발명의 일 측면에 따른 n-타입 (100) 갈륨비소 기판을 습식에칭하여 제조한 다공성 갈륨비소 나노선 어레이를 나타낸 주사전자현미경 사진이다. Figure 13 is a scanning electron micrograph showing the porous GaAs nanowire array manufactured n- type 100, referred to as the gallium arsenide substrate to the liquid in accordance with an aspect of the present invention.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 설명에 상세하게 설명하고자 한다. The invention will be described in an example in bars, reference to specific embodiments, which may have various embodiments and can apply various changes and detail in the description. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. This, however, is by no means to restrict the invention to the specific embodiments, it is to be understood as embracing all included in the spirit and scope of the present invention converts, equivalents and substitutes. 본 발명을 설명함에 있어서 관련된 공지 기술에 대해 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. If the specific description for the related art In the following description of the present invention that are determined to obscure the gist of the invention and detailed description thereof is omitted.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. First, the term of the second, etc., can be used in describing various elements, but the above elements shall not be restricted to the above terms. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. These terms are only used to distinguish one element from the other.

본 출원에서 사용된 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. The terms used in this application are merely used to describe particular embodiments, and are not intended to limit the present invention. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. Expression in the singular number include a plural forms unless the context clearly indicates otherwise. 본 출원에서, “포함하다” 또는 “가지” 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 독작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. In this application, the terms "inclusive" or "of" terms, such as is that which you want to specify that the features, numbers, steps, actions, components, parts, or one that exists combinations thereof described in the specification, the one or more other features , numbers, steps, dokjak, components, parts, or the presence or possibility of combinations thereof and are not intended to preclude.

이하, 본 발명을 일 양태에 해당하는 도면을 참조하여 더욱 상세하게 설명하기로 하며, 도면을 참조하여 설명함에 있어, 동일하거나 대응되는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. Hereinafter be described in further detail with reference to the accompanying drawings corresponding to embodiments work the present invention, and in the following description with reference to the drawings, the description the same or corresponding components are assigned the same reference numerals and a duplicate thereof will not It will be.

먼저 도 1을 이용하여 본 발명에 따른 갈륨비소 반도체 나노선 어레이의 제조방법을 상술한다. First it will be described a method of manufacturing a gallium arsenide semiconductor nanowire array according to the present invention with reference to FIG 1.

먼저, 탈이온수의 표면에 육가조밀구조(최밀충전일 경우)를 갖는 폴리스티렌 입자의 모노레이어 어레이를 형성하고, 이어서 갈륨비소 기판으로 폴리스티렌모노레이어 어레이를 전사하고, 산소 등의 플라즈마 처리하여 상기 폴리스티렌 입자를 수축시켜주고, 이어서 통상의 증착방법으로 금속박막을 증착하고, 폴리스티렌입자를 제한다. First, to form a monolayer array of polystyrene particles having on the surface of the deionized water, hexavalent dense structure (if close packed) followed gallium transferred to polystyrene monolayer arrays with arsenic substrate, by plasma treatment in oxygen, such as the polystyrene particles the shrinkage by giving, then depositing a metal thin film by a conventional vapor deposition method, and the polystyrene particle. 이어서 다공성 금속매쉬를 양극(anode)로 하여 바이어스를 인가하여 에칭액을 이용하여 갈륨비소 기판과 금속박막의 접촉면을 에칭하고 상기 갈륨비소 기판과 금속박막의 비접촉부분인 메쉬 부분에는 에칭이 되지 않아 갈륨비소 나노선이 톱-다운 방식으로 생성되게 된다. Then not by applying a bias to the porous metal net as a positive electrode (anode) using an etching solution etching the contact surface of the GaAs substrate and the metal thin film and not etching the non-contact part of the mesh portion of the GaAs substrate and the metal thin film GaAs It is generated in a beautiful way - I saw this route.

이하, 도 2 내지 도 6로부터 도 7의 금속메쉬를 제조하는 단계에 대하여 설명한다. Hereinafter, it will be described with respect to the step of producing a metal mesh in FIG. 7 from 2 to 6.

본 발명에 따른 갈륨비소 나노선 어레이 제조방법에 의하면, 우선 다공성 금속메쉬가 준비되어야 한다. According to the method for manufacturing GaAs nanowire array according to the present invention, it must first prepare the porous metal mesh.

다공성 금속메쉬를 제조하기 위해서 도 2와 같이 탈이온수(30)에 폴리스티렌 나노입자(20)를 모노레이어로 분산한다. To disperse the polystyrene nanoparticles (20) in deionized water (30) as shown in Figure 2 in order to manufacture a porous metal mesh as monolayers. 이어서 도 3과 같이 갈륨비소 기판(10)을 함침시켜 끌어 올림으로써, 상기 기판(10) 표면에 폴리스티렌 나노입자 모노레이어 어레이(20)를 형성한다. Followed by increasing drag was impregnated to a GaAs substrate 10, as shown in Figure 3, to form the substrate 10 nm polystyrene particles on a surface monolayer array 20. 즉, 도 2의 탈이온수(30) 표면에 형성된 폴리스티렌 나노입자 모노레이어 어레이(10)를 도 3과 같이 탈이온수 표면에 조밀구조 형태로 정렬된 폴리스티렌 나노입자 모노레이어 어레이를 갈륨비소 기판(10)으로 전사한다. That is, FIG. 2 of deionized water 30 Polystyrene Polystyrene arsenide substrate 10, the nanoparticles monolayer array gallium aligned nanoparticles monolayer array 10 to the dense structure of the form to deionized water surface as shown in Figure 3 formed on the surface of the transferred. 이러한 전사방식 이외에 다양한 수단을 채택할 수 있는데, 예를 들면 스핀코팅(spin coating), 나이프코팅 등 다양한 방법을 예로들 수 있으므로 이에 한정하지 않는다. In addition to such transfer method may be employed various means, for example, be mentioned a variety of methods such as spin coating (spin coating), knife coating, so for example, but not always limited thereto.

다음으로, 도 4와 같이 갈륨비소 기판 표면에 전사된 폴리스티렌 나노입자 모노레이어 어레이를 산소 플라즈마 처리를 통해 폴리스티렌의 직경을 감소시켜야 한다. Next, the polystyrene nanoparticle monolayers array transferred onto the GaAs substrate surface as shown in Figure 4 is to reduce the diameter of the polystyrene through an oxygen plasma treatment.

이어서, 도 5와 같이 폴리스티렌 모노레이어 어레이(20)가 정렬된 기판 위에 금속을 증착시킨다.. 금속의 증착 방법의 예로, 열증착(thermal evaporation), 플라즈마 증착(plasma sputter) 또는 전자빔 증착(e-beam evaporation) 등을 들 수 있다. Then, as shown in FIG polystyrene monolayer array 20 is to deposit a metal on the alignment substrate. Examples of the deposition method of the metal, thermal deposition (thermal evaporation), plasma vapor deposition (plasma sputter) or electron beam evaporation (e- beam evaporation), and the like.

다음으로, 도 6과 같이 톨루엔 또는 클로로포름에 기판을 담지시켜 폴리스티렌 나노입자 모노레이어 어레이(20)를 제거하여 다공성 금속메쉬(40)를 제조한다. Next, the substrate also being supported in toluene or chloroform as six polystyrene nanoparticles by removing the monolayer array 20 to produce a porous metal mesh (40).

도 7은 본 발명의 일 실시예에 따라 제조된 다공성 금속메쉬(40)의 주사전자현미경 사진이다. Figure 7 is a scanning electron micrograph of a porous metal mesh (40) made in accordance with one embodiment of the present invention. 금속메쉬의 구멍(50)은 나노미터(nm)에서 마이크로미터(μm) 크기로 폴리스티렌의 크기 또는 산소 플라즈마 처리 시간에 따라 크기 조절이 가능하며, 구멍의 단면은 원형, 타원형, 정사각형, 직사각형 또는 정다각형 등 다양한 형상이 가능하다. Hole 50 of the metal mesh is to be scaled from, depending on the size or oxygen plasma treatment time of a polystyrene with a micrometer (μm) in size in nanometers (nm), the hole cross-section is circular, oval, square, rectangular or regular polygon etc. may be variously shaped.

다음으로 갈륨비소 기판(10) 표면에 제조된 다공성 금속메쉬(40)를 양극(anode)으로 사용하여 외부에서 바이어스를 인가해 갈륨비소 기판을 에칭액에서 습식에칭하여 갈륨비소 반도체 나노선(60)을 형성한다. Next to the GaAs substrate 10, the surface of the porous metal mesh 40, the positive electrode (anode) with a by applying a bias from the outside referred to wet the GaAs substrate in the etching solution of gallium arsenide semiconductor nanowires 60 produced in forms.

도 8은 본 발명의 일 실시예에 따른 다공성 금속메쉬(40)를 이용한 갈륨비소 반도체 나노선(60)을 제조하는 방법에 대한 개략도이다. Figure 8 is a schematic view of a method for producing a porous metal mesh (40) of gallium arsenide semiconductor nanowires (60) using, in accordance with an embodiment of the present invention. 상기 다공성 금속메쉬(40)는 습식 에칭시, 다공성 금속메쉬(40)를 양극으로 바이어스를 가해 갈륨비소 기판(10)으로부터 전자를 끌여 들여 다공성 금속메쉬(40) 하부의 갈륨비소 기판(10)을 산화시켜 금속 하부에 산화막층을 형성하고, 상기 산화막층이 상기 습식 에칭에 사용되는 에칭액에 의해 에칭된다. Said porous metal mesh (40) is a wet-etching when the porous metal mesh (40) let the applied bias to the anode kkeulyeo electrons from the GaAs substrate 10 is a porous metal mesh (40) of the lower GaAs substrate 10 It is oxidized to form an oxide film layer on the lower metal, and is etched by etching the oxide layer is used for the wet etch. 이러한 산화막층의 형성 및 에칭의 순환반응이 연속적으로 수행되며, 상기 다공성 금속메쉬(40)와 접촉하는 갈륨비소 기판(10) 영역만이 선택적으로 에칭에 의해 제거된다. Cyclic reaction of formation and etching of this oxide layer is carried out continuously, but the gallium arsenide substrate 10, the area in contact with said porous metal mesh (40) is selectively removed by etching to. 에칭 과정에서, 양극으로 작용하는 다공성 금속메쉬(40)는 상기 갈륨비소 기판(10) 표면에 잔존하게 되어 지속적으로 하부의 갈륨비소 기판이 에칭되고 에칭되지 않은 메쉬부위는 나노선으로 탑-다운 방식으로 형성된다. In the etching process, the porous metal mesh (40) acting as an anode is the GaAs substrate 10 is to remain on the surface continuously GaAs substrate is a mesh portion that is not etched and the etching of the lower part of the nanowire top - down It is formed.

이에 따라, 상기 다공성 금속메쉬(40)의 관통 구멍(50)의 직경은 갈륨비소 나노선(60)의 단축 직경으로 전사되고, 상기 금속메쉬(40)에 형성된 관통 구멍(50)의 수에 의해 상기 갈륨비소 기판(10)상 형성되는 나노선(60)의 수가 제어되며, 상기 금속메쉬(40)의 관통 구멍(50)의 배열이 갈륨비소 기판(10)상 형성되는 갈륨비소 나노선(60)의 배열에 전사된다. Accordingly, the diameter of the through holes 50 of the porous metal mesh (40) is transferred to the reduced diameter of the GaAs nanowires (60), by the number of the through-hole 50 formed in the metal mesh 40 the GaAs substrate 10 onto which is or is not the control of the route 60 is formed, the arrangement of the through-hole 50 of the metal mesh 40 is formed in the GaAs substrate 10 is GaAs nanowires (60 ) it is transferred to the array. 또한, 갈륨비소 나노선(60)의 길이는 갈륨비소 기판(10)의 에칭되는 깊이에 의해 조절되며 상기 갈륨비소 기판(10)의 에칭 깊이는 습식 에칭이 수행되는 시간, 외부 바이어스의 인가 크기를 조절하여 용이하게 조절될 수 있다. Further, gallium length of the non-small nanowire (60) is controlled by the depth of etching of the GaAs substrate 10 and the applied amount of time, an external bias to be etched depth is carried out wet-etching of the GaAs substrate 10, It can be easily adjusted by adjusting.

상기 습식 에칭에 사용되는 에칭액은 불산(HF), 황산(H 2 SO 4 ), 염산(HCl) 또는 질산(HNO 3 ) 등이 가능하다. An etching solution used in the wet etching is possible, such as hydrofluoric acid (HF), sulfuric acid (H 2 SO 4), hydrochloric acid (HCl) or nitric acid (HNO 3). 또한, 에칭액은 탈이온수에 희석된 에칭액을 포함할 수 있으며 탈이온수 및 무수에탄올(C 2 H 5 OH)의 혼합액일 수 있다. Further, the etching solution may comprise a diluted etching solution to de-ionized water, and may be a mixed solution of deionized water and absolute ethanol (C 2 H 5 OH).

도 9 내지 도 11은 갈륨비소 기판(10)의 타입과 결정배향성에 상관없이 기판으로부터 수직정렬된 갈륨비소 반도체 나노선(60) 어레이를 제조한 사진을 보여주고 있다. 9 to 11 shows a picture for preparing a vertically-aligned GaAs semiconductor nanowires 60 array from the substrate, regardless of the type and the crystal orientation of the GaAs substrate 10.

상세하게는 도 9는 n-타입 (100) 갈륨비소 기판(10)을 상기 방법으로 습식에칭해 형성한 수직 정렬된 갈륨비소 나노선(60) 어레이의 주사전자현미경 사진으로 나노선이 균일하게 형성된 것을 확인할 수 있다. Specifically, Figure 9 is n- type (100) gallium arsenide with a scanning electron micrograph of the substrate 10 to wet etching the vertical alignment of GaAs nanowires 60 formed by the array by the above method or route is uniformly formed You can see that.

도 10은 n-타입 (111) 갈륨비소 기판(10)을 상기 방법으로 습식에칭해 형성한 수직 정렬된 갈륨비소 나노선(60) 어레이의 주사전자현미경 사진이다. 10 is n- type 111 is a scanning electron micrograph of the GaAs substrate 10, the array of the method as a GaAs nanowire 60, the vertical alignment formed by wet etching.

도 11은 p-타입 (100) 갈륨비소 기판(10)을 상기 방법으로 습식에칭해 형성한 수직 정렬된 갈륨비소 나노선(60) 어레이의 주사전자현미경 사진이다. 11 is a p- type (100) is a scanning electron micrograph of the GaAs substrate 10, the array of the method as a GaAs nanowire 60, the vertical alignment formed by wet etching.

또한, 본 발명의 일 측면에 따르면 상기 방법을 이용해 갈륨비소 기판(10)을 습식에칭하는 방법에서 다공성 금속메쉬(40)에 인가된 바이어스의 형태를 제어함으로써 수직 정렬된 갈륨비소 나노선(60) 어레이가 아닌 다양한 형상 및 결정학적 배향이 제어된 갈륨비소 나노선(60) 어레이를 제조할 수 있다. Further, according to one aspect of the invention, the gallium arsenide substrate 10. The vertical alignment by controlling the shape of the applied to the porous metal mesh (40) biased in a method called the wet GaAs nanowires 60 using the method a variety of shapes and crystallographic orientation is controlled GaAs nanowire 60 rather than the array, the array can be prepared. 도 12는 n-타입 (100) 갈륨비소 기판(10)을 상기 방법으로 습식에칭 시 다공성 금속메쉬(40)에 의해 제조된 지그재그 형태의 갈륨비소 나노선(60) 어레이의 주사전자현미경 사진이다. 12 is n- type 100 is a scanning electron micrograph of the zigzag form of the GaAs nanowires 60, the array produced by the GaAs substrate 10 by the wet etching method when the porous metal mesh (40).

더 나아가, 본 발명의 또 다른 일 실시예로 상기 습식에칭 방법을 이용해 다공성 금속메쉬(40)에 바이어스를 인가해 수직 정렬된 갈륨비소 나노선(60) 어레이를 형성시킨 후 기판에 바이어스를 인가함으로써 다공성 표면을 갖는 수직 정렬된 갈륨비소 나노선(60) 어레이를 제조할 수 있다. Moreover, by applying a bias to the substrate after it is applied to bias the porous metal mesh (40) using the wet etching method in another embodiment of the present invention to form a vertical alignment of GaAs nanowires 60 array the vertical-aligned GaAs nanowires (60) array having a porous surface can be produced. 도 13는 상기 방법으로 제조된 다공성 표면을 갖는 수직정렬된 갈륨비소 나노선(60) 어레이의 주사현미경 사진이다. Figure 13 is a scanning photomicrograph of a vertical-aligned GaAs nanowires (60) array having a porous surface produced by the above method.

이하에서는 실시예를 통하여 본 발명을 더욱 상세하게 설명하고자 한다. Hereinafter, to more specifically describe the present invention through the embodiments. 다만, 이들 실시예는 오로지 본 발명을 예시하기 위한 것으로서, 본 발명의 범위가 이들 실시예에 의해 제한되는 것으로 해석되지는 않는다 할 것이다. However, these examples are only serves to illustrate the present invention, will be in the range of the present invention is not construed as being limited to these examples.

이하는 본 발명의 실시예에 의해서 구체적으로 본 발명의 실현 예를 설명한다. Hereinafter will be described a realization of the invention in detail by an embodiment of the present invention.

(실시예1)도 9의 수직형 나노선 형성방법. (Example 1) vertical nanowire formation method of Fig.

갈륨비소 기판의 전처리 Pretreatment of the gallium arsenide substrate

iNexus사의 갈륨비소 N타입 (100) 기판, N타입(111) 기판 및 P타입 (100) 기판을 아세톤, 에탄올 및 탈이온수의 순서로 세척하여 건조시킴으로써 표면에 존재하는 오염물질을 제거하고 산소 플라즈마(산소 : 100 sccm, 플라즈마 파워 : 300 W, 시간 : 20 분)를 이용해 표면에 젖음성을 향상시킨다. iNexus's GaAs N-type (100) substrate, by washing the N-type (111) substrate and a P-type (100) substrate in the order of acetone, ethanol and deionized water to remove contaminants from the surface by a dry, oxygen plasma ( oxygen: 100 sccm, plasma power: 300 W, time: to improve the wettability to the surface using a 20 min.).

폴리스티렌 나노입자 모노레이어 어레이 제작 Making monolayer array of polystyrene nanoparticles

Microparticles사의 폴리스티렌 나노입자(평균입경 250 nm)를 프로판올(C 3 H 7 OH)과 혼합한 후, 주사기 펌프를 이용하여 비커에 담긴 탈이온수의 표면에 주사하여 육각 조밀구조 갖는 폴리스티렌 나노입자 모노레이어 어레이를 탈이온수의 표면에 균일하게 형성시키고 전처리된 갈륨비소 기판을 사용하여 담근 후 천천히 끌어 올려 폴리스티렌 나노입자를 갈륨비소 기판의 표면에 전사한다. Microparticles's polystyrene nanoparticles (average particle size 250 nm) to propanol (C 3 H 7 OH) and mixed, then, using a syringe pump scanning the surface of deionized water contained in a beaker hexagonal dense structure having polystyrene nanoparticle monolayers array after immersing the surface using a GaAs substrate a uniformly formed and pre-treatment of the deionized water and slowly pulled up and transferred to polystyrene nanoparticles to the surface of the GaAs substrate.

금속메쉬의 제작 Production of metal mesh

갈륨비소 기판에 전사된 육각 조밀구조 형태로 정렬된 폴리스티렌 나노입자 단층(모노레이어) 어레이를 산소 플라즈마 처리(산소 : 100 sccm, 플라즈마 파워 300 W, 시간 : 20분)를 통해 폴리스티렌의 사이즈를 감소시키고 나노선 어레이의 제작 시 전극으로 사용되는 팔라듐(Pd) 를 증착시켰다. Polystyrene nanoparticles single layer (mono-layer), the oxygen plasma process arrays arranged in a hexagonal dense structure form transferred to the GaAs substrate and to reduce the size of the polystyrene through (oxygen:: 100 sccm, plasma power of 300 W, 20 minutes) and it was deposited a palladium (Pd) is used as an electrode during the production of the array lines. 금속의 증착은 플라즈마 증착(plasma sputter)을 통해 이루어질 수 있다. Deposition of metal may be formed through a plasma vapor deposition (plasma sputter). 금속의 증착 후 톨루엔을 담지시키고 초음파 처리를 하여 갈륨비소 기판의 표면에 정렬되어 있는 폴리스티렌 나노입자를 완전히 제거함으로써 다공성 금속메쉬를 제조하였다. After deposition of the metal carrying the toluene and subject to ultrasonic treatment to prepare a porous metal mesh, by completely removing the polystyrene nanoparticles it is arranged on the surface of the GaAs substrate.

갈륨비소 나노선 어레이의 제작 Production of gallium arsenide nanowire array

상기 방법으로 얻어진 금속메쉬의 표면에 위치된 갈륨비소 기판을 불산(HF)에 담지하고 외부 도선을 통해 금속 메쉬에 전압 또는 전류를 인가(0.5 ~ 50.0 mA 또는 0.2 ~ 10.0V)하여 수직정렬된 대면적의 갈륨비소 나노선 어레이를 형성하였다. For the GaAs substrate positioned on the surface of the metal mesh obtained by the above-mentioned method supported on hydrofluoric acid (HF) and a vertical alignment by applying a voltage or current to the metal mesh by an external conductor (0.5 ~ 50.0 mA or 0.2 ~ 10.0V) to form the area of ​​the GaAs nanowire array. 이때 얻어지는 갈륨비소 나노선의 종횡비(= 길이/지름)는 인가된 전압, 전류, 에칭액의 농도 및 에칭시간의 조절을 통해 제어된다. The aspect ratio of the resulting gallium arsenide nanowire (= length / diameter) is controlled through the adjustment of concentration and an etching time of the applied voltage, current, and the etching solution.

(실시예2)도 10의 수직형 나노선 형성방법. (Example 2) vertical nanowire formation method of Fig.

상기 실시예 1에서 n-타입 (100) 갈륨비소 기판을 n-타입 (111) 갈륨비소 기판으로을 변경한 것을 제외하고는 동일하게 하였다. With the exception of n- type (100) GaAs substrate in Example 1 was changed to n- type (111) GaAs substrate euroeul were the same.

(실시예3)도 11의 수직형 나노선 형성방법. (Example 3) vertical nanowire formation method of Fig.

상기 실시예 1에서 n-타입 (100) 갈륨비소 기판을 p-타입 (100) 갈륨비소 기판으로 변경한 것을 제외하고는 동일하게 하였다. Except in Example 1 it was changed to the n- type (100) GaAs substrate with a p- type (100) GaAs substrate were the same.

(실시예4)도 12의 수직형 나노선 형성방법. (Example 4) vertical nanowire formation method of Fig.

상기 실시예 1과 동일한 n-타입 (100) 기판을 사용하여 전류의 형태를 펄스 전류로 변경한 것을 제외하고는 동일하게 하였다. Except using the same n- type (100) substrate as in Example 1 was changed to the shape of the current to the pulse current were the same.

(실시예5)도 13의 수직형 나노선 형성방법. (Example 5) vertical nanowire formation method of Fig.

상기 실시예 1과 동일한 방법으로 수직 정렬된 나노선을 형성시키고 전류 또는 전압을 금속메쉬가 아닌 GaAs 기판으로 변경한 것을 제외하고는 동일하게 하였다. Except that the formation of the nanowires vertically arranged in the same manner as in Example 1, thus changing the current or voltage of a GaAs substrate instead of the metal mesh was the same.

이상으로 본 발명 내용의 특정한 부분을 상세히 기술하였는 바, 당업계의 통상의 지식을 가진 자에게 있어서 이러한 구체적 기술은 단지 바람직한 실시 양태일 뿐이며, 이에 의해 본 발명의 범위가 제한되는 것이 아닌 점은 명백할 것이다. Or more by this description chair according to with a particular ordinary skill in the section bar, the art hayeotneun detail of the present invention information is just only yangtaeil a preferred embodiment and does not to be limit the scope of the present invention thereof will be apparent will be. 따라서 본 발명의 범위는 첨부된 청구항들과 그것들의 등가물에 의하여 정의된다고 할 것이다. Therefore, the scope of the present invention will be defined by the appended claims and equivalents thereof.

10 : 갈륨비소 기판 10: GaAs substrate
20 : 폴리스티렌 나노입자 모노레이어 어레이 20: polystyrene nanoparticle monolayers array
30 : 탈이온수 30: deionized water
40 : 다공성 금속메쉬 40: a porous metal mesh
50 : 다공성 금속메쉬의 구멍 50: a porous metal mesh holes
60 : 갈륨비소 반도체 나노선 60: gallium arsenide semiconductor nanowires

Claims (10)

  1. (a) III-V족 화합물 반도체 기판 표면에 패터닝된 금속메쉬를 준비하는 단계; (A) a Group III-V method comprising: preparing a metal mesh pattern on a compound semiconductor substrate surface; 및 (b) 금속메쉬에 외부 바이어스를 인가해 에칭액에서의 III-V족 화합물 반도체 기판을 습식에칭시키는 단계; And (b) a step of applying an external bias to wet-etch the III-V group compound semiconductor substrate in the etching solution to the metal mesh; 를 포함하는 III-V족 화합물 반도체 나노선 어레이 제조방법. Group III-V compound semiconductor nanowire array manufacturing method comprising a.
  2. 제 1항에 있어서, According to claim 1,
    상기 금속메쉬를 양극(anode)으로 전압 또는 전류를 인가하여 III-V족 화합물 반도체 나노선 어레이의 제조방법. Applying a voltage or current to the metal mesh in the anode (anode) The method for producing a III-V group compound semiconductor nanowire array.
  3. 제 1항에 있어서, According to claim 1,
    금속메쉬는 에칭액에 부식되지 않는 금속인 은(Ag), 금(Au), 팔라듐(Pd) 또는 백금(Pt)을 포함하는 것인 III-V족 화합물 반도체 나노선 어레이의 제조방법. Metal mesh is a metal which is not corrosive in the etching solution (Ag), gold (Au), palladium method of manufacturing a III-V group compound semiconductor nanowire array comprises (Pd) or platinum (Pt).
  4. 제 1항에 있어서, According to claim 1,
    금속메쉬는 둘 이상의 원소를 갖는 합금이거나, 둘 이상의 금속을 다층으로 증착하여 사용하는 III-V족 화합물 반도체 나노선 어레이의 제조방법. Or the alloy having at least two elemental metal mesh, the method of manufacturing a III-V group compound semiconductor nanowire array used to deposit two or more metals in a multi-layer.
  5. 제 1항에 있어서 The method of claim 1, wherein
    상기 나노선의 길이는 상기 습식 에칭이 수행되는 시간에 의해 제어되거나 인가된 바이어스의 크기에 의해 제어되는 것을 특징으로 하는 III-V족 화합물 반도체 나노선 어레이의 제조방법. The nanowire length is a method of producing a III-V group compound semiconductor nanowire array, characterized in that, controlled by the magnitude of the bias control by the time at which the wet etch performed or applied.
  6. 제 1항에 있어서, According to claim 1,
    상기 에칭액은 불산(HF), 염산(HCl) 또는 질산(HNO 3 )을 포함하는 것인 III-V족 화합물 반도체 나노선 어레이의 제조방법. The etching solution is hydrofluoric acid (HF), hydrochloric acid A method for producing a III-V group compound semiconductor nanowire array comprises (HCl) or nitric acid (HNO 3).
  7. 제 1항에 있어서, According to claim 1,
    상기 습식에칭단계에서 나노선의 형태가 기판으로부터 수직하거나 지그재그 형태를 갖도록 제조하는 III-V족 화합물 반도체 나노선 어레이의 제조방법. Process for producing a III-V group compound semiconductor nanowire array to form a nanowire from the wet etch step producing a vertical or have a zigzag pattern from the substrate.
  8. 제 1항에 있어서, According to claim 1,
    상기 습식에칭단계에서 기판에 바이어스를 가해 나노선이 다공성 표면을 갖도록 유도하는 III-V족 화합물 반도체 나노선 어레이의 제조방법. Process for producing a III-V group compound semiconductor nanowire array for applying a bias to the substrate nanowire is induced to have a porous surface in the wet etching step.
  9. 제 1항 내지 제 8항에서 선택되는 어느 한 항에 있어서, According to any one selected from claim 1 to claim 8,
    상기 습식에칭단계에서 나노선의 단축길이는 금속메쉬의 구멍 크기를 변화에 따라 조절되는 III-V족 화합물 반도체 나노선 어레이의 제조방법. The wet-reduced in the etching step nanowire length is method of producing a III-V group compound semiconductor nanowire array is adjusted by changing the opening size of the metal mesh.
  10. 제 1항 내지 제 8항에서 선택되는 어느 한 항에 있어서, According to any one selected from claim 1 to claim 8,
    III-V족 화합물 반도체가 갈륨비소인 III-V족 화합물 반도체 나노선 어레이의 제조방법. Group III-V compound semiconductor is gallium arsenide method for producing a III-V group compound semiconductor nanowire array.
KR20140070745A 2014-06-11 2014-06-11 A fabrication method of vertically aligned GaAs semiconductor nanowire arrays with large area KR101588577B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR20140070745A KR101588577B1 (en) 2014-06-11 2014-06-11 A fabrication method of vertically aligned GaAs semiconductor nanowire arrays with large area

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
KR20140070745A KR101588577B1 (en) 2014-06-11 2014-06-11 A fabrication method of vertically aligned GaAs semiconductor nanowire arrays with large area
US15317922 US20170125519A1 (en) 2014-06-11 2014-06-25 Process for fabricating vertically-aligned gallium arsenide semiconductor nanowire array of large area
CN 201480079794 CN106794985A (en) 2014-06-11 2014-06-25 Process for fabricating vertically-assigned gallium arsenide semiconductor nanowire array of large area
PCT/KR2014/005645 WO2015190637A1 (en) 2014-06-11 2014-06-25 Process for fabricating vertically-assigned gallium arsenide semiconductor nanowire array of large area
JP2016572503A JP6391716B2 (en) 2014-06-11 2014-06-25 Manufacturing process of the vertical aligned gallium arsenide semiconductor nanowires array having a large area

Publications (2)

Publication Number Publication Date
KR20150142266A true KR20150142266A (en) 2015-12-22
KR101588577B1 true KR101588577B1 (en) 2016-01-28

Family

ID=54833712

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20140070745A KR101588577B1 (en) 2014-06-11 2014-06-11 A fabrication method of vertically aligned GaAs semiconductor nanowire arrays with large area

Country Status (5)

Country Link
US (1) US20170125519A1 (en)
JP (1) JP6391716B2 (en)
KR (1) KR101588577B1 (en)
CN (1) CN106794985A (en)
WO (1) WO2015190637A1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015012874A1 (en) * 2013-07-25 2015-01-29 The Board Of Trustees Of The Leland Stanford Junior Univeristy Electro-assisted transfer and fabrication of wire arrays
CN106128957A (en) * 2016-07-29 2016-11-16 东莞华南设计创新院 GaAs nanowire manufacturing method

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012246216A (en) 2011-05-25 2012-12-13 Agency For Science Technology & Research Method for forming nanostructure on substrate and use of the same

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4404072A (en) * 1981-06-22 1983-09-13 Bell Telephone Laboratories, Incorporated Photoelectrochemical processing of III-V semiconductors
US5773369A (en) * 1996-04-30 1998-06-30 The Regents Of The University Of California Photoelectrochemical wet etching of group III nitrides
US6294450B1 (en) * 2000-03-01 2001-09-25 Hewlett-Packard Company Nanoscale patterning for the formation of extensive wires
US6647796B2 (en) * 2000-08-11 2003-11-18 California Institue Of Technology Semiconductor nitride pressure microsensor and method of making and using the same
US6709929B2 (en) * 2001-06-25 2004-03-23 North Carolina State University Methods of forming nano-scale electronic and optoelectronic devices using non-photolithographically defined nano-channel templates
CN101427415A (en) * 2004-04-27 2009-05-06 特拉维夫大学未来技术研发有限公司 3-D microbatteries based on interlaced micro-container structures
WO2005101973A3 (en) * 2004-04-27 2009-02-12 Univ Tel Aviv Future Tech Dev 3-d microbatteries based on interlaced micro-container structures
US8178165B2 (en) * 2005-01-21 2012-05-15 The Regents Of The University Of California Method for fabricating a long-range ordered periodic array of nano-features, and articles comprising same
GB0702560D0 (en) * 2007-02-09 2007-03-21 Univ Bath Production of Semiconductor devices
JP4756708B2 (en) * 2007-03-23 2011-08-24 シャープ株式会社 Method for manufacturing a processing method and a wiring forming method, and a semiconductor substrate of the workpiece
US7846751B2 (en) * 2007-11-19 2010-12-07 Wang Nang Wang LED chip thermal management and fabrication methods
CN101229912B (en) * 2007-12-26 2010-06-16 中国科学院上海微系统与信息技术研究所 Method for preparing gallium nitride nano-wire array by using dry etching
CN101307452B (en) * 2008-05-23 2010-09-01 华东师范大学 Method for preparing Ni/Si nano-wire array and micro-nano humidity sensor based on the nano-wire array
KR101507127B1 (en) * 2008-06-30 2015-04-01 서울바이오시스 주식회사 A patterned substrate and a production method for a nitride semiconductor layer
CN102171846A (en) * 2008-10-09 2011-08-31 加利福尼亚大学董事会 Photoelectrochemical etching for chip shaping of light emitting diodes
US8278191B2 (en) * 2009-03-31 2012-10-02 Georgia Tech Research Corporation Methods and systems for metal-assisted chemical etching of substrates
KR101191981B1 (en) * 2009-09-03 2012-10-17 한국표준과학연구원 semiconductor nanowires array and manufacturing method thereof
CN105977209A (en) * 2010-10-20 2016-09-28 富士通株式会社 Semiconductor device and manufacturing method
KR20130017684A (en) * 2011-08-11 2013-02-20 한국과학기술연구원 Colloidal lithography method by using the patterned gold as catalyst for growth of ingaas nanowire
GB2500163B (en) * 2011-08-18 2016-02-24 Nexeon Ltd Method
GB201122315D0 (en) * 2011-12-23 2012-02-01 Nexeon Ltd Etched silicon structures, method of forming etched silicon structures and uses thereof
CN102593261A (en) * 2012-03-14 2012-07-18 中国科学院微电子研究所 Silicon substrate nano-structure for solar cell and preparing method thereof
US8951430B2 (en) * 2012-04-18 2015-02-10 The Board Of Trustees Of The University Of Illinois Metal assisted chemical etching to produce III-V semiconductor nanostructures
US9583353B2 (en) * 2012-06-28 2017-02-28 Yale University Lateral electrochemical etching of III-nitride materials for microfabrication
CN102956774B (en) * 2012-11-05 2015-06-24 中国科学院半导体研究所 Method for fabricating nanoscale column array GaN-based normal-structured light emitting diode
US20150108632A1 (en) * 2013-10-23 2015-04-23 Nano And Advanced Materials Institute Limited Thin film with negative temperature coefficient behavior and method of making thereof
WO2015157501A1 (en) * 2014-04-10 2015-10-15 Alphabet Energy, Inc. Ultra-long silicon nanostructures, and methods of forming and transferring the same
US9704712B1 (en) * 2015-12-30 2017-07-11 Infineon Technologies Ag Method of making a semiconductor device formed by thermal annealing

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012246216A (en) 2011-05-25 2012-12-13 Agency For Science Technology & Research Method for forming nanostructure on substrate and use of the same

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Annu. Rev. Mater. Res. 2004. Vol. 34, pp. 83-122.
Nano Lett., 2009, Vol. 9 (11), pp 3704-3709.

Also Published As

Publication number Publication date Type
CN106794985A (en) 2017-05-31 application
KR20150142266A (en) 2015-12-22 application
WO2015190637A1 (en) 2015-12-17 application
US20170125519A1 (en) 2017-05-04 application
JP2017517897A (en) 2017-06-29 application
JP6391716B2 (en) 2018-09-19 grant

Similar Documents

Publication Publication Date Title
Chik et al. Periodic array of uniform ZnO nanorods by second-order self-assembly
Lin et al. Graphene/semiconductor heterojunction solar cells with modulated antireflection and graphene work function
Gates et al. Synthesis and characterization of uniform nanowires of trigonal selenium
Hanrath et al. Supercritical fluid–liquid–solid (SFLS) synthesis of Si and Ge nanowires seeded by colloidal metal nanocrystals
Singh Synthesis and growth of ZnO nanowires
US20080036038A1 (en) PULSED GROWTH OF CATALYST-FREE GROWITH OF GaN NANOWIRES AND APPLICATION IN GROUP III NITRIDE SEMICONDUCTOR BULK MATERIAL
US20040157354A1 (en) Semiconductor device and method of manufacturing the same
US20090189145A1 (en) Photodetectors, Photovoltaic Devices And Methods Of Making The Same
Fan et al. Semiconductor nanowires: from self‐organization to patterned growth
US20090117741A1 (en) Method for fabricating monolithic two-dimensional nanostructures
Chen Silicon nanowires: the key building block for future electronic devices
Noborisaka et al. Catalyst-free growth of GaAs nanowires by selective-area metalorganic vapor-phase epitaxy
Fang et al. ZnO and ZnS nanostructures: ultraviolet-light emitters, lasers, and sensors
US20060024438A1 (en) Radially layered nanocables and method of fabrication
Foell et al. Pores in III–V semiconductors
US20100276664A1 (en) Thin-walled structures
US20090256134A1 (en) Process for Fabricating Nanowire Arrays
US20060112466A1 (en) Nanostructure, electronic device and method of manufacturing the same
Shingubara et al. Ordered two-dimensional nanowire array formation using self-organized nanoholes of anodically oxidized aluminum
Zeng et al. Template Deformation‐Tailored ZnO Nanorod/Nanowire Arrays: Full Growth Control and Optimization of Field‐Emission
US20060009003A1 (en) Methods for nanowire growth
US20090152527A1 (en) Method for producing catalyst-free single crystal silicon nanowires, nanowires produced by the method and nanodevice comprising the nanowires
Banerjee et al. Review synthesis of conducting nanowires
US7001669B2 (en) Process for the preparation of metal-containing nanostructured films
Zheng et al. Ordered indium-oxide nanowire arrays and their photoluminescence properties

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant