KR101585212B1 - 배선 구조물 및 셀 구조물, 그리고 이를 포함하는 반도체 장치 - Google Patents

Abstract

배선 구조물 및 셀 구조물, 그리고 이를 포함하는 반도체 장치를 제공한다. 이를 위해서, 활성 영역들 상에 제 1 및 2 랜딩 패드들이 배치될 수 있다. 상기 제 1 랜딩 패드들은 활성 영역들의 중앙 영역에 배치될 수 있다. 상기 제 2 랜딩 패드들은 활성 영역들의 에지 영역에 배치될 수 있다. 상기 제 1 및 2 랜딩 패드들 사이에 제 1 패턴들이 배치될 수 있다. 상기 제 1 랜딩 패드들 상에 제 2 패턴들이 배치될 수 있다. 상기 제 2 패턴들의 측벽들 상에 스페이서들이 배치될 수 있다. 상기 스페이서들은 제 2 패턴들로부터 제 1 랜딩 패드들을 향하여 연장할 수 있다. 상기 스페이서들은 제 1 패턴들과 접촉할 수 있다. 상기 제 2 랜딩 패드들 상에 플러그들이 배치될 수 있다.

활성 영역, 랜딩 패드, 패턴 및 스페이서

Description

배선 구조물 및 셀 구조물, 그리고 이를 포함하는 반도체 장치{Interconnection Structure, Cell Structure And Semiconductor Device Comprising The Interconnection Structure And The Cell Structure}

실시예들은 반도체 장치에 관한 것으로써, 상세하게는, 배선 구조물 및 셀 구조물, 그리고 이를 포함하는 반도체 장치에 관한 것이다.

일반적으로, 반도체 장치, 예를 들면 디램, 는 반도체 기판 상에 비트라인 패턴들, 게이트 패턴들 및 정보 저장 요소들을 갖는다. 상기 반도체 기판은 비활성 영역 및 활성 영역들을 갖는다. 상기 비활성 영역은 활성 영역들을 한정한다. 상기 비트라인 패턴들 및 게이트 패턴들은 비활성 영역 및 활성 영역들 상에 배치된다. 상기 비트라인 패턴들 및 게이트 패턴들은 반도체 장치의 집적도를 높이기 위해서 서로에 대해서 교차하도록 배치된다.

상기 비트라인 패턴들 및 게이트 패턴들은 정보 저장 요소들에 데이타를 입력하거나 정보 저장 요소들로부터 데이타를 출력시킨다. 상기 정보 저장 요소들은 비트라인 패턴들 및 게이트 패턴들 상에 배치된다. 이 경우에, 상기 정보 저장 요소들은 비트라인 패턴들 및 게이트 패턴들 사이에 위치하는 플러그들을 통해서 반 도체 기판과 전기적으로 접속한다. 상기 반도체 장치의 집적도가 점점 높아짐에 따라서, 상기 플러그들은 반도체 기판 상에서 공간 점유율을 점점 작게 갖는다.

상기 플러그들은 비트라인 패턴들 및/ 또는 비트라인 패턴들의 주변 구조물과 접촉할 수 있다. 이를 통해서, 상기 정보 저장 요소들은 플러그들을 통해서 비트라인 패턴들 및/ 또는 비트라인 패턴들의 주변 구조물과 전기적으로 단락될 수 있다.

실시예들에 따라서 해결하고자 하는 과제는 정보 저장 요소들 아래에서 플러그들 및 비트라인 패턴들 사이, 또는 플러그들 및 비트라인 패턴들의 주변 구조물들 사이의 전기적인 단락을 방지시키는데 적합한 반도체 장치를 제공하는데 있다.

상기 과제 해결 수단으로써, 실시예들은 비트라인 패턴들의 측벽들과 접촉 해서 비트라인 패턴들의 측벽들로부터 비트라인 패턴들의 바닥면 아래로 연장하는 외측 스페이서들을 포함하는 반도체 장치를 제공한다.

실시예들에 따르는 배선 구조물은 패턴 및 제 1 외측 스페이서들을 포함할 수 있다. 상기 패턴들은 반도체 기판 상에 배치되고 그리고 하부측의 폭 대비 및 상부측의 폭의 크기가 클 수 있다. 상기 제 1 외측 스페이서는 상기 패턴의 상기 상부측의 일 측벽 상에 배치될 수 있다. 그리고, 상기 제 1 외측 스페이서는 상기 패턴의 상기 하부측과 이격해서 상기 패턴의 상기 하부측의 바닥면을 지날 수 있다.

선택된 실시예들에 따라서, 상기 배선 구조물은 상기 패턴 아래에 위치해서 차례로 적층되는 랜딩 패드 및 접속막을 더 포함할 수 있다. 상기 랜딩 패드 및 상기 접속막은 도전성을 가질 수 있다. 상기 랜딩 패드는 상기 반도체 기판과 접촉할 수 있다. 상기 제 1 외측 스페이서는 상기 접속막을 지나서 상기 랜딩 패드를 둘러쌀 수 있다. 그리고, 상기 패턴은 상기 랜딩 패드 및 상기 접속막을 통해서 상기 반도체 기판과 전기적으로 접속할 수 있다.

선택된 실시예들에 따라서, 상기 배선 구조물은 제 2 외측 스페이서 및 내측 스페이서를 더 포함할 수 있다. 상기 제 2 외측 스페이서는 상기 패턴의 상기 상부측의 타 측벽 상에 배치될 수 있다. 상기 제 2 외측 스페이서는 상기 제 1 외측 스페이서와 동일 구조를 가질 수 있다. 상기 내측 스페이서는 상기 패턴의 상기 하부측을 둘러쌀 수 있다. 상기 제 1 및 2 외측 스페이서들은 상기 패턴의 상기 상부측의 상기 일 측벽및 상기 타측벽, 그리고 상기 상부측의 바닥면의 일부를 감쌀 수 있다.

나머지 실시예들에 따라서, 상기 배선 구조물은 고립 패턴 및 절연막을 더 포함할 수 있다. 상기 고립 패턴은 상기 접속막 상에 위치해서 상기 패턴, 상기 제 1 및 2 외측 스페이서들 및 상기 내측 스페이서로 한정될 수 있다. 상기 절연막은 상기 고립 패턴 아래에 위치해서 상기 접속막 및 상기 랜딩 패드의 측벽들을 둘러쌀 수 있다. 상기 패턴은 상기 하부측 및 상기 상부측을 통해서 도전 패턴 및 절연 패턴을 가질 수 있다.

실시예들에 따르는 셀 구조물은 제 1 패턴, 외측 스페이서들 및 고립 패턴을 포함할 수 있다. 상기 제 1 패턴은 활성 영역 상에 배치되고 그리고 하부측의 폭 대비 및 상부측의 폭의 크기가 클 수 있다. 상기 외측 스페이서들은 상기 제 1 패턴의 상기 상부측의 측벽들 상에 배치될 수 있다. 상기 외측 스페이서들은 상기 제 1 패턴의 상기 하부측과 이격해서 상기 제 1 패턴의 상기 하부측을 둘러쌀 수 있다. 상기 고립 패턴은 상기 제 1 패턴의 상기 상부측 아래에 위치해서 상기 제 1 패턴 및 상기 외측 스페이서들 사이에 배치될 수 있다.

선택된 실시예들에 따라서, 상기 셀 구조물은 접속막, 제 1 랜딩 패드, 제 2 랜딩 패드, 제 2 패턴 및 플러그를 더 포함할 수 있다. 상기 접속막은 상기 고립 패턴 아래에서 상기 제 1 패턴의 상기 하부측과 접촉할 수 있다. 상기 제 1 랜딩 패드는 상기 접속막 아래에 배치될 수 있다. 상기 제 2 랜딩 패드는 상기 제 1 랜딩 패드의 주변에 배치될 수 있다. 상기 제 2 패턴은 상기 제 1 및 2 랜딩 패드들 사이에 배치될 수 있다. 상기 플러그는 상기 제 2 랜딩 패드 상에 위치해서 상기 제 2 랜딩 패드와 접촉할 수 있다. 상기 제 1 및 2 랜딩 패드들은 상기 활성 영역과 전기적으로 접속할 수 있다. 상기 제 1 및 2 랜딩 패드들은 상기 접속막 및 상기 플러그와 함께 도전성을 가질 수 있다. 그리고, 상기 제 2 패턴의 상면은 상기 접속막의 상면 대비 낮은 레벨에 위치할 수 있다.

나머지 실시예들에 따라서, 상기 셀 구조물은 내측 스페이서 및 절연막을 더 포함한다. 상기 내측 스페이서는 상기 고립 패턴 및 상기 제 1 패턴 사이에 위치해서 상기 제 1 패턴의 상기 하부측을 둘러쌀 수 있다. 상기 절연막은 상기 제 1 및 2 랜딩 패드들, 상기 접속막 그리고 상기 제 2 패턴을 둘러쌀 수 있다. 상기 제 1 및 2 패턴들의 각각은 차례로 적층된 도전 패턴 및 절연 패턴일 수 있다. 상기 내측 및 외측 스페이서들은 상기 고립 패턴을 한정할 수 있다. 그리고, 상기 외측 스페이서들 중 선택된 하나는 상기 제 2 패턴의 상기 상면과 접촉할 수 있다.

실시예들에 따르는 반도체 장치는 활성 영역들, 비활성 영역, 제 1 패턴들, 외측 스페이서들 및 고립 패턴들을 포함할 수 있다. 상기 활성 영역은 반도체 기판 에 배치될 수 있다. 상기 비활성 영역은 반도체 기판에서 상기 활성 영역들을 한정할 수 있다. 상기 제 1 패턴들은 상기 활성 영역들의 중앙 영역에서 하부측의 폭 대비 및 상부측의 폭의 크기가 클 수 있다. 상기 제 1 패턴들은 상기 비활성 영역 상에서 상기 상부측과 다른 폭을 가질 수 있다. 상기 외측 스페이서들은 상기 제 1 패턴들의 상기 상부측의 측벽들 상에 위치할 수 있다. 상기 외측 스페이서들은 상기 제 1 패턴들의 상기 상부측의 상기 측벽들로부터 상기 활성 영역들 및 상기 비활성 영역을 향해서 연장할 수 있다. 상기 고립 패턴들은 상기 활성 영역들의 상기 중앙 영역에서 상기 외측 스페이서들 및 상기 제 1 패턴들 사이에 배치될 수 있다. 그리고, 상기 고립 패턴들은 상기 활성 영역들의 에지 영역에서 상기 외측 스페이서들 사이에 배치될 수 있다.

선택된 실시예들에 따라서, 상기 반도체 장치는 제 2 패턴들, 제 1 랜딩 패드들 및 제 2 랜딩 패드들을 더 포함할 수 있다. 상기 제 2 패턴들은 상기 제 1 패턴들 아래에 위치할 수 있다. 상기 제 2 패턴들은 상기 활성 영역들 및 상기 비활성 영역을 지나면서 상기 제 1 패턴들과 교차할 수 있다. 상기 제 1 랜딩 패드들은 상기 활성 영역들의 상기 중앙 영역에 위치하면서 상기 제 1 패턴들 아래에 배치될 수 있다. 상기 제 2 랜딩 패드들은 상기 제 1 및 2 패턴들 사이에 위치하면서 상기 활성 영역들의 상기 에지 영역에 배치될 수 있다. 상기 외측 스페이서들은 상기 제 2 패턴들 상에서 상기 제 2 패턴들의 상면들과 접촉할 수 있다. 상기 제 2 패턴들 사이의 상기 활성 영역들의 상기 중앙 영역에서 상기 제 1 랜딩 패드들을 둘러쌀 수 있다. 그리고, 상기 제 2 패턴들 사이의 상기 활성 영역들의 상기 에지 영역에 서 상기 제 2 랜딩 패드들의 상면들과 접촉할 수 있다.

선택된 실시예들에 따라서, 상기 반도체 장치는 접속막들, 하부 절연막, 내측 스페이서들, 플러그들 및 상부 절연막을 더 포함할 수 있다. 상기 접속막들은 상기 제 1 패턴들 및 상기 제 1 랜딩 패드들 사이에 배치될 수 있다. 상기 하부 절연막은 상기 제 1 랜딩 패드들 및 상기 접속막들의 측벽들을 둘러싸면서 상기 제 2 패턴들 및 상기 제 2 랜딩 패드들을 노출시킬 수 있다. 상기 내측 스페이서들은 상기 제 1 패턴들의 상기 하부측을 둘러싸도록 상기 제 1 패턴들 및 상기 고립 패턴들 사이에 배치될 수 있다. 상기 플러그들은 상기 제 1 및 2 패턴들 사이에 위치해서 상기 제 2 랜딩 패드들과 접촉할 수 있다. 상기 상부 절연막은 상기 플러그들 사이에 배치될 수 있다. 상기 플러그들은 상기 외측 스페이서들과 접촉할 수 있다.

나머지 선택된 실시예들에 따라서, 상기 제 1 및 2 패턴들의 각각은 차례로 적층된 도전 패턴 및 절연 패턴일 수 있다. 상기 제 1 및 2 랜딩 패드들은 상기 활성 영역들과 접촉할 수 있다. 그리고, 상기 제 1 및 2 랜딩 패드들은 상기 접속막들 및 상기 플러그들과 함께 도전성을 가질 수 있다.

상술한 바와 같이, 실시예들은 플러그들 및 제 1 랜딩 패드들, 플러그들 및 접속막들, 또는 플러그들 및 제 2 패턴들 사이에서 전기적인 단락 회로를 가지지 않는 반도체 장치를 제공한다. 이를 위해서, 상기 반도체 장치는 제 1 랜딩 패드들, 접속막들, 제 2 패턴들 및 플러그들 사이에 배치되는 외측 스페이서들을 포함한다. 상기 외측 스페이서들은 제 1 랜딩 패드들, 접속막들 및 제 2 패턴들을 플러 그들로부터 이격시킬 수 있다.

실시예들은 디램 이외의 반도체 장치에도 적용될 수 있다. 예를 들면, 상기 디램 이외의 반도체 장치는 랜딩 패드, 랜딩 패드 상에 위치하는 패턴, 랜딩 패드 및 패턴의 주변에 위치하는 도전체 사이에 실시예들에 따르는 외측 스페이서를 가질 수 있다. 상기 반도체 장치는 휘발성 메모리 소자 또는 비휘발성 메모리 소자를 포함할 수 있다.

상기 실시예들의 양태들은 이후로 첨부 도면들을 참조해서 설명하기로 한다. 그러나, 상기 실시예들은 여러 가지 다른 형태들로 구체화되어질 수 있고, 그리고 여기에서 설명되는 양태들로 한정되는 것으로 해석되지 않는다. 오히려, 상기 양태들은 실시예들을 더욱 철저하고 그리고 완전하게 되도록 해주며, 당업자에게 실시예들의 영역을 충분히 전달할 수 있도록 해준다. 비록 제 1, 제 2 .. 등을 지칭하는 용어들이 여러 구성 요소들을 기술하기 위하여 여기에서 사용되어질 수 있다면, 상기 구성 요소들은 이러한 용어들로 한정되지 않는 것으로 이해되어질 것이다. 단지, 이러한 용어들은 어떤 구성 요소로부터 다른 구성 요소를 구별하기 위해서 사용되어질 뿐이다.

여기에서, 사용되어진 바와 같이, '패턴' 용어는 반도체 제조 라인에서 목적하는 막 상에 선택된 반도체 제조 공정의 수행 동안 확보될 수 있는 결과물을 설명하기 위해서 사용되어질 수 있다. 그리고, '하부, 상부, 선택적, 일부분, 아래에, 상에" 등과 같이 특별히 상대적인 용어들은 선택된 구성 요소, 다른 구성 요소와 어떤 형상과의 상대적인 관계, 또는 도면들에 도시된 형상을 간단하게 설명하는데 설명의 간소화를 위해서 사용되어질 수 있다. 그리고, 여기에서 전문용어의 사용은 특별한 양태들을 단지 설명하기 위함이지 실시예들을 한정하려는 것은 아니다.

이제, 실시예들에 따르는 반도체 장치는 도 1 및 2 를 참조해서 설명하기로 한다.

도 1 은 실시예들에 따르는 반도체 장치를 보여주는 평면도이다.

도 1 을 참조하면, 실시예들에 따라서 제 1 패턴(36)들이 준비될 수 있다. 상기 제 1 패턴(36)들은 서로에 대해서 평행하게 배치될 수 있다. 상기 제 1 패턴(36)들의 각각은 길이 방향에 따라서 동일 폭을 가질 수 있다. 상기 제 1 패턴(36)들은 동일 피치(Pitch)로 배열될 수 있다. 상기 제 1 패턴(36)들의 각각은 게이트 패턴일 수 있다. 상기 제 1 패턴(36)들과 교차하는 제 2 패턴(76)들이 준비될 수 있다. 상기 제 2 패턴(76)들은 제 1 패턴(36)들과 직교한다. 상기 제 2 패턴(76)들은 서로에 대해서 평행하게 배치될 수 있다.

상기 제 2 패턴(76)들의 각각은 길이 방향에 따라서 제 1 및 2 폭들(W1, W2)을 반복적으로 가질 수 있다. 상기 제 1 폭(W1)은 제 2 폭(W2) 대비 작은 크기를 갖는다. 상기 제 2 패턴(76)들은 동일 피치로 배열될 수 있다. 상기 제 2 패턴(76)들의 각각은 비트라인 패턴일 수 있다. 상기 제 2 패턴(76)들과 중첩하는 활성 영역(18)들이 준비될 수 있다. 상기 활성 영역(18)들의 각각은 길이 방향에 따라서 동일 폭을 가질 수 있다. 상기 활성 영역(18)들의 중앙 영역은 제 2 패턴(76)들과 교차한다.

상기 활성 영역(18)들의 에지 영역은 제 1 및 2 패턴들(36, 76) 사이에 배치된다. 상기 활성 영역(18)들 및 제 2 패턴(76)들의 교차점들에 제 1 랜딩 패드(46)들이 준비될 수 있다. 상기 제 1 랜딩 패드(46)들은 활성 영역(18)들의 중앙 영역에 배치된다. 상기 제 1 및 2 패턴들(36, 76) 사이에 제 2 랜딩 패드(48)들이 배치된다. 상기 제 2 랜딩 패드(48)들은 활성 영역(18)들의 에지 영역에 배치된다. 상기 제 2 패턴(76)들 및 활성 영역(18)들의 교차점들에 접속홀(66)들이 준비될 수 있다.

상기 제 2 랜딩 패드(48)들과 중첩하는 플러그(98)들이 준비될 수 있다. 상기 플러그(98)들은 제 1 및 2 패턴들(36, 76) 사이에 배치된다. 상기 플러그(98)들의 각각은 선택된 활성 영역(18)의 에지 영역으로부터 주변 활성 영역(18)의 중앙 영역으로 연장할 수 있다. 상기 플러그(98)들은 활성 영역(18)들, 제 1 패턴(36)들, 제 1 및 2 랜딩 패드들(46, 48), 접속홀(66)들 및 제 2 패턴(76)들과 함께 실시예들에 따르는 반도체 장치(100)를 구성할 수 있다.

실시예들의 변형으로써, 상기 활성 영역(18)들은 길이 방향에 따라서 서로 다른 폭들을 가질 수 있다. 상기 제 1 패턴(36)들의 각각은 길이 방향에 따라서 서로 다른 폭들을 가질 수 있다. 상기 제 1 패턴(36)들은 한정된 영역들에서 반복되는 형상들을 가질 수 있다. 이 경우에, 상기 제 1 패턴(36)들은 한정된 영역들 사이에서 서로 다른 피치로 배열될 수 있다. 상기 제 2 패턴(76)들의 각각은 길이 방향에 따라서 동일 폭들을 가질 수 있다.

도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 반도체 장치를 보여주는 단 면도이다.

도 2 를 참조하면, 실시예들에 따르는 반도체 장치(100)는 반도체 기판(5)에 비활성 영역(14) 및 활성 영역(18)들을 포함한다. 상기 활성 영역(18)들은 도 1 과 같은 형상을 가지도록 비활성 영역(14)으로 한정될 수 있다. 상기 활성 영역(18)들 상에 도 1 의 제 1 및 2 랜딩 패드들(46, 48)이 배치될 수 있다. 상기 제 1 및 2 랜딩 패드들(46, 48)은 활성 영역(18)들과 접촉한다. 상기 제 1 랜딩 패드(46)들의 각각은 상면에 접속막(connection layer)을 가질 수 있다. 상기 제 1 및 2 랜딩 패드들(46, 48)은 접속막과 함께 도전성을 가질 수 있다.

상기 제 1 및 2 랜딩 패드들(46, 48) 사이에 하부 절연막(42)이 배치될 수 있다. 상기 하부 절연막(42)은 제 1 랜딩 패드(46) 및 접속막(55)의 측벽들을 둘러싸면서 제 2 랜딩 패드(48)들을 노출시킬 수 있다. 상세하게 설명하면, 상기 하부 절연막(42)은 제 1 및 2 랜딩 패드들(46, 48) 사이에서 단차들(Step Differences)을 가질 수 있다. 상기 하부 절연막(42)의 단차들의 각각은 비활성 영역(14) 상에 하부 단차(LSD; Lower Step Difference) 및 활성 영역(18) 상에 상부 단차(USD; Upper Step Difference)로 구성될 수 있다.

상기 상부 단차는 접속막(55)의 상면과 실질적으로 동일 레벨일 수 있다. 상기 상부 단차에 대응하는 하부 절연막(42)은 제 1 랜딩 패드(46) 및 접속막(55)의 측벽들을 완전히 둘러쌀 수 있다. 상기 상부 단차에 대응하는 하부 절연막(42)은 접속막(55)의 상면을 노출시킬 수 있다. 상기 하부 단차에 대응하는 하부 절연막(42)은 제 2 랜딩 패드(48)들의 상면들 및 측벽들을 노출시킬 수 있다. 상기 접 속막(55) 상에 도 1 의 제 2 패턴(76)들이 배치될 수 있다.

상기 제 2 패턴(76)들은 활성 영역(18)들의 중앙 영역에서 하부측의 폭 대비 및 상부측의 폭의 크기가 클 수 있다. 상기 제 2 패턴(76)들의 상부측의 폭은 도 1 의 제 2 패턴들의 제 2 폭(W2)과 실질적으로 동일한 크기를 가질 수 있다. 상기 제 2 패턴(76)들은 비활성 영역(14) 상에서 도 1 의 제 2 패턴(76)들의 제 1 폭(W1)과 실질적으로 동일한 크기를 가질 수 있다. 상기 제 2 패턴(76)은 차례로 적층된 도전 패턴(72) 및 절연 패턴(74)을 포함한다. 상기 도전 패턴(72)은 제 2 패턴(76)들의 상부측의 일부분을 구성할 수 있다.

상기 도전 패턴(72)은 접속막(55)과 접촉할 수 있다. 상기 제 2 패턴(76)들의 측벽들에 외측 스페이서(78)들이 배치될 수 있다. 상기 외측 스페이서(78)들은 제 2 패턴(76)들의 상부측의 측벽들로부터 비활성 영역(14) 및 활성 영역(18)들을 향해서 연장할 수 있다. 상기 외측 스페이서(78)들은 활성 영역(18)들의 중앙 영역에서 하부 절연막(42)의 상부 단차와 중첩할 수 있다. 상기 외측 스페이서(78)들은 제 2 패턴(76)들의 하부측으로부터 이격해서 제 2 패턴(76)들의 하부측을 둘러쌀 수 있다.

이 경우에, 상기 외측 스페이서(78)들은 활성 영역(18)들의 중앙 영역에서 접속막(55)을 완전히 둘러싸고 그리고 제 1 랜딩 패드(46)를 부분적으로 둘러쌀 수 있다. 상기 외측 스페이서(78)들은 활성 영역(18)들의 에지 영역에서 제 2 랜딩 패드(48)들의 상면들과 접촉할 수 있다. 상기 외측 스페이서(78)들 상에 고립 패턴(63)들이 배치될 수 있다. 상기 고립 패턴(63)들은 활성 영역(18)들의 중앙 영역 에서 외측 스페이서(78)들 및 제 2 패턴(76)들 사이에 배치될 수 있다.

상기 고립 패턴(63)들은 활성 영역(18)들의 중앙 영역에서 제 2 패턴(76)들의 하부측을 둘러쌀 수 있다.상기 고립 패턴(63)들은 활성 영역(18)들의 에지 영역에서 제 2 패턴(76)들의 하부측을 둘러싸지 않기 때문에 외측 스페이서(78)들 사이에 배치될 수 있다. 상기 고립 패턴(63)들 상에 내측 스페이서(69)가 배치될 수 있다. 상기 내측 스페이서(69)는 제 2 패턴(76)들의 하부측을 둘러쌀 수 있다. 상기 내측 스페이서(69)는 외측 스페이서(78)들으로부터 이격해서 하부 절연막(42)의 상부 단차 상에 배치될 수 있다.

상기 제 2 패턴(76)들 사이에 도 1 의 플러그(98)들이 배치된다. 상기 플러그(98)들은 도전성을 가질 수 있다. 상기 플러그(98)들은 외측 스페이서(78)들과 접촉할 수 있다. 상기 플러그(98)들은 하부 절연막(42)의 하부 단차들 상에 위치해서 제 2 랜딩 패드(48)들과 접촉할 수 있다. 상기 플러그(98)들 사이에 상부 절연막(84)이 배치될 수 있다.

다음으로, 실시예들에 따르는 반도체 장치의 형성 방법은 도 3 내지 10 을 참조해서 설명하기로 한다.

도 3, 5, 7 및 9 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 반도체 장치의 형성 방법을 설명해주는 단면도들이다. 그리고, 도 4, 6, 8 및 10 은 도 1 의 절단선들 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 를 따라 취해서 반도체 장치의 형성 방법을 설명해주는 단면도들이다.

도 3 및 4 를 참조하면, 실시예들에 따라서 반도체 기판(5) 상에 비활성 영 역(14) 및 활성 영역(18)들을 도 3 및 4 와 같이 형성할 수 있다. 상기 비활성 영역(14)은 활성 영역(18)들을 둘러싸도록 형성될 수 있다. 상기 비활성 영역(14)은 절연 물질로 채워지도록 형성될 수 있다. 상기 활성 영역(18)들의 각각은 평면적으로 볼 때에 도 1 의 형상을 가질 수 있다. 상기 비활성 영역(14) 및 활성 영역(18)들을 지나는 제 1 패턴(36)들을 도 4 와 같이 형성할 수 있다.

상기 제 1 패턴(36)들은 게이트 패턴을 포함할 수 있다. 상기 제 1 패턴(36)들은 비활성 영역(14) 및 활성 영역(18)들 상에 형성될 수 있다. 상기 제 1 패턴(36)들의 일부는 비활성 영역(14) 및 활성 영역(18)들에 메립시킨 형상(25)을 가지도록 형성될 수도 있다. 상기 제 1 패턴(36)들의 각각은 차례로 적층된 도전 패턴(32) 및 절연 패턴(34)을 포함할 수 있다. 상기 제 1 패턴(36)들의 측벽들 상에 하부 스페이서(38)들을 도 3 과 같이 형성할 수 있다. 상기 하부 스페이서(38)들은 절연 물질을 포함할 수 있다.

상기 제 1 패턴(36)들 및 하부 스페이서(38)들을 덮도록 비활성 영역(14) 및 활성 영역(28)들 상에 하부 절연막(42)을 도 3 및 4 와 같이 형성할 수 있다. 상기 하부 절연막(42)은 절연 물질을 포함할 수 있다. 상기 하부 절연막(42) 상에 랜딩홀(44)들을 도 3 및 4 와 같이 형성할 수 있다. 상기 랜딩홀(44)들은 활성 영역(18)들 및 하부 스페이서(38)들을 노출시키도록 도 3 및 4 와 같이 형성될 수 있다. 상기 랜딩홀(44)들은 활성 영역(18)들, 제 1 패턴(36)들 및 하부 스페이서(38)들을 노출시키도록 형성될 수도 있다.

상기 랜딩홀(44)들에 제 1 및 2 랜딩 패드들(46, 48)을 도 3 및 4 와 같이 형성할 수 있다. 상기 제 1 및 2 랜딩 패드들(46, 48)은 랜딩홀(44)들을 충분히 채우도록 형성될 수 있다. 상기 제 1 및 2 랜딩 패드들(46, 48)은 도전 물질을 포함할 수 있다. 상기 제 1 및 2 랜딩 패드들(46, 48)을 덮도록 하부 절연막(42) 상에 중부 절연막(61)을 도 3 및 4 와 같이 형성할 수 있다. 상기 중부 절연막(61)은 절연 물질을 포함할 수 있다.

도 5 및 6 을 참조하면, 실시예들에 따라서 도 3 및 4 의 중부 절연막(61)에 접속홀(66)을 도 5 및 6 과 같이 형성할 수 있다. 상기 접속홀(66)은 제 1 랜딩 패드(46)를 노출시키도록 형성될 수 있다. 상기 접속홀(66)의 측벽 상에 내측 스페이서(69)를 도 5 및 6 과 같이 형성할 수 있다. 상기 내측 스페이서(69)는 절연 물질을 포함할 수 있다. 상기 접속홀(66)을 통해서 제 1 랜딩 패드(46) 상에 접속막(55)을 도 5 및 6 과 같이 형성할 수 있다.

상기 접속막(55)은 도전 물질, 예를 들면 금속 실리사이드, 를 포함할 수 있다. 상기 접속홀(66)을 채우도록 중부 절연막(61) 상에 제 2 패턴(76)들을 도 5 및 6 과 같이 형성할 수 있다. 상기 제 2 패턴(76)들은 비트라인 패턴들을 포함한다. 상기 제 2 패턴(76)들은 비활성 영역(14) 및 활성 영역(18)들에서 상부측의 폭을 서로 다른 크기들로 도 1 및 5 와 같이 가질 수 있다. 상기 제 2 패턴(76)들은 활성 영역(18)들의 중앙 영역에서 하부측의 폭(W1) 대비 상부측의 폭(W2)을 크게 가질 수 있다.

상기 제 2 패턴(76)들의 각각은 차례로 적층된 도전 패턴(72) 및 절연 패턴(74)을 포함한다. 상기 도전 패턴(72)은 접속막(55)과 접촉하도록 형성될 수 있 다. 상기 도전 패턴(72)은 접속홀(66)을 채우면서 중부 절연막(61) 상에 형성될 수 있다. 상기 도전 패턴(72)은 접속홀(66)을 충분히 채우거나 접속홀(66)을 부분적으로 채우도록 형성될 수도 있다. 상기 제 2 패턴(76)들의 각각의 상부측의 폭은 활성 영역(18)의 중앙 영역에서 제 1 랜딩 패드(46)의 폭 대비 크기가 클 수 있다.

상기 제 2 패턴(76)들을 식각 마스크, 제 2 랜딩 패드(48)들을 식각 버퍼막으로 사용해서 하부 절연막(42) 및 중부 절연막(61)을 식각할 수 있다. 이 경우에, 상기 하부 절연막(42) 및 중부 절연막(61)은 제 2 패턴(76)들 사이에 그루브(G; Groove)들을 도 5 및 6 과 같이 가질 수 있다. 상기 그루브(G)들은 제 2 랜딩 패드(48)들의 상면들 및 측벽들을 노출시키도록 형성될 수 있다. 상기 그루브(G)들은 제 2 랜딩 패드(48)들의 상면들을 충분히 노출시키거나 부분적으로 노출시킬 수 있다.

상기 그루브(G)들의 바닥면들은 제 2 랜딩 패드(48)들의 상면들 아래로 소정 깊이(D1) 만큼 리세스될 수 있다. 상기 그루브(G)들은 제 1 패턴(36)들을 노출시키거나 제 1 패턴(36)들을 노출시키지 않을 수 있다. 상기 그루브(G)들은 중부 절연막(61)을 사용해서 제 2 패턴(76)들 아래에 고립 패턴(63)들을 도 5 및 6 과 같이 형성할 수 있다. 상기 고립 패턴(63)들의 각각은 활성 영역(18)의 중영 영역에서 내측 스페이서(69)를 둘러싸도록 도 5 및 6 과 같이 형성될 수 있다.

상기 고립 패턴(63)들의 각각은 내측 스페이서(69)와 함께 활성 영역(18)의 중영 영역에서 접속막의 상면을 덮을 수 있다. 상기 고립 패턴(63)들은 활성 영역(18)들의 에지 영역에서 제 2 랜딩 패드(48)들을 노출시키도록 도 5 와 같이 형 성될 수 있다.

도 7 및 8 을 참조하면, 실시예들에 따라서 도 5 및 6 의 그루브(G)들을 통해서 하부 절연막(42) 및 고립 패턴(63)들을 등방성으로 식각할 수 있다. 상기 그루브(G)들의 바닥면들은 도 5 및 6 의 그루브(G)들의 바닥면들 대비 제 2 랜딩 패드(48)들의 상면들 아래로 소정 깊이(D2) 만큼 더 리세스될 수 있다. 상기 그루브(G)들은 제 1 패턴(36)들 및/ 또는 제 2 랜딩 패드(48)들을 노출시킬 수 있다. 이 경우에, 상기 고립 패턴(63)들의 측벽들은 도 5 및 6 의 고립 패턴(63)들의 측벽들 대비 제 2 패턴(76)들의 상부측 아래를 향해서 이동될 수 있다.

상기 하부 절연막(42) 및 고립 패턴(63)들이 등방성으로 식각된 후에, 상기 그루브(G)들의 각각의 공간(Space)은 도 5 및 6 의 그루브(G)들의 각각의 공간 대비 확대될 수 있다. 상기 그루브(G)들의 측벽들 상에 외측 스페이서(78)들을 도 7 및 8 과 같이 형성할 수 있다. 상기 외측 스페이서(78)들은 절연 물질을 포함할 수 있다. 상기 외측 스페이서(78)들은 제 2 패턴(76)들의 상부측의 측벽들 및 고립 패턴(63)들의 측벽들을 지나서 비활성 영역(14) 및/ 또는 활성 영역(18)들로 향하여 연장할 수 있다.

상기 외측 스페이서(78)들은 활성 영역(18)들의 중앙 영역 상에서 제 1 랜딩 패드(46) 및/ 또는 접속막(55)을 둘러쌀 수 있다. 상기 외측 스페이서(78)들은 비활성 영역(14)의 주변에서, 또는 활성 영역(18)의 에지 영역 상에서 제 2 랜딩 패드(48)들의 상면들과 접촉할 수 있다. 상기 그루브(G)들을 채우면서 제 2 패턴(76)들을 덮는 상부 절연막(84)을 도 7 및 8 과 같이 형성할 수 있다. 상기 상부 절연 막(84)은 절연 물질을 포함할 수 있다. 상기 상부 절연막(84)을 지나서 하부 절연막(42)에 노드홀(88)들을 도 7 및 8 과 같이 형성할 수 있다.

상기 노드홀(88)들은 그루브(G)들과 각각 중첩하도록 제 2 패턴(76)들 사이에 형성될 수 있다. 상기 노드홀(88)들은 제 1 패턴(36)들, 제 2 랜딩 패드(48)들 및 제 2 패턴(76)들을 노출시킬 수 있다. 상기 노드홀(88)들은 제 1 패턴(36)들, 제 2 랜딩 패드(48)들, 제 2 패턴(76)들 및 외측 스페이서(78)들을 노출시키도록 형성될 수도 있다. 상기 노드홀(88)들을 통해서 하부 및 상부 절연막들(42, 84)을 등방성으로 식각할 수 있다.

상기 하부 및 상부 절연막들(42, 84)이 등방성으로 식각된 후에, 상기 노드홀(88)들의 바닥면들은 확대된 그루브(G)들의 바닥면들 대비 제 2 랜딩 패드(48)들의 상면들 아래로 소정 깊이(D3) 만큼 도 7 과 같이 더 리세스될 수 있다. 상세하게 설명하면, 상기 노드홀(88)들의 바닥면들은 제 2 랜딩 패드(48)들의 상면들 아래로 소정 깊이(D4)에 도 7 및 8 과 같이 위치될 수 있다. 상기 노드홀(88)들의 바닥면들의 깊이(D4)는 제 2 랜딩 패드(48)들의 상면들 아래에 위치하는 깊이들(D2, D3)의 합이다.

이 경우에, 상기 외측 스페이서(78)들의 바닥면들은 노드홀(88)들 내 도 7 과 같이 노출될 수 있다. 상기 노드홀(88)들 사이의 상부 절연막(84)은 전기적인 파괴(Electrical Breakdown)를 발생시키지 않는 절연 두께(T)를 도 8 과 같이 가질 수 있다. 이를 통해서, 상기 노드홀(88)들의 각각의 공간은 하부 및 상부 절연막들(42, 84)을 등방성으로 식각해서 더욱 확대될 수 있다.

도 9 및 10 을 참조하면, 실시예들에 따라서 노드홀(88)들을 각각 채우는 플러그(98)들을 도 9 및 10 과 같이 형성할 수 있다. 상기 플러그(98)들은 도전 물질을 포함할 수 있다. 상기 플러그(98)들은 제 2 랜딩 패드(48)들과 접촉할 수 있다. 상기 플러그(98)들의 각각은 제 1 및 2 패턴들(36, 76) 사이에서 제 2 랜딩 패드(48)로부터 제 1 랜딩 패드(46)를 향하여 도 1 과 같이 연장할 수 있다. 이 경우에, 상기 플러그(98)들의 각각은 제 1 랜딩 패드(46) 및 접속막(55)으로부터 하부 절연막(42) 및/ 또는 외측 스페이서(78)의 두께 만큼 이격하도록 도 9 및 10 과 같이 형성될 수 있다.

한편, 실시예들의 변형으로써, 상기 플러그(98)들이 노드홀(88)들에 형성되기 전에, 상기 노드홀(88)들의 측벽들 상에 상부 스페이서(94)들을 도 9 및 10 과 같이 형성할 수도 있다. 상기 상부 스페이서(94)들은 절연 물질을 포함할 수 있다. 상기 상부 스페이서(94)들은 제 2 랜딩 패드(48)들의 상면들을 노출시킬 수 있다. 상기 상부 스페이서(94)들은 노드홀(88)들 내 노출된 외측 스페이서(78)들을 덮을 수 있다. 이 경우에, 상기 상부 스페이서(94)들은 노드홀(88)들 사이의 상부 절연막(84)의 절연 두께를 물리적 및/ 또는 전기적으로 더 보강시켜줄 수 있다.

실시예들에 따라서 상기 플러그들 상에 정보 저장 요소들이 각각 더 형성될 수도 있다. 상기 정보 저장 요소들은 커패시터의 하부 전극, 예를 들면 스토리지 노드, 을 포함할 수 있다. 상기 플러그(98)들은 제 1 패턴(36)들, 제 1 및 2 랜딩 패드들(46, 48), 제 2 패턴(76)들 및 외측 스페이서(78)들과 함께 실시예들에 따른는 반도체 장치(100)를 구성할 수 있다.

도 1 은 실시예들에 따르는 반도체 장치를 보여주는 평면도이다.

도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 반도체 장치를 보여주는 단면도이다.

도 3, 5, 7 및 9 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 반도체 장치의 형성 방법을 설명해주는 단면도들이다.

도 4, 6, 8 및 10 는 도 1 의 절단선들 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 를 따라 취해서 반도체 장치의 형성 방법을 설명해주는 단면도들이다.

Claims (11)

1. 반도체 기판 상에 배치되고, 하부측의 폭보다 상부측의 폭이 큰 패턴;

   상기 패턴의 상기 상부측의 일 측벽 상에 배치되고, 상기 패턴의 상기 하부측과 이격해서 상기 패턴의 상기 하부측의 바닥면을 지나는 제 1 외측 스페이서;

   상기 패턴 아래에 위치해서 차례로 적층되는 랜딩 패드 및 접속막;

   상기 패턴의 상기 상부측의 타 측벽 상에 배치되고, 상기 제 1 외측 스페이서와 동일 구조를 가지는 제 2 외측 스페이서; 및

   상기 패턴의 상기 하부측을 둘러싸는 내측 스페이서를 더 포함하되,

   상기 랜딩 패드 및 상기 접속막은 도전성을 가지고, 상기 랜딩 패드는 상기 반도체 기판과 접촉하고, 상기 제 1 외측 스페이서는 상기 접속막을 지나서 상기 랜딩 패드를 둘러싸고, 상기 패턴은 상기 랜딩 패드 및 상기 접속막을 통해서 상기 반도체 기판과 전기적으로 접속하고,

   상기 제 1 및 2 외측 스페이서들은 상기 패턴의 상기 상부측의 상기 일 측벽및 상기 타측벽, 및 상기 상부측의 바닥면의 일부를 감싸는 배선 구조물.
2. 삭제
3. 삭제
4. 제 1 항에 있어서,

   상기 접속막 상에 위치해서 상기 패턴, 상기 제 1 및 2 외측 스페이서들 및 상기 내측 스페이서로 한정되는 고립 패턴; 및

   상기 고립 패턴 아래에 위치해서 상기 접속막 및 상기 랜딩 패드의 측벽들을 둘러싸는 절연막을 더 포함하되,

   상기 패턴은 상기 하부측 및 상기 상부측을 통해서 도전 패턴 및 절연 패턴을 가지는 배선 구조물.
5. 활성 영역 상에 배치되고, 하부측의 폭보다 상부측의 폭이 큰 제 1 패턴;

   상기 제 1 패턴의 상기 상부측의 측벽들 상에 배치되고, 상기 제 1 패턴의 상기 하부측과 이격해서 상기 제 1 패턴의 상기 하부측을 둘러싸는 외측 스페이서들; 및

   상기 제 1 패턴의 상기 상부측 아래에 위치해서 상기 제 1 패턴 및 상기 외측 스페이서들 사이에 배치되는 고립 패턴을 포함하고,

   상기 외측 스페이서들은 상기 제1 패턴의 상기 상부측의 상기 측벽들 및 상기 상부측의 바닥면의 일부를 감싸는 셀 구조물.
6. 제 5 항에 있어서,

   상기 고립 패턴 아래에서 상기 제 1 패턴의 상기 하부측과 접촉하는 접속막;

   상기 접속막 아래에 배치되는 제 1 랜딩 패드;

   상기 제 1 랜딩 패드의 주변에 배치되는 제 2 랜딩 패드;

   상기 제 1 및 2 랜딩 패드들 사이에 배치되는 제 2 패턴; 및

   상기 제 2 랜딩 패드 상에 위치해서 상기 제 2 랜딩 패드와 접촉하는 플러그를 더 을 포함하되,

   상기 제 1 및 2 랜딩 패드들은 상기 활성 영역과 전기적으로 접속하고, 상기 제 1 및 2 랜딩 패드들은 상기 접속막 및 상기 플러그와 함께 도전성을 가지고, 그리고 상기 제 2 패턴의 상면은 상기 접속막의 상면 대비 낮은 레벨에 위치하는 셀 구조물.
7. 제 6 항에 있어서,

   상기 고립 패턴 및 상기 제1 패턴 사이에 위치해서 상기 제 1 패턴의 상기 하부측을 둘러싸는 내측 스페이서; 및

   상기 제 1 및 2 랜딩 패드들, 상기 접속막 그리고 상기 제 2 패턴을 둘러싸는 절연막을 더 포함하되,

   상기 제 1 및 2 패턴들의 각각은 차례로 적층된 도전 패턴 및 절연 패턴이고, 상기 내측 및 외측 스페이서들은 상기 고립 패턴을 한정하고, 그리고 상기 외측 스페이서들 중 선택된 하나는 상기 제 2 패턴의 상기 상면과 접촉하는 셀 구조물.
8. 반도체 기판에 배치되는 활성 영역들;

   상기 활성 영역들을 한정하는 비활성 영역;

   상기 활성 영역들의 중앙 영역에서 하부측의 폭보다 상부측의 폭이 크고, 상기 비활성 영역 상에서 상기 상부측과 다른 폭을 가지는 제 1 패턴들;

   상기 제 1 패턴들의 상기 상부측의 측벽들 상에 위치하면서 상기 제 1 패턴들의 상기 상부측의 상기 측벽들로부터 상기 활성 영역들 및 상기 비활성 영역을 향해서 연장하는 외측 스페이서들; 및

   상기 활성 영역들의 상기 중앙 영역에서 상기 외측 스페이서들 및 상기 제 1 패턴들 사이, 및 상기 활성 영역들의 에지 영역에서 상기 외측 스페이서들 사이에 배치되는 고립 패턴들을 포함하고,

   상기 외측 스페이서들은 상기 제1 패턴들의 상기 상부측들의 상기 측벽들 및 상기 상부측들의 바닥면들의 일부들을 감싸는 반도체 장치.
9. 제 8 항에 있어서,

   상기 제 1 패턴들 아래에 위치하고 그리고 상기 활성 영역들 및 상기 비활성 영역을 지나면서 상기 제 1 패턴들과 교차하는 제 2 패턴들;

   상기 활성 영역들의 상기 중앙 영역에 위치하면서 상기 제 1 패턴들 아래에 배치되는 제 1 랜딩 패드들; 및

   상기 제 1 및 2 패턴들 사이에 위치하면서 상기 활성 영역들의 상기 에지 영역에 배치되는 제 2 랜딩 패드들을 더 포함하되,

   상기 외측 스페이서들은 상기 제 2 패턴들 상에서 상기 제 2 패턴들의 상면들과 접촉하고, 상기 제 2 패턴들 사이의 상기 활성 영역들의 상기 중앙 영역에서 상기 제 1 랜딩 패드들을 둘러싸고, 그리고 상기 제 2 패턴들 사이의 상기 활성 영역들의 상기 에지 영역에서 상기 제 2 랜딩 패드들의 상면들과 접촉하는 반도체 장치.
10. 제 9 항에 있어서,

    상기 제 1 패턴들 및 상기 제 1 랜딩 패드들 사이에 배치되는 접속막들;

    상기 제 1 랜딩 패드들 및 상기 접속막들의 측벽들을 둘러싸면서 상기 제 2 패턴들 및 상기 제 2 랜딩 패드들을 노출시키는 하부 절연막;

    상기 제 1 패턴들의 상기 하부측을 둘러싸도록 상기 제 1 패턴들 및 상기 고립 패턴들 사이에 배치되는 내측 스페이서들;

    상기 제 1 및 2 패턴들 사이에 위치해서 상기 제 2 랜딩 패드들과 접촉하는 플러그들; 및

    상기 플러그들 사이에 배치되는 상부 절연막을 더 포함하되,

    상기 플러그들은 상기 외측 스페이서들과 접촉하는 반도체 장치.
11. 제 10 항에 있어서,

    상기 제 1 및 2 패턴들의 각각은 차례로 적층된 도전 패턴 및 절연 패턴이고, 상기 제 1 및 2 랜딩 패드들은 상기 활성 영역들과 접촉하고, 그리고 상기 제 1 및 2 랜딩 패드들은 상기 접속막들 및 상기 플러그들과 함께 도전성을 가지는 반도체 장치.

Images