KR101577236B1 - 디지털 노이즈 필터 및 그를 이용한 표시 장치 - Google Patents

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Abstract

본 발명은 디지털 노이즈를 필터링하여 회로가 안정적으로 동작할 수 있게 하는 디지털 노이즈 필터 및 그를 이용한 표시 장치에 관한 것으로, 본 발명의 디지털 노이즈 필터는 액티브 하이 기간 또는 액티브 로우 기간을 갖는 입력 신호를 입력하는 입력 라인과 종속적으로 접속되어서, 상기 입력 신호를 입력 클럭 신호의 한 싸이클씩 지연시켜 출력하면서 상기 입력 신호의 노이즈를 필터링하는 제1 내지 제3 플립플롭과; 상기 제3 플립플롭의 출력 보다 상기 클럭 신호의 한 싸이클이 지연된 출력과 반전 출력을 각각 공급하는 제4 플립플롭과; 상기 제1 내지 제3 플립플롭 각각의 출력을 오어 연산하는 제1 오어 게이트와; 상기 제1 내지 제3 플립플롭 각각의 출력을 앤드 연산하는 제1 앤드 게이트와; 상기 제1 오어 게이트의 출력과 상기 제4 플립플롭의 출력을 앤드 연산하는 제2 앤드 게이트와; 상기 제1 앤드 게이트의 출력과 상기 제4 플립플롭의 반전 출력을 앤드 연산하는 제3 앤드 게이트와; 상기 제2 및 제3 앤드 게이트의 출력을 오어 연산하여 상기 제3 플립플롭의 데이터 단자로 출력하는 제2 오어 게이트를 구비하고; 상기 제4 플립플롭의 출력은 상기 입력 신호와 동일한 액티브 하이 또는 액티브 로우 기간을 유지한다.
디지털 노이즈 필터, I2C 통신, 액티브 하이, 액티브 로우

Description

디지털 노이즈 필터 및 그를 이용한 표시 장치{DIGITAL NOISE FILTER AND DISPLAY DEVICE USING THE SAME}
본 발명은 디지털 노이즈 필터에 관한 것으로, 특히 디지털 노이즈를 필터링하여 회로가 안정적으로 동작할 수 있게 하는 디지털 노이즈 필터 및 그를 이용한 표시 장치에 관한 것이다.
평판 표시 장치로는 플라즈마 디스플레이 패널(Plasma Display Panel; PDP), 액정 표시 장치(Liquid Crystal Display; LCD), 전계 방출 표시 장치(Field Emission Display; FED) 및 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 표시 장치 등이 알려져 있다.
액정 표시 장치는 액정의 전기적 및 광학적 특성을 이용하여 영상을 표시한다. 구체적으로, 액정 표시 장치는 화소 매트릭스를 통해 화상을 표시하는 액정 패널과, 액정 패널을 구동하는 구동 회로를 구비한다. 그리고 액정 표시 장치는 액정 패널이 비발광 소자이기 때문에 액정 패널의 후면에서 빛을 공급하는 백라이트 유닛을 구비한다. 액정 패널은 비디오 신호에 따라 각 서브 화소의 액정 배열 상태가 가변하여 백라이트 유닛에서 조사된 빛의 투과율을 조절함으로써 영상을 표시 한다. 이러한 액정 표시 장치는 이동 통신 단말기, 휴대용 컴퓨터, 모니터, 텔레비젼 등과 같이 소형 표시 장치부터 대형 표시 장치까지 널리 사용된다.
일반적으로, 액정 표시 장치는 설계자에 의해 미리 설정된 디스플레이 정보(Extended Display Indetification Data: EDID)를 저장한 EEPROM(Electrical Erasable Programmable ROM)을 구비한다. 액정 표시 장치 내의 타이밍 컨트롤러는 I2C 통신을 통해 EEPROM에 저장된 디스플레이 정보를 읽어들여 액정 표시 장치의 해상도 및 구동 주파수에 적합한 타이밍 제어 신호를 생성하여 입력 영상 데이터를 처리함과 아울러 데이터 드라이버 및 게이트 드라이버의 구동 타이밍 등을 제어한다. 이를 위하여, 타이밍 컨트롤러는 I2C 통신을 위한 클럭 라인(SCL) 및 데이터 라인(SDA)을 통해 EEPROM과 접속된다.
그러나, I2C 통신을 위한 클럭 라인(SCL) 및 데이터 라인(SDA)은 타이밍 컨트롤러 및 EEPROM 뿐만 아니라 외부 시스템을 포함하는 외부 여러개의 I2C 소자와 접속되어 있으므로 클럭 라인(SCL) 및 데이터 라인(SDA)을 통해 외부로부터 노이즈 신호가 쉽게 유입되고 있다. 이로 인하여 타이밍 컨트롤러가 EEPROM으로부터의 디스플레이 정보를 잘못 인식하여 오동작하는 경우가 경우가 빈번하게 발생한다.
또한, 디지털 노이즈로 인한 타이밍 컨트롤러의 오동작 문제는 전술한 액정 표시 장치에 국한되지 않고 디지털 신호를 이용하는 모든 표시 장치에서 동일하게 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 디지털 노이즈를 필터링하여 회로가 안정적으로 동작할 수 있게 하는 디지털 노이즈 필터 및 그를 이용한 표시 장치를 제공하는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 한 실시예에 따른 디지털 노이즈 필터는 액티브 하이 기간 또는 액티브 로우 기간을 갖는 입력 신호를 입력하는 입력 라인과 종속적으로 접속되어서, 상기 입력 신호를 입력 클럭 신호의 한 싸이클씩 지연시켜 출력하면서 상기 입력 신호의 노이즈를 필터링하는 제1 내지 제3 플립플롭과; 상기 제3 플립플롭의 출력 보다 상기 클럭 신호의 한 싸이클이 지연된 출력과 반전 출력을 각각 공급하는 제4 플립플롭과; 상기 제1 내지 제3 플립플롭 각각의 출력을 오어 연산하는 제1 오어 게이트와; 상기 제1 내지 제3 플립플롭 각각의 출력을 앤드 연산하는 제1 앤드 게이트와; 상기 제1 오어 게이트의 출력과 상기 제4 플립플롭의 출력을 앤드 연산하는 제2 앤드 게이트와; 상기 제1 앤드 게이트의 출력과 상기 제4 플립플롭의 반전 출력을 앤드 연산하는 제3 앤드 게이트와; 상기 제2 및 제3 앤드 게이트의 출력을 오어 연산하여 상기 제3 플립플롭의 데이터 단자로 출력하는 제2 오어 게이트를 구비하고; 상기 제4 플립플롭의 출력은 상기 입력 신호와 동일한 액티브 하이 또는 액티브 로우 기간을 유지한다.
상기 제1 오어 게이트는, 상기 입력 신호가 액티브 로우 기간을 갖는 경우 상기 제1 내지 제3 플립플롭의 출력이 동시에 액티브 로우가 되는 기간을 검출하고, 상기 입력 신호가 액티브 하이 기간을 갖는 경우 제1 내지 제3 플립플롭의 출력 중 적어도 하나가 액티브 하이인 기간을 검출한다.
제1 앤드 게이트는 상기 입력 신호가 액티브 로우 기간을 갖는 경우 상기 제1 내지 제3 플립플롭의 출력 중 적어도 하나가 액티브 로우인 기간을 검출하여 출력하고, 상기 입력 신호가 액티브 하이 기간을 갖는 경우 상기 제1 내지 제3 플립플롭의 출력이 동시에 액티브 하이가 되는 기간을 검출한다.
제2 앤드 게이트는 상기 입력 신호가 액티브 로우 기간을 갖는 경우 제1 오어 게이트의 출력과 상기 제4 플립플롭의 출력 중 어느 하나가 액티브 로우가 되는 기간을 검출하고, 상기 입력 신호가 액티브 하이 기간을 갖는 경우 상기 제1 오어 게이트의 출력과 상기 제4 플립플롭의 출력이 동시에 액티브 하이가 되는 기간을 검출한다.
제3 앤드 게이트는 상기 입력 신호가 액티브 하이 기간을 갖는 경우 제1 앤드 게이트의 출력과 제4 플립플롭의 반전 출력이 동시에 액티브 하이가 되는 기간을 검출하고, 상기 입력 신호가 액티브 로우 기간을 갖는 경우 제2 앤드 게이트의 출력과 제4 플립플립의 반전 출력 중 적어도 하나가 액티브 로우가 되는 기간을 검출한다.
제2 오어 게이트는 상기 입력 신호가 액티브 하이 기간을 갖는 경우 상기 제2 및 제3 앤드 게이트 중 적어도 하나의 출력이 액티브 하이인 기간을 검출하고,상기 입력 신호가 액티브 로우 기간을 갖는 경우 상기 제2 및 제3 앤드 게이트 출력 이 동시에 액티브 로우가 되는 기간을 검출한다.
본 발명에 따른 표시 장치는 다수의 디스플레이 정보를 미리 저장한 메모리와; I2C 통신 라인을 통해 상기 메모리와 접속되고, 상기 디지털 노이즈 필터를 경유하여 상기 메모리로부터 상기 디스플레이 정보를 읽어들여 타이밍 제어 신호를 생성하는 타이밍 컨트롤러를 구비한다. 여기서, 상기 표시 장치는 액정 표시 장치일 수 있다.
본 발명에 따른 디지털 노이즈 필터는 입력 신호가 액티브 로우 특징을 갖거나 액티브 하이 특징을 갖는 것에 상관없이 입력 신호에 포함된 3 싸이클 이하의 노이즈 성분을 필터링하여 제거할 수 있음과 아울러 입력 신호와 동일한 액티브 기간을 갖는 출력 신호을 출력할 수 있다.
또한, 본 발명에 따른 디지털 노이즈 필터는 액정 표시 장치 뿐만 아니라 디지털 신호를 이용하는 모든 표시 장치에 적용되어 외부로부터 유입되는 디지털 노이즈를 필터링하여 안정된 디지털 신호를 제공할 수 있다.
도 1은 본 발명의 실시예에 따른 디지털 노이즈 필터(12)를 나타낸 회로도이고, 도 2 및 도 3은 도 1에 나타낸 디지털 노이즈 필터(12)의 액티브 하이(Active High) 및 액티브 로우(Active Low)의 입력 신호(IN) 각각에 대한 구동 파형도이다.
도 1에 나타낸 디지털 노이즈 필터(12)는 입력 신호(IN)의 입력 라인에 종속적으로 접속된 제1 내지 제3 D 플립플롭(FF1~FF3)과, 제1 내지 제3 D 플립플 롭(FF1~FF3)의 출력(Q1~Q3)을 공통 입력하는 제1 오어 게이트(OR1) 및 제1 앤드 게이트(AND1)와, 제1 오어 게이트(OR1)의 출력(A)과 제4 플립플롭(FF4)의 출력(OUT)을 입력하는 제2 앤드 게이트(AND2)와, 제1 앤드 게이트(AND1)의 출력(B)과 제4 플립플롭(FF4)의 반전 출력(/OUT)을 입력하는 제3 앤드 게이트(AND3)과, 제2 및 제3 앤드 게이트(AND2, AND3)의 출력(C, D)을 입력하는 제2 오어 게이트(OR2)와, 제2 오어 게이트(OR2)의 출력(E)을 입력하는 제4 D 플립플립(FF4)을 구비한다.
도 2 및 도 3에서 입출력 신호(IN, OUT)의 액티브 하이 기간 및 액티브 로우 기간 각각은 입출력 신호(IN, OUT)의 이네이블 기간을 의미한다.
제1 D 플립플립(FF1)의 데이터 단자(D)는 입력 신호(IN)의 입력 라인과 접속되고, 제2 및 제3 D 플립플롭(FF2, FF3)의 데이터 단자(D)는 이전단 플립플롭의 출력 단자(Q)와 접속되며, 제1 내지 제3 D 플립플롭(FF1~FF3)의 클럭 단자는 클럭 신호(CLK)의 입력 라인과 공통 접속된다. 제1 내지 제3 플립플롭(FF1~FF3)은 클럭 신호(CLK)의 라이징 타임마다 데이터 단자(D)로 입력된 신호를 입력하고 유지하여 도 2 및 도 3과 같이 입력 신호(IN)를 클럭 신호(CLK)의 한 싸이클씩 순차적으로 지연시켜 출력한다. 이에 따라, 제1 내지 제3 플립플롭(FF1~FF3)은 입력 신호(IN)에 포함된 3 싸이클 이하의 노이즈 성분을 필터링하여 제거할 수 있다. 제1 내지 제3 플립플롭(FF1~FF3)은 도 2와 같이 액티브 하이 특징을 갖는 입력 신호(IN)와 도 2와 같이 액티브 로우 특징을 갖는 입력 신호(IN)를 모두 클럭 신호(CLK)의 한 싸이클씩 지연시키면서 입력 신호(IN)에 포함된 노이즈 성분를 제거한다.
제1 오어 게이트(OR1)는 제1 내지 제3 플립플롭(FF1~FF3)의 출력(Q1~Q3)을 오어 연산함으로써 도 3과 같이 액티브 로우 특징을 갖는 입력 신호(IN)가 입력될 때 제1 내지 제3 플립플롭(FF1~FF3)의 출력(Q1~Q3)이 모두 액티브 로우인 기간(T3~T4)을 검출하여 출력한다. 또한, 제1 오어 게이트(OR1)는 도 2와 같이 액티브 하이 특징을 갖는 입력 신호(IN)가 입력될 때 제1 내지 제3 플립플롭(FF1~FF3)의 출력(Q1~Q3) 중 적어도 하나가 액티브 하이인 기간(T1~T6)을 검출하여 출력한다.
제1 앤드 게이트(AND1)는 제1 내지 제3 플립플롭(FF1~FF3)의 제1 내지 제3 출력(Q1~Q3)을 앤드 연산함으로써 도 2와 같이 액티브 하이 특징을 갖는 입력 신호(IN)가 입력될 때 제1 내지 제3 플립플롭(FF1~FF3)의 출력(Q1~Q3)이 모두 액티브 하이인 기간(T3~T4)을 검출하여 출력한다. 또한, 제1 앤드 게이트(AND1)는 도 3과 같이 액티브 로우 특징을 갖는 입력 신호(IN)가 입력될 때 제1 내지 제3 플립플롭(FF1~FF3)의 출력(Q1~Q3) 중 적어도 하나가 액티브 로우인 기간(T1~T6)을 검출하여 출력한다.
제2 앤드 게이트(AND2)는 제1 오어 게이트(OR1)의 출력(A)과 제4 D 플립플롭(FF4)의 출력(OUT)을 앤드 연산함으로써 도 2와 같이 제1 오어 게이트(OR1)의 출력(A)이 액티브 하이인 기간(T1~T6)과 제4 플립플롭(FF4) 출력(OUT)이 액티브 하이인 기간(T4~T7)의 액티브 하이 중첩 기간(T4~T6)을 검출하여 출력한다. 또한, 제2 앤드 게이트(AND2)는 도 3과 같이 제1 오어 게이트(OR1)의 출력(A)이 액티브 로우인 기간(T3~T4)과 제4 플립플롭(FF4)의 출력(OUT)이 액티브 로우인 기간(T4~T7) 중 적어도 하나가 액티브 로우인 기간(T3~T7)을 검출하여 출력한다.
제3 앤드 게이트(AND3)는 제1 앤드 게이트(AND1)의 출력(B)과 제3 D 플립플롭(FF4)의 반전 출력(/OUT)을 앤드 연산하여 출력함으로써 도 2와 같이 제1 앤드 게이트(AND1)의 출력(B)이 액티브 하이인 기간(T3~T4)과 제4 플립플롭(FF4)의 반전 출력(/OUT)이 액티브 하이인 기간(~T3)의 액티브 하이 중첩 기간(T3)을 검출하여 출력한다. 또한, 제3 앤드 게이트(AND3)는 도 3과 같이 제2 앤드 게이트(AND2)의 출력(B)이 액티브 로우가 아닌 기간, 즉 하이인 기간(T7~)과 제4 플립플롭(FF4)의 반전 출력(/OUT)이 하이인 기간(T4~T7)의 하이 중첩 기간(T7)을 검출하여 출력한다. 다시 말하여, 제3 앤드 게이트(AND3)는 도 3과 같이 제2 앤드 게이트(AND2)의 출력(B)과 제4 플립플립(FF4)의 반전 출력(/OUT) 중 적어도 하나가 액티브 로우가 되는 기간을 검출하여 출력한다.
제2 오어 게이트(OR2)는 제2 앤드 게이트(AND2)의 출력(C)과 제3 앤드 게이트(AND2)의 출력(D)을 오어 연산하여 출력함으로써 도 2와 같이 제2 앤드 게이트(AND2)의 출력(C)이 액티브 하이인 기간(T4~T7)과 제3 앤드 게이트(AND3)의 출력(D)이 액티브 하이인 기간(T3) 중 적어도 하나가 액티브 하이인 기간(T3~T6)을 검출하여 출력한다. 또한, 제2 오어 게이트(OR2)는 도 3과 같이 제2 앤드 게이트(AND2)의 출력(C)이 액티브 로우인 기간(T3~T7)과 제3 앤드 게이트(AND3)의 출력(D)이 액티브 로우인 기간(~T6)의 액티브 로우 중첩 기간(T3~T6)을 검출하여 출력한다.
제4 플립플롭(FF4)은 제2 오어 게이트(OR2)의 출력(E)을 클럭 신호(CLK)의 라이징 타임마다 입력하여 유지함으로써 도 2와 같이 제2 오어 게이트(OR2)의 액티 브 하이 출력(E)을 클럭 신호(CLK)의 한 싸이클만큼 지연시켜서 입력 신호(IN)와 동일하게 4싸이클 동안 액티브 기간(T4~T7)을 갖는 액티브 하이 신호(OUT)를 출력한다. 또한, 도 3과 같이 제2 오어 게이트(OR2)의 액티브 로우 출력(E)을 클럭 신호(CLK)의 한 싸이클만큼 지연시켜서 입력 신호(IN)와 동일하게 4싸이클 동안 액티브 기간(T4~T7)을 갖는 액티브 로우 신호(OUT)를 출력한다.
도 2을 참조하면, T1 이전 기간에서 라이징되고 T4의 기간중에 폴링되는, 즉 4싸이클동안 액티브 하이인 입력 신호(IN)가 입력되면, 제1 내지 제3 플립플롭(FF1~FF3)은 T1에서 T3까지 클럭 신호(CLK)의 한 싸이클씩 지연되면서 4싸이클동안 액티브 하이를 유지하는 제1 내지 제3 출력 신호(Q1~Q3)를 각각 출력함으로써 입력 신호(IN)에 포함된 3싸이클 이하의 노이즈 성분을 필터링하여 출력한다. 제1 오어 게이트(OR1)는 제1 내지 제3 플립플롭(FF1~FF3)의 출력(Q1~Q3) 중 적어도 하나가 액티브 하이인 7싸이클(T1~T7) 동안 액티브 하이를 유지하는 신호(A)를 출력한다. 제1 앤드 게이트(AND1)은 제1 내지 제3 플립플롭(FF1~FF3)의 출력(Q1~Q3)이 동시에 액티브 하이가 되는 2싸이클(T3~T4) 동안 액티브 하이를 유지하는 신호(B)를 출력한다. 제3 앤드 게이트(AND3)는 제1 앤드 게이트(AND1)의 출력(B)과 제4 D 플립플롭(FF4)의 반전 출력(/OUT)이 동시에 액티브 하이가 되는 1싸이클(T3) 동안 액티브 하이를 유지하는 신호(D)를 출력하고, 제2 앤드 게이트(AND2)는 제1 오어 게이트(OR1)의 출력(A)과 제4 D 플립플롭(FF4)의 출력(OUT)이 동시에 액티브 하이가 되는 3싸이클(T4~T6) 동안 액티브 하이를 유지하는 신호(C)를 출력한다. 제2 오어 게이트(OR2)는 제2 및 제3 앤드 게이트(AND2, AND3)의 출력(C, D) 중 어느 하나 가 액티브 하이인 4싸이클(T3~T6) 동안 액티브 하이를 유지하는 신호(E)를 출력한다. 이에 따라, 제4 D 플립플롭(FF4)은 제2 오어 게이트(OR2)의 출력(E)을 한 싸이클만큼 지연시켜서 4싸이클(T4~T7) 동안 액티브 하이를 유지하는 신호(OUT)를 출력함과 아울러 상기 신호(OUT)와 반전된 신호(/OUT)를 출력한다.
도 3을 참조하면, T1 이전 기간에서 폴링되고 T4의 기간중에 라이징되는, 즉 4싸이클동안 액티브 로우인 입력 신호(IN)가 입력되면, 제1 내지 제3 플립플롭(FF1~FF3)은 T1에서 T3까지 클럭 신호(CLK)의 한 싸이클씩 지연되면서 4싸이클동안 액티브 로우를 유지하는 제1 내지 제3 출력 신호(Q1~Q3)를 각각 출력함으로써 입력 신호(IN)에 포함된 3싸이클 이하의 노이즈 성분을 필터링하여 출력한다. 제1 오어 게이트(OR1)는 제1 내지 제3 플립플롭(FF1~FF3)의 출력(Q1~Q3)이 동시에 액티브 로우가 되는 2싸이클(T3~T4) 동안 액티브 로우를 유지하는 신호(A)를 출력한다. 제1 앤드 게이트(AND1)은 제1 내지 제3 플립플롭(FF1~FF3)의 출력(Q1~Q3) 중 어느 하나가 액티브 로우가 되는 7싸이클(T1~T7) 동안 액티브 로우를 유지하는 신호(B)를 출력한다. 제2 앤드 게이트(AND2)는 제1 오어 게이트(OR1)의 출력(A)과 제4 D 플립플롭(FF4)의 출력(OUT) 중 어느 하나가 액티브 로우가 되는 5싸이클(T5~T7) 동안 액티브 로우를 유지하는 신호(C)를 출력한다. 제3 앤드 게이트(AND3)는 제1 앤드 게이트(AND1)의 출력(B)과 제4 D 플립플롭(FF4)의 반전 출력(/OUT)이 동시에 하이가 되는 1싸이클(T7) 동안 하이를 유지하는 신호(D)를 출력한다. 제2 오어 게이트(OR2)는 제2 및 제3 앤드 게이트(AND2, AND3)의 출력(C, D)이 동시에 액티브 로우가 되는 4싸이클(T3~T6) 동안 액티브 로우를 유지하는 신호(E)를 출력한다. 이에 따라, 제4 D 플립플롭(FF4)은 제2 오어 게이트(OR2)의 출력(E)을 한 싸이클만큼 지연시켜서 4싸이클(T4~T7) 동안 액티브 로우를 유지하는 신호(OUT)를 출력함과 아울러 상기 신호(OUT)와 반전된 신호(/OUT)를 출력한다.
이와 같이, 본 발명에 따른 디지털 노이즈 필터(12)는 입력 신호가 액티브 로우 특징을 갖거나 액티브 하이 특징을 갖는 것에 상관없이 입력 신호(IN)에 포함된 3 싸이클 이하의 노이즈 성분을 필터링하여 제거할 수 있음과 아울러 입력 신호(IN)와 동일한 액티브 기간을 갖는 출력 신호(OUT)을 출력할 수 있다.
본 발명에 따른 디지털 노이즈 필터(12)는 I2C 통신을 통해 EEPROM에 저장된 디스플레이 정보를 읽어들이는 표시 장치의 타이밍 컨트롤러의 I2C 입력단에 적용함으로써 외부로부터 I2C 통신라인(SCL, SDA)를 통해 유입되는 디지털 노이즈를 효과적으로 제거할 수 있다.
도 4는 도 1에 나타낸 본 발명의 디지털 노이즈 필터(12)가 적용된 액정 표시 장치를 개략적으로 나타낸 블록도이다.
도 4에 도시된 액정 표시 장치는 화상을 표시하는 액정 패널(28)과, 액정 패널(28)을 구동하는 데이터 드라이버(24) 및 게이트 드라이버(26)를 포함하는 패널 드라이버(22)와, 패널 드라이버(22)의 구동 타이밍을 제어함과 아울러 데이터 드라이버(24)로 영상 데이터를 공급하는 타이밍 컨트롤러(20)와, I2C 통신을 통해 타이밍 컨트롤러(20)로 디스플레이 정보를 제공하는 EEPROM(14)를 구비한다.
EEPROM(14)은 설계자에 의해 미리 설정된 디스플레이 정보(Extended Display Indetification Data: EDID), 즉 액정 표시 장치의 해상도를 나타내는 수직 및 수평 동기 신호의 최대 및 최소 구동 주파수, 칼라 좌표, 표준 타이밍 등의 디스플레이 정보를 저장한다.
타이밍 컨트롤러(10)는 EEPROM(14)과의 I2C 통신을 위해 클럭 라인(SCL) 및 데이터 라인(SDA)를 경유하여 EEPROM(14)과 접속되고, 클럭 라인(SCL) 및 데이터 라인(SDA)을 통해 외부로부터 유입되는 디지털 노이즈를 필터링하기 위하여 전술한 도 1의 디지털 노이즈 필터(12)를 I2C 입력단에 구비한다. 액정 표시 장치의 전원(미도시)이 켜지면 타이밍 컨트롤러(10)는 EEPROM(14)에 저장된 디스플레이 정보를 클럭 라인(SCL)의 클럭에 맞추어 읽어들이게 된다. 이때, 타이밍 컨트롤러(10)의 I2C 입력단에 구비된 디지털 노이즈 필터(12)는 클럭 라인(SCL) 및 데이터 라인(SDA)을 통해 외부로부터 유입되는 디지털 노이즈를 필터링함으로써 안정된 디스플레이 정보를 읽어들이게 된다. 타이밍 컨트롤러(10)는 EEPROM(14)로부터 읽어들인 디스플레이 정보에 맞추어 외부로부터 입력된 다수의 동기 신호들(수직 동기 신호, 수평 동기 신호, 데이터 이네이블 신호, 도트 클럭 신호)을 제어함으로써 액정 패널(18)의 해상도 및 구동 주파수에 적합한 타이밍 제어 신호를 생성하여 패널 드라이버(22)의 구동 타이밍을 제어한다. 예를 들면, 타이밍 컨트롤러(10)는 데이터 드라이버(24)의 데이터 출력기간을 제어하는 소스 출력 이네이블 신호, 데이터 샘플링의 시작을 지시하는 소스 스타트 펄스, 데이터의 샘플링 타이밍을 제어하는 소 스 쉬프트 클럭, 데이터의 전압 극성을 제어하는 극성 제어 신호 등을 포함하는 데이터 제어 신호를 생성하여 데이터 드라이버(24)로 공급한다. 또한, 타이밍 컨트롤러(10)는 게이트 드라이버(10)의 구동 시작을 지시하는 게이트 스타트 펄스, 게이트 드라이버(10)의 스캔 펄스 출력 타이밍을 제어하는 게이트 쉬프트 클럭, 상기 스캔 펄스의 출력기간을 제어하는 게이트 출력 이네이블 신호 등을 포함하는 게이트 제어 신호를 생성하여 게이트 드라이버(26)로 공급한다.
패널 구동부(22)는 액정 패널(28)의 데이터 라인(DL)을 구동하는 데이터 드라이버(24)와, 액정 패널(28)의 게이트 라인(GL)을 구동하는 게이트 드라이버(26)를 포함한다.
데이터 드라이버(24)는 타이밍 컨트롤러(10)로부터의 데이터 제어 신호에 응답하여 타이밍 컨트롤러(10)로부터의 디지털 영상 데이터를 감마 전압을 이용하여 아날로그 데이터 신호(화소 전압 신호)로 변환하여서 액정 패널(28)의 데이터 라인(DL)으로 공급한다.
게이트 드라이버(26)는 타이밍 컨트롤러(10)로부터의 게이트 제어 신호에 응답하여 액정 패널(28)의 게이트 라인(GL)을 순차 구동한다.
액정 패널(28)은 다수의 화소들이 배열된 화소 매트릭스를 통해 영상을 표시한다. 각 화소는 휘도 보상된 데이터 신호에 따른 액정 배열의 가변으로 광투과율을 조절하는 적, 녹, 청 서브화소의 조합으로 원하는 색을 구현한다. 각 서브화소는 게이트 라인(GL) 및 데이터 라인(DL)과 접속된 박막 트랜지스터(TFT), 박막 트랜지스터(TFT)와 병렬 접속된 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 구 비한다. 액정 커패시터(Clc)는 박막 트랜지스터(TFT)를 통해 화소 전극에 공급된 데이터 신호와, 공통 전극에 공급된 공통 전압(Vcom)과의 차전압을 충전하고 충전된 전압에 따라 액정을 구동하여 광투과율을 조절한다. 스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 충전된 전압을 안정적으로 유지시킨다.
한편, 본 발명에 따른 디지털 노이즈 필터는 전술한 액정 표시 장치의 타이밍 컨트롤러에 국한되지 않고 디지털 신호를 이용하는 모든 표시 장치의 디지털 신호 입력단에 적용되어 디지털 노이즈를 필터링할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 실시예에 따른 디지털 노이즈 필터를 나타낸 회로도.
도 2는 액티브 하이 입력 신호를 이용한 도 1에 나타낸 디지털 노이즈 필터의 구동 파형도.
도 3은 액티브 로우 입력 신호를 이용한 도 1에 나타낸 디지털 노이즈 필터의 구동 파형도.
도 4는 도 1에 나타낸 디지털 노이즈 필터가 적용된 액정 표시 장치를 개략적으로 나타낸 블록도.

Claims (8)

  1. 액티브 하이 기간 또는 액티브 로우 기간을 갖는 입력 신호를 입력하는 입력 라인과 종속적으로 접속되어서, 상기 입력 신호를 입력 클럭 신호의 한 싸이클씩 지연시켜 출력하면서 상기 입력 신호의 노이즈를 필터링하는 제1 내지 제3 플립플롭과;
    상기 제3 플립플롭의 출력 보다 상기 클럭 신호의 한 싸이클이 지연된 출력과 반전 출력을 각각 공급하는 제4 플립플롭과;
    상기 제1 내지 제3 플립플롭 각각의 출력을 오어 연산하는 제1 오어 게이트와;
    상기 제1 내지 제3 플립플롭 각각의 출력을 앤드 연산하는 제1 앤드 게이트와;
    상기 제1 오어 게이트의 출력과 상기 제4 플립플롭의 출력을 앤드 연산하는 제2 앤드 게이트와;
    상기 제1 앤드 게이트의 출력과 상기 제4 플립플롭의 반전 출력을 앤드 연산하는 제3 앤드 게이트와;
    상기 제2 및 제3 앤드 게이트의 출력을 오어 연산하여 상기 제3 플립플롭의 데이터 단자로 출력하는 제2 오어 게이트를 구비하고;
    상기 제4 플립플롭의 출력은 상기 입력 신호와 동일한 액티브 하이 또는 액티브 로우 기간을 유지하는 것을 특징으로 하는 디지털 노이즈 필터.
  2. 청구항 1에 있어서,
    상기 제1 오어 게이트는,
    상기 입력 신호가 액티브 로우 기간을 갖는 경우 상기 제1 내지 제3 플립플롭의 출력이 동시에 액티브 로우가 되는 기간을 검출하고,
    상기 입력 신호가 액티브 하이 기간을 갖는 경우 제1 내지 제3 플립플롭의 출력 중 적어도 하나가 액티브 하이인 기간을 검출하는 것을 특징으로 하는 디지털 노이즈 필터.
  3. 청구항 2에 있어서,
    제1 앤드 게이트는
    상기 입력 신호가 액티브 로우 기간을 갖는 경우 상기 제1 내지 제3 플립플롭의 출력 중 적어도 하나가 액티브 로우인 기간을 검출하고,
    상기 입력 신호가 액티브 하이 기간을 갖는 경우 상기 제1 내지 제3 플립플롭의 출력이 동시에 액티브 하이가 되는 기간을 검출하는 것을 특징으로 하는 디지털 노이즈 필터.
  4. 청구항 3에 있어서,
    제2 앤드 게이트는
    상기 입력 신호가 액티브 로우 기간을 갖는 경우 제1 오어 게이트의 출력과 상기 제4 플립플롭의 출력 중 어느 하나가 액티브 로우가 되는 기간을 검출하고,
    상기 입력 신호가 액티브 하이 기간을 갖는 경우 상기 제1 오어 게이트의 출력과 상기 제4 플립플롭의 출력이 동시에 액티브 하이가 되는 기간을 검출하는 것을 특징으로 하는 디지털 노이즈 필터.
  5. 청구항 4에 있어서,
    제3 앤드 게이트는
    상기 입력 신호가 액티브 하이 기간을 갖는 경우 제1 앤드 게이트의 출력과 제4 플립플롭의 반전 출력이 동시에 액티브 하이가 되는 기간을 검출하고,
    상기 입력 신호가 액티브 로우 기간을 갖는 경우 제2 앤드 게이트의 출력과 제4 플립플립의 반전 출력 중 적어도 하나가 액티브 로우가 되는 기간을 검출하는 것을 특징으로 하는 디지털 노이즈 필터.
  6. 청구항 4에 있어서,
    제2 오어 게이트는
    상기 입력 신호가 액티브 하이 기간을 갖는 경우 상기 제2 및 제3 앤드 게이트 중 적어도 하나의 출력이 액티브 하이인 기간을 검출하고,
    상기 입력 신호가 액티브 로우 기간을 갖는 경우 상기 제2 및 제3 앤드 게이트 출력이 동시에 액티브 로우가 되는 기간을 검출하는 것을 특징으로 하는 디지털 노이즈 필터.
  7. 다수의 디스플레이 정보를 미리 저장한 메모리와;
    I2C 통신 라인을 통해 상기 메모리와 접속되고, 청구항 1 내지 6 중 어느 한 청구항에 기재된 디지털 노이즈 필터를 경유하여 상기 메모리로부터 상기 디스플레이 정보를 읽어들여 타이밍 제어 신호를 생성하는 타이밍 컨트롤러를 구비하는 것을 특징으로 하는 표시 장치.
  8. 청구항 7에 있어서,
    상기 표시 장치는 액정 표시 장치인 것을 특징으로 하는 표시 장치.
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