KR101570483B1 - Power semiconductor device having diode element device for transient voltage protection and method of manufacture thereof - Google Patents
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Abstract
Description
본 발명은 과도전압 보호용 다이오드 소자를 내장한 전력 반도체 장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE
일반적으로 반도체 기판 상에 형성된 반도체 집적 회로에 사용되는 전력 반도체 장치는 정전기(ESD)에 기인해 발생하는 펄스 고전압 및 순간적으로 외부에서 유입되는 써지 전압으로 인하여 내부 요소가 파괴되는 손상을 받을 수가 있다.In general, a power semiconductor device used in a semiconductor integrated circuit formed on a semiconductor substrate can be damaged due to pulse high voltage generated due to electrostatic discharge (ESD) and instantaneous external surge voltage.
이에 따라 전력 반도체 장치는 과도 전압 유입에 따른 브레이크다운으로부터 보호되어야 한다. Accordingly, the power semiconductor device must be protected from breakdown due to transient voltage input.
반도체 장치의 꾸준한 집적 연구 및 동작 전압의 소비 전력의 감소 노력과 더불어, 반도체 장치를 이루는 반도체 소자의 구조는 더 정교하게 되고, 고밀도화 되면서, 그 크기가 지속적으로 축소되어 왔다. 일반적으로, 정교한 고밀도 반도체의 정전기적 브레이크다운은 쉽게 발생한다.Along with efforts for steady integration of semiconductor devices and efforts to reduce the power consumption of operating voltages, the structure of semiconductor devices constituting semiconductor devices has become more sophisticated, densified, and continuously reduced in size. Generally, electrostatic breakdown of sophisticated high-density semiconductors occurs easily.
종래에는 과도전압 유입으로부터 반도체 장치를 보호하기 위한 일환으로, 별도의 diode Limiter를 사용하여 ESD전류를 bypass하는 방법이 채택되었다. Conventionally, a method of bypassing the ESD current by using a separate diode limiter has been adopted as a part for protecting the semiconductor device from the transient voltage inflow.
전력 반도체 장치의 경우 이러한 과도전압 보호를 위해 package 과정에서 보호용 Diode나 과도 전압 보호소자를 와이어링으로 접합하는 공정을 통하여 과도 전압 보호 장치를 포함하도록 하거나, Control IC에 ESD보호회로를 내장하는 방법이 채택되기도 하였다.In the case of a power semiconductor device, a method of incorporating a transient voltage protection device through a process of bonding a protection diode or a transient voltage protection device in a package process during the overvoltage protection, or incorporating an ESD protection circuit in a control IC Was adopted.
본 발명의 배경기술은 대한민국 공개특허공보 제10-2011-0109847호(2011.10.06)에 개시되어 있다.The background art of the present invention is disclosed in Korean Patent Laid-Open Publication No. 10-2011-0109847 (October 10, 2011).
본 발명은 메인 셀 제조공정 중에 과도전압으로부터 칩을 보호할 수 있는 과도 전압 보호용 소자를 효율적으로 내장하여 제조하도록 하는 전력 반도체 장치의 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention provides a method of manufacturing a power semiconductor device in which a transient voltage protection device capable of protecting a chip from an overvoltage during a main cell manufacturing process is efficiently built in.
본 발명의 또 다른 목적은 게이트 패드 영역 내에 과도 전압 보호용 소자를 내장하도록 함으로서 내부 공간이 효율적으로 형성되는 전력반도체 장치 및 그 제조방법을 제공하는 것이다.Still another object of the present invention is to provide a power semiconductor device in which an internal space is efficiently formed by incorporating a transient voltage protection element in a gate pad region and a method of manufacturing the same.
본 발명의 목적은 이상에서 언급한 목적들로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 명확하게 이해될 수 있을 것이다.
The object of the present invention is not limited to the above-mentioned objects, and other objects not mentioned can be clearly understood from the following description.
본 발명의 일측면에 따르면, 소스 패드와 게이트 패드 사이에 절연막을 포함하는 전력 반도체 장치에 있어서, 상기 게이트 패드의 경계 영역 하부에 형성된 폴리실리콘층에 제1 형 반도체 불순물이 고농도로 도핑되는 제1 형 반도체 영역과 제2 형 반도체 불순물이 저농도로 도핑되는 제2 형 반도체 영역이 교대로 다단 직렬로 형성된 다단 제너 다이오드를 포함하되, - 여기에서 상기 게이트 패드의 경계 영역은 상기 게이트 패드의 일측 경계 및 상기 게이트 패드와 소스 패드 사이에 형성된 상기 패드 절연막을 포함하는 영역을 의미함-, 상기 다단 제너다이오드의 일측단은 상기 게이트 패드에 인접된 액티브 셀 영역에 형성된 전력 모스펫 셀의 일측 게이트에 접속되고 상기 다단 제너다이오드의 타측단은 상기 전력 모스펫 셀의 소스 전극에 연결되도록 접속되는 것을 특징으로 하는 과도전압 보호용 다이오드 소자를 내장한 전력 반도체 장치가 제공된다.
According to an aspect of the present invention, there is provided a power semiconductor device including an insulating film between a source pad and a gate pad, wherein a polysilicon layer formed under a boundary region of the gate pad is doped with a first type semiconductor impurity at a high concentration Type semiconductor region and a second type semiconductor region doped with a second type semiconductor impurity at a low concentration are alternately formed in a multi-stage serial manner, wherein a boundary region of the gate pad is formed at one side boundary of the gate pad And a pad insulation film formed between the gate pad and the source pad, wherein one end of the multi-stage Zener diode is connected to one gate of a power MOSFET formed in an active cell region adjacent to the gate pad, And the other end of the multi-stage Zener diode is connected to the source electrode of the power MOSFET cell A power semiconductor device incorporating a diode element for transient voltage protection is provided.
또한, 상기 다단 제너 다이오드의 하부에는 제2 절연막이 형성되며, 상기 제2 절연막은 상기 전력 모스펫 셀의 게이트 절연막의 두께의 1.4 ~ 1.6 배의 두께를 가지는 것을 특징으로 한다.In addition, a second insulating layer is formed under the multi-stage Zener diode, and the second insulating layer has a thickness of 1.4 to 1.6 times the thickness of the gate insulating layer of the power MOSFET.
또한, 상기 제1 형 반도체 불순물은 P-형 반도체 불순물이며, 제2 형 반도체불순물은 N+형 반도체 불순물이며, 상기 다단 제너 다이오드는 N+형 반도체 불순물이 공통 캐소드로 작용하는 백투백 타입 제너다이오드가 3 ~ 5단 직렬로 접속된 구조인 것을 특징으로 한다.In addition, the first type semiconductor impurity is a P - type semiconductor impurity, the second type semiconductor impurity is an N + type semiconductor impurity, and the multi-stage Zener diode includes a back-type Zener diode in which an N + type semiconductor impurity acts as a
또한, 상기 제1 형 반도체 영역의 폭은 3 ~ 4㎛이고, 상기 제2 형 반도체 영역의 폭은 3.5 ~ 4.5㎛인 것을 특징으로 한다.The first type semiconductor region has a width of 3 to 4 占 퐉 and the second type semiconductor region has a width of 3.5 to 4.5 占 퐉.
또한, 상기 제1 형 반도체 영역은 P-형 반도체 불순물이 2.9 ~ 3.1e14 cm-2 농도로 주입된 것이고, 제2 반도체 영역은 N+형 반도체 불순물이 0.9 ~ 1.1e16 cm-2 농도로 주입된 것을 특징으로 한다.In addition, the first-type semiconductor region is P - type semiconductor impurity is implanted will by 2.9 ~ 3.1e14 cm -2 density, the second semiconductor region is a N + type semiconductor impurity implanted in the concentration 0.9 ~ 1.1e16 cm -2 .
또한, 상기 제1 형 반도체 불순물은 P-형 반도체 불순물이며, 제2 형 반도체불순물은 N+형 반도체 불순물이며, 상기 다단 제너 다이오드는 N+형 반도체 불순물이 공통 캐소드로 작용하는 백투백 타입 제너다이오드가 4단 직렬로 접속된 구조이고, 상기 제1 형 반도체 영역의 폭은 3.5㎛이고, 상기 제2 형 반도체 영역의 폭은 4㎛이며, 상기 제1 형 반도체 영역은 P-형 반도체 불순물이 2.9 ~ 3.1e14 cm-2 농도로 주입된 것이고, 제2 반도체 영역은 N+형 반도체 불순물이 1.0e16 cm-2 농도로 주입된 것을 특징으로 한다.In addition, the first type semiconductor dopant is a P- type semiconductor impurity, the second type semiconductor dopant is the N + type, and a semiconductor impurity, and the multi-stage Zener diodes have a back-to-back type of zener diode to the N + type semiconductor dopant functions as a
또한, 상기 다단 제너 다이오드는 0.3㎛ 높이로 형성된 것을 특징으로 한다.The multi-stage Zener diode is formed to have a height of 0.3 mu m.
또한, 상기 제1 형 반도체 불순물은 P-형 반도체 불순물이며, 제2 형 반도체불순물은 N+형 반도체 불순물이며, 상기 다단 제너 다이오드는 N+형 반도체 불순물이 공통 캐소드로 작용하는 백투백 타입으로서 전체적으로 N+/P-/N+/P-/N+/P-/N+/P-/N+ 구조를 가지는 것을 특징으로 한다.In addition, the first type semiconductor dopant is P - type a semiconductor impurity, the second type semiconductor dopant is an N + type semiconductor dopant, the multi-stage Zener diodes N as a whole a back-to-back type which are N + type semiconductor dopant functions as a common cathode + / P - / N + / P - / N + / P - / N + / P - / N + structure.
본 발명의 또 다른 측면에 따르면, 소스 패드와 게이트 패드 사이에 패드 절연막을 포함하는 전력 반도체 장치에서, 상기 게이트 패드의 경계 영역 하부에 다단 제너다이오드가 형성되고, 상기 다단 제너다이오드 일측에 전력 모스펫 셀을 형성시키는 전력 반도체 장치를 제조하는 방법에 있어서, - 여기에서 상기 게이트 패드의 경계 영역은 상기 게이트 패드의 일측 경계 및 상기 게이트 패드와 소스 패드 사이에 형성된 상기 패드 절연막을 포함하는 영역을 의미함-, (a)상기 전력 반도체 장치의 하부를 형성하는 N 드리프트층 표면에 N이온의 농도를 낮게 도핑하여 JFET층을 형성하는 단계; (b)상기 JFET 층 상부에 형성하되, 상기 다단 제너다이오드가 형성될 영역에 해당하는 부분에 제1 절연막을 형성하고 상기 전력 모스펫 셀이 형성될 영역에 해당하는 부분에는 상기 제1절연막과 두께가 다른 제2 절연막을 형성하는 단계; (c)상기 제1, 2 절연막 위에 폴리실리콘층을 형성하는 단계; (d) 상기 전력 모스펫 셀이 형성되는 영역 중에서 게이트 영역을 제외한 상기 폴리실리콘층과 제2 절연막의 중앙 영역을 식각하는 단계; (e)제1 마스크를 이용하여 P- 형 반도체 불순물을 주입하여 상기 전력 모스펫의 P- Body 및 상기 폴리실리콘층에 상기 다단 제너다이오드의 애노드 영역을 형성하는 단계; (f) 제2 마스크를 이용하여 상기 P- Body 내에 P+ 형 반도체 불순물을 주입하여 P+ Ohmic Contact 영역을 형성하는 단계; (g)제3 마스크를 이용하여 N+ 형 반도체 불순물을 주입하여 상기 전력 모스펫의 N+ Source 영역 및 상기 폴리실리콘층에 상기 다단 제너다이오드의 캐소드 영역을 형성하는 단계; (h) 상기(g)단계 이후 상부 전체에 제3 절연층을 형성하는 단계; (i) 소스 전극 공간 및 상기 다단 제너다이오드의 일측 단자 공간을 에칭하는 단계; 및 (j) 상기 에칭된 공간을 금속물로 메워서 소스 전극과 상기 다단 제너다이오드의 일측 단자 전극을 연결하는 금속 전극체를 형성하는 단계; 를 포함하는 것을 특징으로 하는 과도전압 보호용 다이오드 소자를 내장한 전력 반도체 장치 제조 방법이 제공된다.
According to another aspect of the present invention, in a power semiconductor device including a pad insulating film between a source pad and a gate pad, a multi-stage Zener diode is formed under a boundary region of the gate pad, Wherein a boundary region of the gate pad means a region including one side of the gate pad and the pad insulating film formed between the gate pad and the source pad, (a) forming a JFET layer by doping the surface of the N drift layer forming the lower portion of the power semiconductor device with a lower concentration of N ions; (b) forming a first insulating layer on a portion of the JFET layer corresponding to a region in which the multi-stage Zener diode is to be formed, and forming a first insulating layer on the first insulating layer, Forming another second insulating film; (c) forming a polysilicon layer on the first and second insulating films; (d) etching a central region of the polysilicon layer and the second insulating film except a gate region from a region where the power MOSFET cell is formed; (e) implanting a P-type semiconductor impurity using a first mask to form an anode region of the multi-stage Zener diode in the P-body of the power MOSFET and the polysilicon layer; (f) implanting P + type semiconductor impurity into the P-body using a second mask to form a P + Ohmic contact region; (g) implanting an N + type semiconductor impurity using a third mask to form an N + source region of the power MOSFET and a cathode region of the multi-stage Zener diode in the polysilicon layer; (h) forming a third insulating layer on the entire upper portion after the step (g); (i) etching a source electrode space and one terminal space of the multi-stage Zener diode; And (j) forming a metal electrode body that bridges the etched space with metal and connects the source electrode and one terminal electrode of the multi-stage Zener diode. A power semiconductor device having a diode element for transient voltage protection is provided .
또한, 상기 다단 제너 다이오드는 소스 패드와 게이트 패드 사이에 패드 절연막을 포함하는 상기 전력 반도체 장치에서, 상기 패드 절연막을 포함하는 게이트 패드의 경계 영역 하부에 형성되는 것을 특징으로 한다.In addition, the multi-stage Zener diode is formed below the boundary region of the gate pad including the pad insulating film in the power semiconductor device including the pad insulating film between the source pad and the gate pad.
또한, 상기 (e) 단계에서 상기 애노드 영역은 폭 3 ~ 4㎛ 범위로 3 ~ 5개가 형성되는 것을 특징으로 한다.Also, in the step (e), the anode region may have a width of 3 to 4 μm and 3 to 5 regions.
또한, 상기 (g) 단계에서 상기 캐소드 영역은 폭 3.5 ~ 4.5㎛ 범위로 4 ~ 6개가 형성되는 것을 특징으로 한다.Also, in the step (g), the cathode region is formed to have 4 to 6 widths in a range of 3.5 to 4.5 mu m.
또한, 상기 제1 절연막은 상기 제2절연막의 1.4 ~ 1.6 배의 두께로 형성되는 것을 특징으로 한다.The first insulating layer is formed to a thickness of 1.4 to 1.6 times the thickness of the second insulating layer.
또한, 상기 (e) 단계에서 애노드 영역은 폭 3.5㎛ 범위로 4개가 형성되며 P-형 불순물의 농도가 3.0e14 cm-2로 주입되며, 상기 (g) 단계에서 상기 캐소드 영역은 폭 4㎛ 범위로 5개가 형성되며, N+불순물의 농도가 1.0e16cm-2로 주입되는 것을 특징으로 한다.
In addition, the (e) step in the anode region is formed to a width of four 3.5㎛ range P - type impurity and the concentration of the infusion to 3.0e14 cm -2, In the step (g), the cathode region is formed in a width of 4 mu m in the range of 5, and the N + impurity concentration is injected at 1.0e16 cm < -2 & gt ;.
본 발명의 일 실시 예에 따르면, 전력 반도체 장치 칩 사이즈 내에서 과도 전압 보호용 소자를 포함하도록 하는 전력반도체 장치 및 그 제조방법을 제공할 수 있다.According to an embodiment of the present invention, it is possible to provide a power semiconductor device including a transient voltage protection element within a power semiconductor device chip size and a method of manufacturing the same.
본 발명의 일 실시 예에 따르면, 전력 반도체 장치의 셀 내부에 과도 전압 보호용 소자를 포함하도록 함으로써, 셀 외부에 ESD보호용 소자를 추가함으로써 발생되는 추가적인 와이어링 공정 및 기생 파라미터를 줄일 수 있는 효과가 있다. According to the embodiment of the present invention, by including the transient voltage protection element in the cell of the power semiconductor device, it is possible to reduce the additional wiring process and parasitic parameter caused by adding the ESD protection element to the outside of the cell .
또한, 본 발명의 일 실시 예에 따르면 과도전압으로부터 전력 반도체 장치를 보호할 수 있는 과도 전압 보호용 소자가 내장됨으로써, 공간 효율성을 높이고 전체 팩케이징 사이즈를 줄일 수 있는 효과를 가진다.According to an embodiment of the present invention, a transient voltage protection device capable of protecting a power semiconductor device from a transient voltage is incorporated, thereby improving space efficiency and reducing the entire packaging size.
또한, 본 발명의 일 실시 예에 따른 과도전압 보호용 다이오드 소자를 내장하는 전력 반도체 장치 제조 방법에 의하면 POWER MOSFET Active cell 제조 공정에 과도전압 보호용 다이오드 소자를 형성하는 공정을 같이 수행하여 공정의 효율성을 높일 수 있다.
In addition, according to the method for fabricating a power semiconductor device including the diode element for transient voltage protection according to an embodiment of the present invention, the process of forming the diode element for transient voltage protection in the process of manufacturing the POWER MOSFET active cell is performed at the same time, .
도 1은 종래 전력 모스펫 장치의 게이트 패드 영역의 구조의 일 예를 도시한 것이다.
도 2는 본 발명의 일 실시 예에 따른 과도전압 보호용 다이오드 소자가 내장된 전력 모스펫 장치의 구조를 도시한 것이다.
도 3은 본 발명의 일 실시 예에 따른 back to back 타입 제너다이오드 소자를 내장하는 전력 모스펫 장치의 내부 등가 회로를 도시한 것이다.
도 4는 본 발명의 일 실시 예에 따른 P-형 반도체불순물의 농도 및 폭에 따른 제너전압 및 저항의 변화를 그래프로 도시한 것이다.
도 5는 본 발명의 일 실시 예에 따른 back to back 타입 제너다이오드의 각 단별 형성되는 제너 전압을 그래프로 도시한 것이다.
도 6은 본 발명의 일 실시 예에 따른 back to back 타입 제너다이오드의 전압 특성을 나타낸 오실로스코프의 이미지를 도시한 것이다.
도 7은 본 발명의 일 실시 예에 따른 back to back 타입 제너다이오드를 내장하는 전력 반도체 장치 전력 모스펫 장치 칩의 평면 레이아웃을 도시한 것이다.
도 8은 도 7에서 A부분에 대한 단면 구조를 도시한 것이다.
도 9 내지 도 23은 본 발명의 일 실시 예에 따른 과도전압 보호용 다이오드 소자가 내장된 전력 반도체 장치의 제조 공정을 도시한 것이다.FIG. 1 shows an example of a structure of a gate pad region of a conventional power MOSFET device.
FIG. 2 shows a structure of a power MOSFET device having a diode element for transient voltage protection according to an embodiment of the present invention. Referring to FIG.
FIG. 3 illustrates an internal equivalent circuit of a power MOSFET device incorporating a back-to-back type Zener diode device according to an embodiment of the present invention.
FIG. 4 is a graph showing changes in Zener voltage and resistance according to the concentration and width of a P - type semiconductor impurity according to an embodiment of the present invention.
FIG. 5 is a graph illustrating a Zener voltage formed for each stage of a back-to-back type Zener diode according to an exemplary embodiment of the present invention.
6 shows an image of an oscilloscope showing voltage characteristics of a back-to-back type Zener diode according to an embodiment of the present invention.
7 illustrates a plan layout of a power MOS device power MOSFET device chip having a back-to-back type Zener diode according to an embodiment of the present invention.
FIG. 8 shows a cross-sectional structure of the portion A in FIG.
9 to 23 illustrate a manufacturing process of a power semiconductor device having a diode element for transient voltage protection according to an embodiment of the present invention.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다.While the present invention has been described in connection with certain exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and similarities.
그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.It is to be understood, however, that the invention is not to be limited to the specific embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.
본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.In order to clearly illustrate the present invention, parts not related to the description are omitted, and similar parts are denoted by like reference characters throughout the specification.
도 1은 종래 전력 모스펫 장치의 게이트 패드 영역의 구조의 일 예를 도시한 것이다.FIG. 1 shows an example of a structure of a gate pad region of a conventional power MOSFET device.
도 1을 참조하면, 종래의 전력 모스펫 장치의 게이트 패드 영역 하부에는 절연보호용 passivation 층(3)이 형성되며 소스 패드 영역과 절연을 유지하기 위하여 절연된 경계 영역(50)을 포함한다. Referring to FIG. 1, an insulating
또한, 절연보호용 passivation층(3) 하부에는 폴리실리콘 재질의 게이트 전극(21)이 형성되고 그 하부에는 게이트 절연막(22)이 형성된다.
A
도 2는 본 발명의 일 실시 예에 따른 과도전압 보호용 다이오드 소자가 내장된 전력 모스펫 장치의 구조를 도시한 것이다.FIG. 2 shows a structure of a power MOSFET device having a diode element for transient voltage protection according to an embodiment of the present invention. Referring to FIG.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 과도전압 보호용 다이오드 소자는 게이트 패드의 경계 영역(100) 하부에 형성된다.Referring to FIG. 2, a transient voltage protection diode device according to an embodiment of the present invention is formed below a
본 발명의 일 실시 예에 따른 과도전압 보호용 다이오드 소자는 고농도의 제1형 반도체불순물과 저농도의 제2형 반도체불순물이 교대로 다단으로 접합되는 다단 제너다이오드 형상으로 형성된다.The transient voltage protection diode element according to an embodiment of the present invention is formed in a multi-stage Zener diode shape in which a high-concentration first-type semiconductor impurity and a low-concentration second-type semiconductor impurity are alternately joined in multiple stages.
본 발명의 일 실시 예에 따르면, 제1 형 반도체 불순물은 P-형 반도체 불순물이며, 제2 형 반도체불순물은 N+형 반도체 불순물이다.According to one embodiment of the present invention, the first type semiconductor impurity is a P - type semiconductor impurity, and the second type semiconductor impurity is an N + type semiconductor impurity.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 과도전압 보호용 다이오드 소자는 제너다이오드를 back to back 타입으로 다단으로 구성한다.Referring to FIG. 2, a transient voltage protection diode device according to an embodiment of the present invention includes a zener diode as a back-to-back type multi-stage.
본 발명의 일 실시 예에 따르면, 게이트 패드의 경계 영역(100) 하부에 백투백(back to back) 타입 제너다이오드를 소스전극과 게이트전극 사이에 3 ~ 5단 직렬로 형성하고 그 양측단은 각각 소스전극과 게이트에 접속된다.According to an embodiment of the present invention, a back-to-back type Zener diode is formed in the
본 발명의 일 실시 예에 따른 과도전압 보호용 다이오드 소자는 N+형 반도체 불순물이 공통 캐소드로 작용하는 백투백 타입으로서, 전체적으로 N+/P-/N+/P-/N+/P-/N+ 구조로 형성된다.The transient voltage protection diode device according to an embodiment of the present invention is a back-to-back type in which an N + type semiconductor impurity acts as a common cathode and is formed as a whole in N + / P- / N + / P- / N + / P- / N + .
도 2를 참조하면, 본 발명의 일 실시 예에 따른 back to back 타입 다단 제너다이오드는 폴리 실리콘층(17)에 고농도의 N+형 반도체 불순물을 주입된 영역(30)과 저농도의 P-형 반도체 불순물을 주입된 영역(31)을 교대로 다단 접합하는 형상으로 형성하고 back to back 타입 다단 제너다이오드의 일측단은 게이트(24)에 접속된다. 도 2에서 도면부호 16은 절연막층(16)이다.
2, a back-to-back type multi-stage Zener diode according to an exemplary embodiment of the present invention includes a
또한, back to back 타입 다단 제너다이오드의 타측단은 제너 전극(35)에 접속되며, 상기 제너 전극(35)을 통하여 도전체(34)로 소스 전극(15)에 접속된다.The other end of the back-to-back type multi-stage Zener diode is connected to the
도 2를 참조하면, 게이트 패드 영역 옆에 형성되는 액티브 영역에는 소스 패드와 접속되는 소스 전극(15)이 형성되고 소스 전극(15) 하부에는 P형 Body 영역(12)과 Source 전극(15)을 연결시켜 주기 위한 P+형 불순물이 높게 도핑 된 Ohmic Contact 영역(14)이 형성된다.2, a
Ohmic Contact 영역(14)의 양단에는 상단 일부는 소스 전극(15)에 접속되고 상단의 다른 일부는 게이트 절연막(33)에 접속되는 소스영역(13)이 각각 형성된다.At both ends of the
상기 두 소스 영역(13) 하부에는 P- 형 반도체 불순물이 낮게 도핑된 P- 형 Body 영역(12)이 상기 소스 영역(13) 하부를 모두 감싸도록 반타원형 형상으로 형성된다.
In the lower part of the two
본 발명의 일 실시 예에 따르면, back to back 타입 다단 제너다이오드의 일측단은 상기 게이트 패드 영역에 인접된 액티브 셀 영역에 형성된 POWER MOSFET 셀의 일측 게이트에 접속되도록 형성된다.According to an embodiment of the present invention, one end of the back-to-back type multi-stage Zener diode is formed to be connected to one gate of the POWER MOSFET cell formed in the active cell region adjacent to the gate pad region.
back to back 타입 제너다이오드의 하부는 제너 전압을 고려하여 게이트 절연막(33)보다 1.4 ~ 1.6배 더 두꺼운 두께를 가진 제너 절연막(23)이 형성된다.a
본 발명의 일 실시 예에 따르면, 상기 제너 절연막(23) 하부에는 JFET 영역층(32)이 형성된다.According to an embodiment of the present invention, a
본 발명의 일 실시 예에 따른 JFET 영역(32)은 Planar 타입 게이트에서 MOSFET의 온-상태에서 P형 Body사이의 공간의 공핍층에 의한 저항을 줄이기 위한 것으로 N-형 불순물이 도핑 된 영역층이다.The
상기 JFET 영역층(32) 하부에는 Power MOSFET의 항복전압(Breakdown Voltage)을 유지하여 주는 역할을 하는 N- 드리프트 영역(10)이 형성된다.An N - drift region 10 is formed under the
N- 드리프트 영역(10)은 N형 불순물이 낮게 도핑되어 형성된다.The N - drift region 10 is formed by doping the N type impurity low.
N- 드리프트 영역(10) 하부에는 N+형 불순물이 높게 도핑된 드레인 영역(18) 및 드레인 전극(19)이 형성된다.
In the lower portion of the N - drift region 10, a
도 3은 본 발명의 일 실시 예에 따른 back to back 타입 다단 제너다이오드 소자를 내장하는 전력 모스펫 장치의 내부 등가 회로를 도시한 것이다.FIG. 3 illustrates an internal equivalent circuit of a power MOSFET device incorporating a back-to-back type multi-stage Zener diode device according to an embodiment of the present invention.
도 3을 참조하면, 본 발명의 일 실시 예에 따른 back to back 타입 다단 제너다이오드는 전력 모스펫 장치의 게이트와 드레인에 병렬로 접속되는 구조로 형성된다. Referring to FIG. 3, a back-to-back type multi-stage Zener diode according to an embodiment of the present invention is formed in a structure in which the gate and the drain of the power MOSFET device are connected in parallel.
본 발명의 일 실시 예에 따르면, 정전기(ESD)에 기인해 발생하는 일정 전압 이상의 펄스 고전압 및 순간적으로 외부에서 유입되는 써지전압은 back to back 타입 다단 제너다이오드 소자 회로로 흘려 보냄으로써, 내부 요소가 과도 전압에 의해 파괴되는 손상을 방지할 수 있다.According to an embodiment of the present invention, a pulse high voltage over a certain voltage generated due to electrostatic discharge (ESD) and an instantaneous external surge voltage are sent to a back-to-back type multi-stage Zener diode device circuit, It is possible to prevent damage that is destroyed by the transient voltage.
본 발명의 일 실시 예에 따르면, 전력 모스펫 장치의 정상 작동 전압의 범위를 초과하는 ESD전압 범위 및 회로 효율을 고려한 다양한 실험 결과, 폴리실리콘에 고농도의 N+형 반도체 불순물(30)과 저농도의 P-형 반도체불순물(31)이 교대로 4단 직렬로 접합되는 back to back 타입 다단 제너다이오드 소자 구조를 채택하였다.According to one embodiment of the present invention, various experiments have been made in consideration of the ESD voltage range and circuit efficiency exceeding the range of the normal operation voltage of the power MOSFET device. As a result, the N +
또 다른 실시 예에서는, 폴리실리콘에 고농도의 N+형 반도체 불순물(30)과 저농도의 P-형 반도체불순물(31)이 교대로 3 ~ 5단 직렬로 접합되는 back to back 타입 다단 제너다이오드 소자 구조가 채택될 수 있다.In another embodiment, a back-to-back type multi-stage Zener diode structure in which N +
본 발명의 일 실시 예에 따르면, Electron-Hole pair 생성에 의한 breakdown 현상으로 발생되는 Avalanche가 일어나기 전에 Zener breakdown이 일어나도록 공핍층 길이를 조절하여야 하는 점을 고려하여 폴리실리콘층에 고농도의 N+형 반도체 불순물이 주입된 영역(30)과 저농도의 P-형 반도체 불순물이 주입된 영역(31)의 도즈량 및 각 단의 폭을 설정하였다.According to one embodiment of the invention, Electron-Hole by the pair generated prior to the Avalanche generated by breakdown phenomenon Zener breakdown is to wake up, consider the point that should control the depletion length so that high-concentration N + type polysilicon layer The dose of the semiconductor impurity doped
또한, back to back 타입 다단 제너다이오드는 여러 단을 직렬로 접속한 형태로 형성하면 그 단수에 비례한 제너 전압이 확보될 수 있다.In addition, if a back-to-back type multi-stage Zener diode is formed by connecting several stages in series, a zener voltage proportional to the number of stages can be secured.
한편, 본 발명의 일 실시 예에 적용되는 P-형 반도체 불순물의 경우 그 폭이 커지면 제너 전압은 증가되나 이에 따라서 온 상태의 저항이 증가하여 효율이 떨어질 수 있다. 또한, P-형 반도체 불순물을 더 많이 주입하면 제너 전압이 증가되고 온상태의 저항은 떨어지게 된다.On the other hand, in the case of the P - type semiconductor impurity applied to the embodiment of the present invention, when the width increases, the Zener voltage increases, but the resistance of the ON state increases and the efficiency decreases. Further, when a larger amount of the P - type semiconductor impurity is implanted, the Zener voltage is increased and the resistance in the ON state is decreased.
즉, 불순물층의 폭이 적정 폭보다 커지면 온 상태 저항이 증가하여 효율이 떨어지고, 불순물층의 폭이 작아지면 제너 BV(Break Voltage)가 떨어져서 비효율적이다. 또한, 불순물의 주입량(dose)이 적정량보다 적게 주입되면 BV가 낮아지게 된다.That is, if the width of the impurity layer is larger than the proper width, the on-state resistance increases and the efficiency decreases. If the width of the impurity layer becomes smaller, the break voltage decreases and the ineffective. Further, when the dose of the impurity is less than the proper amount, BV is lowered.
따라서, 과도전압 보호에 대한 신뢰성을 높이기 위해서는 불순물의 농도와 불순물의 폭 및 단수를 적정 수준으로 결정하는 것이 중요하다.Therefore, in order to increase the reliability of the transient voltage protection, it is important to determine the concentration of the impurity, the width and the number of impurities at an appropriate level.
도 4는 본 발명의 일 실시 예에 따른 P-형 반도체 불순물의 농도 및 폭에 따른 제너 전압 및 제너 저항의 변화를 그래프로 도시한 것이다.FIG. 4 is a graph illustrating changes in Zener voltage and Zener resistance according to the concentration and width of a P - type semiconductor impurity according to an embodiment of the present invention.
도 4(a)는 다양한 시물레이션을 통하여 P-형 반도체불순물의 농도 및 폭에 따른 제너 전류와 제너 전압과의 관계 결과를 그래프로 도시한 것이고, 도 4(b)는 농도 및 폭에 따른 제너 전압 및 제너 저항의 변화를 그래프로 도시한 것이다.FIG. 4 (a) is a graph showing the relationship between Zener current and Zener voltage according to the concentration and width of the P - type semiconductor impurity through various simulations. FIG. 4 (b) And the change of the zener resistance.
도 4(b)를 참조하면, P-width 3.5㎛에서는 P-dose 3.0e14 cm-2 일 때가 온 상태 저항이 작게 형성되는 것을 알 수 있다.Referring to FIG. 4 (b), it can be seen that the P - dose is 3.0
또한, 상술한 범위의 P-반도체 불순물 형성 조건을 가지는 back to back 타입 다단 제너다이오드에서, N+형 반도체 불순물이 주입되는 영역의 형성 폭은 P-형 반도체 불순물이 주입되는 영역의 폭보다 약간 큰 폭을 가질 때, Avalanche가 일어나기 전에 안정적인 Zener breakdown이 일어나는 것으로 실험되었다.In addition, the P above range in back to back type multi-stage Zener diodes having a condition semiconductor impurity formed, N + type semiconductor impurity is formed the width of the implanted region is P-slightly larger than the width of the region where the semiconductor doping It has been experimentally shown that, when having a width, a stable Zener breakdown occurs before Avalanche occurs.
본 발명의 일 실시 예에 따르면, 제너다이오드를 4단으로 형성한 back to back 타입 다단 제너다이오드에 대하여 폴리실리콘층에 P-형 반도체 불순물의 농도를 각각 다른 농도(2.8e14, 2.9e14, 3.0e14 )로 주입하고 서로 다른 넓이 폭으로 형성하여 시물레이션한 다양한 실험 결과로부터, 도즈 전류가 일정 규모(1uA/um) 이하이면서 35V ~ 39V의 제너전압 범위에서 P-width=3.5㎛, P-dose=3.0e14cm- 2 로 설정하는 것이 가장 최적의 범위로 채택될 수 있었다.According to an embodiment of the present invention, the concentration of the P - type semiconductor impurity in the polysilicon layer is different from that of the back-to-back type multi-stage Zener diode in which the Zener diode is formed in four stages (2.8e14, 2.9e14, 3.0e14 ), from a variety of experiments and simulations were injected to form in different widths in width, a constant current dose scale (1uA / um) or less, yet at the zener voltage range of 35V ~ 39V P - width = 3.5㎛ , P - dose = 3.0 e14cm - 2 could be adopted as the optimum range.
본 발명의 일 실시 예에 따르면, 35V ~ 40V 사이에서 안정적인 Zener breakdown 전압을 가지는 back to back 타입 제너다이오드의 적정 실시 예는 폴리실리콘층에 N+ width=4um, N+dose=1.0.e16 cm-2로 주입되는 고농도의 반도체 불순물 영역과 P-width=3.5um P-dose=3.0e14 cm-2로 주입되는 저농도의 반도체 불순물 영역이 교대로 4단으로 접합되며, 전체적으로 N+/P-/N+/P-/N+/P-/N+/P-/N+ 구조를 이루게 된다.According to one embodiment of the invention, 35V ~ titration embodiment of back to back zener-type diode with a stable Zener breakdown voltage is between 40V N + width = 4um, N + dose = the polysilicon layer 1.0.e16 cm - a high concentration impurity region of the semiconductor to be injected into the second P-width = 3.5um P - = dose in a semiconductor impurity region of low concentration alternately injected into 3.0e14 cm -2 are connected by four stages, the whole N + / P - / N + / P - / N + / P - / N + / P - / N + structure.
본 발명의 또 다른 실시 예에서는 전력 모스펫 장치의 특성을 고려하여 폴리실리콘층에 N+의 폭(N+ width) 3.5 ~ 4.5㎛, N+의 농도(N+dose) 0.9 ~ 1.1e16 cm-2로 주입되는 고농도의 반도체 불순물 영역과 P-의 폭(P- width) 3 ~ 4㎛, P-의 농도(P-dose) 2.9 ~ 3.1e14 cm-2로 이루어지는 저농도의 반도체 불순물 영역이 교대로 3 ~ 5단으로 접합되는 구조로 형성될 수 있다.In another embodiment of the invention, taking into account the characteristics of the power MOSFET device of the width of N + polysilicon layer (N + width) 3.5 ~ 4.5㎛ , the concentration of N + (N + dose) 0.9 ~ 1.1e16 cm -2 a high concentration impurity region of the semiconductor with P that is injected into the-width of the (P - width) 3 ~ 4㎛ , P - concentration of (P-dose) to 2.9 ~ 3 a semiconductor impurity region of low concentration alternately made of 3.1e14 cm -2 To < RTI ID = 0.0 > 5 < / RTI >
도 5는 본 발명의 일 실시 예에 따른 back to back 타입 다단 제너다이오드의 각 단별 형성되는 제너 전압을 그래프로 도시한 것이다.FIG. 5 is a graph illustrating a Zener voltage of each stage of a back-to-back type multi-stage Zener diode according to an exemplary embodiment of the present invention.
도 5를 참조하면, back to back 타입 다단 제너다이오드는 여러 단을 직렬단으로 형성하면 그 단수에 비례하는 제너 전압이 확보될 수 있다.Referring to FIG. 5, when the back-to-back type multi-stage Zener diodes are formed in series, the Zener voltage proportional to the number of stages can be secured.
도 5를 참조하면, 본 발명의 일 실시 예에 따른 back to back 타입 다단 제너다이오드는, N+ 영역의 폭(width) 4um, N+의 불순물 농도(dose) 1.0e16cm-2로 이루어지는 고농도의 반도체 불순물 영역과 P- 영역의 폭(width)=3.5um P- 의 불순물 농도(dose) 3.0e14 cm-2로 이루어지는 저농도의 반도체 불순물 영역이 교대로 4단으로 접합되어 35V ~ 39V의 제어전압을 가지게 된다.
5, the one back to back type in accordance with an embodiment of the invention the multi-stage Zener diodes, the width of the N + region (width) 4um, a high concentration of the semiconductor composed of a N + impurity concentration (dose) of 1.0e16cm -2 A semiconductor impurity region of a low concentration, which is composed of an impurity region and a dose of 3.0e14 cm < -2 > of a width of a P - region = 3.5um P - , is alternately connected in four stages to have a control voltage of 35V to 39V do.
도 6은 본 발명의 일 실시 예에 따른 back to back 타입 다단 제너다이오드의 전압 특성을 나타낸 오실로스코프의 이미지를 도시한 것이다.6 shows an image of an oscilloscope showing voltage characteristics of a back-to-back type multi-stage Zener diode according to an embodiment of the present invention.
도 6을 참조하면 정방향의 전압이 공급될 때 정방향 제너 전압(Forward Voltage)은 39V이고, 역방향 제너 전압(Reverse Voltage)은 35V의 전기적인 특성을 나타낸다.Referring to FIG. 6, when a forward voltage is supplied, the forward voltage is 39V and the reverse voltage is 35V.
도 7은 본 발명의 일 실시 예에 따른 back to back 타입 다단 제너다이오드를 내장하는 전력 반도체 장치 전력 모스펫 장치 칩의 평면 레이아웃을 도시한 것이다.FIG. 7 illustrates a plan layout of a power semiconductor device power MOSFET device chip incorporating a back-to-back type multi-stage Zener diode according to an embodiment of the present invention.
도 8은 도 7에서 A부분에 대한 단면 구조를 도시한 것이다.FIG. 8 shows a cross-sectional structure of the portion A in FIG.
도 7, 8을 참조하면, 본 발명의 일 실시 예에 따른 과도 전압 보호 다이오드는 게이트 패드 영역(200)의 경계 영역(100) 하부에 형성된다. 본 발명에서 게이트 패드의 경계 영역(100)은 게이트 패드(200) 영역의 일측 경계 및 게이트 패드(200)와 소스 패드 사이에 형성된 패드 절연막(210)을 포함하는 영역으로 정의된다.
Referring to FIGS. 7 and 8, a transient voltage protection diode according to an exemplary embodiment of the present invention is formed below a
도 8의 예를 들면, 게이트 패드와 소스 패드 사이에 형성된 패드 절연막(210) 영역 하부에 본 발명의 일 실시 예에 따른 back to back 타입 다단 제너다이오드가 형성된다.
8, a back-to-back type multi-stage Zener diode according to an embodiment of the present invention is formed under the region of the
따라서 본 발명의 일 실시 예에 따른 과도전압 보호용 다이오드 소자를 내장하는 전력 반도체 장치는 전체 칩 사이즈의 변동이 없이 back to back 타입 제너다이오드를 내장할 수 있는 효과를 가진다.Therefore, the power semiconductor device incorporating the transient voltage protection diode device according to an embodiment of the present invention has the effect of incorporating a back-to-back type Zener diode without changing the overall chip size.
도 7(b)은 본 발명의 일 실시 예에 따른 도 7(a)의 A부분에 대한 back to back 타입 다단 제너다이오드의 등가 회로를 도시한 것이다.7 (b) shows an equivalent circuit of a back-to-back type multi-stage Zener diode with respect to part A of FIG. 7 (a) according to an embodiment of the present invention.
도 7(b)을 참조하면, 본 발명의 일 실시 예에 따른 back to back 타입 다단 제너다이오드는 전체적으로 N+/P-/N+/P-/N+/P-/N+/P-/N+ 구조를 가지며 그 등가 회로는 back to back 타입 제너다이오드 4조가 직렬로 연결되는 구조이다.Figure 7 (b) With reference to, back to back type multi-stage Zener diodes according to an embodiment of the present invention as a whole N + / P - / N + / P - / N + / P - / N + / P - / N + structure, and its equivalent circuit is a structure in which four back-to-back type Zener diodes are connected in series.
도 8을 참조하면 본 발명의 일 실시 예에 따른 back to back 타입 제너다이오드는, N+ 영역의 폭(a) 4㎛, 높이(c) 0.3㎛로 이루어지는 고농도의 반도체 불순물 영역과 P- 영역의 폭(b) 3.5㎛ 높이(c) 0.3㎛로 이루어지는 저농도의 반도체 불순물 영역이 교대로 4단으로 직렬 접합되도록 형성된다.Referring to Figure 8 back to back type according to one embodiment of the invention the zener diode, N + region of the width (a) 4㎛, the height (c) made of a high concentration of 0.3㎛ semiconductor impurity region and P - region of A width (b) of 3.5 mu m and a height (c) of 0.3 mu m is formed so that the semiconductor impurity regions are alternately connected in series in four stages.
도 9 내지 도 23은 본 발명의 일 실시 예에 따른 과도전압 보호용 다이오드 소자가 내장된 전력 반도체 장치의 제조 공정을 도시한 것이다.9 to 23 illustrate a manufacturing process of a power semiconductor device having a diode element for transient voltage protection according to an embodiment of the present invention.
본 발명의 일 실시 예에 따른 과도전압 보호용 다이오드 소자가 내장된 전력 반도체 장치는, 먼저 N- 드리프트층(121)의 표면에 JFET층(122)을 형성하는 단계가 수행된다.In the power semiconductor device in which the diode element for transient voltage protection according to an embodiment of the present invention is embedded, the step of forming the
도 9는 JFET층을 형성하기 위하여 N- 이온을 주입하는 공정을 도시한 것이다.FIG. 9 shows a process of implanting N - ions to form a JFET layer.
JFET층(122)을 형성하는 단계에서는 준비된 N- drift층(121)의 표면에 전면으로 N 이온의 농도를 낮게 도핑하여 형성한다.In the step of forming the
다음은, JFET층(122) 위에 제1 절연막(123)을 형성하는 단계가 수행된다.Next, a step of forming the first insulating
도 10은 본 발명의 일 실시 예에 따른 제1 절연막(123)이 형성된 공정을 도시한 것이다.10 illustrates a process in which a first insulating
제1 절연막(123)은 Diffusion 공정을 이용하여 산화막을 만들 수도 있고, CVD 방법으로 산화막 Deposition을 하여 형성할 수 있다.The first insulating
본 발명의 일 실시 예에서는 SiO2를 사용하였으나, 제1 절연막(123)은 공정 특성에 따라 SiON, HfO 등을 사용하여 제조될 수 있다.In one embodiment of the present invention, SiO 2 is used, but the first insulating
다음은 POWER MOSFET 액티브 셀 영역이 형성되도록 마스킹 한 후, 상기 제1 절연막 중 POWER MOSFET 액티브 셀 영역 부분에 해당하는 부분의 제1 절연막을 제거하는 단계를 수행한다.Next, masking is performed to form a POWER MOSFET active cell region, and then a portion of the first insulating film corresponding to the active cell region of the POWER MOSFET is removed.
도 11은 POWER MOSFET 액티브 셀 영역 부분에 해당하는 부분의 제1 절연막이 제거된 공정을 도시한 것이다.FIG. 11 shows a process in which a first insulating film at a portion corresponding to a portion of a power MOSFET active cell region is removed.
본 발명의 일 실시 예에 따르면, POWER MOSFET 액티브 셀 영역 부분에 해당하는 부분의 제1 절연막을 제거하는 방법은 Photo Masking을 하여 Dry Etch로 벗겨낼 수 있고, SiN 등을 위에 올린 후 Photo Masking한 이후에 POWER MOSFET Active cell 영역에 해당하는 부분의 SiN을 식각하고, 이후에 Wet Etch 공정으로 벗겨낼 수도 있다.According to one embodiment of the present invention, the method of removing the first insulating film corresponding to the portion of the active region of the POWER MOSFET can be peeled off by dry etching by photo masking, The SiN portion corresponding to the active cell region of the power MOSFET may be etched and then peeled off by the wet etch process.
다음은, POWER MOSFET 액티브 셀 영역 부분에 해당하는 부분에 제2 절연막(124)을 형성하는 단계를 수행한다.Next, a step of forming a second
도 12는 POWER MOSFET 액티브 셀 영역 부분에 해당하는 부분에 제2 절연막(124)이 형성된 공정을 도시한 것이다.FIG. 12 shows a process in which a second
제2 절연막(124)은 게이트 하부에 제1 절연막(123)과 다른 두께로 형성되는 게이트 절연막(124)이다.The second
제1 절연막(123)은 게이트 절연막(124)의 두께의 1.4 ~ 1.6배 범위에서 형성되어 액티브 영역 및 백투백 타입 다단 제너다이오드 영역별로 서로 다른 두께를 가진다.The first insulating
제1 절연막(124)은 본 발명의 일 실시 예에 따른 back to back 타입 제너다이오드가 형성되는 영역의 하부를 절연하기 위한 것으로서, 유입되는 과도 전압이 POWER MOSFET 액티브 셀 영역에 영향을 주는 것을 방지하기 위하여 게이트 절연막(124) 보다 두껍게 형성된다.The first insulating
본 발명의 일 실시 예에 따르면, 게이트 절연막(124)은 Diffusion 방식으로 산화막을 전면 성장시켜 형성된다.According to an embodiment of the present invention, the
또는, Si 표면이 드러난 상태의 POWER MOSFET Active cell 영역만 산화막이 잘 자라게 되고, Si 표면이 드러나지 않은 back to back 타입 다단 제너다이오드 영역은 산화막이 성장하지 않는 특징을 이용하여 웨이퍼(WF) 전체에 성장시켜 각기 영역별 두께가 다른 제1 절연막(123)과 제2 절연막(124)을 형성할 수 있다.Alternatively, the oxide film grows well only in the region of the POWER MOSFET active cell in which the Si surface is exposed, and the back-to-back type multistage Zener diode region in which the Si surface is not exposed grows on the entire wafer (WF) The first insulating
다음은 폴리실리콘층(126)을 형성하는 단계를 수행한다.Next, the step of forming the
도 13은 제1, 2 절연막 위에 폴리실리콘층(126)이 형성된 공정을 도시한 것이다.13 shows a step in which the
폴리실리콘층(126)은 POWER MOSFET Active cell 영역에서는 게이트를 형성하고 back to back 타입 제너다이오드 영역에서는 back to back 타입 제너다이오드를 형성하기 위한 것이다.The
다음은 게이트를 형성하기 위하여 마스크를 이용하여 POWER MOSFET 액티브 셀 영역 중에서 게이트 영역을 제외하고 폴리실리콘층과 제2 절연막층의 나머지 중앙 영역(127)을 Photo etch 공정으로 식각하는 단계를 수행한다.Next, a step of etching the remaining
도 14는 POWER MOSFET 액티브 셀 영역 중에서 게이트 영역을 제외하고 폴리실리콘층과 제2 절연막층의 나머지 중앙 영역(127)이 식각된 공정을 도시한 것이다.14 shows a process in which the polysilicon layer and the remaining
다음은, Power MOSFET의 P- Body 및 Zener diode anode 영역을 형성하는 단계가 수행된다.Next, a step of forming a P - body and a Zener diode anode region of the power MOSFET is performed.
Power MOSFET P- Body 및 다단 Zener diode의 anode 영역을 형성하는 단계에서는, 상기 식각된 폴리실리콘층 상부에 제1 PR(Photo Resist)용 마스크(mask)로 Power MOSFET P- Body 및 Zener diode anode 영역을 형성하기 위한 공간을 형성하도록 masking을 한 후, P- 불순물을 낮은 농도로 주입하는 공정을 수행한다.In forming an anode region of the Body and the multi-stage Zener diode, of
도 15는 제1 PR(Photo Resist)용 마스크(181)로 Power MOSFET P- Body 및 다단 제너다이오드의 anode 영역을 형성하기 위한 공간을 형성하도록 masking을 한 후, P- 형 반도체 불순물을 주입하는 공정을 도시한 것이다.15 shows a process of masking the first power MOS (Photo Resist)
본 발명의 일 실시 예에서는 상기 다단 Zener diode의 anode 영역(131 ~ 134)은 폴리실리콘층(126)에 P- 형 반도체 불순물을 주입하여 폭 3.5㎛, 높이 0.3㎛ 범위로 4개가 형성된다.In one embodiment of the present invention, the
본 발명의 또 다른 실시 예에 따르면, 상기 Zener diode의 anode 영역은 폭 3 ~ 4㎛, 높이 0.2 ~ 0.4㎛ 범위로 3 ~ 5개가 형성될 수 있다.According to another embodiment of the present invention, the anode region of the zener diode may have a width of 3 to 4 탆 and a height of 0.2 to 0.4 탆 in a range of 3 to 5.
다음은, 상기 P- Body 내에 P+ Ohmic Contact 영역(129)을 형성하는 단계가 수행된다.Next, a step of forming a P +
P+ Ohmic Contact 영역(129)을 형성하는 단계에서는, 상기 제1 PR(Photo Resist)용 마스크를 제거하고, 상기 식각된 폴리실리콘층 상부에 P- Body 영역의 중심부만 공간이 형성된 제2 PR(Photo Resist)용 마스크(182)를 이용하여 P- Body 영역(138)과 Contact이 연결된 Ohmic Contact 영역(129)을 형성하기 위해 P+ 불순물은 주입하는 공정이 수행된다.In the step of forming a P +
도 16은 P- Body 영역의 중심부만 공간이 형성된 제2 PR(Photo Resist)용 마스크(182)를 이용하여 P+ 불순물이 주입되는 공정을 도시한 것이다.16 illustrates a process in which P + impurity is implanted using a
도 17은 P- body, Zener diode anode 영역 및 P+ Ohmic Contact 영역이 형성된 공정을 도시한 것이다.FIG. 17 shows a process in which a P-body, a Zener diode anode region, and a P + Ohmic Contact region are formed.
다음은 N+ Source 영역(141, 142) 및 Zener Diode cathode 영역을 형성하는 단계를 수행한다.Next, a step of forming N +
N+ Source 영역 및 다단 Zener Diode의 cathode 영역을 형성하는 단계에서는, 상기 제2 PR(Photo Resist)용 마스크를 제거하고, 상부에 N+ Source 영역 공간 및 Zener Diode cathode 영역 형성을 위한 공간이 형성된 제3 PR(Photo Resist)용 마스크(183)로 마스킹을 한 후, N+ Source 영역 및 Zener Diode cathode 영역을 형성하기 위한 N+ 형 반도체 불순물을 주입하는 공정이 수행된다.In the step of forming the N + source region and the cathode region of the multi-stage Zener Diode, the mask for the second PR (Photo Resist) is removed, and a third region having a space for forming an N + Masking is performed with a
도 18은 제3 PR(Photo Resist)용 마스크(183)로 마스킹을 하고, N+ Source 영역(141, 142) 및 Zener Diode cathode 영역(151 ~ 155)을 형성하기 위한 N+ 형 반도체 불순물을 주입하는 공정을 도시한 것이다.18 is a plan view of a semiconductor device in which N + type semiconductor impurities for forming N + source regions 141 and 142 and Zener
도 19는 본 발명의 일 실시 예에 따라 N+ 소스, Zener diode cathode 영역이 형성된 공정을 도시한 것이다.19 illustrates a process in which an N + source region and a Zener diode cathode region are formed according to an embodiment of the present invention.
N+ 소스 영역(141, 142)은 N+ 소스 영역(141, 142)의 각 1/2 영역이 게이트 절연막(124)에 걸쳐지도록 확산하여 형성된다.The N + source regions 141 and 142 are formed by diffusing each of the N + source regions 141 and 142 over the
본 발명의 일 실시 예에 따르면, 안정적인 제너 전압을 형성하기 위하여 상기 다단 Zener diode의 cathode 영역(N+ 영역)의 폭은 다단 Zener diode의 anode 영역(P- 영역)의 폭보다 약간 두껍게 형성되도록 수행된다.According to an embodiment of the present invention, in order to form a stable Zener voltage, the width of the cathode region (N + region) of the multi-stage Zener diode is formed to be slightly larger than the width of the anode region (P - region) do.
본 발명의 일 실시 예에서는 상기 Zener diode cathode 영역(N+ 영역)은 폴리실리콘층(126)에 N+ 형 반도체 불순물을 주입하여 폭 4㎛, 높이 0.3㎛ 범위로 상기 Zener diode anode 영역 사이에 5개가 형성된다.In an embodiment of the present invention, the Zener diode cathode region (N + region) is formed by implanting N + type semiconductor impurities into the
본 발명의 또 다른 실시 예에 따르면, 상기 Zener diode cathode 영역은 폭 3.5 ~ 4.5 ㎛, 높이 0.2 ~ 0.4㎛ 범위로 4 ~ 6개가 형성될 수 있다.According to another embodiment of the present invention, the Zener diode cathode region may have a width of 3.5 to 4.5 탆 and a height of 0.2 to 0.4 탆 in a range of 4 to 6.
다음은 상부에 제3 절연막층(143)이 형성되는 단계가 수행된다.Next, the step of forming the third
도 20은 상부에 제3 절연막층(143)이 형성된 공정을 도시한 것이다.20 shows a process in which a third
제3 절연막층(143)이 형성되는 단계에서는 PSG 또는 BPSG 또는 FSG 등의 SiO2 절연물을 CVD 방법으로 Deposition하여 형성되는 공정이 수행된다.In the step of forming the third
다음은 소스 전극과 제너 전극을 형성하여 연결되도록 금속 전극체(146)를 형성하는 단계를 수행한다. Next, the step of forming the
금속 전극체를 형성하는 단계에서는 금속 전극체로 연결되는 부분인 N+ 소스 영역(141, 142)의 각 1/2 영역을 포함하는 소스 전극 공간 및 제너다이오드의 일측 의 단자 공간을 에칭하는 공정을 수행한 후, 상기 에칭된 공간에 금속 전극체(146)를 형성하는 공정을 수행한다.In the step of forming the metal electrode body, a process of etching a source electrode space including each half region of the N + source regions 141 and 142 connected to the metal electrode body and a terminal space of one side of the Zener diode is performed A process of forming the
본 발명의 일 실시 예에 따르면, 상기 에칭하는 공정은 Dry Etch공정으로 진행하며, N+ Source 영역, P+ Ohmic Contact 영역, Zener diode의 일측 cathode영역이 모두 금속 전극체에 의하여 연결될 수 있도록 한번에 Etching을 하여준다.According to an embodiment of the present invention, the etching process proceeds to a dry etch process. Etching is performed at one time so that the N + source region, the P + Ohmic Contact region, And
도 21은 제3 절연막층에서 금속 전극체가 연결될 공간이 에칭된 공정을 도시한 것이다.FIG. 21 shows a process in which a space in which the metal electrode body is connected in the third insulating film layer is etched.
본 발명의 일 실시 예에 따르면, 에칭된 공간에 금속 전극체를 형성하는 공정은 Al 등의 금속 도전체(146)를 Sputtering 또는 Metal Deposition 방법을 사용하여 채워 넣는다.According to an embodiment of the present invention, in the process of forming the metal electrode body in the etched space, a
본 발명의 일 실시 예에 따르면, Power MOSFET 소스와 다단 Zener diode의 측단 캐소드가 모두 한번에 연결되도록 금속 전극체(146)를 일체형으로 형성될 수 있다.According to an embodiment of the present invention, the
도 22는 본 발명의 일 실시 예에 따른 Power MOSFET 소스와 다단 Zener diode의 측단 cathode가 연결된 금속 도전체(146)가 형성된 공정을 도시한 것이다.FIG. 22 illustrates a process of forming a
다음은 바닥면의 N+ Drain 을 형성하는 단계가 수행된다.Next, a step of forming N + Drain on the bottom surface is performed.
도 23은 N+ Drain 을 형성하기 위하여 바닥면에 N+ 형 반도체 불순물을 주입하는 공정을 도시한 것이다.23 shows a process of implanting N + type semiconductor impurities on the bottom surface to form N + drain.
본 발명의 일 실시 예에 따르면, 금속 도전체(146)를 형성하는 공정을 포함하여 상부 공정의 마무리 이후, N+ Drain을 형성하는 단계에서는 상부 측이 오염이나 침해되지 않도록 보호필름 등을 부착한 후, 뒤집어서 웨이퍼 바닥면에 N+ 불순물을 전면 주입하는 공정이 수행된다.According to an embodiment of the present invention, after the completion of the upper process including the process of forming the
본 발명의 일 실시 예에 따른 과도전압 보호용 다이오드 소자를 내장하는 전력 반도체 장치 제조 방법에 의하면, 과도전압 보호용 다이오드 소자를 내장하기 위한 별도의 추가 공정으로 제조하는 것이 아니고, POWER MOSFET Active cell 제조 공정을 활용하여 과도전압 보호용 다이오드 소자를 형성하는 공정을 같이 수행하도록 함으로써 공정의 효율성을 높일 수 있다.
According to the method for fabricating a power semiconductor device incorporating the transient voltage protection diode device according to an embodiment of the present invention, the manufacturing process of the power MOSFET active cell is not performed by a separate additional process for incorporating the transient voltage protection diode device. It is possible to increase the efficiency of the process by performing the process of forming the diode device for transient voltage protection.
10, 121: 전력 모스펫 셀의 N- 드리프트 영역
12, 138: 전력 모스펫 셀의 P- 형 Body 영역
13, 141, 142: 전력 모스펫 셀의 소스 영역
14, 129: 전력 모스펫 셀의 Ohmic Contact 영역
15: 전력 모스펫 셀의 소스 전극
18: 전력 모스펫 셀의 드레인 영역
19: 전력 모스펫 셀의 드레인 전극
22, 124: 게이트 절연막
23, 123: 다단 제너다이오드의 절연막
24: 전력 모스펫 셀의 게이트
30: 다단 제너다이오드의 N+형 영역
31: 다단 제너다이오드의 P-형 영역
32, 122: 전력 모스펫 셀의 JFET 영역층
100: 게이트 패드의 경계 영역
126: 폴리실리콘층
143: 상부 절연막
146: 금속 도전체
181 ~ 183: 마스크
200: 게이트 패드 영역
210: 패드 절연막 영역10, 121: N - drift region of the power MOSFET cell
12, 138: P - type body region of the power MOSFET cell
13, 141, 142: a source region of the power MOSFET cell
14, 129: Ohmic contact area of power MOSFET cell
15: source electrode of the power MOSFET cell
18: drain region of the power MOSFET cell
19: drain electrode of the power MOSFET cell
22, 124: gate insulating film
23, 123: Insulating film of multi-stage Zener diodes
24: gate of power MOSFET cell
30: N + type region of the multistage Zener diode
31: P - type region of the multistage Zener diode
32, 122: JFET region layer of the power MOSFET cell
100: boundary area of the gate pad
126: Polysilicon layer
143: upper insulating film
146: metal conductor
181 to 183: Mask
200: gate pad area
210: pad insulating film region
Claims (14)
상기 게이트 패드의 경계 영역 하부에 형성된 폴리실리콘층에 제1 형 반도체 불순물이 고농도로 도핑되는 제1 형 반도체 영역과 제2 형 반도체 불순물이 저농도로 도핑되는 제2 형 반도체 영역이 교대로 다단 직렬로 형성된 다단 제너 다이오드를 포함하되,
- 여기에서 상기 게이트 패드의 경계 영역은 상기 게이트 패드의 일측 경계 및 상기 게이트 패드와 소스 패드 사이에 형성된 상기 패드 절연막을 포함하는 영역을 의미함 -
상기 다단 제너다이오드의 일측단은 상기 게이트 패드에 인접된 액티브 셀 영역에 형성된 전력 모스펫 셀의 일측 게이트에 접속되고, 상기 다단 제너다이오드의 타측단은 상기 전력 모스펫 셀의 소스 전극에 연결되도록 접속되는 것을 특징으로 하는 과도전압 보호용 다이오드 소자를 내장한 전력 반도체 장치
A power semiconductor device comprising a pad insulating film formed between a source pad and a gate pad,
Type semiconductor region in which a first-type semiconductor impurity is doped at a high concentration and a second-type semiconductor region in which a second-type semiconductor impurity is doped at a low concentration in a polysilicon layer formed under the boundary region of the gate pad, Stage zener diodes,
The boundary region of the gate pad means a region including one side of the gate pad and the pad insulating film formed between the gate pad and the source pad,
One end of the multi-stage Zener diode is connected to one gate of a power MOSFET formed in an active cell region adjacent to the gate pad, and the other end of the multi-stage Zener diode is connected to a source electrode of the power MOSFET Power semiconductor device with built-in transient voltage protection diode
상기 다단 제너 다이오드의 하부에는 제2 절연막이 형성되며, 상기 제2 절연막은 상기 전력 모스펫 셀의 게이트 절연막의 두께의 1.4 ~ 1.6 배의 두께를 가지는 것을 특징으로 하는 과도전압 보호용 다이오드 소자를 내장한 전력 반도체 장치
The method according to claim 1,
Wherein a second insulating layer is formed under the multi-stage Zener diode, and the second insulating layer has a thickness of 1.4 to 1.6 times the thickness of the gate insulating layer of the power MOSFET. Semiconductor device
상기 제1 형 반도체 불순물은 P-형 반도체 불순물이며, 제2 형 반도체불순물은 N+형 반도체 불순물이며,
상기 다단 제너 다이오드는 N+형 반도체 불순물이 공통 캐소드로 작용하는 백투백 타입 제너다이오드가 3 ~ 5단 직렬로 접속된 구조인 것을 특징으로 하는 과도전압 보호용 다이오드 소자를 내장한 전력 반도체 장치The method according to claim 1,
The first type semiconductor impurity is a P - type semiconductor impurity, the second type semiconductor impurity is an N + type semiconductor impurity,
Wherein the multi-stage Zener diodes have a structure in which back-back type Zener diodes in which N + type semiconductor impurities function as a common cathode are connected in series of 3 to 5 stages.
상기 제1 형 반도체 영역의 폭은 3 ~ 4㎛이고, 상기 제2 형 반도체 영역의 폭은 3.5 ~ 4.5㎛인 것을 특징으로 하는 과도전압 보호용 다이오드 소자를 내장한 전력 반도체 장치 The method of claim 3,
Wherein a width of the first type semiconductor region is 3 to 4 占 퐉 and a width of the second type semiconductor region is 3.5 to 4.5 占 퐉.
상기 제1 형 반도체 영역은 P-형 반도체 불순물이 2.9 ~ 3.1e14 cm-2 농도로 주입된 것이고, 제2 반도체 영역은 N+형 반도체 불순물이 0.9 ~ 1.1e16 cm-2 농도로 주입된 것을 특징으로 하는 과도전압 보호용 다이오드 소자를 내장한 전력 반도체 장치 The method of claim 3,
The first-type semiconductor region is P - type semiconductor impurity is implanted will by 2.9 ~ 3.1e14 cm -2 density, the second semiconductor region is characterized in that the N + type semiconductor impurity implanted in the concentration 0.9 ~ 1.1e16 cm -2 A power semiconductor device incorporating a diode element for transient voltage protection
상기 제1 형 반도체 불순물은 P-형 반도체 불순물이며, 제2 형 반도체불순물은 N+형 반도체 불순물이며,
상기 다단 제너 다이오드는 N+형 반도체 불순물이 공통 캐소드로 작용하는 백투백 타입 제너다이오드가 4단 직렬로 접속된 구조이고,
상기 제1 형 반도체 영역의 폭은 3.5㎛이고, 상기 제2 형 반도체 영역의 폭은 4㎛이며, 상기 제1 형 반도체 영역은 P-형 반도체 불순물이 2.9 ~ 3.1e14 cm-2 농도로 주입된 것이고, 제2 반도체 영역은 N+형 반도체 불순물이 1.0e16 cm-2 농도로 주입된 것을 특징으로 하는 과도전압 보호용 다이오드 소자를 내장한 전력 반도체 장치
The method according to claim 1,
The first type semiconductor impurity is a P-type semiconductor impurity, the second type semiconductor impurity is an N + type semiconductor impurity,
The multi-stage Zener diode has a structure in which back-back type Zener diodes in which N + type semiconductor impurities function as a common cathode are connected in series in four stages,
The width of the first-type semiconductor region is 3.5㎛, wherein a width of the second-type semiconductor region is 4㎛, the first-type semiconductor region is P - type semiconductor impurity is implanted to a concentration 2.9 ~ 3.1e14 cm -2 And the second semiconductor region is doped with an N + type semiconductor impurity at a concentration of 1.0e16 cm < -2 & gt ;.
상기 다단 제너 다이오드는 0.3㎛ 높이로 형성된 것을 특징으로 하는 과도전압 보호용 다이오드 소자를 내장한 전력 반도체 장치 The method according to claim 6,
Wherein the multi-stage Zener diode is formed to have a height of 0.3 mu m.
상기 제1 형 반도체 불순물은 P-형 반도체 불순물이며, 제2 형 반도체불순물은 N+형 반도체 불순물이며,
상기 다단 제너 다이오드는 N+형 반도체 불순물이 공통 캐소드로 작용하는 백투백 타입으로서 전체적으로 N+/P-/N+/P-/N+/P-/N+/P-/N+ 구조를 가지는 것을 특징으로 하는 과도전압 보호용 다이오드 소자를 내장한 전력 반도체 장치
The method according to claim 1,
The first type semiconductor impurity is a P - type semiconductor impurity, the second type semiconductor impurity is an N + type semiconductor impurity,
The multi-stage Zener diode is a back-to-back type in which an N + type semiconductor impurity acts as a common cathode and has a structure of N + / P - / N + / P - / N + / P - / N + / P - / N + Power semiconductor device with built-in transient voltage protection diode
- 여기에서 상기 게이트 패드의 경계 영역은 상기 게이트 패드의 일측 경계 및 상기 게이트 패드와 소스 패드 사이에 형성된 상기 패드 절연막을 포함하는 영역을 의미함-,
(a) 상기 전력 반도체 장치의 하부를 형성하는 N 드리프트층 표면에 N이온의 농도를 낮게 도핑하여 JFET층을 형성하는 단계;
(b)상기 JFET층 상부에 형성하되, 상기 다단 제너다이오드가 형성될 영역에 해당하는 부분에 제1 절연막을 형성하고 상기 전력 모스펫 셀이 형성될 영역에 해당하는 부분에는 상기 제1 절연막과 두께가 다른 제2 절연막을 형성하는 단계;
(c) 상기 제1, 2 절연막 위에 폴리실리콘층을 형성하는 단계;
(d) 상기 전력 모스펫 셀이 형성되는 영역 중에서 게이트 영역을 제외한 상기 폴리실리콘층과 제2 절연막의 중앙 영역을 식각하는 단계;
(e) 제1 마스크를 이용하여 P- 형 반도체 불순물을 주입하여 상기 전력 모스펫 셀의 P- Body를 형성하고, 상기 폴리실리콘층에 상기 다단 제너다이오드의 애노드 영역을 형성하는 단계;
(f) 제2 마스크를 이용하여 상기 P- Body 내에 P+ 형 반도체 불순물을 주입하여 P+ Ohmic Contact 영역을 형성하는 단계;
(g) 제3 마스크를 이용하여 N+ 형 반도체 불순물을 주입하여 상기 전력 모스펫 셀의 N+ Source 영역을 형성하고, 상기 폴리실리콘층에 상기 다단 제너다이오드의 캐소드 영역을 형성하는 단계;
(h) 상기 (g) 단계 이후에 상부 전체에 제3 절연층을 형성하는 단계;
(i) 소스 전극 공간 및 상기 다단 제너다이오드의 일측 단자 공간을 에칭하는 단계; 및
(j) 상기 에칭된 공간을 금속물로 메꾸어서 소스 전극과 상기 다단 제너다이오드의 일측 단자 전극을 연결하는 금속 전극체를 형성하는 단계; 를 포함하는 것을 특징으로 하는 과도전압 보호용 다이오드 소자를 내장한 전력 반도체 장치 제조 방법
And forming a power MOSFET device on one side of the multi-stage Zener diode, the method comprising the steps of: forming a power MOS FET cell on one side of the multi-stage Zener diode, ,
Wherein a boundary region of the gate pad means a region including the pad insulating film formed between one side of the gate pad and the gate pad and the source pad,
(a) forming a JFET layer by doping a surface of an N drift layer forming a lower portion of the power semiconductor device with a lower concentration of N ions;
(b) forming a first insulating layer on a portion of the JFET layer corresponding to a region in which the multi-stage Zener diode is to be formed, and forming a first insulating layer on the first insulating layer, Forming another second insulating film;
(c) forming a polysilicon layer on the first and second insulating films;
(d) etching a central region of the polysilicon layer and the second insulating film except a gate region from a region where the power MOSFET cell is formed;
(e) implanting a P - type semiconductor impurity using a first mask to form a P-body of the power MOSFET, and forming an anode region of the multi-stage Zener diode in the polysilicon layer;
(f) implanting P + type semiconductor impurity into the P-body using a second mask to form a P + Ohmic contact region;
(g) implanting an N + type semiconductor impurity using a third mask to form an N + source region of the power MOSFET cell, and forming a cathode region of the multistage Zener diode in the polysilicon layer;
(h) forming a third insulating layer on the entire upper surface after the step (g);
(i) etching a source electrode space and one terminal space of the multi-stage Zener diode; And
(j) forming a metal electrode body connecting the source electrode and one terminal electrode of the multi-stage Zener diode by filling the etched space with metallic water; A method of manufacturing a power semiconductor device incorporating a diode element for transient voltage protection
상기 (e) 단계에서 상기 애노드 영역은 폭 3 ~ 4㎛ 범위로 3 ~ 5개가 형성되는 것을 특징으로 하는 과도전압 보호용 다이오드 소자를 내장한 전력 반도체 장치 제조 방법
10. The method of claim 9,
Wherein the anode region is formed in a range of 3 to 4 μm in a range of 3 to 4 μm in the step (e).
상기 (g) 단계에서 상기 캐소드 영역은 폭 3.5 ~ 4.5 ㎛ 범위로 4 ~ 6개가 형성되는 것을 특징으로 하는 과도전압 보호용 다이오드 소자를 내장한 전력 반도체 장치 제조 방법10. The method of claim 9,
The method of manufacturing a power semiconductor device according to claim 1, wherein the cathode region has a width ranging from 3.5 to 4.5 탆.
상기 제1 절연막은 상기 제2절연막의 1.4 ~ 1.6 배의 두께로 형성되는 것을 특징으로 하는 과도전압 보호용 다이오드 소자를 내장한 전력 반도체 장치 제조 방법10. The method of claim 9,
Wherein the first insulating film is formed to a thickness of 1.4 to 1.6 times the thickness of the second insulating film.
상기 (e)단계에서 상기 애노드 영역은 폭 3.5㎛ 범위로 4개가 형성되며 P-형 불순물의 농도가 3.0e14 cm-2로 주입되며, 상기 (g) 단계에서 상기 캐소드 영역은 폭 4 ㎛ 범위로 5개가 형성되며, N+불순물의 농도가 1.0e16 cm-2로 주입되는 것을 특징으로 하는 과도전압 보호용 다이오드 소자를 내장한 전력 반도체 장치 제조 방법10. The method of claim 9,
The anode region is formed to a width of four 3.5㎛ P range in the step (e) - and the concentration of type impurity introduced into the 3.0e14 cm -2, In the step (g), the cathode region is formed in a range of 4 占 퐉 in the range of 5 占 퐉 and the N + impurity concentration is injected at 1.0 占 16cm- 2 .
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|---|---|---|---|
| KR1020140097563A KR101570483B1 (en) | 2014-07-30 | 2014-07-30 | Power semiconductor device having diode element device for transient voltage protection and method of manufacture thereof |
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|---|---|---|---|---|
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2014
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