KR101552583B1 - 무선 통신을 위한 펄스 결합 오실레이터 동기화 - Google Patents

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KR101552583B1
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알리사 비. 압셀
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코넬 유니버시티
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Abstract

트랜스시버 노드는 집적 회로에서 펄스 결합 오실레이터를 포함하고, 다른 노드와 동기화되어 개별 노드 사이의 동기 통신을 용이하게 하는데 순차 사용되는 글로벌 클록을 발생시킬 수 있다. 공지된 잠재적인 이용은 섭취와 이식 가능한 라디오, 전원 내장 라디오 등의 군사 용도와 의료 용도, 및 심장병과 신경계 모니터링 패치 등의 의료용 모니터링 시스템을 위한 애드측 네트워크의 저전력 센서 노드 라디오를 포함한다.

Description

무선 통신을 위한 펄스 결합 오실레이터 동기화{PULSE COUPLED OSCILLATOR SYNCHRONIZATION FOR WIRELESS COMMUNICATIONS}
본 출원은 그 전체가 참조 문헌으로 여기에 통합된 2007년 8월 3일자로 제출된 미국 가특허 출원 제60/953,859의 우선권을 주장한다.
미국 정부는 U.S. Army Research Office Sponsors Contract ID# W911-NF-05-1-1515 계약 하에서 본 발명의 일정 권리를 갖는다.
본 발명은 펄스 동기화 오실레이터, 특히 반도체 회로로 구체화되고 무선 네트워크에 이용되는 그러한 장치에 관한 것이다.
통신의 다수 형태는 트랜스미터와 리시버 사이의 동기화의 정도에 높게 의존하여 정보를 전송한다. 실시예는 다수이다: 코히어런트 FM 리시버는 위상 고정 루프를 이용하고, 다이렉트 스프레드 스펙트럼 기술은 동기화된 칩 시퀀스, 광 링크는 피쳐 클록, 및 데이터 회수 수신 회로로 베이스밴드 신호를 변조와 복조에 의거하고, 마찬가지로 울트라 와이드밴드(UWB) 라디오는 라디오는 리시버와 트랜스미터 동기화에 의존한다.
울트라 와이드밴드(UWB) 라디오는 신호가 연속파 사인 곡선 대신에 단기간 펄스를 이용하는 RF/무선 통신 방법으로 정보를 전송한다. 도 1은 연속파 신호(12)와 UWB 신호(14) 사이의 차이를 나타낸다. 반면에, 연속파 신호(12)는 데이터 전송 동안(11) 뿐만 아니라 후에도(13) 지속적으로 작동한다. UWB 신호(14)는 펄스 전송(16) 동안만 작동하고, R.F. 프런트 엔드을 비작동 기간(18) 동안 꺼지게 한다.
제한된 시간에 UWB에서, 와이드 스펙트럼 신호 전달은 전통적인 라디오 아키텍처 이상의 더 큰 네트워크 용량을 보증하고, 우수한 데이터 전송 속도와 공간 용량을 짧은 거리에서 유사한 전력 소비를 하게 하는 것이 공지되어 있다. 쇼트 펄스 신호 전달은 RF 프런트 엔드의 듀티 사이클링을 가능하게 하여 전력을 세이브한다. 그러나, 이러한 울트라 와이드밴드 통신의 이익을 달성하는 것은 트랜스미터와 리시버 사이의 정밀한 동기화를 조건으로 하여 전송된 펄스가 수신된다. 예를 들면, 트랜스미터와 리시버가 동일 클록으로 동기화되지 않으면 펄스가 전송되고, 리시버는 작동하지 않거나 데이터를 놓칠 수 있다. 그러나, 2개가 함께 동기화되면, 그 후 리시버는 수신 듀티 사이클이 감소되어도 펄스를 캡춰할 수 있을 것이다.
동기화의 일반적인 실용적인 이행은 통신 기간을 통해 동기화를 유지하는 후단부를 트랙킹하는 디지털 펄스와의 결합에서 고속 DLL/PLL의 이용이다. 이러한 접근의 결점은 리시버와 트랜스미터 클록이 백만회당 수백회의 차수로 매칭되는 중심 주파수를 가져야 적절한 동기화를 유지함으로써, 트랜스미터와 리시버 양쪽의 로컬 오실레이터가 잘 매칭된 크리스탈에 참조되어, 그들 사이의 주파수 드리프트가 최소화되게 된다. 크리스탈에 대한 이 요구는 시스템에 현저한 비용을 부과하여 제조업자가 피할 것이다.
UWB 신호 전달의 일반적인 방법은 중간 펄스율을 수백 ㎑ ~ 수백 ㎒의 차수로 낮추기 위한 소망하는 시간이다. UWB 전송 방법을 소망하는 시간은 리시버에 의해 알려진 시간에서 데이터의 펄스가 제한된 트랜스미터 전송 시간에 의거하고, 결정된 시간에 수신된 신호를 조사해서 전송된 데이터를 결정하는 것이다. 도 2는 각 UWB 전송 패킷(20)을 프레임(22)으로 분할한 후 프레임(22)을 빈(bin)(24)으로 더 세분한 상기 방법의 일반적인 표시를 나타낸다. 다수의 프레임(22)은 패킷(20)을 구성하는 반면에 다수의 빈(24)은 프레임(22)을 구성한다. 각 프레임(22) 내에 UWB 데이터 펄스의 일전송만 가능하다. 이 전송은 특정 빈(24a)으로 떨어질 것이다. 펄스가 떨어진 빈(24a)은 리시버와 트랜스미터 양쪽에 공통인 템플릿 시퀀스에 의해 결정될 것이다. 따라서, 트랜스미터로서 동일 템플릿 시퀀스의 리시버는 데이터를 조사할 때 적절한 빈을 알게 될 것이고, 다른 트랜스미터로부터 펄스는 그것이 무시된 다른 빈으로 떨어질 것이다. 동기화는 그것이 없기 때문에 이러한 구상에 필요하고, 리시버는 전송된 데이터가 유효한 때를 알 수 없다.
일실시형태에서, 트랜스시버는 안테나에 접속하도록 된 R.F. 프런트 엔드, R.F. 프런트 엔드에 결합되어 트랜스시버에 대해 수신된 펄스를 검출하도록 된 펄스 검출기, 및 아래로 오목한 단조롭게 증가하는 상태 함수를 포함하는 펄스 결합 오실레이터를 구비한 하나 이상의 집적 회로를 포함하며, 오실레이터는 펄스 검출기로부터 동기 펄스를 수신하고, 수신된 동기 펄스에 응답하여 상태 함수에서 소정의 상태 증분을 야기시키도록 된다.
펄스 결합 오실레이터는 상태 증분이 가능하지 않을 때 상태 변화 직후에 블랙아웃(blackout) 기간을 포함하도록 될 수 있다. 펄스 검출기는 트랜스시버에 송신될 데이터 펄스와 상기 오실레이터의 동기 펄스를 구별하도록 될 수 있다.
트랜스시버는 오실레이터에 결합되어 상기 오실레이터의 각 사이클을 다수의 타임 빈으로 분할하도록 된 컨트롤 타이머를 더 포함한다. 컨트롤 타이머는 상기 트랜스시버가 상기 타임 빈 중 소정의 빈에 제공되는 임의의 데이터 신호를 검출가능하도록 될 수 있다. 트랜스시버는 컨트롤 타이머에 결합되어 소정의 타임 빈 동안 R.F. 프런트 엔드에 대해 파워를 분리하도록 된 컨트롤러를 더 포함한다. 컨트롤러는 상기 트랜스시버가 데이터 펄스 및 동기 펄스를 수신할 때 타임 빈 동안 R.F. 프런트 엔드에 파워만을 접속하도록 될 수 있다.
트랜스시버 오실레이터에 결합되어 상기 오실레이터의 각 사이클을 다수의 타임 프레임으로 그리고 각 타임 프레임을 다수의 타임 빈으로 분할하도록 된 컨트롤 타이머를 더 포함하며, 컨트롤 타이머는 트랜스시버가 각 타임 프레임에서 동일 소정 타임 빈에 제공되는 임의의 신호를 검출가능하도록 된 것을 더 포함할 수 있다.
다른 실시형태에서, 무선 네트워크는 반도체 회로에서 실행되고 아래로 오목한 단조롭게 증가하는 상태 함수를 갖는 각각의 펄스 결합 오실레이터를 구비한 각 노드를 갖는 복수의 노드로서 각 오실레이터는 상태 함수 사이클의 끝에서 상태 펄스의 변화를 발생시키도록 된 복수의 노드; 및 각 노드에 위치되어 네트워크에서 각각의 오실레이터로부터 다른 노드로 상태 펄스의 변화를 송신하고, 상기 네트워크에서 다른 노드로부터 상태 펄스의 변화를 수신하고, 그것을 상기 각각의 오실레이터에 적용해서 각각의 오실레이터에서 상태 증분을 야기시키도록 된 송/수신기 회로를 포함한다.
각 송/수신기 회로는 R.F. 프런트 엔드, 및 상기 R.F. 프런트 엔드로부터 신호를 수신하도록 결합되어 다른 노드로부터 동기 델타 펄스를 식별하도록 된 펄스 검출기를 포함할 수 있다.
각 펄스 결합 오실레이터는 상태 증분이 가능하지 않을 때 상태 변화 직후에 블랙아웃 기간을 포함하도록 될 수 있다.
각 노드는 각 오실레이터에 결합되어 오실레이터의 각 사이클을 다수의 타임 빈으로 분할하도록 된 컨트롤 타이머를 포함한다. 컨트롤 타이머는 각 트랜스시버가 소정의 상기 타임 빈 중 소정의 빈에 제공되는 임의의 데이터 신호를 검출가능하도록 될 수 있다. 각 노드는 컨트롤 타이머에 결합되어 소정의 타임 빈 동안 R.F. 프런트 엔드에 파워를 분리하도록 된 컨트롤러를 포함할 수 있다.
각 노드는 상기 오실레이터에 결합되어 오실레이터의 각 사이클을 다수의 타임 프레임으로 그리고 각 타임 프레임을 다수의 타임 빈으로 분할하도록 된 컨트롤 타이머를 포함할 수 있고, 컨트롤 타이머는 트랜스시버가 각 타임 프레임에서 동일 소정의 타임 빈에 제공되는 임의의 데이터 신호를 검출가능하도록 된다.
각 노드는 상기 무선 네트워크를 통해서 다른 노드로부터 동기 펄스를 수신하도록 될 수 있다.
본 발명은 첨부 도면을 참조하여 예시적으로 도시되고 기재되어 있다.
도 1은 전통적인 연속파 통신과 UWB 전송 사이의 차이의 선행 기술 도면이며;
도 2는 3개의 프레임을 포함하는 각 패킷과 4개 빈을 포함하는 각 프레임으로 타임 영역 다중화의 개략적인 선행 기술이며;
도 3(a)~(d)는 본 발명을 이용하기 위한 적절한 2개의 펄스 결합 오실레이터의 상태 함수의 그래픽 설명이며;
도 4는 도 3(a)~(d)의 상태 함수를 구체화하는 오실레이터 회로의 블록도이며;
도 5는 도 4의 오실레이터 회로를 이행하는 아날로그 회로 개략도이며;
도 6A는 본 발명의 일실시형태에 따라 구성된 일반적인 네트워크 블록도이며;
도 6B는 본 발명의 일실시형태에 따라 구성된 도 6A의 네트워크에 대해 트랜스시버 노드의 개략적인 블록도이며;
도 7은 본 발명의 일실시형태에 따라 구성된 도 6A의 네트워크에 대해 트랜스시버 노드의 더 상세한 블록도이며;
도 8은 도 7의 트랜스시버 노드의 일부에 대해 개략적인 집적 회로이고;
도 9는 도 7의 트랜스시버 노드의 다른 일부에 대해 개략적인 집적 회로이다.
무선 UWB 네트워크의 노드 사이의 동기화를 쉽게 하기 위해, 본 발명은 펄스 결합 오실레이터(PCO) 시스템을 이용한다. PCO 시스템은 2개의 오실레이터에 대해 도 3(a) 및 3(b)에 나타낸 바와 같이, 상태 함수(30, 31) 다음의 동일한 오실레이터로 구성된다. 제 1 오실레이터에 대해 상태 함수(30)는 표준화된 시간의 함수인 변수 Vi, Øi = ti/T0에서, ti는 제 1 오실레이터(i)가 최후로 리셋되는 시간이고, T0는 프리 러닝 오실레이터가 사이클을 완료하기에 걸리는 시간이다. 모든 오실레이터는 상태 곡선 위의 최초 점(A)에서 랜덤으로 시작될 수 있고, 일정하고 동일한 비율로 상태 함수를 따라 이동한다. 상태 함수(30)에 대해 오실레이터가 34의 기간에 완료될 때, 시스템에서 모든 다른 오실레이터에 즉시 동기화하거나 커플링 펄스(ΔV)를 방사하고, 도 3(b)에서 오실레이터(ii)에 대해 상태 함수(31)로 지시되는 바와 같이, ΔV와 상태에서 보내게 되고, ΔØ로 구성된 후 ti=0으로 리셋된다. 상태 함수가 단조롭게 증가되고 아래로 오목하면, 그 후 동일한 오실레이터의 시스템이 완벽하게 페이즈 록킹되므로 점호 시간도 동기화된다. 각 점호는 상태 함수의 비선형성을 통해 함께 더 가까운 오실레이터의 페이즈를 구동한다.
오실레이터는 동일 2개 상태 함수에 따라, 도 3(a) 및 3(b) 등의 블랙아웃 기간(39)을 포함할 수 있다. 블랙아웃 기간(39) 동안 어떠한 ΔV커플링도 얻어지지 않고, ΔT < Tb1ackout의 정적인 오프셋(39)을 받아들인다. 이것은 전반 지연, 패스 손실 및 불완전하게 매칭된 오실레이터 공칭 주파수의 존재에서도 노드의 동기화를 제공한다.
도 4의 상태 함수를 이행하는 일반적인 시스템 오실레이터(40)가 도 4에 나타내어져 있다. 상태 Vi(42)는 Vi를 센싱하는 추가 블록(44)에 의해 지속적으로 더해지고, Vi의 증가하는 값에 대해 증감하는 f(Vi)(46)을 더한다. 그 후, Vi(44)는 역치가 리칭될 때 트리거 신호(50)를 전송하는 역치 검출기(48)에 공급한다. 트리거 신호는 잡음과 간섭에 더 영향을 받지 않게 하는 방법으로 52에서 인코딩될 수 있고, 다른 펄스와는 구별될 수 있다. 최후로, Vi(44)는 커플 입력(54)을 통해서 양의 외부 커플링을 받아서 PCO의 커플링 실시형태를 이행한다.
도 4의 일반적인 오실레이터(40)의 칩 이행에 모든 아날로그의 실시예는 도 4의 회로(60)이다. PCO 상태 함수는 시간에 관해 노드(62)에서 전압(A)에 의해 나타나게 된다. 노드(62)는 VA로 단조롭게 감소되는 전원 I(VA)(64)에 의해 충전된다. VA가 비교기(68)에 의해 결정됨에 따라 V역치(66)에 의해 세팅되는 역치를 초과할 때, 스위치(72)를 노드(62)에서 땅에 빠르게 전압(A)을 방전하게 하는 지연 패스(70)를 통해서, 출력 펄스를 지연 패스에 의해 컨트롤되는 폭의 동기 펄스 엔코더(72)에 발생한다. ΔV 함수는 소정의 펄스 폭에 대해 전원(74)을 켠 동기 펄스에 의해 제공된다.
네트워크(80)의 일반적인 시스템 레벨 뷰는 도 6A에 나타내어 진다. 노드(82)는 통신 채널(84)을 통해서 모든 다른 노드에 접속된다. 이 통신 채널의 가능한 하나의 표시는 무선 링크이다. 개개의 노드(82)의 가장 일반적인 형태는 도 6B에 나타내어졌다. 각 노드(82)는 물리적 인터페이스 드라이버(86)를 전송 모드에서 물리적 채널(84)과 수신 모드에서 R.F. 프런트 엔드(87)과의 인터페이스에 이행한다. 프런트 엔드(87)은 낮은 잡음 입력 스테이지와 높은 게인 제 2 스테이지를 포함할 수 있고, 드라이버(86)에 의해 전송되는 동안 피드백을 방지하기 위해 전송 스위칭을 포함한다. 동기 펄스 추출기(88)는 동기 펄스를 R.F. 프런트 엔드(87)에 수신된 정보로부터 추출하기 위해 이용된다.
각 노드(82)는 도 5A를 참조하여 위에 기재되는 펄스 결합 오실레이터(90)도 이행하여, 시스템에서 글로벌 클록이 서로 만들어진다. 이 글로벌 클록은 통신 시스템(92)에 의해 이용되어 개개의 노드(82) 사이의 통신을 쉽게할 수 있다. 통신 시스템(92)은 도 6B에 나타낸 바와 같이 PCO 함수를 이행함으로써 동일 노드이거나 아닐 수도 있다. 그러나, 어떠한 다른 경우에, 글로벌 클록은 PCO 함수를 통해서 발생되고, 통신 시스템(92)은 통신 타임에 이용된다. 또한, 발생되는 클록은 가능한 동기 펄스 인코딩 처리(94) 후에 전송되고, 다른 노드(82)에 커플링하면서 방사하는 펄스 결합 오실레이터 시스템(80)에서 각 노드(82)의 요구를 만족시킨다.
도 7은 도 6A 및 도 6B의 일반적인 노드(82)의 더 명확한 표시를 나타낸다. 프런트 엔드(87)에서 일반적인 4개 스테이지 차동 증폭기 체인은 안테나로부터 게인을 발생하기 위해 이용된다. 각 차동 증폭 스테이지는 저항 피드백으로 심플 캐스코드 공통 소스로서 이행되고, 각 스테이지는 초기의 스테이지가 전류를 더 끌어당기고 더 큰 장치를 이용하는 반면에, 이후의 스테이지는 더 적은 전류를 소모하고 더 큰 레지스터를 이용하여 게인의 11㏈을 제공한다. 스테이지는 AC 커플링이다. PCO 동기화를 설명하기 위해, 수신 증폭기는 50Ω으로 매칭되도록 설계되지 않거나 최적의 잡음 계수를 갖지 않는다. 증폭기는 신속하게 온오프되도록 설계된다. 그러한 목적으로 차동 증폭 스테이지는 증폭기에 전류를 턴온하거나 셧오프하는 NFET 스위치를 포함한다. 인덕터는 회피되어 이 설계를 심플 디지털 CMOS 처리로 일반화할 수 있다. 이 RF 프런트 엔드은 켰을 때 21㎽를 소비한다.
도 7은 위상 고정 루프(89)의 추가적인 상세한 설명을 나타내고, 펄스 결합 오실레이터(90)의 출력을 갖고, 도 2를 참조하여 기재된 바와 같이, 오실레이터(90)의 각 사이클을 복수의 타임 프레임과 타임 빈으로 분할한다. 이 타임 프레임과 타임 빈 데이터는 빈을 각 전송, 수신, 및 동기화 기능을 이용하는 분리된 컨트롤러로부터 입력을 수신하는 빈 검출 회로(91)에 커플링된다. 이 빈 검출 데이터는 또한 지연 고정 루프(95, 96, 97)에 의해 더 이용되어 각각의 전송, 수신, 및 동기화 기능을 더 정교하게 컨트롤한다. 중앙 타이밍 로직(98)은 지연 고정 루프(95-97)의 출력을 갖고, 시스템의 상태는 외부 컨트롤러(마이크로 컨트롤러, 마이크로 프로세서, DSP, FPGA, 하드웨어 상태 기계 이행)로부터 입력 컨트롤 비트의 세팅에 의해 정의되어 RF가 턴 오프될 것인지를 결정한다. 중앙 타이밍 로직(98)은 잠금이 해제되어 컨트롤러에 정보를 주었는지도 검출한다. 최후로 중앙 타이밍 로직(98)은 유효한 펄스가 검출되어 데이터를 컨트롤러에 제공하여 기록할 것인지도 결정한다.
외부 컨트롤러는 시스템의 상태를 유지하고(노드가 작동하는 상기 처리의 스텝에서 결정하기 위해), 송신과 수신의 빈을 제공하며, 시스템의 비트 에러율에 대해 적절한 인코딩 계획을 이행하고, 검출된 데이터 펄스를 기록할 책임이 있다. 모든 펄스 검출과 처리 기능이 칩에 이행되기 때문에, 외부 컨트롤러만 펄스율로 실행될 필요가 있어 시스템에서 가장 느린 기간이다. 따라서, 심플해도 저비용 마이크로 컨트롤러가 컨트롤러로서 이용될 수 있다.
도 8은 펄스 결합 오실레이터(102)와 PCO 오실레이터(104) 양쪽을 이행하는 집적 회로(100)의 개략적인 더 상세한 설명을 나타낸다. 트랜지스터[Ml(106)]는 커패시터[Cl(108)]를 충전하는 다이오드 접속된 PFET이다. 노드[A(110)]에서 전압의 증가는 M1의 전류를 감소시키기 때문에, 노드[A(110)]에서 전압은 단조롭게 증가하고 아래로 오목하다. PFET[M3(112)]는 노드[A(110)]에 전류를 주입할 수도 있고, PCO 함수의 실시형태를 커플링하는 ΔV펄스를 이행하기 위해 이용될 수 있다. 따라서, PCO 상태 함수는 노드[A(110)]에서 발생된다. 인버터 INVO(114)는 역치 검출에 이용되고 낮은 역치로 스위칭하여 사이징된다. 노드[A(110)]에서 전압을 충전한 후 INVO의 역치를 크로싱하고, 펄스는 인버터 [INV1-4(116)]를 생산한다. 이 펄스는 2개의 기능을 수행한다: 먼저, M4(118)를 셧오프함으로써 요구되는 블랙아웃 기간(38)[도 3(d)]을 발생시킨다. 이 블랙아웃 기간은 M11(120)을 통해 조정할 수 있다.
두번째로, 인버터 INV[1-4(116)]로부터 펄스는 4차 LC 공진 회로로 모델링된 UWB 안테나를 차동으로 구동한다. 먼저 트랜지스터[M7(122) 및 M10(123)]가 온되어 안테나에 초기 공진을 야기시킨다. 우리는 단시간 펄스를 원하기 때문에 단시간 후에 M9(124)를 온해서 그 공진을 약화시킨다. 인버터(INV8 ~ INV24)는 다양한 딜레이를 통해 안테나 드라이버의 타이밍을 컨트롤하기 위해 이용된다. 표준 패스 게이트를 사용하여 이행되는 스위치(SW1 및 SW2)는 상술된 방법으로 구동함으로써 또는 M8, M9 및 M10을 이용하는 반대 극성으로 구동함으로써 BPSK 변조를 가능하게 한다.
도 9는 집적 회로에서 시행되는 개략적인 피크 극성 검출기(130)를 나타낸다. 피크 극성 검출기(130)는 RF 프런트 엔드(87)에 의해 펄스의 수신을 검출하기 위해 이용된다. 극성 검출기는 클록된 센스 증폭 회로에 의거한다. 아무런 신호가 없으면, 전체 회로 바이어스 전류는 1㎂이고, 인버터 쌍[MN3,4(132), MP3,4(134)]을 통해서 정의 피드백 메커니즘은[MP2(136) 및 MP5(138)]의 존재에 의해 가압되고, 가까운 VDD출력을 유지한다. 우리는 클록을 갖지 않기 때문에, 서브스레스홀드 바이어스 트랜지스터[MN6,7(140)]를 입력[Vin+(142) 및 Vin-(144)]으로부터 AC 커플링되게 한다. Vin+ 및 Vin-는 차동 신호이기 때문에 1개 게이트 노드가 상승하고, 다른 것이 전압에서 하강한다. 서브스레스홀드에서 바이어스된 트랜지스터의 전형적인 I-V 관계 때문에, 하강한 노드는 전체 전류로부터 무시할 수 있을만큼 빼는 반면에, 상승한 노드는 양에 따라 회로에서 전류를 증가시킨다. 이것은 전류에서 정의 피드백 인버터를 강화시키고, 출력 노드를 Vin+ 및 Vin-의 입력 극성에 따라 반대 방향으로 구동하게 한다. 리셋 트랜지스터[MP1(144) 및 MP6(145)]는 다음 펄스의 빠른 검출을 하도록 펄스의 검출 후에 출력 노드를 최초의 상태로 되돌려 빠르게 구동하도록 이용된다. 피크 극성 검출기는 스위치[MN5(146)]를 통해서 무능해질 수 있다. 작은 레지스터[R3(148)]는 동일 전압으로 NFET[MN3,4(132)] 소스를 홀드하기 위해 이용되어, 정의 피드백 메커니즘을 더 효과적으로 작동하게 한다. 이 회로는 이미 저전력으로 바이어싱될 수 있지만, 매우 일시적인 순간 펄스를 검출할 수 있다. 동기식 ADC의 고속과는 대조적으로, 이 동기식의 펄스 검출기는 필요할 때만 높은 전류를 소비하고, 추가적인 신호 처리 없이 다른 극성을 검출할 수 있다.
여기에 기재된 트랜스시버와 네트워크는 다양한 노드 사이의 동기화를 먼저 확립함으로써 네트워크 통신을 확립한다. 최초의 모든 트랜스미터와 리시버 노드는 비동기화된 상태에 있다. 이 점에서 모든 노드(82)는 동기 펄스를 전송하고, 각 노드' PCO 회로(90)에 지속적으로 커플링한다. 이것은 모든 노드를 정확하게 동기화하게 한다. 양쪽 트랜스미터와 리시버 전송은 높은 분할율 페이즈 록킹 루프(PLL)를 동기 신호로 록킹하는 록킹 상태로 시스템에 글로벌 클록으로서 제공된다. 이 로컬 클록은 “빈”과 각 “프레임” 시간에 이용될 수 있어서, 전송 코드가 각 노드에 대해 유일하게 정의되고 검출될 수 있다. 동기화 시퀀스가 수신되면, 리시버와 트랜스미터는 빈 내에서 매칭되는 것을 알기 때문에, 2개 빈(알려진 데이터 빈과 동기화 빈) 외의 모두에 대해 RF를 턴오프할 수 있다. 이것은 듀티 사이클과 RF 전력 소비가 2/NBINS로 더 낮다. 이 점에서, 제 2 획득은 에지를 올리는 유효한 빈에 의해 트리거되는 딜레이 록킹 루프에 발생할 수 있다. 딜레이 록킹 루프는 펄스가 도착할 것으로 기대되기 전 펄스의 도착 시간에 록킹하고, 곧 RF 증폭기를 켠다. 같은 처리가 동기 빈에 발생한다. 이것은 RF 시스템이 펄스의 예상된 도착 시간 주위일 때 매우 타이트한 시간을 발생한다. 양쪽 회로가 동일하고, 양방향 통신 원리가 가능하기 때문에 트랜스미터와 리시버의 역할을 바꿀 수 있는 것에 주의한다.
본 발명은 펄스 결합 오실레이터(PCOs)를 이용하여, 노드간 통신에서 진동수 참조 소스로서 외부 크리스탈을 재배치해서 반도체 회로로 이행하게 한다. PCO 시스템에 사용되는 노드의 수집은 자기 편성 방법으로 동기화하기 위해 엄격하게 증명됨에 따라, 통신 노드에 공통인 글로벌 클록을 발생한다. PCO 시스템은 네트워크가 어떠한 노드 결합 또는 분리로부터 자기 회복 될 곳의 특성도 갖는다. 확립된 글로벌 클록으로, 노드간 통신은 글로벌 클록에 의거하여 확립될 수 있다. 아마도, 본 발명은 울트라 와이드밴드, 통신 시스템에 의거한 임펄스에 대해 가장 유용한 방법이므로, 리시버와 트랜스미터 사이의 공통 참조 시간을 확립하기 위한 비교할만한 다른 방법은 반도체 회로에서 이행되지 않는다.
본 발명은 개시된 실시형태를 참조하여 위에서 예시적으로 기재되었다. 다양한 변경과 변화는 첨부된 청구 범위에 정의된 바와 같이, 본 발명의 범위로부터 벗어남이 없이 당업자에 의해 개시된 실시형태에 의해 이루어질 수 있다.

Claims (17)

  1. 트랜스시버로서,
    안테나에 접속하도록 된 R.F 프런트 엔드,
    상기 R.F. 프런트 엔드에 결합되어 상기 트랜스시버에 대해 수신된 펄스를 검출하도록 된 펄스 검출기, 및
    아래로 오목한 단조롭게 증가하는 상태 함수를 포함하는 펄스 결합 오실레이터를 구비한 하나 이상의 집적 회로를 포함하며;
    상기 오실레이터는 상기 펄스 검출기로부터 동기 펄스를 수신하고, 수신된 동기 펄스에 응답하여 상태 함수에서 소정의 상태 증분을 야기시키도록 된 것을 특징으로 하는 트랜스시버.
  2. 제 1 항에 있어서,
    상기 펄스 결합 오실레이터는 상태 증분이 가능하지 않을 때 상태 변화 직후에 블랙아웃 기간을 포함하도록 된 것을 특징으로 하는 트랜스시버.
  3. 제 1 항에 있어서,
    상기 펄스 검출기는 상기 트랜스시버에 송신될 데이터 펄스와 상기 오실레이터의 동기 펄스를 구별하도록 된 것을 특징으로 하는 트랜스시버.
  4. 제 1 항에 있어서,
    상기 오실레이터에 결합되어 상기 오실레이터의 각 사이클을 다수의 타임 빈으로 분할하도록 된 컨트롤 타이머를 더 포함하는 것을 특징으로 하는 트랜스시버.
  5. 제 4 항에 있어서,
    상기 컨트롤 타이머는 상기 트랜스시버가 상기 타임 빈 중 소정의 빈에 제공되는 임의의 데이터 신호를 검출가능하도록 된 것을 특징으로 하는 트랜스시버.
  6. 제 4 항에 있어서,
    상기 컨트롤 타이머에 결합되어 소정의 타임 빈 동안 R.F. 프런트 엔드에 대해 파워를 분리하도록 된 컨트롤러를 더 포함하는 것을 특징으로 하는 트랜스시버.
  7. 제 6 항에 있어서,
    상기 컨트롤러는 상기 트랜스시버가 데이터 펄스 및 동기 펄스를 수신할 때 타임 빈 동안 R.F. 프런트 엔드에 파워만을 접속하도록 된 것을 특징으로 하는 트랜스시버.
  8. 제 1 항에 있어서,
    상기 오실레이터에 결합되어 상기 오실레이터의 각 사이클을 다수의 타임 프레임으로 그리고 각 타임 프레임을 다수의 타임 빈으로 분할하도록 된 컨트롤 타이머를 더 포함하며, 상기 컨트롤 타이머는 상기 트랜스시버가 각 타임 프레임에서 동일 소정 타임 빈에 제공되는 임의의 신호를 검출가능하도록 된 것을 특징으로 하는 트랜스시버.
  9. 제 1 항에 기재된 트랜스시버를 포함하되, 복수개의 트랜스시버를 포함하는 무선 네트워크에 있어서,
    각 트랜스시버가 상기 네트워크에서 각각의 오실레이터로부터 다른 트랜스시버로 상태 펄스의 변화를 송신하도록 된 송신기 회로를 포함하는 것을 특징으로 하는 무선 네트워크.
  10. 반도체 회로에서 실행되고 아래로 오목한 단조롭게 증가하는 상태 함수를 갖는 각각의 펄스 결합 오실레이터를 구비한 각 노드를 갖는 복수의 노드로서, 각 오실레이터는 상태 함수 사이클의 끝에서 상태 펄스의 변화를 발생시키도록 된 복수의 노드; 및
    각 노드에 위치되어 네트워크에서 각각의 오실레이터로부터 다른 노드로 상태 펄스의 변화를 송신하고, 상기 네트워크에서 다른 노드로부터 상태 펄스의 변화를 수신하고, 그것을 상기 각각의 오실레이터에 적용해서 각각의 오실레이터에서 상태 증분을 야기시키도록 된 송/수신기 회로를 포함하는 것을 특징으로 하는 무선 네트워크.
  11. 제 10 항에 있어서,
    각 송/수신기 회로는 R.F. 프런트 엔드, 및 상기 R.F. 프런트 엔드로부터 신호를 수신하도록 결합되어 다른 노드로부터 동기 델타 펄스를 식별하도록 된 펄스 검출기를 포함하는 것을 특징으로 하는 무선 네트워크.
  12. 제 10 항에 있어서,
    각 펄스 결합 오실레이터는 상태 증분이 가능하지 않을 때 상태 변화 직후에 블랙아웃 기간을 포함하도록 된 것을 특징으로 하는 무선 네트워크.
  13. 제 10 항에 있어서,
    각 노드는 각 오실레이터에 결합되어 상기 오실레이터의 각 사이클을 다수의 타임 빈으로 분할하도록 된 컨트롤 타이머를 포함하는 것을 특징으로 하는 무선 네트워크.
  14. 제 13 항에 있어서,
    상기 컨트롤 타이머는 각 트랜스시버가 상기 타임 빈 중 소정의 빈에 제공되는 임의의 데이터 신호를 검출가능하도록 된 것을 특징으로 하는 무선 네트워크.
  15. 제 13 항에 있어서,
    각 노드는 상기 컨트롤 타이머에 결합되어 소정의 타임 빈 동안 R.F. 프런트 엔드에 대해 파워를 분리하도록 된 컨트롤러를 포함하는 것을 특징으로 하는 무선 네트워크.
  16. 제 10 항에 있어서,
    각 노드는 상기 오실레이터에 결합되어 상기 오실레이터의 각 사이클을 다수의 타임 프레임으로 그리고 각 타임 프레임을 다수의 타임 빈으로 분할하도록 된 컨트롤 타이머를 포함하고, 상기 컨트롤 타이머는 상기 노드가 각 타임 프레임에서 동일 소정의 타임 빈에 제공되는 임의의 데이터 신호를 검출가능하도록 된 것을 특징으로 하는 무선 네트워크.
  17. 제 10 항에 있어서,
    각 노드는 상기 무선 네트워크를 통해서 다른 노드로부터 동기 펄스를 수신하도록 된 것을 특징으로 하는 무선 네트워크.
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