KR101551332B1 - 반도체 재료들로부터 결함들을 제거하는 방법 - Google Patents

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Abstract

헬륨 저온 유지 장치를 이용하여, 기판 웨이퍼(들)에 대한 온도가 24 시간 동안 2.2 K로 감소된다. 소크 부분은 96 시간 동안 기판 웨이퍼의 온도를 2.2 K에 유지할 것이다. 이러한 온도들에서, GaAs, InP, 및 GsP와 같은 합금들은 쌍극자 모멘트들을 형성할 것이며, 분자 결합들이 응축함에 따라 내부 자기력의 라인들을 따라 재-정렬할 것이다. 기판 웨이퍼들의 온도는 24 시간에 걸쳐 상온으로 램프 업된다. 기판 웨이퍼의 온도는 웨이퍼 내에 일어나게 되는 온도 구배들이 낮게 유지될 것을 보장하도록 램프 업된다. 전형적으로, 템퍼 램프 업 온도는 화씨 300 도 내지 화씨 1100 도의 범위일 것이며, 기판 웨이퍼를 구성하는데 사용된 단일 결정 재료에 의존한다. 기판 웨이퍼는 템퍼 유지 부분을 거치며, 이는 전체 기판 웨이퍼가 템퍼링 온도의 이점을 가졌다고 보장한다.

Description

반도체 재료들로부터 결함들을 제거하는 방법{METHOD FOR ELIMINATING DEFECTS FROM SEMICONDUCTOR MATERIALS}
본 발명은, 일반적으로 반도체 재료로부터 결함들을 제거하는 방법에 관한 것이며, 특히 상기 재료 및 구조체들로부터 전위(dislocation) 및 다른 결함들을 제거하기 위해 제공되는 수단으로서 반도체 재료- 예를 들어, "인듐-포스파이드(InP)", "갈륨-아세나이드(GaAs)", "갈륨-니트라이드(GaN)", 및 "갈륨-포스파이드(GaP)" -, 반도체 잉곳(ingot), 반도체 기판 웨이퍼, 및 에피탁시 성장된(epitaxially grown) 반도체 층들 및 다른 구조체들의 극저온 처리(cryogenic treatment)에 관한 것이다.
본 발명은, 일반적으로 큰 단일 결정(single crystal)들 내에 형성되는 결함들의 개수를 감소시키기 위해 현재 사용되는 공정들에 관한 것이며, 특히 Ⅲ-Ⅴ 족 반도체 화합물의 무결함(defect free)의 큰 단일 결정들을 성장시키는데 사용되는 공정들에 관한 것이다. 반도체 기술에서 최근의 가장 중요한 발달들 중 하나는 화합물 반도체들의 중요성이 증가되었다는 것이다. 특히, GaAs 및 InP와 같은 주기율표의 Ⅲ 및 Ⅴ 족들의 요소들로 구성된 Ⅲ-Ⅴ 족 반도체 화합물들이 중요하다. InP와 같은 화합물 반도체들은 현재 반도체 "레이저 다이오드(LD)들", "발광 다이 오드(LED)들", 마이크로파 발진기들 및 증폭기들, 고속 트랜지스터들, 예를 들어 "HEMT(High Electron Mobility Transistors)", 및 적외선 및 가시광 검출기들을 포함한 다양한 형태의 방사선 검출기들과 같은 디바이스들에서 사용된다.
더 높은 전자 드리프트 속도가 실리콘을 이용하여 구성된 더 많은 종래의 디바이스들보다 더 빠른 스위칭 속력들을 가능하게 하기 때문에, GaAs가 집적 메모리 및 논리 회로들에 점점 더 사용되고 있다. 반도체들의 상용은 무결함 반도체 재료의 큰 단일 결정들의 성장을 필요로 한다.
무결함 기판 웨이퍼들이 유용한 전자 및 전기-광학 디바이스들의 후속한 제작을 위해 절단될 수 있는 큰 단일 결정 잉곳들을 성장시키기 위해 다양한 방법들이 제안되었다. 이러한 결정 성장을 위한 더 유망한 방법들 중 하나는 "VGF(Vertical Gradient Freeze)" 방법, 특히 W.A. Gault의 U.S. 특허 제 4,404,172호에 정의된 VGF 방법이다. 이 방법에 따르면, 하단에 작은 원통형의 시드웰(seed-well) 부분을 포함하는 수직으로 연장된 도가니 내에 다결정 개시 구성 재료(polycrystalline starting construction material)가 배치되며, 이는 시드-결정(seed-crystal)을 충분히(snugly) 포함한다. 초기에, 개시 재료 및 시드의 일부분이 용해된다. 그 후, 시스템에 대한 전력이 감소되어, 시드-결정으로부터 수직으로 위를 향하여 프리징(freezing)이 진행된다.
쵸콜라스키(Czochralski) 성장법과 같은 더 많은 종래의 방법들을 넘어서는 VGF 방법의 주 장점은, 낮은 열 구배 및 느린 냉각률을 이용하여 매우 '낮은 전위 밀도'(즉, 결함 밀도의 감소)를 갖는 모퍼스(morphous) 단일 결정 용해가 생성될 수 있다는 것이다. 하지만, 통상적으로 도가니와 용해의 상호작용이 잘못된 그레인(false grain)들이 핵을 이루고 단일 결정의 부분들을 못쓰게 하는 전위들의 도입을 초래하기 때문에, VGF 방법은 한계를 갖는다.
또한, Ⅲ-Ⅴ 화합물들은 더 휘발성인 V 족 요소들이 증기 상태로 빠져나가, 더 높은 온도에서 해리되는 경향이 있는 것으로 잘 알려져 있다. 이 경향을 방지하거나 지연시키는 몇몇 접근법들이 개발되었다. 예를 들어, GaAs 결정들의 성장에 대한 한 접근법에서, 더 휘발성인 비소 성분은 밀폐된 성장 용기 내에서 별도로 가열되는 비소의 저장소로부터 용해에 걸쳐 비소 증기의 증기 압력을 제공함으로써 빠져나가는 것이 방지된다.
또한, 확산 장벽으로서 작용하는 "보릭-옥사이드(B2O3)", "바륨-클로라이드(BaCl2)" 또는 "칼슘-클로라이드(CaCl2)"와 같은 여하한의 다양한 재료들의 사용으로 용해로부터의 비소 손실이 지연될 수도 있다는 것이 당업계에 알려져 있다. 용해된 GaAs보다 더 낮은 밀도를 갖는 이러한 첨가제는 표면에 떠오르고, 용해를 캡슐화하며, 용기 내의 불활성 기체 압력과 함께 휘발성 비소 증기를 포함할 수 있다; 예를 들어, B.R. Pamplin에 의해 발행된 책 "Crystal Growth"에 포함된 B.A. Joyce의 논문 "Growth of Single Crystals of GaAs in Bulk and Thin Film Form"(Pergamon Press, 1975, pp.157-184) 165 페이지를 참조한다.
또한, 수년에 걸쳐 상이한 도가니 재료들을 이용하여 VGF 기술에 의해 Ⅲ-Ⅴ 결정들을 성장시키는 다양한 시도들이 수행되었다. 예를 들어, 앞서 언급된 Pamplin 책 pp.389-391을 참조한다. 이 노력들의 성공에 대한 중요한 제한은 도가니 벽과 용해의 물리적 및 화학적 상호작용이었다. 예를 들어, 앞서 언급된 Pamplin 책 p.389, 및 J.J. Gilman에 의한 "The Art and Science of Growing Crystals"(Ed., John Wiley & Sons, New York, 1963) P.366 및 P.390을 참조한다.
도 1은 종래 기술에 따른 붕소 산화물층의 선택적 성장을 위해 사용되었던 장치를 예시한다. 도가니(11)는 실린더(10) 내에 포함되며, 이는 차례로 노(13) 내에 포함된다. 노가 도가니를 가열할 때, 관(tubulation: 14)에 의해 도가니의 내부로 산소(O2)가 도입된다. 동시에, 질소(N2)와 같은 불활성 기체의 역류(counterflow)가 실린더(10) 내에 도입된다. 따라서, 질소는 산소가 맞은편 단부에서 들어오는 것을 방지하기 위해 도가니(11)의 시드웰 부분의 개방된 단부에 들어간다. 따라서, 산소 및 질소 모두 가스 흐름을 나타내는 화살표들에 의해 도시된 바와 같이 실린더(10)의 동일한 단부에서 방출된다.
간단한 실험에 의해, 질소의 적절한 흐름과 함께 도가니(11)의 시드웰 부분의 내표면을 산화시키지 않고 원추대형 전이부(frusto-conical transition portion)의 열 산화를 제공하는 관(14)의 배치가 빠르게 얻어질 수 있다. 도가니(11)의 외표면을 따르는 실린더(10)의 질소 흐름은 도가니의 외표면 상의 산화물 성장을 방지한다. 15-㎛ 두께로의 붕소 산화물층의 성장에 대해, 도가니는 시간당 40 리터(l/hr)의 속도로 흐르는 O2에 노출되는 동안에 1050 ℃로 18 시간 동안 가열되었다.
층(12)의 성장 동안, 구조체들은 균일성을 향상시키기 위해 축방향으로 대칭적인 환경(도 2) 내에 구성되는 것이 바람직하다. 그럼에도 불구하고, 때때로 층(12)의 단부에서 두께를 감소시키도록 도가니의 주 부분의 큰 개방 단부 주위에서 질소의 와류(eddy current)들이 일어남이 발견되었다.
잘못된(spurious) 다결정 성장을 제거하기 위해 이 상호작용을 재생가능하게 분리하기는 어렵다는 것이 증명되었다. 결론적으로, 앞서 설명된 Ⅲ-Ⅴ 구성 결정들 내의 전위 결함들 일부를 제거하는데 있어서는 VGF 방법이 성공적인 한편, 그것은 명확하게 그 한계점들- 보다 높은 제조 비용들이 가장 중요함 -을 갖는다.
본 발명에 따르면, 방법 및 장치는 큰 단일 결정들, 단결정 기판 웨이퍼들, 에피층(epilayer)들, 및 요소들의 주기율표의 Ⅲ 및 Ⅴ 족(column)들로부터 취해진 재료를 포함한 다른 구조체들로부터 전위들과 같은 결함들을 제거하는 수단으로서 극저온학을 이용한다.
따라서, 본 발명자의 앞선 특허에서 설명된 극저온 방법의 목적들 및 장점들 이외에 본 발명의 몇몇 목적들 및 장점들은:
(a) 전위 결함들이 거의 없거나 전혀 없는 Ⅲ-Ⅴ 족 화합물들의 큰 단일 결정들을 제공하는 것;
(b) Ⅲ-Ⅴ 족 화합물들의 큰 무전위 단일 결정들을 제조하는데 보다 낮은 비용을 제공하는 것;
(c) Ⅲ-Ⅴ 족 화합물들의 큰 무전위 단일 결정들에 대한 훨씬 더 큰 웨이퍼 크기(예를 들어, 10 내지 12 in의 직경)를 제공하는 것;
(d) Ⅲ-Ⅴ 족 화합물들을 포함한 무전위 웨이퍼들 및 에피층들 내에 형성되는 매우 높은 산출량의 일관된(coherent) 마이크로구조체들을 제공하는 것;
(e) 집적 HEMT로 구성된 웨이퍼당 메모리 및 논리 회로에 대해 매우 높은 산출량을 제공하는 것;
(f) 집적 HEMT로 구성된 웨이퍼당 메모리 및 논리 회로에 대해 훨씬 더 낮은 실패율(failure rate)을 제공하는 것;
(g) 점 결함들이 거의 없거나 전혀 없는 Ⅲ-Ⅴ 족 화합물들의 큰 단일 결정들을 제공하는 것; 및
(h) 집적 메모리 및 논리 회로에 대해 훨씬 더 낮은 전력 소모를 제공하는 것이다.
추가 목적들 및 장점들은 뒤이은 설명 및 도면들을 고려하여 명백해질 것이다. 비철 재료들에 대해 효과적인 극저온 처리는 어느 일상에 이 재료들로 작업하는 경우, 특히 높은 수준의 정확성을 필요로 하는 적용예들에서 엔지니어들이 직면하는 문제들을 극복하는데 유용할 것이다.
또한, InP, GaAs, InAs, GaP, InGaN, GaN, Ge, Si 및 다른 비철(즉, 무-자기성) 금속들과 같은 재료들의 초극저온(deep cryogenic) 처리(즉, -273 ℃ 내지 -195 ℃의 온도 범위를 가짐)는 상당한 이점을 가질 수 있으며, 이는 단지 이 재료들이 고온 성장 및/또는 증착 시 더 균일한 결정 구조를 형성할 수 있기 전에 굳어지기 때문이다. 이는 재료들의 결정 격자(lattice) 내에 결함들(예를 들어, 전위 결함들)이 형성되게 하는 '응력(stress)' 영역들을 구성(set up)한다.
또한, 이 재료들의 비-균일한 결정화 동안 점 결함들[예를 들어, 공격자점(vacancy)]과 같은 다른 결함들도 발생한다. 이와 관계없이, 이 상자성 및 반자성 재료들에 생산후(post-production) 초극저온 공정을 적용함으로써, 균일한 구조들로 그 분자들을 재구성할 수 있으며, 이는 원자 결합을 더 단단히 하므로 앞서 설명된 대다수의 결함 문제들을 완화시킨다. 극저온 처리는 이 재료들의 전기적 특성들을 변화시킬 수 있다는 추가 이점을 갖는다. 향상된 분자 균일성을 제공함으로써, 전자들이 더 자유롭게 유동하게 되며; 이에 따라, 더 효율적이고 더 시원하게 운영되는(cooler running) 집적 전기-광학 및/또는 전자 구성요소를 제공한다.
뒤이은 도면 설명들 및 도면들을 고려하여 또 다른 목적들 및 장점들이 더 명백해질 것이다. 도면에서, 밀접하게 관련된 도면들은 동일한 번호에, 상이한 영자 접미사를 갖는다:
도 1은 요소들의 주기율표의 Ⅲ 및 Ⅴ 족들로부터 취해진 재료의 큰 무결함 단일 결정들을 성장시키는데 사용되는 종래의 VGF 제작 방법 및 장치를 예시하는 도면;
도 2는 기판 웨이퍼로부터 전위 및 다른 결함들을 제거하는 수단으로서, 요소들의 주기율표의 Ⅲ 및 Ⅴ 족들로부터의 단일 결정 재료로부터 구성된 기판 웨이퍼들의 초극저온 처리에 대한 바람직한 방법을 예시하는 블록도;
도 3은 에피층들로부터 전위 및 다른 결함들을 제거하는 수단으로서, 요소들의 주기율표의 Ⅲ 및 Ⅴ 족들로부터의 단일 결정 재료로부터 구성된 기판 웨이퍼들 상에 성장된 에피층들의 초극저온 처리에 대한 추가적인 방법을 예시하는 블록도;
도 4는 부울(boule)(들)로부터 전위 및 다른 결함들을 제거하는 수단으로서, 요소들의 주기율표의 Ⅲ 및 Ⅴ 족들로부터 취해진 재료를 이용하여 형성된 단일 결정 부울들의 초극저온 처리의 제 1 대안적 방법을 예시하는 블록도;
도 5는 요소들의 주기율표의 Ⅲ 및 Ⅴ 족들로부터 취해진 단일 결정 재료로부터 구성된 기판 웨이퍼(들)의 초극저온 처리의 제 2 대안적 방법에서 사용되는 캡슐의 측단면도; 및
도 6은 요소들의 주기율표의 Ⅲ 및 Ⅴ 족들로부터 취해진 단일 결정 재료로부터 구성된 기판 웨이퍼(들)의 초극저온 처리의 제 2 대안적 방법을 예시하는 블록도- 이는 캡슐 내에 포함된 기판 웨이퍼(들) 내에 더 우수한 분자 균일성을 촉진하는 수단으로서 고속(high-flux) 자기장을 제공하는 캡슐을 이용함 -이다.
도 2 - 바람직한 실시예
도 2에 도표로 나타낸 본 발명의 극저온 방법의 바람직한 실시예는:
a. 램프 다운(RAMP DOWN) - 기판 웨이퍼의 온도를 낮추는 단계;
b. 소크(SOAK) - 기판 웨이퍼의 온도를 유지하는 단계;
c. 램프 업(RAMP UP) - 온도를 상온(room temperature)까지 다시 회복시키는 단계;
e. 템퍼 램프 업(TEMPER RAMP UP) - 온도를 주위보다 상승시키는 단계; 및
f. 템퍼 유지(TEMPER HOLD) - 상승된 온도를 당분간 유지하는 단계;
로 구성된 극저온 사이클을 포함한다.
본 발명의 바람직한 실시예는 헬륨 저온 유지 장치(helium cryostat)를 사용할 것이며, 이는 저온 유지 장치를 사용하는 액체 헬륨이 화학적으로 불활성이며, 처리되는 어떠한 단일 결정 재료들과도 반응하지 않을 것이기 때문이다. 또한, 액체 헬륨은 액체 질소에 의해 제공되는 저온들(즉, 77 K)보다 훨씬 더 낮은 온도들(즉, 2.17 K)을 제공할 것이다; 액체 질소는 바람직한 액체 헬륨 대신에 사용될 수 있다. 본 발명의 바람직한 실시예의 전형적인 극저온 사이클은 24 시간의 주기에 걸쳐 기판 웨이퍼의 온도를 2.2 K로 낮출 것이다. 이는 기판 웨이퍼(들)에 열적으로 충격을 주는 것을 회피할 것이다. 느린 램프 다운(ramp down)에 대한 충분한 이유가 존재한다. 한 통(vat)의 액체 헬륨 내에 캐논볼(cannon ball)을 넣는 관점에서 생각한다.
캐논볼의 외부는 2.2 K 부근인 액체 헬륨과 동일한 온도가 되기를 원할 것이다. 한편, 내부는 상온으로 유지되기를 원할 것이다. 이는 액체 헬륨에 노출되는 첫번째 순간에 매우 가파른 온도 구배를 구성한다. 차가운 영역은 액체 헬륨만큼 차가웠던 경우의 크기로 수축하기를 원한다. 한편, 내부는 상온이었던 경우와 동일한 크기로 머물기를 원한다. 이는 기판 웨이퍼의 표면 내에 거대한 응력들을 구성할 수 있으며, 이는 표면에 균열(cracking)을 초래할 수 있다. 몇몇 합금들은 갑작스러운 온도 변화를 얻을 수 있지만, Ⅲ-Ⅴ 족들로부터 취해지는 대부분의 금 속 합금들은 그 분해 온도들이 통상적으로 매우 높기 때문에 그렇지 않을 것이다.
전형적인 소크 부분(soak segment)은 약간의 시간 주기, 본 발명의 경우에는 96 시간의 주기 동안 온도를 2.2 K로 유지할 것이다. 공정의 소크 부분 동안, 온도는 2.2 K의 저온으로 유지된다. 이 온도에서 분자 결합 길이들이 단일 결정 합금의 단일 결정 구조 내에서 짧아지지만, 결합 길이들에 대한 변화는 비교적 느린 공정이며 일어날 시간을 필요로 한다. 결과는 합금에 대해 훨씬 더 우수하고, 더 균일한 분자 구조의 촉진이다. 또한, 이 저온들에서 GaAs, InP, 및 GaP와 같은 합금들은 쌍극자 모멘트(dipole moment)들을 형성하며, 이는 그 결합들이 응축(condense)되기 때문에 내부 자기력의 라인들을 따라 재정렬될 것이다. 또한, 소크 공정에서의 통상적인 시간보다 더 오랜 이 시간이, 결정 구조가 양자 레벨(quantum level)에서 더 낮은 온도로 반응할 시간을 제공하고 훨씬 더 많은 양의 진동 에너지가 기판 웨이퍼를 포함하는 분자들을 떠나게 할 것이라고 믿어진다.
이론에서, 완벽한 결정 격자 구조는 그 최저 에너지 상태; 즉, v=0 상태의 진동 에너지가 Evib = hf/2인 경우에 가능하다. 또한, 기판 웨이퍼를 더 긴 주기 동안 2.2 K의 저온에 유지함으로써, 격자 외부로 더 많은 에너지를 내보낼 것이다; 결과적으로, 더 완벽해지므로 더 강하고 더 낮은 결함의 결정 구조를 구성한다.
전형적인 램프 업(ramp up) 부분은 온도를 상온까지 다시 회복시킨다. 본 발명의 경우, 이는 전형적으로 24 시간의 주기일 것이다. 램프 업 사이클은 공정에 매우 중요하다. 너무 빠르게 램프 업하는 것은 기판 웨이퍼가 처리됨에 따라 문제들을 야기할 수 있다. 한 잔의 따뜻한 물에 각얼음을 넣는 관점에서 생각한다. 각얼음은 부서질 것이다. 이는 처리되는 기판 테이블(들)에 대해 동일하게 발생할 것이다.
전형적인 템퍼(temper) 부분은 사전설정된 시간 주기에 걸쳐 온도를 램프 업한다. 이는 열처리 어닐링 공정(heat-treat annealing process)에서 사용되는 퀀치(quench) 및 템퍼 사이클과 동일한 형태의 템퍼링 공정을 이용함으로써 수행된다. 기판 웨이퍼 내에서의 온도 구배들이 낮게 유지될 것을 보장하도록 온도를 램프 업한다. 전형적으로, 템퍼링 온도들은 기판 웨이퍼가 구성된 단일 결정 재료에 따라 화씨(Fahrenheit) 300 도 내지 화씨 1100 도이다. 템퍼 유지(temper hold) 부분은, 전체 기판 웨이퍼가 템퍼링 온도의 이점을 가졌음을 보장한다. 전형적인 템퍼 유지 시간은 약 3 시간이다. 이 시간은 기판 웨이퍼의 재료, 두께 및 직경 크기에 의존한다.
도 3 - 추가적인 실시예
도 3에 도표로 나타낸 본 발명의 초극저온 방법의 추가적인 실시예는:
a. 예를 들어, "MOCVD(Metal Oxide Chemical Vapor Deposition)" 또는 "MBE(Molecular Beam Epitaxy)"와 같은 에피탁시 성장 방법을 이용한 기판 웨이퍼 상의 에피층(예를 들어, 버퍼층) 성장;
b. 램프 다운(RAMP DOWN) - 에피층을 이룬 웨이퍼의 온도를 낮추는 단계;
c. 소크(SOAK) - 에피층을 이룬 웨이퍼의 온도를 유지하는 단계;
d. 램프 업(RAMP UP) - 온도를 상온까지 다시 회복시키는 단계;
e. 템퍼 램프 업(TEMPER RAMP UP) - 온도를 주위보다 상승시키는 단계; 및
f. 템퍼 유지(TEMPER HOLD) - 상승된 온도를 주기 동안 유지하는 단계;
로 구성되는 극저온 사이클을 포함한다.
본 발명의 추가적인 실시예에 대한 전형적인 극저온 사이클은 24 시간의 주기에 걸쳐 에피층을 이룬 기판 웨이퍼의 온도를 2.2 K로 낮출 것이다. 이는 에피층을 이룬 기판 웨이퍼(들)에 열적으로 충격을 주는 것을 회피할 것이다.
전형적인 소크 부분은 96 시간의 주기 동안 온도를 2.2 K로 유지할 것이다. 공정의 소크 부분 동안, 온도는 2.2 K에 유지된다. 이 온도에서 분자 결합들이 에피층을 이룬 기판 웨이퍼의 결정 구조 내에서 변화하지만, 이 변화들은 비교적 느리며 일어날 시간을 필요로 한다. 변화들 중 하나는 훨씬 더 우수하고, 더 균일한 분자 구조의 촉진이다. 소크 공정에서의 통상적인 시간보다 더 오랜 이 시간이, 더 많은 진동 에너지가 단일 결정 에피층(들) 및 기판 웨이퍼(들)로부터 제거됨에 따라 단일 결정 결합들이 더 응축할 시간을 더 많이 제공할 것이라고 믿어진다.
전형적인 램프 업 부분은 에피층을 이룬 기판 웨이퍼의 온도를 상온까지 다시 회복시킨다. 본 발명의 추가적인 실시예의 경우, 이는 전형적으로 24 시간이 걸릴 것이다. 램프 업 사이클은 공정에 매우 중요하다. 너무 빠르게 램프 업하는 것은 에피층을 이룬 기판 웨이퍼(들)가 처리됨에 따라 문제들을 야기할 수 있다. 전형적인 템퍼 부분은 시간 주기에 걸쳐 사전설정된 레벨로 온도를 램프 업한다. 이는 열처리 어닐링에서 사용되는 '퀀치 및 템퍼 사이클'에서 사용되는 것과 동일 한 형태의 템퍼링 공정을 이용함으로써 수행된다.
에피층을 이룬 기판 웨이퍼(들) 내에서의 온도 구배들이 낮게 유지될 것을 보장하도록 온도를 램프 업한다. 템퍼링 온도들은 에피층 및 기판 웨이퍼가 구성된 단일 결정 재료에 따라 화씨 300 도 내지 화씨 1100 도의 범위일 수 있다. 템퍼 유지 부분은, 에피층을 이룬 기판 웨이퍼(들)가 템퍼링 온도의 이점을 가졌음을 보장한다. 전형적인 템퍼 유지 주기는 약 3 시간이다. 이 시간 주기는 에피층을 이룬 기판 웨이퍼(들)의 두께 및 직경 크기에 의존한다.
도 4, 도 5 및 도 6 - 대안적인 실시예들
도 4에 도표로 나타낸 본 발명의 초극저온 방법의 제 1 대안예는:
a. 램프 다운(RAMP DOWN) - 기판 부울의 온도를 낮추는 단계;
b. 소크(SOAK) - 기판 부울의 온도를 유지하는 단계;
c. 램프 업(RAMP UP) - 온도를 상온까지 다시 회복시키는 단계;
d. 템퍼 램프 업(TEMPER RAMP UP) - 온도를 주위보다 상승시키는 단계; 및
e. 템퍼 유지(TEMPER HOLD) - 상승된 온도를 주기 동안 유지하는 단계;
로 구성되는 극저온 사이클을 포함한다.
본 발명의 제 1 대안예에 대한 전형적인 극저온 사이클은 24 시간의 주기에 걸쳐 기판 웨이퍼 부울의 온도를 2.2 K로 낮출 것이다. 이는 기판 웨이퍼 부울(들)에 열적으로 충격을 주는 것을 회피할 것이다.
전형적인 소크 부분은 96 시간의 주기 동안 온도를 2.2 K로 유지할 것이다. 공정의 소크 부분 동안, 온도는 2.2 K에 유지된다. 이 온도에서 분자 결합들이 기판 웨이퍼 부울의 결정 구조 내에서 응축하지만, 이 변화들은 비교적 느린 공정이며 일어날 시간을 필요로 한다. 변화들 중 하나는 훨씬 더 우수하고, 더 균일한 분자 구조의 촉진이다. 소크 공정에서의 통상적인 시간보다 더 오랜 이 시간이, 더 많은 진동 에너지가 기판 웨이퍼 부울(들)로부터 제거됨에 따라 분자 결합들이 훨씬 더 응축할 시간을 더 많이 제공할 것이라고 믿어진다.
전형적인 램프 업 부분은 기판 웨이퍼 부울(들)의 온도를 상온까지 다시 회복시킨다. 본 발명의 제 1 대안예의 경우, 이는 전형적으로 24 시간이 걸릴 것이다. 램프 업 사이클은 공정에 매우 중요하다. 너무 빠르게 램프 업하는 것은 기판 웨이퍼 부울(들)이 처리됨에 따라 문제들을 야기할 수 있다. 전형적인 템퍼 부분은 시간 주기에 걸쳐 사전설정된 레벨로 온도를 램프 업한다. 이는 열처리 어닐링에서 사용되는 '퀀치 및 템퍼 사이클'에서 사용되는 것과 동일한 형태의 템퍼링 공정을 이용함으로써 수행된다.
기판 웨이퍼 부울(들) 내에서의 온도 구배들이 낮게 유지될 것을 보장하도록 온도를 램프 업한다. 템퍼링 온도들은 기판 웨이퍼 부울(들)이 구성된 단일 결정 재료에 따라 화씨 300 도 내지 화씨 1100 도의 범위일 수 있다. 템퍼 유지 부분은, 기판 웨이퍼 부울(들)이 템퍼링 온도의 이점을 가졌음을 보장한다. 전형적인 템퍼 유지 주기는 약 3 시간이다. 이 시간 주기는 기판 웨이퍼 부울(들)의 길이 및 직경 크기에 의존한다.
도 5에 예시된 본 발명의 초극저온 방법의 제 2 대안예는 웨이퍼 유지 캡슐 장치(wafer holding capsule apparatus)를 사용하며, 이는 기판 웨이퍼(18)보다 약간 더 큰 내벽 직경 크기를 갖는 플라스틱 관(plastic tube: 15)을 포함한다. 상기 관(15)의 저부에는, 제 1 고속 디스크형 자석(high-flux disk shaped magnet: 16)이 배치된다. 그 다음, 상기 제 1 자석(16) 위에 제 1 자석(16)과 동일한 직경 크기를 갖는 파이로리틱 탄소(Pyrolytic Carbon)의 제 1 디스크(17)가 관형 캡슐(15) 내에 배치된다. 그 다음, 제 1 파이로리틱 탄소 디스크(17) 상에 기판 웨이퍼(18)가 배치된다. 그 다음, 기판 웨이퍼(18) 위에 제 1 파이로리틱 탄소 디스크(17)와 동일한 직경 크기를 갖는 제 2 파이로리틱 탄소 디스크(19)가 플라스틱 관(15) 내에 배치된다. 그 다음, 제 2 파이로리틱 탄소 디스크(19) 위에 위치되어, 제 2 고속 디스크형 자석(20)이 관형 캡슐(15) 내에 배치된다; 또한, 많은 기판 웨이퍼들에 대해 재료/자석 부분들의 순서가 반복될 수 있다.
그 다음, 도 6에 도표로 나타낸 바와 같이, 플라스틱 관형 캡슐(15)이 밀폐된 후 헬륨 수용 극저온-처리기(helium capable cryo-processor) 내에 배치되고, 여기에서:
a. 램프 다운(RAMP DOWN) - 웨이퍼 캡슐의 온도를 낮추는 단계;
b. 소크(SOAK) - 웨이퍼 캡슐의 온도를 유지하는 단계;
c. 램프 업(RAMP UP) - 온도를 상온까지 다시 회복시키는 단계;
e. 템퍼 램프 업(TEMPER RAMP UP) - 온도를 주위보다 상승시키는 단계; 및
f. 템퍼 유지(TEMPER HOLD) - 상승된 온도를 주기 동안 유지하는 단계;
로 구성되는 극저온 사이클을 거칠 것이다.
본 발명의 제 1 대안예에 대한 전형적인 극저온 사이클은 24 시간의 주기에 걸쳐 웨이퍼 캡슐(15)의 온도를 2.2 K로 램프 다운함으로써 시작한다. 이는 웨이퍼 캡슐(들)(15) 내에 포함된 기판 웨이퍼(들)(18)에 열적으로 충격을 주는 것을 회피할 것이다. 전형적으로, 소크 부분은 사전설정된 주기 동안 웨이퍼 캡슐(15)의 온도를 2.2 K로 유지할 것이며, 본 발명의 제 1 대안예의 경우에 소크 주기는 96 시간일 것이다. 공정의 소크 부분 동안, 온도는 2.2 K의 저온에서 유지된다.
이 온도에서 결합 길이들이 기판 웨이퍼(들)(18)의 결정 구조 내에서 응축하지만, 결합 길이들의 변화들은 비교적 느린 속도로 변화하며 일어날 시간을 필요로 한다. 변화들 중 하나는 기판 웨이퍼(들)(18)에 대한 훨씬 더 우수하고, 더 균일한 분자 구조의 촉진이다. 기판 웨이퍼 캡슐(들)(15)에 대하여 극저온 온도들에 도달되는 경우, 기판 웨이퍼 캡슐(들)(15) 내에 고속 자석 디스크들(16 및 20)이 존재하는 것의 직접적인 결과로서, 기판 웨이퍼(들)(18)에 형성될 쌍극자 모멘트들에 대한 분자 정렬의 증가가 존재할 것이다. 소크 공정에 대한 통상적인 시간보다 더 오랜 이 시간이, 더 많은 진동 에너지가 기판 웨이퍼 캡슐(들)(15) 내에 존재하는 단일 결정 기판 웨이퍼(들)(18)로부터 제거됨에 따라 단일 결정 결합들이 훨씬 더 응축할 시간을 더 많이 제공할 것이라고 믿어진다.
전형적인 램프 업 부분은 온도를 상온까지 다시 회복시킨다. 본 발명의 제 1 대안예의 경우, 이는 약 24 시간이 걸릴 것이다. 램프 업 사이클은 공정에 매우 중요하다. 너무 빠르게 램프 업하는 것은 처리되는 기판 웨이퍼(들)(18)에 대하여 문제들을 야기할 수 있다. 전형적인 템퍼 부분은 사전설정된 주기에 걸쳐 사전설 정된 레벨로 온도를 램프 업한다. 이는 열처리 어닐링 공정 내의 퀀치 및 템퍼 사이클에서 사용되는 것과 동일한 형태의 템퍼링 공정을 이용함으로써 수행된다.
램프 업 공정이 진행될 수 있기 전에, 기판 웨이퍼(들)(18)는 웨이퍼 캡슐(들)(15)로부터 제거되어, H.B. Jin, S.J. Choi, H.J. Kim, H.H. Han, B.S. Park, B.G. Lee, K.D. Sim, Y.K. Kwon, C.H. Winter, 및 D. Healey에 의해 쓰여지고 TX의 Houston에서 열린 2002 Applied Superconductivity Conference의 학회지에 발표된 "Vertical Access Zero Boiloff Rampable Superconducting Magnet System with Horizontal Field for Semiconductor Crystal Growth"라는 제목의 문헌에서 설명된 것과 같은 노 내에 배치된다.
초전도 자석(superconducting magnet)을 구비한 노를 이용하여, 단일 결정 기판 웨이퍼(들)(18) 내의 온도 구배들을 보장하도록 온도를 램프 업하는 한편, 램프 업 어닐링 공정 동안 분자 정렬을 유지하기 위해 초전도 자석에 의해 제공되는 높은 자기장 강도들이 사용된다. 템퍼링 온도들은 기판 웨이퍼(들)(18)가 구성되는데 사용된 단일 결정 재료에 따라 화씨 300 도 내지 화씨 1100 도의 범위일 것이다.
또한, 템퍼 유지 부분은 전체 기판 웨이퍼(들)(18)가 템퍼링 온도의 이점을 가졌음을 보장한다. 전형적인 템퍼 유지 시간은 약 3 시간이며, 이때 유지 시간 주기는 기판 웨이퍼(들)(18)의 두께 및 직경 크기에 의존한다.
장점
본 발명의 추가적이고 대안적인 실시예들을 설명하는 앞선 단락들로부터, 본 발명의 몇몇 목적들 및 장점들은:
(a) 점, 전위 및 다른 결함들이 없는 Ⅲ-Ⅴ 족 화합물들을 포함한 에피층들 및 에피층을 이룬 기판 웨이퍼(들)를 제공하는 것;
(b) 점, 전위, 및 다른 결함들이 없는 Ⅲ-Ⅴ 족 화합물들의 단일 결정 부울들에 대해 더 큰 직경 크기들(예를 들어, 10 내지 12 인치)을 제공하는 것; 및
(c) 구성 재료로서 Ⅲ-Ⅴ 족 화합물들을 이용하여 형성된 단일 결정 기판 웨이퍼(들)에 대해 일어나게 되는 분자 정렬의 정도를 향상시키는데 사용되는 장치 및 방법을 제공하는 것;
으로서 명백해진다.
작동
본 발명의 작동을 이해하기 위해서는, 단일 결정 재료들 및 그 결함들에 관한 몇몇 사실들을 아는 것이 중요하다; 예를 들어, 단일 결정 재료들은 전형적으로 매우 규칙적인 원자 구조를 갖는다 - 즉, 그 원자들의 서로에 대한 국부 위치들이 원자 스케일에서 반복된다. 이 원자들의 구조 배열들은 통상적으로 결정 격자 구조들이라 칭하며, 그 연구는 결정학이라고 칭한다.
하지만, 단일 결정 재료들은 완벽하지 않다 - 즉, 원자 배열의 규칙적인 패턴이 결정 결함들에 의해 방해받는다. 정돈된 구조 내의 보다 큰 결함들은, 일반적으로 전위 루프들로 간주된다. 비-균일한 분자 구조(즉, 결정학적 결함들)는 통 상적으로 고온 결정학적 성장 및/또는 증착의 결과로서 형성된다.
재료 과학에서, 전위는 결정 격자 구조 내에서의 결정학적 결함 또는 불규칙이다. 전위들의 존재는 실제 결정 재료들의 전자 및 모듈러스(modulus) 특성들의 많은 부분에 심한 영향을 준다. 현대의 결정학 전위 이론은 원래 1905 년에 Vito Volterra에 의해 전개되었다. 그 이론에서 Volterra는, 결정 격자의 중간에서 원자들의 평면이 종료(termination)됨으로써 야기되어 전위들이 가시화될 수 있다고 설명한다. 이러한 경우, 주위 평면들은 일직선이 아니며, 대신에 양쪽에서 결정 구조가 완벽하게 정돈되도록 종료된 평면의 모서리 주위에서 구부러진다. 사용되는 유추(analogy)는 종이의 스택(stack)의 유추이다; 이때 종이 한 장의 절반이 종이의 스택 내에 위치되며, 스택 내의 결함은 절반의 종이의 모서리에서만 인식가능하다.
또한, 2 개의 주요 형태들의 전위 결정학 결함: 1) 칼날(edge)-전위, 및 2) 나사(screw)-전위가 존재하며, 혼합된 전위들(즉, 칼날 및 나사 전위들 모두를 동일하게 포함함)이 이들 사이의 중간에 있다. 수학적으로, 전위들은 위상적(topological) 결함의 형태이며, 때때로 당업자에 의해 솔리톤(soliton)이라 칭한다.
수학적 이론은, 전위들이 안정적 입자들로서 동작하는 이유를 더 설명한다 - 즉, 그들은 이리저리 이동될 수 있는 한편, 이동하는 경우에 그들의 주체(identity)를 유지한다. 반대 방위의 2 개의 전위가 함께 초래된 경우, 그것들은 서로 상쇄될 수 있다(이는 소멸의 공정으로서 알려져 있다); 또한, 단일 전위는 절대 스스로 사라지지 않는다.
또한, 전위는 한 평면을 따라 결정을 절단하고, 격자 벡터에 의해 한쪽 절반이 다른 절반을 가로질러 미끄러짐으로써 가시화될 수 있다. 절반들은 결함을 남기지 않고 함께 다시 맞춰질(fit) 것이다. 하지만, 절단의 부분이 결정을 빠져나가는 경우, 절단의 경계는 결함을 남기고 가까운 격자를 왜곡할 것이다. 이 경계는 전위의 라인이다; 미끄러지는 방향은 버거스 벡터(Burgers vector)라 칭한다. 전위들은 통상적으로 전위 라인과 버거스 벡터 간의 각도에 의해 분류된다. 90 도 및 0 도의 특별한 경우들은 칼날 및 나사 전위들로서 알려져 있다.
또한, 실제 결정 고체들 내에 존재하는 전위들은 일반적으로 칼날 또는 나사보다는 혼합된다; 따라서, 전위들의 실제 각도들은 결정의 격자 구조에 의존한다. 칼날 전위에 대한 버거스 벡터는 칼날의 경우의 전위 라인에 수직이고, 나사의 경우의 전위 라인에 평행하다. 금속 재료들에서, 버거스 벡터는 조밀한(close-packed) 결정학 방향들과 정렬되고, 그 크기(magnitude)는 하나의 원자간 간격과 동등하다.
대안적으로, 칼날 전위들은 완벽한 결정에 원자들의 잉여 반-평면(extra half-plane)을 추가하여 잉여 반-평면이 끝나는 라인을 따라 규칙적인 결정 구조 내에 결함이 생성되도록 형성되어 가시화될 수 있다. 이러한 가시화들은 해석하기 어려울 수 있다. 초기에는, 이러한 표현들에 도달하는데 수반되는 간소화의 공정을 따르는 것이 유용할 수 있다.
한가지 접근법은 구체로 나타낸 원자들을 이용하여 완벽한 결정 격자의 3-d 표현을 고려함으로써 시작하는 것이다. 또한, 그 후 원자들 자체 대신에 원자들의 평면들을 가시화함으로써 표현을 간소화하기 시작할 수 있다. 또한, 칼날 전위에 의해 야기된 응력들은 그 고유의 비대칭으로 인해 복잡하며, 3 개의 수학식에 의해 설명되고, 이는 아래에서 나타낸다:
Figure 112009079636037-pct00001
Figure 112009079636037-pct00002
Figure 112009079636037-pct00003
이때, μ는 재료의 전단 모듈러스이고, b는 버거스 벡터이며, ν는 푸아송비(Poisson's ratio)이고, x 및 y는 좌표이다. 이 수학식들은 '잉여' 평면 부근의 원자들에 의해 겪게 되는 압축 및 '빠진' 평면 부근의 원자들에 의해 겪게 되는 장력을 갖는 전위를 둘러싸는 응력들의 수직 방위된 덤벨(dumbbell)을 제안한다.
나사 전위들은 가시화하기 더 어렵지만, 다른 경우 완벽하게 층을 이룬 구조 내로 '차고(garage)의 모서리들'로 연장되는 '주차 차고 램프(parking garage ramp)'를 삽입하여 형성되는 것으로 간주될 수 있다. 기본적으로, 이는 결정 격자 내의 원자 평면들에 의하여 선형 결함(즉, 전위 라인) 주위에 나선형 경로가 추적되는 구조를 포함한다. 가시화의 어려움에도 불구하고, 나사 전위에 의해 야기된 응력들은 칼날 전위에 의해 야기된 응력들보다 덜 복잡하다. 이 응력들은, 대칭이 단 하나의 방사(radial) 좌표만이 사용되게 하므로, 단지 하나의 수학식만을 필요로 하며, 이는 아래에 나타낸다:
Figure 112009079636037-pct00004
이때, μ는 재료의 전단 모듈러스이고, b는 버거스 벡터이며, r은 방사 좌표이다. 이 수학식은 실린더로부터 외부로 방사하고, 거리에 따라 감소하는 긴 실린더의 응력을 제안한다. 이 간단한 모델은 r=0에서 전위의 코어(core)에 대해 무한 값을 발생시키며, 그러므로 이는 단지 전위의 코어 외부의 응력들에 대해 유효하다는 것을 유의한다.
전위 라인이 금속 재료(예를 들어, GaAs, InP, InAs, GaP, 및/또는 GaN)의 표면과 교차하는 경우, 연계된 스트레인장(strain field)이 에칭할 재료와 규칙적인 기하학적 포맷 결과들의 에치 피트(etch pit)의 상대 감수율(susceptibility)을 국부적으로 증가시킨다. 이는 일관적인 미시적 구조체의 생산(예를 들어, 그레이-스케일 리소그래피를 이용하여 이 재료들 내에 형성된 일관적인 구조체들)이 GaAs와 같은 단일 결정 재료들에 대해 문제가 있는 이유를 설명한다. 재료가 스트레인(즉, 변형)되며 반복적으로 다시 에칭되는 경우, 일련의 에치 피트들이 생성될 수 있으며, 이는 효과적으로 문제의 전위 이동을 추적할 수 있다.
또한, 단일 결정 재료들의 마이크로구조체 내에서 전위들을 관찰하기 위해 투과형 전자 현미경 사용법이 사용될 수 있다. 이것으로, 얇은 포일들의 금속 샘플들이 현미경의 전자 빔에 대해 투명하게 되도록 준비된다. 전자 빔은 금속 원자 들의 규칙적인 결정 격자 평면들, 및 이미지 콘트라스트(contrast)(즉, 상이한 결정학적 방위의 그레인들 사이에 발생하는 콘트라스트들)를 유도하는 금속의 마이크로구조체 내에 위치된 각각의 그레인의 격자 평면들과 빔 간의 다양한 상대 각도들에 의한 회절을 겪는다. 전위 라인들 주위의 스트레인장들 및 그레인 경계들의 덜 규칙적인 원자 구조들은 그레인들 내에 발생하는 규칙적인 격자 라인들과 상이한 회절 특성들을 가지며, 그러므로 전자 현미경 사진들에 상이한 콘트라스트 효과들을 나타낸다. 전위들은, 통상적으로 현미경 사진의 더 밝은 중심 구역에 어두운 라인들로서 보여진다.
전위들의 투과형 전자 현미경 사진은, 전형적으로 50,000 내지 300,000 배의 배율을 이용한다(하지만, 장비 자체는 이보다 더 넓은 범위의 배율들을 제공함). 또한, 몇몇 현미경들은 샘플들의 인시츄(in-situ) 가열 및/또는 변형을 허용하며; 이로 인해, 전위 이동 및 그 상호작용들의 직접적인 관찰을 허용한다. 재료의 투께를 통과하는 경우의 전위 라인들에 의해 나타나는 특유의 이미지 콘트라스트는 '물결 모양(wiggly)'이라는 것을 유의한다. 또한, 전위는 결정 내에서 끝날 수 없으며; 따라서, 전위는 단지 완전한 루프로서만 결정 내에 포함될 수 있다는 것을 유의한다.
추가적으로, '장이온 현미경 사용법(field ion microscopy)' 및 '원자 프로브(atom probe)' 기술들이 훨씬 더 높은 배율들(즉, 전형적으로 300만 배 이상)을 생성하는 방법들을 제공하고, 원자 레벨에서 전위들의 관찰을 허용한다. 표면 부조(surface relief)가 원자 단차(step)의 레벨로 분해될 수 있는 경우, 나사 전위 들은 뚜렷한 나선 피처들로서 나타나며; 따라서, 결정 성장의 중요한 메카니즘을 드러내어, 표면 단차가 존재하는 경우에 원자들이 결정에 더 쉽게 추가될 수 있고, 나사 전위와 연계된 표면 단차는 많은 원자들이 추가되더라도 절대 파괴되지 않는다.
대조적으로, 구식 광학 현미경 사용법은 전위들의 관찰에 적절하지 않으며, 이는 구식 현미경이 배율들을 최대 약 2000 배까지만 제공하기 때문이다. 화학 에칭 이후에, 작은 피트들이 형성되며, 이 경우 에칭 용액은 전위들 주위에서 더 심하게 스트레인된 재료를 우선적으로 침식(attack)한다. 따라서, 이미지 피처들은 전위들이 샘플 표면을 가로채는 점들을 나타낸다. 이러한 방식으로, 예를 들어 실리콘 내의 전위들이 간섭 현미경을 이용하여 간접적으로 관찰될 수 있으며, 이 경우 결정 방위는 관찰된 전위의 형상에 의해 결정될 수 있다(예를 들어, 100 - 타원형임, 및 111 - 각뿔형임).
또한, 재료의 전위 밀도는 다음 관계에 의한 플라스틱 변형을 통해 증가될 수 있다:
Figure 112009079636037-pct00005
전위 밀도가 플라스틱 변형에 따라 증가하기 때문에, 전위들의 생성에 대한 메카니즘이 재료 내에서 활성화되어야 한다. 전위 형성에 대한 3 개의 메카니즘들은 균질의 결정핵생성(nucleation)에 의해, 그레인 경계 초기발생(initiation)에 의해, 또한 침전물(precipitate)들, 분산상(dispersed phase)들, 강화 파이 바(reinforcing fiber)들, 및/또는 표면과 격자 사이에 발생하는 인터페이스(interface)에 의해 형성된다. 균질의 결정핵생성에 의한 전위의 생성은 격자 내의 라인을 따르는 원자 결합들의 단절의 결과이다(예를 들어, 강철 바아(bar)의 중간을 가열하는 것은 전위들의 개수가 매우 증대된 위치에서 바아를 구부러지게 한다). 또한, 결정 격자 내의 평면은 전단되어, 2 개의 마주하여 면하는 반평면들 또는 전위들을 발생시킨다.
흥미롭게도, 이 전위들은 격자를 통해 서로 멀리 이동할 것이다. 균질의 결정핵생성은 완벽한 결정들로부터 전위들을 형성하고 많은 결합들의 동시 파괴를 필요로 하기 때문에, 균질의 결정핵생성에 필요한 에너지는 매우 높다. 예를 들어, 구리에서의 균질의 결정핵생성에 필요한 응력은 다음과 같이 나타내어진다:
Figure 112009079636037-pct00006
이때, G는 구리의 전단 모듈러스(46 GPa)이다. τhom에 대해 풀면, 필요한 응력은 3.4 GPa이며, 이는 결정의 이론적 강도에 매우 가깝다. 그러므로, 종래의 변형에서 균질의 결정핵생성은 매우 집중된 응력을 필요로 하며, 통상적으로 일어날 가능성이 없다. 그레인 경계 초기발생 및 인터페이스 상호작용이 더 통상적인 전위 원인들이다.
단일 결정 재료들 내의 그레인 경계들에서의 불규칙들이 전위들을 생성할 수 있으며, 이는 결정 그레인 내로 전파된다. 그레인 경계에서의 단차들 및 돌출부(ledge)들은 플라스틱 변형의 초기 단계들에서의 전위들의 중요한 원인이다. 대 부분 결정들의 표면 상의 작은 단차들로 인해, 표면 상의 소정 구역들 내의 응력은 격자 내의 평균 응력보다 훨씬 더 크며; 따라서, 결정의 표면(즉, 표면 장력)이 전위들을 생성할 수 있다(마이크로-중력 환경들에서의 단일 결정 성장이 현재 조사되고 있음).
또한, 일단 생성되면, 전위들은 '그레인 경계 초기발생'에서와 동일한 방식으로 결정 격자 내로의 전파를 겪을 수 있다. 단결정에서, 주요 전위들은 표면에 형성된다. 재료의 표면 내로 200-㎛의 전위 밀도는 벌크(bulk)의 밀도보다 6 배 더 높은 것으로 나타났다. 하지만, (예를 들어, 강철과 같은) 다결정 재료들에서는 표면 원인들이 주 영향을 미칠 수 없으며, 이는 대부분의 그레인들이 표면과 접촉하지 않기 때문이다.
추가적으로, 금속과 산화물 사이에서 발생하는 인터페이스는 생성되는 전위들의 개수를 매우 증가시킨다. 산화물 층은 산소 원자들이 격자 내로 들어가기 때문에 금속의 표면을 장력 내에 놓으며, 산소 원자들이 압축을 받게 된다. 이는 금속의 표면 상의 응력, 및 결과적으로 표면에 형성된 전위들의 양을 매우 증가시킨다. 표면 단차들 상의 증가된 응력의 양은 전위들의 증가를 유도한다.
1930년 대까지, 재료 과학의 영속적인 과제는 현미경 관점에서 가소성(plasticity)을 설명하는 것이었다. 완벽한 결정에서 이웃한 원자 평면들이 서로 미끄러지는 전단 응력을 계산하려는 미숙한 시도는, 전단 모듈러스(G)를 갖는 재료에 대해 전단 강도(τm)가 다음에 의해 대략적으로 주어진다고 제안한다:
Figure 112009079636037-pct00007
금속에서의 전단 모듈러스는, 전형적으로 20,000 내지 150,000 MPa의 범위 내에 있기 때문에, 이는 실험에서 플라스틱 변형을 생성하도록 관찰된 0.5 내지 10 MPa 범위 내의 전단 응력들을 중재하기는 어렵다. 1934년에, Egon Orowan, Michael Polanyi 및 G.I. Taylor는 거의 동시에, 플라스틱 변형이 전위들의 이론에 관하여 설명될 수 있다는 것을 깨달았다. 전위들은 주위 평면들 중 하나로부터의 원자들이 그 결합들을 파괴하고, 종료된 모서리에서 원자들과 재결합하는 경우에 이동할 수 있다. 전위를 이동시키는데 필요한 힘의 간단한 모델은, 완벽한 결정보다 훨씬 더 낮은 응력들에서 전단이 가능하다고 나타낸다. 이에 따라, 금속들의 특유의 가단성(malleability)이 존재한다.
금속들이 '냉간 가공'[즉, 재료들의 절대 용해 온도(Tm)에 비해 비교적 낮은; 즉, 전형적으로 0.3 Tm보다 낮은 온도들에서의 재료의 변형]을 거치는 경우, 전위 밀도는 새로운 전위들의 형성 및 전위 증대로 인해 증가한다. 인접한 전위들의 스트레인장들 간의 결과적인 증가 오버랩은 또 다른 전위 동작에 대한 저항을 점점 증가시킨다. 이는 변형이 진행함에 따라 금속의 경화(hardening)를 야기한다. 이 효과는 스트레인 경화로서 알려져 있다(때로는 '가공 경화'라 함).
전위들의 엉킴(tangle)은 변형의 초기 단계에 발견되고, 잘 정의되지 않은 경계들로서 나타나며; 따라서, 동적 회복의 공정이 결국 15 도보다 더 낮은 어긋 남(misorientation)(즉, 낮은 각도의 그레인 경계들)을 갖는 다공질 구조 포함 경계들의 형성을 초래한다. 높은 스트레인에서 형성된 그레인 구조 및 고정된(pinned) 전위들의 누적에 의한 스트레인 경화의 효과들은 적절한 열 처리(어닐링)에 의해 제거될 수 있으며, 이는 재료의 회복 및 후속한 재결정화를 촉진한다.
전위들은 전위 및 버거스 벡터를 모두 포함한 평면들에서 미끄러질 수 있다. 나사 전위에 대해, 전위 및 버거스 벡터는 평행하므로, 전위가 전위를 포함한 여하한의 평면에서 미끄러질 수 있다. 칼날 전위에 대해서는, 전위 및 버거스 벡터가 수직이므로, 전위가 미끄러질 수 있는 하나의 평면만이 존재한다. 칼날 전위를 그 미끄럼 평면 외부로 이동하게 하는 미끄럼과 근본적으로 상이한 전위 동작의 대안적인 메카니즘이 존재하며, 이는 전위 상승(dislocation climb)이라고 알려져 있다.
전위 상승은 칼날 전위를 그 미끄럼 평면에 수직으로 이동하게 한다. 전위 상승에 대한 구동력은 결정 격자를 통한 공격자점들의 이동이다. 공격자점이 칼날 전위를 형성하는 원자들의 잉여 반평면의 경계 옆으로 이동하는 경우, 공격자점에 가장 가까운 반평면 내의 원자가 '건너뛰어', 공격자점을 채운다. 이 원자 시프트는 원자들의 반평면과 일직선인 공격자점을 '이동시켜', 전위의 시프트 또는 양의 상승을 야기한다. 생성된다기보다는 원자들의 반평면의 경계에 흡수되는 공격자점의 공정은 음의 상승으로서 알려져 있다. 전위 상승이 공격자점들로 '건너뛰는' 개별적인 원자들로부터 발생하기 때문에, 상승은 단일 원자 직경 증분들에서 일어난다.
양의 상승 동안, 결정은 원자들이 반평면으로부터 제거되고 있기 때문에 원자들의 잉여 반평면에 수직인 방향으로 수축한다. 음의 상승은 반평면으로의 원자들의 추가를 수반하기 때문에, 반평면에 수직인 방향으로 결정이 성장한다. 그러므로, 반평면에 수직인 방향으로의 압축 응력은 양의 상승을 촉진하는 한편, 장력 응력은 음의 상승을 촉진한다. 이는 미끄럼과 상승 간의 하나의 주 차이점이며, 이는 미끄럼이 단지 전단 응력에 의해서만 야기되기 때문이다. 전위 미끄럼과 상승 간의 하나의 추가적인 차이점은 온도 의존성이다. 상승은 공격자점 동작의 증가로 인해 낮은 온도보다 높은 온도에서 훨씬 더 빠르게 일어난다. 반면, 미끄럼은 온도에 대해 작은 의존성만을 갖는다.
결정 겸함들이 이리저리 이동될 수 있고, 때로는 심지어 소멸될 수 있다는 것이 명백하여야 한다. 이 이동에 대한 이유는, 고온 결정화 동안 Si, Ge, GaAs, InP, GaN, GaP, InAs와 같은 단일 결정 재료들이 반데르발스 결합(Van der Waal bond)을 통해 연결되는(즉, 한 평면에서 또 다른 평면으로) 결정학적 평면들(즉, 평면 상에 스택된 평면이 있음)을 형성한다는 사실에 있다. 이는 이 결정학적 평면들 사이에서 미끄러짐이 일어나는 이유를 설명한다.
하지만, 단일 결정 재료가 77 K 내지 2.2 K의 범위에 있는 온도로 처리되는 경우, 그 결정학적 평면들을 연결하는 반데르발스 결합들은 매우 응축하게 되며(즉, 짧아짐), 이로 인해 강한 공유 결합 및/또는 이온 결합에 대해 통상적으로 지정된 강도 및 동작을 나타내는 결합들이 되도록 결합 에너지를 증가시킨다.
단일 결정 재료를 통상적으로 포함하는 분자들은, 다른 입자들과의 충돌을 통해 결합 연장 진동 에너지를 얻을 수 있는 스프링(즉, 분자 진동자)에 의해 연결된 한 쌍의 원자들과 유사할 수 있는 결합 구조들을 갖는다. 결과적으로, 여하한의 분자 결합의 길이는 결합 내에 존재하는 '진동 에너지'에 의존한다.
결론, 결과, 및 범위
본 발명은 반도체 기판 웨이퍼들, 반도체 에피층들, 반도체 기판 부울들, 및 더 크고, 더 강하고, 점, 공격자점, 전위, 및 다른 결정학적 결함들이 완전히 없는 다른 반도체 구조체들을 생성하는 저가의 수단을 제공한다.

Claims (4)

  1. 단일 결정 물질로부터 결점들을 제거하는 방법에 있어서,
    단일 결정 물질로부터 결정학적 결점(crystallographic defect)들을 제거하는 단계를 포함하고,
    상기 단일 결정 물질은 반자성의 단일 결정 물질 및 상자성의 단일 결정 물질로 구성되는 그룹으로부터 선택되고,
    상기 결정학적 결점들은 전위(dislocation) 결점들 및 점(point) 결점들로 구성되는 그룹으로부터 선택되고,
    상기 결정학적 결점들을 제거하는 단계는:
    상기 단일 결정 물질의 온도를 상온(room temperature)보다 낮고 상기 단일 결정 물질로부터 상기 결정학적 결점들을 제거가능한 하강된(ramped-down) 온도까지 일정한 냉각 속도(cooling rate)로 하강시키는(ramping-down) 단계; 및
    상기 하강시키는 단계 이후에, 상기 단일 결정 물질의 온도를 상기 하강된 온도로부터 상온까지 상승시키는(ramping-up) 단계
    를 포함하는 결점들을 제거하는 방법.
  2. 단일 결정 물질로부터 결점들을 제거하는 방법에 있어서,
    단일 결정 물질로부터 결정학적 공격자점(vacancy) 결점들을 제거하는 단계를 포함하고,
    상기 단일 결정 물질은 반자성의 단일 결정 물질 및 상자성의 단일 결정 물질로 구성되는 그룹으로부터 선택되고,
    상기 결정학적 공격자점 결점들을 제거하는 단계는:
    상기 단일 결정 물질의 온도를 상온보다 낮고 상기 단일 결정 물질로부터 상기 결정학적 공격자점 결점들을 제거가능한 하강된 온도까지 일정한 냉각 속도로 하강시키는 단계; 및
    상기 하강시키는 단계 이후에, 상기 단일 결정 물질의 온도를 상기 하강된 온도로부터 상온까지 상승시키는 단계
    를 포함하는 결점들을 제거하는 방법.
  3. 단일 결정 물질로부터 결점들을 제거하는 방법에 있어서,
    단일 결정 물질로부터 결정학적 전위 결점들을 제거하는 단계를 포함하고,
    상기 단일 결정 물질은 반자성의 단일 결정 물질 및 상자성의 단일 결정 물질로 구성되는 그룹으로부터 선택되고,
    상기 결정학적 전위 결점들을 제거하는 단계는:
    상기 단일 결정 물질의 온도를 상온보다 낮고 상기 단일 결정 물질로부터 상기 결정학적 전위 결점들을 제거가능한 하강된 온도까지 일정한 냉각 속도로 하강시키는 단계; 및
    상기 하강시키는 단계 이후에, 상기 단일 결정 물질의 온도를 상기 하강된 온도로부터 상온까지 상승시키는 단계
    를 포함하는 결점들을 제거하는 방법.
  4. 단일 결정 에피층(epilayered) 물질로부터 결점들을 제거하는 방법에 있어서,
    단일 결정 에피층 물질로부터 결정학적 전위 결점들을 제거하는 단계를 포함하고,
    상기 단일 결정 에피층 물질은 반자성의 단일 결정 물질 및 상자성의 단일 결정 물질로 구성되는 그룹으로부터 선택되고,
    상기 결정학적 전위 결점들을 제거하는 단계는:
    상기 단일 결정 에피층 물질의 온도를 상온보다 낮고 상기 단일 결정 에피층 물질로부터 상기 결정학적 전위 결점들을 제거가능한 하강된 온도까지 냉각 속도로 하강시키는 단계; 및
    상기 하강시키는 단계 이후에, 상기 단일 결정 에피층 물질의 온도를 상온보다 낮고 상기 단일 결정 에피층 물질로부터 상기 결정학적 전위 결점들을 제거가능한 상승된(ramped-up) 온도까지 일정한 가온 속도(elevating rate)로 상승시키는 단계
    를 포함하는 결점들을 제거하는 방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0611926D0 (en) * 2006-06-16 2006-07-26 Rolls Royce Plc Welding of single crystal alloys
US7504345B2 (en) * 2007-06-06 2009-03-17 Opc Laser Systems Llc Method for eliminating defects from semiconductor materials
KR100970319B1 (ko) * 2007-07-24 2010-07-15 신에쓰 가가꾸 고교 가부시끼가이샤 유리 모재 또는 광섬유 제조용 가열로
US20130288078A1 (en) * 2012-04-30 2013-10-31 Seagate Technology Llc Thin Film with Reduced Stress Anisotropy
US9142226B2 (en) 2012-06-29 2015-09-22 Seagate Technology Llc Thin film with tuned grain size
CN102856449B (zh) * 2012-09-20 2014-12-10 江苏威纳德照明科技有限公司 一种GaN基半导体发光二极管及其制造方法
US9378760B2 (en) 2014-07-31 2016-06-28 Seagate Technology Llc Data reader with tuned microstructure
US20180219121A1 (en) * 2017-01-29 2018-08-02 Peter PAULIN Method for the Cryogenic Processing of Solar Cells and Solar Panel Components
US11031032B1 (en) 2017-04-03 2021-06-08 Seagate Technology Llc Cryogenic magnetic alloys with less grain refinement dopants
KR102579007B1 (ko) * 2018-07-10 2023-09-15 삼성전자주식회사 크리스탈 결함 분석 시스템 및 크리스탈 결함 분석 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3963533A (en) 1974-12-23 1976-06-15 General Motors Corporation Low temperature magnetic treatment of ferromagnetic materials
US4404172A (en) 1981-01-05 1983-09-13 Western Electric Company, Inc. Method and apparatus for forming and growing a single crystal of a semiconductor compound
SU1701758A1 (ru) * 1989-09-28 1991-12-30 Научно-исследовательский институт материаловедения им.А.Ю.Малинина Способ получени монокристаллов фосфида галли
JPH03145722A (ja) * 1989-10-31 1991-06-20 Mitsubishi Electric Corp 半導体装置の製造方法
JP3769761B2 (ja) * 1994-04-28 2006-04-26 住友化学株式会社 アルミニウム合金単結晶ターゲットおよびその製造方法
US6056857A (en) * 1997-08-13 2000-05-02 Praxair S.T. Technology, Inc. Cryogenic annealing of sputtering targets
US7473377B2 (en) * 2002-06-27 2009-01-06 Tokyo Electron Limited Plasma processing method
US7504345B2 (en) * 2007-06-06 2009-03-17 Opc Laser Systems Llc Method for eliminating defects from semiconductor materials

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