KR101547149B1 - 장애 처리가 용이한 번인 테스트 시스템 - Google Patents

Abstract

본 발명은 장애 처리가 용이한 번인 테스트 시스템에 관한 것이다.
본 발명은 테스트모듈의 테스트를 순차로 진행하도록 네트워크를 통해 진행신호를 전송하며, 진행하는 테스트의 순서에 따라, 테스트단위로 분할하여 저장하는 테스트컴퓨터와, 상기 테스트컴퓨터로부터 전송받은 진행신호에 따라, 테스트 실행을 제어하기 위한 명령정보를 전송하는 제어부와, 하나 이상의 테스트모듈이 로딩되고, 전송받은 상기 명령정보를 분석하며, 분석결과에 따라, 테스트모듈의 테스트를 실행하고, 상기 제어부의 정상 동작유무를 판단하기 위한 확인신호를 인가하는 테스트보드, 및 상기 테스트보드에 상기 확인신호를 인가받아 상기 제어부의 장애 여부를 판단하고, 판단결과에 따라, 상기 제어부를 재가동시키기 위한 리셋신호를 상기 제어부에 전송하는 장애처리부를 포함하여 구성되고, 상기 장애처리부는 상기 제어부의 장애 여부 판단결과, 장애가 발생하지 않으면 대기하고, 장애가 발생하면 상기 제어부에 리셋신호를 전송하며, 상기 테스트컴퓨터는 상기 제어부의 재가동이 완료되면, 상기 제어부의 장애가 발생한 시점에 진행한 테스트단위의 테스트를 진행하도록 하는 것을 특징으로 하는 장애 처리가 용이한 번인 테스트 시스템을 제공할 수 있다.

Description

장애 처리가 용이한 번인 테스트 시스템{system for burn-in tester of easy error controlling}

본 발명은 장애 처리가 용이한 번인 테스트 시스템에 관한 것으로, 더욱 상세하게는 CPU 보드(CPU Board)를 이용한 번인 테스트의 수행중 CPU 보드의 오작동 또는 네트워크의 일시적 오류와 같은 장애 발생시, 신속하게 복구할 뿐만 아니라, 장애가 발생한 테스트 진행 시점부터 테스트의 수행이 가능하여 번인 테스트에 소요되는 시간을 대폭 절약할 수 있도록 하는 장애 처리가 용이한 번인 테스트 시스템에 관한 것이다.

일반적으로, 소정의 집적회로가 형성된 웨이퍼로부터 반도체 칩이 분리되어 조립 공정을 거쳐 완성된 반도체 칩 패키지는 대부분 1000시간 안에 불량이 발생될 확률이 가장 높으며, 1000시간이 경과하면 그 불량 발생의 가능성이 희박해지는 특성을 나타낸다.

이와 같은 이유로 반도체 생산라인에서는 조립 공정을 거쳐 제조가 완료된 반도체 칩 패키지에 대하여 전기적, 열적 스트레스(stress)를 장시간 인가하여 초기 불량을 미리 스크린(screen) 함으로써 최종적으로 출하되는 반도체 칩 패키지 제품의 신뢰성을 일정 수준 이상으로 유지시키고 있으며, 이러한 반도체 칩 패키지의 초기 불량 스크린을 번인 테스트(Burn-in test)라 한다.

이와 같은 번인 테스트에서는 약 80~125℃의 높은 온도로 반도체 제품에 열적 스트레스를 가하는데, 번인 테스트가 진행되는 동안 반도체 칩 패키지는 높은 온도와 높은 전계가 인가된 상태에서 동작하므로 불량 메커니즘이 가속된다.

따라서, 수명이 길지 않은 초기 불량 반도체 칩 패키지들은 번인 테스트가 진행되는 동안 가혹 조건을 견디지못하고 불량을 발생시킨다. 그리고, 번인 테스트를 통과한 양품 반도체 칩 패키지들은 오랜 기간의 수명을 보장받을 수 있기 때문에 적용되는 시스템의 신뢰성을 향상시킬 수 있다.

이에, 번인공정은 통상 소정의 장치로 구성된 번인 시스템을 이용하여 실시하며, 기본적으로 번인 챔버(Burn-in chamber), 전원유니트 및 시험디바이스의 전원공급회로로 구성되고 반도체 디바이스에 온도 및 전압스트레스를 가함으로써 고유결함, 잠재적 불량 등을 가진 디바이스를 찾아낼 수 있다.

즉, 번인 테스트(burn-in test)는 일반적인 사용 환경(예컨대, 실온)보다 가혹한 조건, 예컨대 -40~150 이상의 일정한 온도가 유지되는 챔버내에서 각 반도체 칩의 특성에 맞게 설계된 테스트 보드에 상기 연결용 커넥터를 장착하고 특정 시간 동안 챔버의 온도를 125 이상 일정한 온도로 유지하는 조건에서 수명 가속 실험을 통하여 일반적인 환경에서 보다 빠르게 반도체 칩의 초기 불량을 검출해내는 단계를 수행하는 것으로, 반도체 칩의 출하 후 발생할 수 있는 반도체 칩의 잠재적인 불량을 검출하기 위해 수행되는 것이다.

이와 같은 통상적인 번인 테스트는 등록특허공보 제 10-665918 호에 개시된 바와 같이, 테스트 될 반도체 칩을 번인보드에 매트릭스 형태로 형성되는 소켓부에 장착시키고, 상기 번인보드의 커넥터를 테스트 명령을 전송하는 시스템보드(PC)의 커넥터에 연결 구성하게 된다.

이때, 상기 번인보드와 시스템보드의 커넥터가 서로 연결되어 전기적 접속이 이루어지면, 반도체 칩의 번인테스트를 위한 DATA 입출력신호, 클럭신호 및 어드레스신호의 입출력이 이루어지도록 구성되는 것이다.

한편, 종래에는 도 1에 도시된 바와 같이, CPU 보드(CPU Board)를 사용하여 번인 테스트를 하도록 구성되는 번인 테스트 시스템이 개시되어 있다.

즉, 종래기술에 따른 번인 테스트 시스템은 하나 이상의 테스트모듈이 로딩되는 테스트보드와, 테스터 컴퓨터로부터 네트워크를 통해 전달받은 입력신호에 따라, 테스터보드에 로딩된 테스트모듈의 테스트가 진행되도록 제어하며, 테스터보드로부터 진행한 테스트결과에 따른 불량정보를 전송받아 네트워크를 통해 테스터컴퓨터로 전송하는 CPU 보드를 포함하여 구성된다.

그러나, 종래기술에 따른 번인 테스트 시스템은 도 2에 도시된 바와 같이, CPU 보드(CPU Board)를 이용한 번인 테스트의 수행시, CPU 보드의 오작동, 네트워크의 일시적 오류와 같은 장애가 발생하면, 유지보수를 위한 다수의 인원이 투입되어 테스트 진행을 강제로 중지하거나, 수동으로 복구를 위한 유지보수를 수행해야할 뿐만 아니라, 진행중이던 테스트를 수동으로 초기단계부터 다시 수행해야하므로, 유지보수에 따른 인력 및 시간낭비는 물론, 테스트 비용이 높아지는 문제점이 있었다.

대한민국 등록특허공보 제1425637호 (2014.07.25.)

이와 같은 문제점을 해결하기 위하여 본 발명은 CPU 보드(CPU Board)를 이용한 번인 테스트의 수행중 CPU 보드의 오작동 또는 네트워크의 일시적 오류와 같은 장애 발생시, 신속하게 복구할 뿐만 아니라, 장애가 발생한 테스트 진행 시점부터 테스트의 수행이 가능하게 하여 번인 테스트에 소요되는 시간을 대폭 절약할 수 있도록 하는데 그 목적이 있다.

본 발명의 목적은 이상에서 언급한 것으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

이와 같은 과제를 달성하기 위한 본 발명은 테스트모듈의 테스트를 순차로 진행하도록 네트워크를 통해 진행신호를 전송하며, 진행하는 테스트의 순서에 따라, 테스트단위로 분할하여 저장하는 테스트컴퓨터와, 상기 테스트컴퓨터로부터 전송받은 진행신호에 따라, 테스트 실행을 제어하기 위한 명령정보를 전송하는 제어부와, 하나 이상의 테스트모듈이 로딩되고, 전송받은 상기 명령정보를 분석하며, 분석결과에 따라, 테스트모듈의 테스트를 실행하고, 상기 제어부의 정상 동작유무를 판단하기 위한 확인신호를 인가하는 테스트보드, 및 상기 테스트보드에 상기 확인신호를 인가받아 상기 제어부의 장애 여부를 판단하고, 판단결과에 따라, 상기 제어부를 재가동시키기 위한 리셋신호를 상기 제어부에 전송하는 장애처리부를 포함하여 구성되고, 상기 장애처리부는 상기 제어부의 장애 여부 판단결과, 장애가 발생하지 않으면 대기하고, 장애가 발생하면 상기 제어부에 리셋신호를 전송하며, 상기 테스트컴퓨터는 상기 제어부의 재가동이 완료되면, 상기 제어부의 장애가 발생한 시점에 진행한 테스트단위의 테스트를 진행하도록 하는 것을 특징으로 하는 장애 처리가 용이한 번인 테스트 시스템을 제공할 수 있다.

또한, 상기 테스트컴퓨터는 상기 제어부가 리셋신호에 의해 재가동시, 상기 테스트컴퓨터의 저장된 테스트단위를 로딩하고, 로딩한 테스트단위에 해당하는 테스트의 순서에 따라 테스트를 진행하도록 상기 진행신호를 전송하는 것을 특징으로 하는 장애 처리가 용이한 번인 테스트 시스템을 제공할 수 있다.

또한, 상기 테스트보드는 상기 제어부를 통해 전송받은 명령정보의 분석결과에 따라, 상기 장애처리부에 확인신호를 전송하는 한편, 테스트모듈의 테스트가 실행되도록 실행신호를 인가하는 분석모듈과, 상기 분석모듈로부터 실행신호를 인가받아 테스트모듈의 테스트를 수행하는 실행모듈을 포함하여 구성하는 것을 특징으로 하는 장애 처리가 용이한 번인 테스트 시스템을 제공할 수 있다.

또한, 상기 장애처리부는 상기 테스트보드로부터 상기 명령정보의 분석결과에 따라, 확인신호를 인가받고, 인가받은 확인신호를 이용해 상기 제어부의 장애 여부를 판단하며, 판단결과, 상기 제어부에 장애가 발생하면, 장애발생신호를 전송하는 타이머모듈과, 상기 타이머모듈로부터 전송받은 장애발생신호에 따라, 상기 제어부가 재가동하도록 하는 리셋신호를 생성하여 상기 제어부로 전송하는 리셋모듈을 포함하여 구성하는 것을 특징으로 하는 장애 처리가 용이한 번인 테스트 시스템을 제공할 수 있다.

이와 같은 본 발명에 따르면, CPU 보드(CPU Board)를 이용한 번인 테스트의 수행중 CPU 보드의 오작동 또는 네트워크의 일시적 오류와 같은 장애 발생시, 신속하게 복구할 뿐만 아니라, 장애가 발생한 테스트 진행 시점부터 테스트의 수행이 가능하여 번인 테스트에 소요되는 시간을 대폭 절약할 수 있는 효과가 있다.

본 발명의 효과는 이상에서 언급한 것으로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

도 1은 종래기술에 따른 번인 테스트 시스템을 나타낸 블록구성도,
도 2는 종래기술에 따른 번인 테스트 시스템을 설명하기 위한 순서도,
도 3은 본 발명의 실시예에 따른 장애 처리가 용이한 번인 테스트 시스템의 전체 기능을 개략적으로 나타낸 블록구성도,
도 4는 본 발명의 실시예에 따른 장애 처리가 용이한 번인 테스트 시스템의 작동상태를 설명하기 위한 순서도이다.

본 발명의 목적 및 효과, 그리고 그것들을 달성하기 위한 기술적 구성들은 첨부되는 도면과 함께 상세하게 뒤에 설명이 되는 실시 예들을 참조하면 명확해질 것이다. 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐를 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 뒤에 설명되는 용어들은 본 발명에서의 구조, 역할 및 기능 등을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다.

그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 오로지 특허청구범위에 기재된 청구항의 범주에 의하여 정의될 뿐이다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "..유닛, ...부"등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.

한편, 본 발명의 실시 예에 있어서, 각 구성요소들, 기능 블록들 또는 수단들은 하나 또는 그 이상의 하부 구성요소로 구성될 수 있으며, 각 구성요소들이 수행하는 전기, 전자, 기계적 기능들은 전자회로, 집적회로, ASIC(Application Specific Integrated Circuit) 등 공지된 다양한 소자들 또는 기계적 요소들로 구현될 수 있으며, 각각 별개로 구현되거나 2 이상이 하나로 통합되어 구현될 수도 있다.

또한, 첨부된 블록도의 각 블록과 흐름도의 각 단계의 조합들은 컴퓨터 프로그램 인스트럭션들에 의해 수행될 수도 있다. 이들 컴퓨터 프로그램 인스트럭션들은 범용 컴퓨터, 특수용 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서에 탑재될 수 있으므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서를 통해 수행되는 그 인스트럭션들이 블록도의 각 블록 또는 흐름도의 각 단계에서 설명된 기능들을 수행하는 수단을 생성하게 된다. 이들 컴퓨터 프로그램 인스트럭션들은 특정 방식으로 기능을 구현하기 위해 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 지향할 수 있는 컴퓨터 이용 가능 또는 컴퓨터 판독 가능 메모리에 저장되는 것도 가능하므로, 그 컴퓨터 이용가능 또는 컴퓨터 판독 가능 메모리에 저장된 인스트럭션들은 블록도의 각 블록 또는 흐름도 각 단계에서 설명된 기능을 수행하는 인스트럭션 수단을 내포하는 제조 품목을 생산하는 것도 가능하다. 컴퓨터 프로그램 인스트럭션들은 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에 탑재되는 것도 가능하므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에서 일련의 동작 단계들이 수행되어 컴퓨터로 실행되는 프로세스를 생성해서 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 수행하는 인스트럭션들은 블록도의 각 블록 및 흐름도의 각 단계에서 설명된 기능들을 실행하기 위한 단계들을 제공하는 것도 가능하다.

또한, 각 블록 또는 각 단계는 특정된 논리적 기능(들)을 실행하기 위한 하나 이상의 실행 가능한 인스트럭션들을 포함하는 모듈, 세그먼트 또는 코드의 일부를 나타낼 수 있다. 예컨데, 잇달아 도시되어 있는 두 개의 블록들 또는 단계들은 사실 실질적으로 동시에 수행되는 것도 가능하고 또는 그 블록들 또는 단계들이 때때로 해당하는 기능에 따라 역순으로 수행되는 것도 가능하다.

첨부된 도면에 도시된 바와 같이, 본 발명의 실시예에 따른 장애 처리가 용이한 번인 테스트 시스템은 테스트모듈의 테스트를 순차로 진행하도록 네트워크를 통해 진행신호를 전송하고, 진행하는 테스트를 테스트단위로 분할하여 저장하는 테스트컴퓨터(100)와, 상기 진행신호를 전송받아 테스트모듈의 테스트를 실행하도록 제어하는 명령정보를 전송하는 제어부(200), 하나 이상의 테스트모듈이 로딩되고, 제어부(200)의 제어에 따라, 테스트모듈의 테스트를 실행하는 테스트보드(300) 및 테스트보드(300)를 통해 상기 제어부(200)의 오작동 또는 네트워크의 일시적 오류와 같은 장애 발생시, 제어부(200)에 리셋신호를 전송하여 제어부(200)를 재가동시키는 장애처리부(400)를 포함하여 구성된다.

여기서, 상기 테스트모듈은 반도체 칩 또는 메모리칩일 수 있다.

테스트컴퓨터(100)는 테스트모듈의 테스트를 순차로 진행하도록 네트워크를 통해 진행신호를 전송하며, 진행하는 테스트 순서에 따라, 테스트 단위로 분할하여 저장하도록 구성되는 것이다.

예를 들어, 테스트컴퓨터(100)는 테스트모듈의 테스트를 진행하기 위해 제어부(200)에 진행신호를 전송하여 제어부(200)를 제어하도록 하는 한편, 테스트하기 위해 1 내지 4 단계의 테스트를 거치게 될 경우, 각 테스트 단계에 따라, 제1 내지 제4 테스트단위로 분할하여 저장 및 관리하도록 구성되는 것이다.

이와 같은 테스트컴퓨터(100)는 제어부(200)가 리셋신호에 의해 재가동시, 테스트컴퓨터(100)의 저장된 테스트단위를 로딩하고, 로딩한 테스트단위에 해당하는 테스트의 순서에 따라 테스트를 진행하도록 하는 진행신호를 상기 제어부(200)로 전송한다.

즉, 테스트컴퓨터(100)는 제어부(200)가 장애 발생에 의해 리셋 또는 재가동될 경우, 제어부(200)가 리셋 또는 재가동된 시점부터 진행이 중지된 테스트 순서에 따른 테스트단위를 로딩후, 로딩한 테스트단위에 해당하는 테스트 순서를 다시 진행하도록 제어부(200)에 진행신호를 전송하는 것이다.

제어부(200)는 CPU보드(CPU Board)로써, 테스트컴퓨터(100)와, 테스트보드(300)사이에서, 각종 테스트진행 및 테스트의 실행을 수행하도록 커넥터 역할을 하는 것으로, 테스트컴퓨터(100)로부터 전송받은 진행신호에 따라, 테스트보드(300)로부터 테스트모듈의 테스트 실행을 제어하기 위한 명령정보를 테스트보드(300)에 전송하도록 구성된다.

테스트보드(300)는 테스트모듈의 번인 테스트를 수행하기 위한 시스템보드(system board)인 것으로, 하나 이상의 테스트모듈이 로딩되고, 제어부(200)로부터 전송받은 명령정보를 분석하며, 그 분석결과에 따라, 테스트모듈의 테스트를 실행하고, 제어부(200)의 정상 동작 유무를 판단하기 위한 확인신호를 인가하도록 구성된다.

이러한, 테스트보드(300)는 제어부(200)를 통해 전송받은 명령정보의 분석결과에 따라, 장애처리부(400)에 확인신호를 전송하는 한편, 테스트모듈의 테스트가 실행되도록 실행신호를 인가하는 분석모듈(310)과, 분석모듈(310)로부터 실행신호를 인가받아 테스트모듈의 테스트를 수행하는 실행모듈(320)을 포함하여 구성하여둔 것이다.

장애처리부(400)를 통해 확인신호를 인가받아 제어부(200)의 장애 여부를 판단하고, 그 판단결과, 장애가 발생하지 않으면, 유휴상태로 대기하고, 제어부(200)에 장애가 발생하면, 제어부(200) 리셋 또는 재가동하도록 하는 리셋신호를 전송하도록 구성된다.

이러한, 장애처리부(400)는 타이머모듈(410)과, 리셋모듈(420)을 포함하여 구성하여둔 것이다.

여기서, 타이머모듈(410)은 테스트보드(300)로부터 상기 명령정보의 분석결과에 따라, 확인신호를 인가받고, 인가받은 확인신호를 이용해 제어부(200)의 장애 여부를 판단하며, 그 판단결과, 제어부(200)에 장애가 발생한 것으로 판단하면, 장애발생신호를 리셋모듈(420)로 전송하도록 구성되었으며, 바람직하게는 워치독 타이머(Watchdog Timer)를 이용해 구현할 수 있다.

그리고, 리셋모듈(420)은 타이머모듈(410)로부터 전송받은 장애발생신호에 따라, 제어부(200)가 재가동하도록 하는 리셋신호를 생성하여 제어부(200)로 전송하도록 구성된 것이다.

이하, 본 발명의 실시예에 따른 장애 처리가 용이한 번인 테스트 시스템의 작동상태에 대해 좀 더 상세하게 설명한다.

먼저, 본 발명의 실시예에 따른 장애 처리가 용이한 번인 테스트 시스템은 테스트컴퓨터(100)가 테스트모듈의 테스트를 진행하기 위해 제어부(200)로 네트워크를 통해 진행신호를 전송하게 된다.

이때, 제어부(200)에 장애가 발생하지 않을 경우, 제어부(200)는 전송받은 진행신호에 따라, 테스트보드(300)에 로딩된 테스트모듈의 테스트 실행을 위한 명령정보를 전송하고, 테스트보드(300)는 상기 명령정보를 전송받아, 분석모듈(310)을 통해 분석하여 그 분석결과에 따라, 장애처리부(400)의 타이머모듈(410)로 확인신호를 전송하게 된다.

그러면, 타이머모듈(410)은 확인신호를 통해 제어부(200)의 장애여부를 판단하며, 그 판단결과, 제어부(200)에 장애가 발생하지 않으면, 분석모듈(310)이 실행모듈(320)로 실행신호를 인가하여 인가받은 실행신호에 따라 실행모듈(320)에 의해 테스트모듈의 테스트가 수행되도록 하는 것이다.

한편, 제어부(200)의 장애가 발생할 경우, 장애처리부(400)의 타이머모듈(410)이 제어부(200)의 장애 여부를 판단하게 되며, 그 판단결과, 제어부(200)에 장애가 발생한 것으로 판단되면, 장애발생신호를 리셋모듈(420)로 전송하고, 이에 따라, 리셋모듈(420)은 제어부(200)를 재가동시키는 리셋신호를 생성하여 제어부(200)로 전송함으로써, 제어부(200)가 재가동되는 한편, 테스트컴퓨터(100)는 제어부(200)가 정상가동될 때까지, 대기하며, 이후, 제어부(200)가 정상가동되면 제어부(200)의 재가동 시 저장된 테스트단위를 로딩하여 그 테스트단위에 해당하는 테스트를 진행하기 위한 진행신호를 인가하게 된다.

즉, 제어부(200)의 장애 발생시, 장애처리부(400)에 의해 제어부(200)가 자동으로 재가동 또는 리셋되어 자동으로 제어부(200)의 오류를 복구하며, 테스트컴퓨터(100)는 제어부(200)에 장애가 발생한 시점까지 진행한 테스트단위를 로딩하여 해당 테스트단위의 테스트단계를 다시 진행하도록 하는 것이다.

이에 따라, CPU 보드(CPU Board)를 이용한 번인 테스트의 수행중 CPU 보드의 오작동 또는 네트워크의 일시적 오류와 같은 장애 발생시, 신속하게 복구할 뿐만 아니라, 장애가 발생한 테스트 진행 시점부터 테스트의 수행이 가능하여 번인 테스트에 소요되는 시간을 대폭 절약할 수가 있는 것이다.

이와 같이 구성된 본 발명은 CPU 보드(CPU Board)를 이용한 번인 테스트의 수행중 CPU 보드의 오작동 또는 네트워크의 일시적 오류와 같은 장애 발생시, 신속하게 복구할 뿐만 아니라, 장애가 발생한 테스트 진행 시점부터 테스트의 수행이 가능하여 번인 테스트에 소요되는 시간을 대폭 절약할 수 있는 효과가 있는 발명이다.

이상, 본 발명의 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한, 본 발명의 권리 범위 내에 포함된다고 할 것이다.

100. 테스트컴퓨터 200. 제어부
300. 테스트보드 310. 분석모듈
320. 실행모듈 400. 장애처리부
410. 타이머모듈 420. 리셋모듈

Claims (4)

1. 테스트모듈의 테스트를 순차로 진행하도록 네트워크를 통해 진행신호를 전송하며, 진행하는 테스트의 순서에 따라, 테스트단위로 분할하여 저장하는 테스트컴퓨터와, 상기 테스트컴퓨터로부터 전송받은 진행신호에 따라, 테스트 실행을 제어하기 위한 명령정보를 전송하는 제어부와, 하나 이상의 테스트모듈이 로딩되고, 전송받은 상기 명령정보를 분석하며, 분석결과에 따라, 테스트모듈의 테스트를 실행하고, 상기 제어부의 정상 동작유무를 판단하기 위한 확인신호를 인가하는 테스트보드, 및 상기 테스트보드에 상기 확인신호를 인가받아 상기 제어부의 장애 여부를 판단하고, 판단결과에 따라, 상기 제어부를 재가동시키기 위한 리셋신호를 상기 제어부에 전송하는 장애처리부를 포함하여 구성되고,
   상기 장애처리부는 상기 테스트보드로부터 명령정보의 분석결과에 따라 확인신호를 인가받고, 인가받은 확인신호를 이용해 상기 제어부의 장애 여부를 판단하며 판단결과 상기 제어부에 장애가 발생하면 장애발생신호를 전송하는 타이머모듈; 및, 상기 타이머모듈로부터 전송받은 장애발생신호에 따라 상기 제어부가 재가동하도록 하는 리셋신호를 생성하여 상기 제어부로 전송하는 리셋모듈; 을 포함하여 구성하고,
   상기 테스트컴퓨터는 상기 제어부의 재가동이 완료되면, 상기 제어부의 장애가 발생한 시점에 진행한 테스트단위의 테스트를 진행하도록 구성하는 것을 특징으로 하는 장애 처리가 용이한 번인 테스트 시스템.
2. 제 1 항에 있어서,
   상기 테스트컴퓨터는 상기 제어부가 리셋신호에 의해 재가동시, 상기 테스트컴퓨터의 저장된 테스트단위를 로딩하고, 로딩한 테스트단위에 해당하는 테스트의 순서에 따라 테스트를 진행하도록 상기 진행신호를 전송하는 것을 특징으로 하는 장애 처리가 용이한 번인 테스트 시스템.
3. 제 1 항에 있어서,
   상기 테스트보드는 상기 제어부를 통해 전송받은 명령정보의 분석결과에 따라, 상기 장애처리부에 확인신호를 전송하는 한편, 테스트모듈의 테스트가 실행되도록 실행신호를 인가하는 분석모듈과, 상기 분석모듈로부터 실행신호를 인가받아 테스트모듈의 테스트를 수행하는 실행모듈을 포함하여 구성하는 것을 특징으로 하는 장애 처리가 용이한 번인 테스트 시스템.
4. 삭제

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