KR101544393B1 - Chip resistor device and method for fabricating the same - Google Patents

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KR101544393B1 KR1020130149966A KR20130149966A KR101544393B1 KR 101544393 B1 KR101544393 B1 KR 101544393B1 KR 1020130149966 A KR1020130149966 A KR 1020130149966A KR 20130149966 A KR20130149966 A KR 20130149966A KR 101544393 B1 KR101544393 B1 KR 101544393B1
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Abstract

본 발명의 칩 저항기(2)는 절연 기판(21),두 개의 오목 패턴(22) 및 저항 유닛을 포함한다. 절연 기판(21)은 두 개의 대향하는 제1 및 제2 표면(211, 212)을 포함한다. 제1 표면은 두 개의 대향하는 모서리 및 두 개의 대향하는 모서리에 각각 인접하는 두 개의 전극 형성 구역(215)을 포함한다. 오목 패턴(22)은 제1 표면(211)의 전극 형성 구역(215) 내에서 각각 형성되고 제1 표면(211)으로부터 오목하게 형성된다. 저항 유닛은 제1 표면(211)의 전극 형성 구역(215)에 각각 형성되어 오목 패턴(22)에 채워지는 두 개의 접촉 전극(23) 및 두 개의 접촉 전극(23) 사이의 제1 표면(211) 상에 형성되고 접촉 전극(23)에 전기적으로 연결되는 저항을 포함한다.The chip resistor (2) of the present invention includes an insulating substrate (21), two concave patterns (22) and a resistive unit. The insulating substrate 21 includes two opposed first and second surfaces 211, 212. The first surface includes two electrode forming regions 215 adjacent to two opposing edges and two opposing edges, respectively. The concave pattern 22 is formed in the electrode forming area 215 of the first surface 211 and is formed concave from the first surface 211, respectively. The resistive unit is formed in the electrode formation area 215 of the first surface 211 to form two contact electrodes 23 and two first contact electrodes 23 that are filled in the concave pattern 22 and a first surface 211 And a resistor which is electrically connected to the contact electrode 23.

Description

칩 저항기 및 그 제작 방법{CHIP RESISTOR DEVICE AND METHOD FOR FABRICATING THE SAME}TECHNICAL FIELD [0001] The present invention relates to a chip resistor and a method of manufacturing the chip resistor.

본 발명은 수동 소자 및 그 제작 방법에 관한 것으로, 특히 칩 저항기 및 그 제작 방법에 관한 것이다.The present invention relates to a passive element and a manufacturing method thereof, and more particularly to a chip resistor and a manufacturing method thereof.

도 1 및 2는 저항의 범위를 제공하기 위하여 복수의 수동 부품을 가지는 종래의 칩 저항기를 나타낸다. 종래의 칩 저항기(1)는 네 개의 저항 유닛 및 절연 세라믹 기판(11)을 포함한다.Figures 1 and 2 show a conventional chip resistor having a plurality of passive components to provide a range of resistances. The conventional chip resistor 1 includes four resistive units and an insulating ceramic substrate 11.

절연 세라믹 기판(11)은 사각형 박판(thin plate)으로, 제1 표면(111), 제1 표면과 대향하는 제2 표면(112), 각각이 제1 및 제2 표면(111, 112)의 짧은 모서리를 서로 연결하는 한 쌍의 짧은 측면(113) 각각이 제1 및 제2 표면(111, 112)의 긴 모서리를 서로 연결하는 및 한 쌍의 대향하는 긴 측면(114)을 포함한다.The insulated ceramic substrate 11 is a thin plate and has a first surface 111, a second surface 112 opposite the first surface, and a second surface 112 opposite each of the first and second surfaces 111, Each of the pair of short side surfaces 113 connecting the corners to each other includes a pair of opposed long side surfaces 114 connecting the long corners of the first and second surfaces 111 and 112 to each other.

각 저항 유닛은 두 개의 일반적인 C-형태이며 서로 떨어져 있는 전극(12) 및 하나의 저항(14)을 포함한다. 각 저항 유닛의 전극(12)은 두 개의 대향하는 긴 측면(114) 상에 각각 형성되어 있고, 근접하는 하나의 저항 유닛의 전극(12)으로부터 떨어져 있다. 저항 유닛의 각각의 전극(12)은 제1 및 제2 표면(111, 112)로 각각 연장되는 두 개의 단부를 가진다. 각 저항 유닛의 저항(14)은 제1 표면(111) 상에 형성되어 있고, 대응하는 전극(12) 사이에 배치되어 전기적으로 연결되어 있다.Each resistor unit includes two common C-shaped, separated electrodes 12 and one resistor 14. The electrodes 12 of each resistance unit are each formed on two opposing long sides 114 and are spaced apart from the electrodes 12 of one adjacent resistance unit. Each electrode 12 of the resistive unit has two ends each extending to the first and second surfaces 111 and 112, respectively. The resistors 14 of each resistance unit are formed on the first surface 111 and are disposed and electrically connected between the corresponding electrodes 12.

사용시, 제1 표면(11)로 연장되어 잇는 각 전극(12)의 단부는 납땜되어 회로 기판(미도시)에 전기적으로 연결되어 저항 유닛이 회로 기판에 두 대응하는 전극(12) 사이의 저항(14)에 의해서 원하는 저항을 제공할 수 있다. 즉, 각 저항 유닛의 전기 궤도(path)가 제1 표면(111) 및 저항(14) 상에 형성되어 있는 전극(12)의 단부에 의해 형성된다. 긴 측면(114) 및 제2 표면(112) 상에 형성되어 있는 각 저항 유닛의 전극(12)의 일부는 전기 궤도를 구성하지는 않지만 전극(12)과 절연 세라믹 기판(11) 사이에 접합 강도를 제공한다. 그러나, 그러한 전극 디자인은 제조 단가를 증가시켜 높은 저항 온도 계수(TCR: temperature coefficient of resistance)를 야기한다. 게다가, 테스트 또는 사용시, 긴 측면(114) 및 제2 측면(112) 상에 형성되어 있는 전극(12)의 일부의 충돌이 칩 저항기(1)의 고장 또한 야기한다.In use, the ends of each electrode 12 extending to the first surface 11 are soldered and electrically connected to a circuit board (not shown) so that the resistive unit is electrically connected to the resistor 12 between the corresponding electrodes 12 on the circuit board 14 to provide the desired resistance. That is, the electric path of each resistance unit is formed by the end of the electrode 12 formed on the first surface 111 and the resistor 14. A part of the electrode 12 of each resistance unit formed on the long side surface 114 and the second surface 112 does not form an electric trajectory but has a bonding strength between the electrode 12 and the insulating ceramic substrate 11 to provide. However, such an electrode design increases the manufacturing cost and causes a high temperature coefficient of resistance (TCR). In addition, during testing or use, a collision of a portion of the electrode 12 formed on the long side 114 and the second side 112 also causes a failure of the chip resistor 1.

게다가, 종래 칩 저항기(1)가 더 작아지면, 인접한 저항 유닛들 간의 거리가 과도하게 좁기 때문에 단락 문제가 발생할 수 있다.In addition, if the conventional chip resistor 1 becomes smaller, a short circuit problem may occur because the distance between adjacent resistance units is excessively narrow.

또한, 종래의 칩 저항기(1) 제작은, 핀홀(pin-holes)이 형성되어, 변형을 소결시키고, 절연 세라믹 기판(11)의 사용가능한 영역이 줄어드는 것을 야기한다. 0201x2 사이즈의 칩 저항기를 예로 들면, 사용 가능한 영역의 비율은 15%이다.In addition, the manufacture of the conventional chip resistor 1 causes pin-holes to be formed, sintering the deformation, and reducing the usable area of the insulating ceramic substrate 11. Taking a chip resistor of 0201x2 size as an example, the ratio of usable area is 15%.

따라서, 본 발명의 목적은 상술한 종래 기술의 문제점을 극복할 수 있는 칩 저항기를 제공하는 것이다. 본 발명의 또 다른 목적은 상술한 종래 기술의 문제점을 극복할 수 있는 칩 저항기 제작 방법을 제공하는 것이다SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a chip resistor capable of overcoming the problems of the prior art. Another object of the present invention is to provide a method of manufacturing a chip resistor capable of overcoming the above-described problems of the prior art

따라서, 본 발명은 칩 저항기는 절연 표면, 두 개의 오목 패턴 및 저항 유닛을 포함한다. 절연 기판(21)은 두 개의 대향하는 제1 표면 및 상기 제1 표면에 ㄷ대향하는 제2 표면을 포함한다. 제1 표면은 두 개의 대향하는 모서리 및 두 개의 대향하는 모서리에 각각 인접하는 두 개의 전극 형성 구역을 포함한다. 오목 패턴은 제1 표면의 전극 형성 구역 내에서 각각 형성되고 제1 표면으로부터 오목하게 형성된다. 저항 유닛은 제1 표면의 전극 형성 구역에 각각 형성되어 오목 패턴에 채워지는 두 개의 접촉 전극 및 두 개의 접촉 전극 사이의 제1 표면 상에 형성되고 접촉 전극에 전기적으로 연결되는 저항을 포함한다.Thus, the chip resistor of the present invention comprises an insulating surface, two concave patterns and a resistive unit. The insulating substrate 21 includes two opposed first surfaces and a second surface facing the first surface. The first surface includes two opposing corners and two electrode forming regions each adjacent to two opposite corners. The concave patterns are each formed in the electrode forming region of the first surface and are concave from the first surface. The resistance unit includes two contact electrodes each formed in the electrode formation region of the first surface to be filled in the concave pattern and a resistor formed on the first surface between the two contact electrodes and electrically connected to the contact electrode.

본 발명의 칩 저항기 제작 방법은, (a) 두 개의 대향하는 모서리 및 두 개의 대향하는 모서리에 각각 인접하는 두 개의 전극 형성 구역을 포함하는 제1 표면 및 제1 표면에 대향하는 제2 표면을 가지는 각각의 기판을 절연 필름 상에서 복수의 서로 떨어져 꼬여있는 분리 홈에 의해 규정하는 단계, (b) 각각의 기판의 제1 표면의 전극 형성 구역 내에서, 제1 표면으로부터 오목하게 형성되는 두 개의 오목 패턴을 형성하는 단계, (c) 각각의 기판의 오목 패턴 상의 두 개의 접촉 전극 성장 필름을 형성하기 위해, 제1 패스티 도전 물질을 두 개의 오목 패턴에 채우는 단계, (d) 두 개의 접촉 전극 성장 필름 사이의 각각의 기판의 제1 표면 상에, 제2 패스티 도전 물질로 이루어지고 접촉 전극 성장 필름에 전기적으로 연결되는 대향하는 두 개의 단부를 포함하는 저항을 형성하는 단계, 및 (e) 분리 홈을 따라 절연 필름을 절단하는 단계, 및 (f) 각각의 기판의 전극 형성 구역 상에 두 개의 전극을 각각 형성하기 위하여, 각각의 기판의 접촉 전극 성장 필름을 도전 물질로 코팅하는 단계를 포함한다.A method of fabricating a chip resistor of the present invention includes the steps of: (a) forming a first surface having two opposite edges and two electrode forming regions adjacent to two opposing edges, respectively, and a second surface opposing the first surface, (B) forming, in the electrode forming area of the first surface of each substrate, two concave patterns (12) formed concavely from the first surface, each of the concave patterns (C) filling the first passivation conductive material with two concave patterns to form two contact electrode growth films on the concave pattern of each substrate; (d) On the first surface of each substrate between the first electrode and the second electrode, a resistance comprising a second opposing end made of a second Paste conductive material and electrically connected to the contact electrode growing film (E) cutting the insulating film along the separation groove, and (f) forming a contact electrode growing film of each substrate so as to form two electrodes on the electrode forming region of each substrate, And coating with a conductive material.

본 발명의 특징 및 효과는, 첨부한 도면을 참조하여, 후술하는 발명의 실시례의 상세한 설명에 의해 명백해 질 것이다.
도 1은 종래의 칩 저항기의 사시도이다.
도 2는 종래의 칩 저항기의 단면도이다.
도 3은 본 발명에 따른 제1 실시례의 칩 저항기의 사시도이다.
도 4는 제1 실시례의 칩 저항기의 단면도이다.
도 5는 본 발명에 따른 제1 실시례의 칩 저항기 제작 방법의 순서도이다.
도 6은 제1 실시례의 칩 저항기 제작 방법의 기판 정의 단계를 설명하는 개략도이다.
도 7은 제1 실시례의 칩 저항기 제작 방법의 오목(indented) 패턴 형성 단계를 설명하는 개략도이다.
도 8은 제1 실시례의 칩 저항기 제작 방법의 접촉 전극 성장 필름(contact electrode growing films) 형성 단계를 설명하는 개략도이다.
도 9는 제1 실시례의 칩 저항기 제작 방법의 저항 형성 단계를 설명하는 개략도이다.
도 10은 제1 실시례의 칩 저항기 제작 방법의 절연 필름 절단 단계를 설명하는 개략도이다.
도 11은 제1 실시례의 칩 저항기 제작 방법의 전극 형성 단계를 설명하는 개략도이다.
도 12는 본 발명에 따른 제2 실시례의 칩 저항기의 단면도이다.
도 13은 제2 실시례의 칩 저항기 제작 방법의 순서도이다.The features and advantages of the present invention will be apparent from the following detailed description of an embodiment of the invention with reference to the accompanying drawings.
1 is a perspective view of a conventional chip resistor.
2 is a cross-sectional view of a conventional chip resistor.
3 is a perspective view of a chip resistor according to the first embodiment of the present invention.
4 is a cross-sectional view of the chip resistor of the first embodiment.
5 is a flowchart of a method of manufacturing a chip resistor according to the first embodiment of the present invention.
6 is a schematic view for explaining a substrate definition step of the chip resistor manufacturing method of the first embodiment.
7 is a schematic view for explaining a step of forming an indented pattern in the method of manufacturing a chip resistor of the first embodiment.
8 is a schematic view for explaining the step of forming the contact electrode growing films in the method of manufacturing the chip resistor of the first embodiment.
Fig. 9 is a schematic diagram for explaining the resistance forming step of the chip resistor manufacturing method of the first embodiment.
10 is a schematic view for explaining the insulating film cutting step of the chip resistor manufacturing method of the first embodiment.
11 is a schematic view for explaining an electrode forming step of the chip resistor manufacturing method of the first embodiment.
12 is a sectional view of a chip resistor according to a second embodiment of the present invention.
13 is a flowchart of a method of manufacturing a chip resistor according to the second embodiment.

본 발명이 뒤따르는 실시례에 따라 자세히 설명되기 전에, 본 발명의 기재 전체에서 동일한 참조 번호에 의해 표시된 구성 요소는 유사한 것임을 밝힌다.Before describing the present invention in detail in accordance with the embodiments that follow, it should be noted that the components indicated by the same reference numerals throughout the present invention are similar.

도 3 및 4를 참조하면, 본 발명의 제1 실시례에 따른 칩 저항기(2)는 절연 기판(21), 여덟 개의 오목 패턴(22) 및 네 개의 저항 유닛을 포함한다.Referring to Figs. 3 and 4, the chip resistor 2 according to the first embodiment of the present invention includes an insulating substrate 21, eight concave patterns 22, and four resistive units.

절연 기판(21)은 예를 들면 산화 알루미늄과 같은 물질로 이루어진, 사각형의 박판이다. 절연 기판(21)은 제1 표면(211) 및 제1 표면(211)에 대향하는 제2 표면(212)을 가진다. 제1 표면(211)은 두 개의 대향하는 모서리 및 여덟 개의 서로 떨어져 있는 전극 형성 구역(215)을 포함한다. 전극 형성 구역(215)은 두 개의 대향하는 모서리에 근접하며 모서리를 각각 따라서 배치되어 있다.The insulating substrate 21 is a rectangular thin plate made of a material such as aluminum oxide. The insulating substrate 21 has a first surface 211 and a second surface 212 opposite the first surface 211. The first surface 211 includes two opposing corners and eight spaced apart electrode forming regions 215. The electrode forming area 215 is located near two opposing corners and along each of the corners.

오목 패턴(22)은 제1 표면(211)의 전극 형성 구역(215)에 형성되어 있고 제1 표면(211)으로부터 움푹 들어가게 만들어진다. 각각의 오목 패턴(22)은 다이아몬드 날 또는 레이저를 사용하여 형성된 적어도 하나의 새김눈(notch)을 포함한다.The concave pattern 22 is formed in the electrode forming area 215 of the first surface 211 and is recessed from the first surface 211. Each concave pattern 22 includes at least one notch formed using a diamond blade or a laser.

각 저항 유닛은 두 개의 접촉 전극(23) 및 저항(24)을 포함한다. 각 저항 유닛의 두 개의 접촉 전극(23)은 두 개의 전극 형성 구역(215) 각각에 형성되고 각각의 오목 패턴(22)에 채워진다. 각 저항 유닛의 저항(24)은 두 개의 접촉 전극(23) 사이의 제1 표면(211) 상에 형성되고 접촉 전극(23)과 전기적으로 접촉한다.Each resistance unit includes two contact electrodes 23 and a resistor 24. Two contact electrodes 23 of each resistance unit are formed in each of the two electrode forming regions 215 and filled in the respective concave patterns 22. The resistance 24 of each resistance unit is formed on the first surface 211 between the two contact electrodes 23 and is in electrical contact with the contact electrode 23. [

사용시에, 본 실시례의 칩 저항기(2)의 접촉 전극(23)은 회로 기판(미도시)에 납땜되어, 칩 저항기(2)는 저항(24)과 접촉 전극(23) 사이의 전기적 연결 및 접촉 전극(23)과 회로 기판 사이의 전기적 연결에 의해 회로 기판에 저항 범위를 제공할 수 있다.The contact electrode 23 of the chip resistor 2 of this embodiment is soldered to a circuit board (not shown) so that the chip resistor 2 can be electrically connected between the resistor 24 and the contact electrode 23, It is possible to provide a resistance range to the circuit board by electrical connection between the contact electrode 23 and the circuit board.

도 5를 참조하면, 본 발명에 따른 제1 실시례의 칩 저항기 제조 방법은 기판 규정 단계(31), 오목 패턴 형성 단계(32), 접촉 전극 성장 필름 형성 단계(33), 저항 형성 단계(34), 절연 필름 절단 단계(35) 및 전극 형성 단계(36)를 포함한다.Referring to FIG. 5, a method of manufacturing a chip resistor according to the first embodiment of the present invention includes a substrate defining step 31, a concave pattern forming step 32, a contact electrode growing film forming step 33, a resistance forming step 34 ), An insulating film cutting step (35), and an electrode forming step (36).

도 5 및 6을 참조하면, 단계 31에서, 복수의 절연 기판(21)은 산화 알루미늄과 같은 절연 물질로 이루어진 절연 필름(41) 상에서 복수의 서로 떨어져 꼬여있는 분리 홈(42)에 의해 규정된다. 분리 홈(42)은 다이아몬드 날 또는 레이저를 사용하여 형성된다. 각각의 분리 홈(42)은 절연 필름(41)의 두께보다 짧은 깊이를 가진다. 각각의 절연 기판(21)은 대향하는 제1 및 제2 표면(211, 212)을 가진다(도 7 참조). 각각의 절연 기판(21)의 제1 표면(211)은 두 개의 대향하는 모서리 및 두 개의 대향하는 모서리 근처에서 그를 따라 형성된 네 쌍의 전극 형성 구역(215)을 포함한다.Referring to Figs. 5 and 6, in step 31, a plurality of insulating substrates 21 are defined by a plurality of mutually twisting separation grooves 42 on an insulating film 41 made of an insulating material such as aluminum oxide. The separation groove 42 is formed by using a diamond blade or a laser. Each of the separation grooves 42 has a depth shorter than the thickness of the insulating film 41. [ Each insulating substrate 21 has opposed first and second surfaces 211, 212 (see FIG. 7). The first surface 211 of each insulating substrate 21 includes four pairs of electrode forming regions 215 formed along two opposite edges and two opposite edges thereof.

도 5 및 7을 참조하면, 단계 32에서는, 여덟 개의 오목 패턴(22)이 각 기판(21)의 제1 표면(211)의 전극 형성 구역(215)에 다이아몬드 날 또는 레이저를 사용하여 각각 형성되어 있다. 오목 패턴(22)은 제1 표면(211)으로부터 움푹 들어가게 만들어진다.Referring to Figures 5 and 7, in step 32, eight concave patterns 22 are formed in the electrode formation area 215 of the first surface 211 of each substrate 21 using diamond blades or lasers, respectively have. The concave pattern 22 is recessed from the first surface 211.

도 5 및 8을 참조하면, 단계 33에서는, 제1 패스티(pasty) 도전 물질이 각 절연 기판(21)의 여덟 개의 오목 패턴(22)에 채워져, 네 쌍의 전극 형성 영역(215) 에서 네 쌍의 접촉 전극 성장 필름(232)을 오목 패턴(22) 상에 형성한다. 구체적으로는, 예를 들면 은 및 팔라듐과 같은 제1 패스티 도전 물질이 전극 형성 영역(215)에 인쇄되어 오목 패턴(22)을 채우고, 그 후 베이킹되어 전극 형성 영역(215)에서의 각각의 오목 패턴(22) 상의 서브 필름(231)을 형성한다. 동일한 프로세스를 사용하여 또 다른 서브 필름(231)이 상술한 서브 필름(231) 상에 형성되어 각 접촉 전극 성장 필름(232)을 형성한다.5 and 8, in step 33, a first pasty conductive material is filled in the eight concave patterns 22 of each insulating substrate 21 to form four pairs of electrode formation regions 215, A pair of contact electrode growth films 232 are formed on the concave pattern 22. Specifically, for example, a first Paste conductive material such as silver and palladium is printed on the electrode formation area 215 to fill the concave pattern 22, and then baked to form respective The sub film 231 on the concave pattern 22 is formed. Another sub-film 231 is formed on the above-described sub-film 231 using the same process to form each contact-electrode growing film 232.

도 5 및 9를 참조하면, 단계 34에서는, 산화 루테늄(ruthenium oxide, RuO2)와 같은 제2 패스티 도전 물질로 이루어진 네 개의 떨어져 있는 저항(24)이 각 절연 기판(21)의 제1 표면(211) 상의 네 쌍의 접촉 전극 성장 필름(232) 사이에 각각 형성된다. 각각의 저항(24)은 한 쌍의 접촉 전극 성장 필름(232)의 각각 하나에 전기적으로 연결되는 대향하는 두 개의 단부를 가진다. 이 실시례에서는, 제2 패스티 도전 물질은 접촉 전극 성장 필름(232)들 사이에 스크린 인쇄되고 베이킹되어 저항(24)을 형성한다.5 and 9, in step 34, four spaced apart resistors 24 of a second Pastei conductive material, such as ruthenium oxide (RuO 2 ), are deposited on the first surface of each insulating substrate 21 And between the four pairs of contact electrode growth films 232 on the substrate 211. Each resistor 24 has two opposing ends that are electrically connected to each one of the pair of contact electrode growth films 232. In this embodiment, the second passivation conductive material is screen printed and baked between the contact electrode growth films 232 to form the resistor 24.

도 5와 10을 참조하면, 단계 35에서는, 절연 필름(41)이 분리 홈(42)을 따라 절단되어 각각이 기판(21), 네 쌍의 접촉 전극 성장 필름(232) 및 네 개의 저항(24)을 포함하는 복수의 칩 저항기 준-생산물(43)을 획득한다.5 and 10, in step 35, the insulating film 41 is cut along the separation grooves 42 to form the substrate 21, four pairs of contact electrode growth films 232, and four resistors 24 (43). ≪ / RTI >

도 5 및 11을 참조하면, 단계 36에서는, 칩 준-생산물(43)이 각각의 절연 기판(21)의 접촉 전극 성장 필름(232) 상에서 전기 도금(electroplating)에 의해 도전 물질로 코팅되어 여덟 개의 접촉 전극(23)을 각각의 절연 기판(21)의 전극 형성 구역(215) 상에 형성한다.5 and 11, in step 36, the chip quasi-product 43 is coated with a conductive material by electroplating on the contact electrode growth film 232 of each insulating substrate 21 to form eight A contact electrode 23 is formed on the electrode forming area 215 of each insulating substrate 21. [

단계 36은 단계35의 이전에 수행될 수 있다는 것이 이해되어야 할 것이다.It should be appreciated that step 36 may be performed prior to step 35.

도 12을 참조하면, 본 발명에 따른 제2 실시례의 칩 저항기(2)는 제1 실시례의 그것과 이하의 차이를 제외하고는 유사하다. 본 실시례에서, 칩 저항기(2)는 유리 또는 레진으로 이루어지고 저항(24)을 덮어 저항(24)을 손상으로부터 보호하여 저항 안정성을 유지하는 절연 보호 층(25)을 더 포함한다. 또한, 절연 보호 층(25) 및 저항(24) 상에서 레이저 트리밍 절차가 수행되어 저항(24)의 저항을 조정한다.Referring to Fig. 12, the chip resistor 2 of the second embodiment according to the present invention is similar to that of the first embodiment except for the following differences. In this embodiment, the chip resistor 2 further comprises an insulating protective layer 25 made of glass or resin and covering the resistor 24 to protect the resistor 24 from damage and maintain resistance stability. Further, a laser trimming procedure is performed on the insulating protective layer 25 and the resistor 24 to adjust the resistance of the resistor 24. [

도 13을 참조하면, 본 발명에 따른 제2 실시례의 칩 저항기(2)는 제1 실시례의 그것과 이하의 차이를 제외하고는 유사하다. 본 실시례의 방법은, 단계 34와 단계 35의 사이에, 절연 보호 층 형성 단계(37)을 포함하고 있다. 단계 37에서, 절연 보호 층(25)은 각각의 절연 표면(21)의 저항(24)을 덮도록 형성되어 있다.Referring to Fig. 13, the chip resistor 2 of the second embodiment according to the present invention is similar to that of the first embodiment except for the following differences. The method of this embodiment includes an insulating protective layer forming step 37 between steps 34 and 35. [ In step 37, the insulating protective layer 25 is formed to cover the resistance 24 of each insulating surface 21.

본 발명에서, 오목 패턴(22)으로, 접촉 전극(23)은 절연 기판(21)에 단단히 부착될 수 있고, 따라서, 접촉 전극(23)은 절연 기판(21)의 제1 기판(211) 상에만 형성되도록, 예를 들면 접촉 전극(23)을 절연 기판(21)의 측면 또는 제2 표면(212)으로 연장하지 않고, 설계될 수 있다. 따라서, 제조 단가 및 저항 온도 계수(TCR: temperature coefficient of resistance)가 낮아질 수 있다. 게다가, 전극 영역이 줄어 있으므로, 회로 단락 및 충돌 위험 및 그에 따라 가능한 고장이 경감될 수 있다. 게다가, 본 발명에서는 핀홀(pin-holes)이 형성되지 않으므로, 칩 저항기(2)는 상대적으로 넓은 사용 가능한 영역을 가지며, 절연 기판(21)의 변형을 소결시키는 문제가 없어질 수 있다. 본 발명에서는, 절연 기판(21)의 사용가능한 영역의 비율은 80%가 넘는다.In the present invention, the contact electrode 23 can be firmly attached to the insulating substrate 21 with the concave pattern 22, and thus the contact electrode 23 can be formed on the first substrate 211 of the insulating substrate 21 For example, without extending the contact electrode 23 to the side surface or the second surface 212 of the insulating substrate 21, as shown in Fig. Therefore, the manufacturing cost and the temperature coefficient of resistance (TCR) can be lowered. In addition, since the electrode area is reduced, the risk of short circuiting and collision and thus possible faults can be alleviated. In addition, since no pin-holes are formed in the present invention, the chip resistor 2 has a relatively wide usable area, and the problem of sintering the deformation of the insulating substrate 21 can be eliminated. In the present invention, the ratio of the usable area of the insulating substrate 21 exceeds 80%.

본 발명은 가장 혈실적이고 바람직하다고 생각되는 실시례들로 설명되었으나, 본 발명은 기재되어 있는 실시례에 한정되지 않고, 등가의 배열 및 가장 넓은 해석의 범위 내에 포함되는 다양한 배열을 포함한다는 것이 이해되어야 할 것이다.While the present invention has been described in its preferred embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but includes various arrangements and equivalents that fall within the scope of the broadest interpretation. .

Claims (7)

칩 저항기(2)에 있어서,
두 개의 대향하는 모서리 및 상기 두 개의 대향하는 모서리에 각각 인접하는 두 개의 전극 형성 구역(215)을 포함하는 제1 표면(211), 및 상기 제1 표면에 대향하는 제2 표면(212)을 포함하는 절연 기판(21);
상기 제1 표면(211)의 상기 전극 형성 구역(215) 내에서 각각 형성되고 상기 제1 표면(211)으로부터 오목하게 형성되는 두 개의 오목 패턴(22); 및
상기 제1 표면(211)의 상기 전극 형성 구역(215)에 각각 형성되어 상기 오목 패턴(22)에 채워지는 두 개의 접촉 전극(23); 및
상기 두 개의 접촉 전극(23) 사이의 상기 제1 표면(211) 상에 형성되고 상기 접촉 전극(23)에 전기적으로 연결되는 저항
을 포함하는 저항 유닛
을 포함하는 칩 저항기.In the chip resistor 2,
Includes a first surface (211) that includes two opposing edges and two electrode forming regions (215) that are adjacent to the two opposing edges, and a second surface (212) opposite the first surface An insulating substrate (21);
Two concave patterns 22 respectively formed in the electrode forming area 215 of the first surface 211 and recessed from the first surface 211; And
Two contact electrodes 23 respectively formed in the electrode formation area 215 of the first surface 211 and filled in the concave pattern 22; And
And a resistor (23) formed on the first surface (211) between the two contact electrodes (23) and electrically connected to the contact electrode
/ RTI >
A chip resistor. 제1항에 있어서,
각각의 상기 오목 패턴(22)은 적어도 하나의 새김눈(notch)을 포함하는, 칩 저항기.The method according to claim 1,
Wherein each of said concave patterns (22) comprises at least one notch. 제2항에 있어서,
각각의 상기 오목 패턴(22)의 상기 새김눈은 다이아몬드 날 또는 레이저를 사용하여 형성되는, 칩 저항기.3. The method of claim 2,
Wherein the notches of each of the concave patterns (22) are formed using a diamond blade or a laser. 제1항에 있어서,
상기 저항(24)을 덮는 절연 보호 층(25)을 더 포함하는 칩 저항기.The method according to claim 1,
And an insulating protective layer (25) covering the resistor (24). 삭제delete 삭제delete 삭제delete
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* Cited by examiner, † Cited by third party
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