KR101541972B1 - 광통신 수신기, 이에 사용되는 과전류 보상 회로 및 칩 - Google Patents

광통신 수신기, 이에 사용되는 과전류 보상 회로 및 칩 Download PDF

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Abstract

다중 모드에 사용 가능한 과전류 보상 회로를 포함하는 광통신 수신기 및 이에 사용되는 칩이 개시된다. 상기 칩은 복수의 모드들에 공통적으로 사용되고, 포토 다이오드에 연결되며, 상기 포토 다이오드로부터 출력된 광 전류가 기설정값 이상의 과전류인 경우 상기 광 전류의 적어도 일부를 방전시키는 과전류 보상부를 가지는 과전류 보상 회로를 포함한다. 상기 과전류 보상 회로는 특정 모드에서 상기 광 전류 중 교류를 필터링하는 필터링부를 추가적으로 포함한다.

Description

광통신 수신기, 이에 사용되는 과전류 보상 회로 및 칩{OPTICAL COMMUNICATION RECEIVER, OVER-CURRENT COMPENSATION CIRCUIT AND CHIP EMPLOYED IN THE SAME}
본 발명은 광통신 수신기, 이에 사용되는 과전류 보상 회로 및 칩에 관한 것이다.
광통신 수신기는 모드에 따라 각기 다른 과전류 보상 회로를 사용한다. 따라서, 과전류 보상 회로를 포함하는 칩이 모드에 따라 별도로 구비되어야 하며, 그 결과 칩의 생산 비용이 증가할 수 있다.
한국등록특허공보 제381410호 (등록일 : 2003년 4월 10일)
본 발명은 다중 모드에 사용 가능한 과전류 보상 회로를 포함하는 광통신 수신기를 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 광통신 수신기용 칩은 복수의 모드들에 공통적으로 사용되고, 포토 다이오드에 연결되며, 상기 포토 다이오드로부터 출력된 광 전류가 기설정값 이상의 과전류인 경우 상기 광 전류의 적어도 일부를 방전시키는 과전류 보상부를 가지는 과전류 보상 회로를 포함한다. 여기서, 상기 과전류 보상 회로는 특정 모드에서 상기 광 전류 중 교류를 필터링하는 필터링부를 추가적으로 포함한다.
본 발명의 일 실시예에 따른 광통신 수신기에 사용되는 과전류 보상 회로는 포토 다이오드에 연결되며, 상기 포토 다이오드로부터 출력된 광 전류가 기설정값 이상의 과전류인 경우 상기 광 전류의 적어도 일부를 방전시키는 과전류 보상부; 및 상기 과전류 보상부에 연결되는 필터링부를 포함한다. 여기서, 모드에 따라 상기 필터링부와 상기 과전류 보상부의 연결이 스위칭된다.
본 발명의 일 실시예에 따른 광통신 수신기는 포토 다이오드; 전치 증폭기; 및 상기 포토 다이오드 및 상기 전치 증폭기에 연결되며, 상기 포토 다이오드로부터 출력된 광 전류가 기설정값 이상의 과전류인 경우 상기 전치 증폭기로 입력되는 광 전류의 일부를 방전시켜 상기 전치 증폭기로 입력되는 전류를 감소시키는 과전류 보상 회로를 포함한다. 여기서, 상기 과전류 보상 회로는 복수의 모드들에 공통적으로 사용되는 과전류 보상부 및 특정 모드에서만 추가되며 상기 과전류 보상부에 연결되는 필터링부를 가진다.
본 발명에 따른 광통신 수신기의 과전류 보상 회로는 다중 모드를 위해 사용가능하며, 즉 다중 모드의 과전류 보상 회로가 하나의 칩에 구현될 수 있다. 결과적으로, 상기 칩의 생산 비용이 감소할 수 있다.
도 1은 본 발명의 일 실시예에 따른 광통신 수신기를 개략적으로 도시한 도면이다.
도 2는 본 발명의 제 1 실시예에 따른 광통신 수신기의 회로를 개략적으로 도시한 도면이다.
도 3은 본 발명의 제 2 실시예에 따른 광통신 수신기를 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 EPON 모드에서의 전치 증폭기의 이득 결과를 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 버스트 모드에서의 전치 증폭기의 이득 결과를 도시한 도면이다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 실시예들을 자세히 설명하도록 한다.
본 발명은 전치 증폭기(Transimpedance amplifier, TIA) 및 전치 증폭기(TIA)로 과전류가 입력되는 것을 방지하며 다중 모드에서 사용 가능한 과전류 보상 회로를 포함하는 광통신 수신기에 관한 것이다.
일 실시예에 따르면, 본 발명은 캐패시터를 스위칭하는 방법을 통하여 다중 모드에서 사용 가능한 과전류 보상 회로를 실현할 수 있다. 결과적으로, 단일 칩으로 다중 모드의 과전류 보상 회로 및 전치 증폭기(TIA)를 실현할 수 있으며, 그 결과 칩당 생산 비용이 감소할 수 있다.
예를 들어, 본 발명은 이더넷 수동 광통신망(Ethernet Passive Optical Network, EPON) 모드 및 버스트 모드(Burst mode)에서 사용 가능한 과전류 보상 회로를 제안한다. 상기 EPON 모드에서는, 전치 증폭기가 7.5㎓ 이상의 고주파 대역폭과 30㎑ 이하의 저주파 대역폭을 만족해야 하며, 따라서 과전류 보상 회로는 이러한 전치 증폭기가 포화 상태에 도달하지 않도록 적절히 설계되어야 한다. 상기 버스트 모드에서는, 전치 증폭기가 10㎒ 이상의 저주파 대역폭과 7.5㎓ 이상의 고주파 대역폭을 만족하여야 하며, 따라서 과전류 보상 회로는 이러한 전치 증폭기에 맞게 적절히 설계되어야 한다. 본 발명은 EPON 모드 및 버스트 모드에서 사용 가능한 과전류 보상 회로를 제안한다.
이하, 본 발명의 광통신 수신기, 특히 과전류 보상 회로의 다양한 실시예들을 첨부된 도면들을 참조하여 상술하겠다.
도 1은 본 발명의 일 실시예에 따른 광통신 수신기를 개략적으로 도시한 도면이다.
도 1을 참조하면, 본 실시예의 광통신 수신기는 포토 다이오드(Photo diode, PD), 증폭기(100), 예를 들어 전치 증폭기 및 과전류 보상 회로(102)를 포함할 수 있다.
포토 다이오드(PD)는 광통신 송신기로부터 전송된 광 신호를 수신하고, 상기 수신된 광 신호를 전기 신호(광 전류)로 변환하여 출력하는 소자이다.
증폭기(100)는 포토 다이오드(PD)로부터 제공된 미약한 광 전류를 충분한 이득을 가지고 증폭시켜 출력시킨다.
과전류 보상 회로(102)는 포토 다이오드(PD)로부터 출력된 광 전류가 기설정값 이상인 과전류인 경우 과전류로 인하여 증폭기(100)가 포화 상태에 도달하지 않도록 과전류를 보상할 수 있다. 예를 들어, 과전류 보상 회로(102)는 과전류인 경우 증폭기(100)로 입력되는 전류의 양이 감소하도록 포토 다이오드(PD)로부터 출력된 광 전류의 적어도 일부를 접지를 통하여 방전시킬 수 있다.
일 실시예에 따르면, 과전류 보상 회로(102)는 다중 모드, 예를 들어 EPON 모드 및 버스트 모드에서 사용 가능하도록 설계된다. 예를 들어, 과전류 보상 회로(102)는 스위칭 가능한 캐패시터(CM)을 이용하여 다중 모드를 실현할 수 있다. 구체적으로는, 과전류 보상 회로(102)는 EPON 모드에서는 캐패시터(CM)를 추가적으로 사용하고, 버스트 모드에서는 캐패시터(CM)를 사용하지 않을 수 있다.
한편, 캐패시터(CM)의 스위칭은 패드(PAD)를 이용함에 의해 실현될 수 있다. 예를 들어, EPON 모드에서는 캐패시터(CM)가 연결된 패드를 과전류 보상 회로(102)에 연결하고, 버스트 모드에서는 패드를 과전류 보상 회로(102)로부터 분리시킬 수 있다.
정리하면, 본 발명의 과전류 보상 회로(102)는 캐패시터(CM)가 연결된 패드를 이용하여 다중 모드를 실현할 수 있다.
도 2는 본 발명의 제 1 실시예에 따른 광통신 수신기의 회로를 개략적으로 도시한 도면이다.
도 2의 (A)를 참조하면, 본 실시예의 광통신 수신기는 포토 다이오드(PD), 전치 증폭기(TIA, 100) 및 과전류 보상 회로(102)를 포함할 수 있다.
포토 다이오드(PD)로 수신된 광 신호는 포토 다이오드(PD)에 의해 광 전류로 변환되고, 광 전류는 전치 증폭기(TIA)로 입력되며, 전치 증폭기(TIA)는 입력된 광 전류를 증폭하여 출력시킨다.
과전류 보상 회로(102)는 포토 다이오드(PD)로부터 출력되는 전류가 기설정값 이상인 과전류인 경우 과전류를 보상하는 회로이다.
일 실시예에 따르면, 과전류 보상 회로(102)는 전압원(Vs), 2개의 미러 회로들(200 및 202) 및 저항들(R1 내지 R4)을 포함할 수 있다. 여기서, 미러 회로들(200 및 202) 및 저항들(R1 내지 R4)은 다중 모드에서 공통적으로 사용될 수 있다.
전압원(Vs)은 과전류 보상 회로(102)에 기설정 전압, 예를 들어 5V의 전압을 공급하는 역할을 수행한다.
제 1 미러 회로(200)는 미러 구조의 트랜지스터들(M1 및 M2)을 포함할 수 있으며, 모스 트랜지스터들(M1 및 M2)은 각기 피-모스 트랜지스터(P-MOS transistor)일 수 있다.
제 1 트랜지스터(M1)는 전압원(Vs)과 포토 다이오드(PD) 사이에 연결되며, 전압원(Vs)으로부터 공급되는 전압에 응답하여 동작한다. 이 경우, 제 1 트랜지스터(M1)을 통하여 전류(i)가 흐른다. 예를 들어, 제 1 트랜지스터(M1)의 게이트가 드레인에 연결되고, 소스가 저항(R1)에 연결될 수 있다.
제 2 트랜지스터(M2)는 제 1 트랜지스터(M1)와 미러 구조를 형성하며, 게이트는 제 1 트랜지스터(M1)의 게이트와 연결되고, 소스는 저항(R2)에 연결될 수 있다.
제 1 미러 회로(200)가 미러 구조이므로, 제 1 트랜지스터(M1)를 통하여 흐르는 전류(i) 또는 전류(i)에 비례하는 전류가 제 2 트랜지스터(M2)를 통하여 흐를 수 있다. 제 2 트랜지스터(M2)를 통하여 흐르는 전류의 크기는 트랜지스터들(M1 및 M2)의 사이즈에 의해 결정될 수 있다.
제 2 미러 회로(202)는 미러 구조의 트랜지스터들(M3 및 M4)을 포함하고, 포토 다이오드(PD)로부터 출력되는 광 전류가 과전류인 경우 전류를 방출하는 역할을 수행하며, 따라서 과전류 보상부로 명명될 수 있다. 모스 트랜지스터들(M3 및 M4)은 각기 엔-모스 트랜지스터(N-MOS transistor)일 수 있다.
제 3 트랜지스터(M3)의 소스는 저항(R3)을 통하여 접지에 연결될 수 있고, 드레인은 포토 다이오드(PD) 및 전치 증폭기(100)에 연결될 수 있다. 결과적으로, 포토 다이오드(PD)로부터 출력된 전류 중 일부가 제 3 트랜지스터(M3)를 통하여 흐를 수 있다.
제 4 트랜지스터(M4)의 게이트는 제 3 트랜지스터(M3)의 게이트와 연결되며, 게이트는 드레인과 연결되고, 소스는 저항(R4)을 통하여 접지에 연결될 수 있다. 결과적으로, 제 2 트랜지스터(M2)를 통하여 흐르는 전류가 제 4 트랜지스터(M4)를 통하여 접지로 흐를 수 있다.
여기서, 제 3 트랜지스터(M3)와 제 4 트랜지스터(M4)의 사이즈 비율에 따라 트랜지스터들(M3 및 M4)의 내부를 통하여 흐르는 전류의 크기가 달라질 수 있다. 즉, 제 3 트랜지스터(M3)의 사이즈가 제 4 트랜지스터(M4)의 사이즈보다 크면 제 3 트랜지스터(M3)에 흐르는 전류의 양이 제 4 트랜지스터(M4)에 흐르는 전류의 양보다 많고, 제 3 트랜지스터(M3)의 사이즈가 제 4 트랜지스터(M4)의 사이즈보다 작으면 제 3 트랜지스터(M3)에 흐르는 전류의 양이 제 4 트랜지스터(M4)에 흐르는 전류의 양보다 적다. NMOS 트랜지스터의 크기는 NMOS 트랜지스터의 게이트의 폭과 길이에 의해 결정되며, 구체적으로는 게이트의 폭에 비례하고, 게이트의 길이에 반비례한다. 한편, 제 2 미러 회로(202)에 포함된 트랜지스터들(M3 및 M4)의 게이트들의 폭과 길이는 동일한 값을 가질 수 있다.
저항(R3)은 제 3 트랜지스터(M3)의 소스와 접지 사이에 연결되어 제 3 트랜지스터(M3)를 통하여 흐르는 전류를 조절한다. 여기서, 저항(R3)의 저항값이 크면 전류는 감소하고, 저항(R3)의 저항값이 작으면 제 3 트랜지스터(M3)에 흐르는 전류는 증가한다.
저항(R4)은 제 4 트랜지스터(M4)의 소스와 접지 사이에 연결되어 제 4 트랜지스터(M4)를 통하여 흐르는 전류를 조절한다.
일 실시예에 따르면, 모드에 따라 도 2의 (B)에 도시된 바와 같은 캐패시터(CM)가 연결된 패드(PAD)가 트랜지스터들(M3 및 M4)의 게이트들 사이에 연결될 수도 있고 연결되지 않을 수도 있다. 즉, 캐패시터(CM)가 트랜지스터들(M3 및 M4)의 게이트들 사이에 스위칭될 수 있다. 물론, 모드에 따라 캐패시턴스가 다른 캐패시터(CM)가 트랜지스터들(M3 및 M4)의 게이트들 사이에 연결될 수도 있다. 특히, 캐패시터(CM)는 해당 모드의 저주파 대역을 만족시키도록 하는 캐패시턴스를 가질 수 있다.
예를 들어, EPON 모드에서는 캐패시터(CM)가 트랜지스터들(M3 및 M4)의 게이트들 사이에 연결되고, 버스트 모드에서는 캐패시터(CM)가 트랜지스터들(M3 및 M4)의 게이트들 사이에 연결되지 않을 수 있다.
일 실시예에 따르면, 광통신 수신기를 EPON 모드로 동작시키고자 할 때에는 캐패시터(CM)를 트랜지스터들(M3 및 M4)의 게이트들 사이에 연결한 상태로 칩을 생산하고, 버스트 모드로 동작시키고자 할 때에는 캐패시터(CM)를 트랜지스터들(M3 및 M4)의 게이트들 사이에 연결하지 않은 상태로 칩을 생산할 수 있다.
다른 실시예에 따르면, 캐패시터(CM)를 트랜지스터들(M3 및 M4)의 게이트들 사이에 스위치를 매개로 하여 연결한 상태에서, EPON 모드에서는 상기 스위치를 턴-온(Turn on)시키고 버스트 모드에서는 상기 스위치를 턴-오프(Turn off)시킬 수 있다.
캐패시터(CM)는 저주파 신호가 손실되지 않도록 하는 역할을 수행한다. 구체적으로는, 과전류 보상 회로(102)를 사용하기 때문에 포토 다이오드(PD)로부터 출력된 전기 신호(광 전류) 중 교류 신호가 부궤환(negative feedback) 될 수 있다. 따라서, 본 발명은 큰 값의 캐패시터(CM)를 보상 회로 루프에 사용하여 교류 신호를 필터링시켜 저주파 신호가 손실되는 것을 방지하는 역할을 수행하며, 따라서 캐패시터(CM)는 필터링 회로로 명명될 수 있다.
이하, 과전류 보상 회로(102)의 동작을 살펴보겠다.
전압원(Vs)으로부터 전압이 공급되면 제 1 미러 회로(200) 및 제 2 미러 회로(202)가 동작하기 시작한다.
제 1 미러 회로(200)가 미러 구조를 가지므로, 포토 다이오드(PD)로부터 출력되는 전류(i)가 제 2 트랜지스터(M2)를 통하여 흐르게 된다.
이 때, 저항(R4)에 의해 조절된 전류가 제 4 트랜지스터(M4)를 통하여 흐르며, 제 2 미러 회로(202)가 미러 구조를 가지므로 제 3 트랜지스터(M3)를 통하여 제 4 트랜지스터(M4)를 통하여 흐르는 전류와 동일하거나 비례하는 전류가 흐른다.
이러한 과전류 보상 회로(102)에서, 포토 다이오드(PD)로부터 출력되는 전류가 과전류인 경우, 제 4 트랜지스터(M4)를 통하여 흐르는 전류의 크기가 증가한다. 결과적으로, 제 4 트랜지스터(M4)의 게이트에 해당하는 노드의 전압이 상승하며, 그 결과 제 4 트랜지스터(M4)의 게이트의 전압이 상승한다. 따라서, 제 3 트랜지스터(M3)로 흐르는 전류가 증가하게 되며, 그 결과 노드(N)로부터 전치 증폭기(100)로 입력되는 전류의 크기가 작아진다. 따라서, 과전류의 경우에도 전치 증폭기(100)는 안정적으로 동작할 수 있다.
정리하면, 본 실시예의 광통신 수신기는 다중 모드에서 사용 가능한 과전류를 보상하는 과전류 보상 회로(102)를 사용하며, 과전류 보상 회로(102)는 저주파 신호의 손실을 방지하도록 하는 캐패시터(CM)을 트랜지스터들(M3 및 M4)의 게이트들 사이에 연결하여 사용한다. 특히, 캐패시터(CM)는 패드(PAD)를 이용하여 트랜지스터들(M3 및 M4)의 게이트들 사이에서 스위칭될 수 있다.
도 3은 본 발명의 제 2 실시예에 따른 광통신 수신기를 도시한 도면이다.
도 3을 참조하면, 본 실시예의 광통신 수신기는 포토 다이오드(PD), 전치 증폭기(TIA) 및 과전류 보상 회로를 포함한다.
과전류 보상 회로를 제외한 나머지 구성요소들 및 동작은 제 1 실시예에서와 동일하므로, 이하 설명을 생략한다.
일 실시예에 따르면, 상기 과전류 보상 회로는 제 1 미러 회로, 제 2 미러 회로 및 전압 다운 회로(300) 및 캐패시터(C)를 포함할 수 있다. 즉, 본 실시예의 과전류 보상 회로는 제 1 실시예의 과전류 보상 회로보다 전압 다운 회로(300) 및 캐패시터(C)를 더 포함할 수 있다.
전압 다운 회로(300)는 적어도 하나의 트랜지스터(MS1,.......,MSN) 및 적어도 하나의 저항(Rbias1,....,Rbias ,n+1)을 포함할 수 있다.
트랜지스터들(MS1,.......,MSN)은 도 3에 도시된 바와 같이 트랜지스터들(M2 및 M4) 사이에 직렬로 연결될 수 있다. 여기서, 트랜지스터들(MS1,.......,MSN)은 각기 P-MOS 트랜지스터일 수 있다. 또한, 각 트랜지스터들(MS1,.......,MSN)의 게이트는 드레인에 연결될 수 있다.
저항들(Rbias1,....,Rbias ,n+1)은 트랜지스터들(MS1,.......,MSN)의 게이트들에 병렬로 연결될 수 있으며, 전압원(Vs)을 기준으로 저항들(R1 및 R2)에 병렬로 연결된다.
이러한 구성의 전압 다운 회로(300)는 전압원(Vs)의 전압을 다운시키는 역할을 수행한다. 예를 들어, 과전류 보상 회로가 필요로 하는 전압보다 전압원(Vs)의 전압이 높은 경우, 상기 과전류 보상 회로는 트랜지스터들(MS1,.......,MSN) 및 저항들(Rbias1,....,Rbias ,n+1)의 수를 적절히 조절하여 전압원(Vs)의 전압을 낮출 수 있다.
캐패시터(C)는 트랜지스터(M1)의 드레인에 연결될 수 있으며, 포토 다이오드(PD)로부터 출력된 광 전류 중 AC가 상기 과전류 보상 회로를 통하여 부궤환하는 것을 방지할 수 있다. 물론, 캐패시터(C)는 트랜지스터(M1)가 아닌 보상 회로 루프의 다른 회로 소자에 연결될 수도 있다.
도 4는 본 발명의 일 실시예에 따른 EPON 모드에서의 전치 증폭기의 이득 결과를 도시한 도면이고, 도 5는 본 발명의 일 실시예에 따른 버스트 모드에서의 전치 증폭기의 이득 결과를 도시한 도면이다. 실험을 위하여 10G EPON 모드에서는 1㎋의 캐패시터(CM)를 트랜지스터들(M3 및 M4)의 게이트들 사이에 연결하였고, 10G 버스트 모드에서는 캐패시터(CM)를 트랜지스터들(M3 및 M4)의 게이트들 사이에서 분리시켰다.
도 4 및 도 5에 도시된 바와 같이, EPON 모드에서는 30㎑ 대역까지 저주파 대역폭을 만족시키고 버스트 모드에서는 10㎒ 이상의 저주파 대역폭을 만족시킴을 확인할 수 있다.
즉, 본 발명은 하나의 칩으로 다중 모드를 만족시킬 수 있다.
상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
PD : 포토 다이오드 100 : 전치 증폭기
102 : 과전류 보상 회로 200, 202 : 미러 회로
300 : 전압 다운 회로

Claims (15)

  1. 복수의 모드들에 공통적으로 사용되고, 포토 다이오드에 연결되며, 상기 포토 다이오드로부터 출력된 광 전류가 기설정값 이상의 과전류인 경우 상기 광 전류의 적어도 일부를 방전시키는 과전류 보상부를 가지는 과전류 보상 회로를 포함하되,
    상기 과전류 보상 회로는 과전류시 상기 광 전류 중 적어도 일부를 방출시키기 위한 트랜지스터들 및 상기 광 전류 중 교류를 필터링하는 필터링부를 가지며, 상기 필터링부는 제 1 모드에서는 상기 트랜지스터들 사이에 연결되고 제 2 모드에서는 상기 트랜지스터들 사이에 연결되지 않는 것을 특징으로 하는 광통신 수신기용 칩.
  2. 제1항에 있어서, 상기 필터링부는 캐패시터이며, 상기 캐패시터는 EPON 모드에서는 상기 과전류 보상부에 연결되고 버스트 모드에서는 상기 과전류 보상부에 연결되지 않는 것을 특징으로 하는 광통신 수신기용 칩.
  3. 제1항에 있어서, 상기 트랜지스터들은 미러 구조를 가지는 제 3 트랜지스터 및 제 4 트랜지스터이되,
    상기 필터링부는 상기 제 3 트랜지스터의 게이트와 상기 제 4 트랜지스터의 게이트 사이에 연결되는 것을 특징으로 하는 광통신 수신기용 칩.
  4. 제3항에 있어서, 상기 트랜지스터들의 게이트들 사이에 패드가 연결되고, 상기 필터링부는 캐패시터로서 상기 패드에 연결되는 것을 특징으로 하는 광통신 수신기용 칩.
  5. 제3항에 있어서,
    미러 구조를 가지는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 미러 회로를 더 포함하되,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 일단은 전압원에 연결되며, 상기 제 1 트랜지스터는 상기 전압원과 포토 다이오드 사이에 연결되고, 상기 제 3 트랜지스터는 상기 포토 다이오드와 접지 사이에 연결되며, 상기 제 4 트랜지스터는 상기 제 2 트랜지스터와 접지 사이에 연결되고, 상기 제 1 트랜지스터의 게이트와 드레인이 연결되며, 상기 제 3 트랜지스터의 게이트와 드레인이 연결되는 것을 특징으로 하는 광통신 수신기용 칩.
  6. 제5항에 있어서,
    상기 제 2 트랜지스터와 상기 제 3 트랜지스터 사이에 연결된 적어도 하나의 제 5 트랜지스터 및 상기 제 5 트랜지스터의 게이트 및 상기 전압원에 연결되는 적어도 하나의 저항을 가지는 전압 다운 회로를 더 포함하는 것을 특징으로 하는 광통신 수신기용 칩.
  7. 제1항에 있어서, 상기 필터링부는 캐패시터이되,
    상기 모드들 중 하나에서의 캐패시터의 캐패시턴스는 다른 모드에서의 캐패시턴스와 다른 것을 특징으로 하는 광통신 수신기용 칩.
  8. 광통신 수신기에 사용되는 과전류 보상 회로에 있어서,
    포토 다이오드에 연결되며, 상기 포토 다이오드로부터 출력된 광 전류가 기설정값 이상의 과전류인 경우 상기 광 전류의 적어도 일부를 방전시키는 과전류 보상부; 및
    상기 과전류 보상부에 연결되는 필터링부를 포함하되,
    상기 과전류 보상부는 과전류시 상기 광 전류 중 적어도 일부를 방출시키기 위한 트랜지스터들을 가지며, 상기 필터링부는 제 1 모드에서는 상기 트랜지스터들 사이에 연결되고 제 2 모드에서는 상기 트랜지스터들 사이에 연결되지 않는 것을 특징으로 하는 과전류 보상 회로.
  9. 제8항에 있어서, 상기 트랜지스터들은 미러 구조를 가지는 제 3 트랜지스터 및 제 4 트랜지스터이되,
    상기 필터링부는 캐패시터로서 상기 트랜지스터들의 게이트들 사이에 연결되는 것을 특징으로 하는 과전류 보상 회로.
  10. 제9항에 있어서, 상기 트랜지스터들의 게이트들 사이에 패드가 연결되고, 상기 캐패시터는 상기 패드에 연결되는 것을 특징으로 하는 과전류 보상 회로.
  11. 제8항에 있어서,
    상기 광 전류 중 교류가 상기 과전류 보상 회로의 보상 회로 루프를 통하여 부궤환되는 것을 방지하도록 상기 보상 회로 루프 상에 연결되는 캐패시터를 더 포함하는 것을 특징으로 하는 과전류 보상 회로.
  12. 제8항에 있어서,
    상기 과전류 보상부는 상기 포토 다이오드와 전치 증폭기의 입력단이 만나는 노드에 연결되며, 상기 과전류시 상기 광 전류 중 일부를 방전시켜 상기 전치 증폭기로 입력되는 광 전류의 양을 감소시키는 것을 특징으로 하는 과전류 보상 회로.
  13. 제8항에 있어서, 전압원과 상기 과전류 보상부 사이에 연결된 적어도 하나의 트랜지스터 및 상기 트랜지스터의 게이트와 상기 전압원에 연결되는 적어도 하나의 저항을 가지는 전압 다운 회로를 더 포함하는 것을 특징으로 하는 과전류 보상 회로.
  14. 포토 다이오드;
    전치 증폭기; 및
    상기 포토 다이오드 및 상기 전치 증폭기에 연결되며, 상기 포토 다이오드로부터 출력된 광 전류가 기설정값 이상의 과전류인 경우 상기 전치 증폭기로 입력되는 광 전류의 일부를 방전시켜 상기 전치 증폭기로 입력되는 전류를 감소시키는 과전류 보상 회로를 포함하되,
    상기 과전류 보상 회로는 복수의 모드들에 공통적으로 사용되며 트랜지스터들을 포함하는 과전류 보상부 및 특정 모드에서만 추가되며 상기 과전류 보상부에 연결되는 필터링부를 가지며, 상기 필터링부는 제 1 모드에서는 상기 트랜지스터들 사이에 연결되고 제 2 모드에서는 상기 트랜지스터들 사이에 연결되지 않는 것을 특징으로 하는 광통신 수신기.
  15. 제14항에 있어서, 상기 트랜지스터들은 미러 구조를 가지는 제 3 트랜지스터 및 제 4 트랜지스터이되,
    상기 필터링부는 캐패시터로서 상기 트랜지스터들의 게이트들 사이에 연결되는 것을 특징으로 하는 광통신 수신기.
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JP2000124825A (ja) * 1998-10-14 2000-04-28 Matsushita Electric Ind Co Ltd 受信回路と受信方法
JP2004128676A (ja) * 2002-09-30 2004-04-22 Hitachi Cable Ltd 光受信器

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