KR101541422B1 - Method for manufacturing solar cell using plating - Google Patents
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Abstract
Description
본 발명은 태양 전지 제조 기술에 관한 것으로서, 더 상세하게는 태양전지의 금속 배선 공정에 있어서 도금액에 HF를 추가해서 공정을 줄이는 태양 전지 제조 방법에 대한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solar cell manufacturing technology, and more particularly, to a solar cell manufacturing method for reducing a process by adding HF to a plating solution in a metal wiring process of a solar cell.
태양전지는 태양 에너지를 직접 전기 에너지로 전환시키는 장치를 의미한다. 통상적으로 p형과 n형의 반도체를 접합시킨 pn접합형 반도체 구조인 태양 전지를 광노출킴으로써 (+)전기를 가진 정공(hole)과 (-)전기를 가진 전자를 생성시킨 후, 전자와 정공을 각각의 전극으로 이동시켜 기전력을 발생시키는 원리로 작동된다.Solar cells are devices that convert solar energy directly into electrical energy. Generally, a photovoltaic cell, which is a pn junction type semiconductor structure formed by bonding p-type and n-type semiconductors, is exposed to light to generate electrons having positive holes and electrons, And moves the holes to the respective electrodes to generate an electromotive force.
태양전지의 사용화를 위해서는 광변환 효율을 향상 및 대면적화에 따른 효율 저하를 최소화하는 기술이 요구된다.In order to use the solar cell, there is a need for a technique for improving the light conversion efficiency and minimizing the efficiency deterioration caused by the large-sized solar cell.
이에, 대한민국 등록특허 제10-1115399호 (등록일 2012년 02월 06일)에서는 p형 반도체와 n형 반도체를 포함하는 구조물의 하부에 후면전극이 형성된 기판 상에 인쇄법을 이용하여 감광성전극 페이스트로 예정 금속 그리드 라인을 형성하는 기술을 개시하고 있다.Accordingly, in Korean Patent No. 10-1115399 (Feb. 6, 2012), on a substrate having a back electrode formed on a lower portion of a structure including a p-type semiconductor and an n-type semiconductor, a photosensitive electrode paste Discloses a technique for forming a predetermined metal grid line.
부연하면, 도금 공정을 적용하기 위해 태양 전지에서 절연층 중 전극 지역을 제거하여 오픈해야 한다. 즉, 절연층에는 도금이 되지 않기 때문에 절연층을 제거하는 공정이 필수적이다.In order to apply the plating process, the electrode region of the insulating layer must be removed from the solar cell and opened. That is, since the insulating layer is not plated, a step of removing the insulating layer is essential.
이러한 제거를 위해, 레이저를 이용한 제거 방식, 에칭 페이스트를 이용하는 방식, 레지스트를 이용하는 방식 등이 있다.For this removal, there are a laser removal method, a method using an etching paste, a method using a resist, and the like.
이중 이해를 돕기 위해 레이저를 이용한 제거 방식의 개념이 도 1에 도시된다. 도 1을 참조하면, 기판 준비 단계(S110), 레이저 사용 단계(S120), 전극 지역 오픈 단계(S130), 도금 단계(S140) 등으로 구성된다.The concept of a laser ablation system is shown in FIG. Referring to FIG. 1, a substrate preparation step S110, a laser using step S120, an electrode area opening step S130, a plating step S140, and the like are performed.
이러한 레이저(Laser)를 이용한 제거(ablation) 방식은 레이저(laser)의 에너지로 절연층을 기화시켜 제거하는 방법으로서 레이저(laser)가 상대적으로 비싸고 laser에 의한 국부적인 손상에 의해 손상제거 에칭(식각)이 필요하다는 단점이 있다.The ablation method using the laser is a method of removing the evaporation of the insulating layer by the energy of the laser. The laser is relatively expensive and the damage is removed by the etching due to the local damage by the laser ) Is required.
레이저를 이용한 제거 방식 이외에도 에칭 페이스트(Etching paste)를 이용하는 방식은 에칭 페이스트(etching paste)를 스크린 프린팅법을 이용하여 패턴을 형성하고 에칭 페이스트(etching paste)가 있는 지역은 절연층이 식각이 되고 나머지부분은 남아있게 된다.In addition to the laser removal method, a method using an etching paste forms a pattern using an etching paste by a screen printing method. In a region where an etching paste is present, the insulating layer is etched, The part remains.
단점으로는 에칭 페이스트(etching paste)는 점탄성이 좋지 않아 프린팅 후 퍼짐 현상과 에칭 후 페이스트 제거가 힘들다는 단점이 있다.The disadvantage is that the etching paste has poor viscoelasticity, which makes it difficult to spread after printing and to remove the paste after etching.
레지스트(Resist) 이용하는 방식은 스핀 코팅 후 패터닝 혹은 스크린 프린팅으로 패터닝한 후 절연층을 에칭하는 공정이 필요하다. 이 경우 고스트 도금(Ghost plating)이 형성되지 않는 단점이 있다. 고스트 도금이란 도금 공정후 절연층이 존재하는 지역에도 국부적으로 도금이 되는 현상이다.In the method using a resist, a step of patterning by spin coating, patterning or screen printing, and then etching the insulating layer is required. In this case, ghost plating is not formed. Ghost plating is a phenomenon in which plating is locally performed even in an area where an insulating layer exists after the plating process.
본 발명은 위 배경기술에 따른 문제점을 해소하기 위해 제안된 것으로서, 도금 공정을 적용하기 위해 전극 지역에 있는 절연층을 제거하여 오픈할 필요없는 도금을 이용한 태양전지 제조 방법을 제공하는데 그 목적이 있다. It is an object of the present invention to provide a solar cell manufacturing method using plating that does not need to be opened by removing an insulating layer in an electrode area in order to apply a plating process .
또한, 본 발명은 에칭 공정을 줄이는 도금을 이용한 태양전지 제조 방법을 제공하는데 다른 목적이 있다. Another object of the present invention is to provide a method for manufacturing a solar cell using plating for reducing an etching process.
또한, 본 발명은 도금중 레지스트 존재로 인한 고스트 도금(Ghost plating)을 방지하는 도금을 이용한 태양전지 제조 방법을 제공하는데 또 다른 목적이 있다. It is another object of the present invention to provide a solar cell manufacturing method using plating for preventing ghost plating due to the presence of a resist during plating.
본 발명은 위에서 제시된 과제를 달성하기 위해, 도금 공정을 적용하기 위해 전극 지역에 있는 절연층을 제거하여 오픈할 필요없는 도금을 이용한 태양전지 제조 방법을 제공한다.The present invention provides a solar cell manufacturing method using plating that does not need to be opened by removing an insulating layer in an electrode area in order to apply the plating process.
상기 태양전지 제조 방법은,In the solar cell manufacturing method,
반도체 기판을 준비하는 단계;Preparing a semiconductor substrate;
준비된 반도체 기판의 표면상에 레지스트 코팅층을 형성하는 단계;Forming a resist coating layer on the surface of the prepared semiconductor substrate;
형성된 레지스트 코팅층을 레지스트 패터닝하는 단계; 및Resist patterning the formed resist coating layer; And
도금액을 이용하여 에칭과 동시에 도금을 수행하고 레지스트 코팅층을 제거하는 단계;를 포함하는 것을 특징으로 할 수 있다.And performing plating and removing the resist coating layer simultaneously with the etching using the plating solution.
또한, 상기 도금액은 불화 수소를 포함하는 것을 특징으로 할 수 있다.In addition, the plating liquid may include hydrogen fluoride.
또한, 상기 도금액은 산성 또는 염기성 용액인 것을 특징으로 할 수 있다.The plating solution may be an acidic or basic solution.
또한, 상기 레지스트 코팅층은 도금 레지스트(plating resist) 또는 포토 레지스트인 것을 특징으로 할 수 있다.The resist coating layer may be a plating resist or a photoresist.
또한, 상기 불화 수소에 의해 절연층이 에칭되고 실리콘 표면에 도금이 이루어지는 것을 특징으로 할 수 있다.Further, the insulating layer is etched by the hydrogen fluoride, and the silicon surface is plated.
또한, 상기 절연층은 반사 방지막층, 패시베이션층 및 유전체 중 어느 하나인 것을 특징으로 할 수 있다.The insulating layer may be one of an antireflective layer, a passivation layer, and a dielectric.
또한, 상기 절연층은 SiNx로 이루어지는 것을 특징으로 할 수 있다.Further, the insulating layer may be formed of SiNx.
또한, 상기 불화 수소는 도금액의 pH 조절을 위해 첨가되는 것을 특징으로 할 수 있다. In addition, the hydrogen fluoride may be added to adjust the pH of the plating solution.
본 발명에 따르면, 도금액에 특정 pH 농도를 조절하기 위해 불화수소(HF)를 첨가함으로써 도금 레지스트(plating resist)에 의해 보호되는 지역을 제외한 부분은 에칭되고 그 지역에 도금되기 때문에 추가 에칭공정이 필요없다는 점이다.According to the present invention, by adding hydrogen fluoride (HF) to the plating solution to adjust a specific pH concentration, a portion other than the area protected by the plating resist is etched and plated in the region, It is not.
또한, 본 발명의 다른 효과로서는 도금 레지스트가 실리콘 질화막과 같은 절연층 위에 존재하기 때문에 전기가 흐르지 않기 때문에 고스트 도금 현상을 막을 수 있다는 점을 들 수 있습니다.Another advantage of the present invention is that the plating resist is prevented from ghost plating because electricity does not flow because the resist is present on an insulating layer such as a silicon nitride film.
도 1은 일반적인 레이저(Laser)를 이용한 제거(ablation) 방식의 개념을 보여주는 공정도이다.
도 2는 본 발명의 일실시예에 따른 도금을 이용한 태양전지 제조 공정을 보여주는 공정도이다.
도 3은 도 2에 도시된 공정도 중 기판을 준비하는 단계를 보여주는 단면도이다.
도 4는 도 2에 도시된 공정도 중 레지스트 코팅층을 형성하는 단계를 보여주는 단면도이다.
도 5는 도 2에 도시된 레지스트 패터닝을 수행하는 단계를 보여주는 단면도이다.
도 6은 도 2에 도시된 에칭과 동시에 도금 및 레지스트를 제거하는 단계를 보여주는 단면도이다.
도 7은 본 발명의 일실시예에 따른 고스트 도금 방지 결과를 보여주는 실험예이다. 1 is a process diagram showing the concept of an ablation method using a general laser.
2 is a process diagram showing a solar cell manufacturing process using plating according to an embodiment of the present invention.
FIG. 3 is a cross-sectional view showing a step of preparing a substrate in the process shown in FIG. 2. FIG.
FIG. 4 is a cross-sectional view showing a step of forming a resist coating layer in the process shown in FIG. 2. FIG.
5 is a cross-sectional view showing the step of performing the resist patterning shown in FIG.
6 is a cross-sectional view showing a step of plating and removing the resist simultaneously with the etching shown in Fig.
7 is an experimental example showing ghost plating prevention results according to an embodiment of the present invention.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 상세한 설명에 구체적으로 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.While the invention is susceptible to various modifications and alternative forms, specific embodiments thereof are shown by way of example in the drawings and will herein be described in detail. It is to be understood, however, that the invention is not to be limited to the specific embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다.Like reference numerals are used for similar elements in describing each drawing.
제 1, 제 2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.
예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다. "및/또는" 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component. The term "and / or" includes any combination of a plurality of related listed items or any of a plurality of related listed items.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs.
일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않아야 한다.Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the meaning in the context of the relevant art and are to be construed as ideal or overly formal in meaning unless explicitly defined in the present application Should not.
이하 첨부된 도면을 참조하여 본 발명의 일실시예에 따른 도금을 이용한 태양전지 제조 방법을 상세하게 설명하기로 한다.Hereinafter, a method of manufacturing a solar cell using plating according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
일반적으로 태양 전지(solar cell)는 태양광 에너지를 전기 에너지로 변화시키는 소자로서, p형 반도체와 n형 반도체의 접합(junction) 형태를 가지며 기본 구조는 다이오드(diode)와 동일하다.In general, a solar cell is a device that converts solar energy into electrical energy. It has a junction form of a p-type semiconductor and an n-type semiconductor, and the basic structure is the same as a diode.
대부분 태양전지는 대면적의 pn 접합 다이오드로 이루어져 있다. 광전 에너지 변환(photovoltaic energy conversion)을 위해 태양전지가 기본적으로 갖춰야 하는 조건은 p형 반도체 영역은 작은 전자밀도(electron density)와 큰 정공밀도(hole density)를 갖는다. Most solar cells consist of large area pn junction diodes. The basic requirement for a solar cell for photovoltaic energy conversion is that the p-type semiconductor region has a small electron density and a large hole density.
반대로, n형 반도체 영역은 큰 전자밀도와 작은 정공 밀도를 가짐으로써, 반도체 구조 내에서 전자들이 비대칭적으로 존재해야 한다는 것이다. Conversely, an n-type semiconductor region has a large electron density and a small hole density, so that electrons must exist asymmetrically within the semiconductor structure.
따라서, 열적 평형 상태에서 p형 반도체와 n형 반도체의 접합으로 이루어진 다이오드에서는 캐리어(carrier)의 농도 구배에 의한 확산으로 전하(charge)의 불균형이 생기고, 이로 인해 전기장(electric field)이 형성되어 더 이상 캐리어의 확산이 일어나지 않게 된다.Therefore, in a diode formed of a junction of a p-type semiconductor and an n-type semiconductor in a thermal equilibrium state, a charge imbalance occurs due to a diffusion due to a concentration gradient of a carrier and an electric field is thereby formed So that diffusion of abnormal carriers does not occur.
상술한 pn 접합 다이오드에 그 물질의 전도대(conduction band)와 가전자대(valence band) 사이의 에너지 차이인 밴드갭 에너지(band gap energy) 이상의 빛을 가했을 경우에 빛 에너지를 받은 전자들은 가전자대에서 전도대로 여기(excite)된다. When light above a band gap energy, which is an energy difference between a conduction band and a valence band of the material, is applied to the above-described pn junction diode, electrons, which receive light energy, . ≪ / RTI >
이때, 전도대로 여기된 전자들은 자유롭게 이동할 수 있게 되며, 가전자대에는 전자들이 빠져나간 자리에 정공이 생성된다. 이것을 과잉(excess) 캐리어라고 하며 상기 과잉 캐리어는 전도대 또는 가전자대 내에서 농도 차이에 의해 확산하게 된다. At this time, the electrons excited by the conduction band are allowed to move freely, and electrons are generated in the valence band. This is referred to as an excess carrier, and the excess carrier is diffused by a concentration difference in a conduction band or a valence band.
이때, p형 반도체에서 여기된 전자들과 n형 반도체에서 만들어진 정공은 각각 소수 캐리어(minority carrier)라고 칭하며, 기존 접합 전의 p형 반도체 또는 n형 반도체 내의 캐리어(즉, p형 반도체의 정공 및 n형 반도체의 전자)는 소수 캐리어와 구분하여 다수 캐리어(majority carrier)라고 칭한다. At this time, the electrons excited in the p-type semiconductor and the holes formed in the n-type semiconductor are called minority carriers, and carriers in the p-type semiconductor or the n-type semiconductor before the junction (that is, holes in the p- Type semiconductor is referred to as a majority carrier by distinguishing it from a minority carrier.
상기 다수 캐리어들은 전기장으로 생긴 에너지 장벽(energy barrier) 때문에 흐름의 방해를 받지만 p형 반도체의 소수 캐리어인 전자는 n형 반도체 쪽으로 이동할 수 있다.The majority carriers are subject to flow interruption due to the energy barrier created by the electric field, but electrons, which are minority carriers of the p-type semiconductor, can migrate toward the n-type semiconductor.
상기 소수 캐리어의 확산에 의해 pn 접합 다이오드 내부에 전압 차(potential drop)가 생기게 되며, 상기 pn 접합 다이오드의 양극단에 발생된 기전력을 외부회로에 연결하면 태양전지로서 작용하게 된다.The diffusion of the minority carriers causes a potential drop in the pn junction diode, and when the electromotive force generated at the positive terminal of the pn junction diode is connected to an external circuit, it acts as a solar cell.
도 2는 본 발명의 일실시예에 따른 도금을 이용한 태양전지 제조 공정을 보여주는 공정도이다. 도 2를 참조하면, 상기 태양전지 제조 방법은, 반도체 기판을 준비하는 단계(S210), 준비된 기판의 표면상에 레지스트 코팅층을 형성하는 단계(S220), 형성된 레지스트 코팅층을 레지스트 패터닝하는 단계(S230), 및 도금액을 이용하여 에칭과 동시에 도금을 수행하고 레지스트 코팅층을 제거하는 단계(S240) 등을 포함하는 것을 특징으로 할 수 있다.2 is a process diagram showing a solar cell manufacturing process using plating according to an embodiment of the present invention. Referring to FIG. 2, the solar cell manufacturing method includes a step S210 of preparing a semiconductor substrate, a step S220 of forming a resist coating layer on the surface of the prepared substrate, a step S230 of patterning the resist coating layer S230, And performing a plating process simultaneously with the etching using the plating liquid and removing the resist coating layer (S240).
기판을 준비하는 단계(S210) 내지 도금액을 이용하여 에칭과 동시에 도금을 수행하고 레지스트 코팅층을 제거하는 단계(S240)를 도 3 내지 도 6을 참조하여 설명하면 다음과 같다.A step S210 for preparing a substrate or a step S240 for performing plating and removing the resist coating layer simultaneously with etching using a plating solution will be described with reference to FIGS. 3 to 6. FIG.
도 3은 도 2에 도시된 공정도 중 기판을 준비하는 단계(S210)를 보여주는 단면도이다. 도 3을 참조하면, 반도체 기판(300)은 아래층부터 후면 전극층(302), 후면 전계층(301), 베이스층(310), 에미터층(311) 및 절연층(312) 등으로 구성된다. 3 is a cross-sectional view showing a step S210 of preparing a substrate in the process diagram shown in Fig. 3, the
부연하면, 제 1 불순물인 베이스층(310)의 위아래로 각각 제 2 불순물부인 에미터층(311)가 구비된다. 에미터층(311)은 빛이 입사되는 면에 위치한 베이스층(310)의 상단에 위치한다.In addition, an
또한, 이 에미터층(311) 위에는 절연층(312)이 놓이며, 절연층(312)은 반사 방지막층, 패시베이션층, 유전체 등이 될 수 있다.An insulating
또한, 빛이 입사되지 않고 전면의 반대편에 위치하는 면[이하, '후면(rear surface)'라 함]에 위치하는 제 1 불순물인 베이스층(310)의 하단에는 순차적으로 후면 전계(back surface field, BSF)층(301), 후면 전극층(302) 등이 위치한다.In addition, a back surface field (hereinafter referred to as a " back surface field ") is sequentially formed at the lower end of the
베이스층(311)은 제1 도전성 타입, 예를 들어 p형 도전성 타입의 실리콘으로 이루어진 반도체 기판에 위치하며, 제1 도전성 타입의 제1 불순물을 함유하고 있다. 이때, 베이스층(311)은 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물을 함유할 수 있다. The
실리콘은 단결정 실리콘 또는 다결정 실리콘과 같은 결정질 실리콘이나 비정질 실리콘이다. 하지만, 이와는 달리, 반도체 기판은 n형 도전성 타입일 수 있고, 이 경우, 베이스층(311)은 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물을 함유할 수 있다. Silicon is crystalline silicon such as single crystal silicon or polycrystalline silicon or amorphous silicon. Alternatively, the semiconductor substrate may be an n-type conductive type. In this case, the
또한, 다른 실시예에서, 반도체 기판은 실리콘 이외의 다른 반도체 물질로 이루어질 수도 있다.Further, in another embodiment, the semiconductor substrate may be made of a semiconductor material other than silicon.
이러한 기판(300)은 텍스처링(texturing)되어 요철면인 텍스처링 표면(textured surface)을 가질 수 있다. 이 경우, 텍스처링 표면에 의해 기판으로 입사되는 빛의 양이 증가하여 태양 전지의 효율이 향상된다.Such a
이와 함께, 기판(300)에 형성된 에미터층(311)은 기판의 도전성 타입과 반대인 제2 도전성 타입, 예를 들어, n형의 도전성 타입을 구비하고 있는 제2 불순물부로서, 반도체 기판의 제1 불순물부(110)와 p-n 접합을 이룬다. 실질적으로, 기판에서 에미터층(311)을 제외한 대부분의 영역이 제 1 불순물이 된다.In addition, the
이러한 반도체 기판(300)의 구조 및/또는 생성 공정은 널리 알려져 있으므로 본 발명의 명확한 이해를 위해 더 이상의 설명은 생략하기로 한다.Since the structure and / or the production process of the
도 4는 도 2에 도시된 공정도 중 레지스트 코팅층을 형성하는 단계(S220)를 보여주는 단면도이다. 도 4를 참조하면, 절연층(312)의 바로 위에 레지스트 코팅층(410)을 형성한다. 레지스트 코팅층(410)은 도금 레지스트(plating resist) 또는 포토 레지스트(photo resist)가 될 수 있다.FIG. 4 is a cross-sectional view illustrating a step S220 of forming a resist coating layer in the process shown in FIG. 2. FIG. Referring to FIG. 4, a resist
도 5는 도 2에 도시된 레지스트 패터닝을 수행하는 단계(S230)를 보여주는 단면도이다. 도 5를 참조하면, 레지스트 패터닝을 수행하면 레지스트층(410)상에 오프닝 영역(510)이 형성된다.5 is a cross-sectional view showing a step S230 of performing the resist patterning shown in FIG. Referring to FIG. 5, when resist patterning is performed, an
도 6은 도 2에 도시된 에칭과 동시에 도금 및 레지스트를 제거하는 단계(S240)를 보여주는 단면도이다. 도 6을 참조하면, 에칭과 동시에 도금을 수행하고, 도금후 레지스트층(도 4의 410)을 제거한다. 따라서, 도금에 의해 전면 전극(610)이 전극 영역에 생성되고, 레지스트층은 제거된다.FIG. 6 is a cross-sectional view showing the plating and removing the resist (S240) simultaneously with the etching shown in FIG. Referring to FIG. 6, plating is performed simultaneously with etching, and the resist layer (410 in FIG. 4) is removed after plating. Thus, the
이러한 전면 전극(610)은 은(Ag)과 같은 도전성 물질을 함유하고 있지만, 이와는 달리, 니켈(Ni), 구리(Cu), 알루미늄(Al), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나를 함유하거나, 이외의 다른 도전성 금속 물질을 함유할 수 있다.Although the
따라서, 후면 전극(302)은 알루미늄(A)과 같은 적어도 하나의 도전성 물질을 함유하고 있지만, 대안적인 실시예에서, 니켈(Ni), 구리(Cu), 은(Ag), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나를 함유하거나, 이외의 다른 도전성 물질을 함유할 수 있다.Thus, while the
후면 전극(302)과 베이스층(310) 사이에 위치한 후면 전계층(301)은 제1 불순물부인 베이스층(310)과 동일한 도전성 타입의 불순물이 제 1 불순물부 보다 고농도로 도핑된 영역, 예를 들면, p+ 영역이다.The
일반적으로, 스크린 프린트법은 페이스트를 이용한다. 전면 전극(610)의 금속배선 공정에서 패시베이션층을 에칭하고 에미터 층과 접촉해야 한다. 이를 위해 글라스 프릿이라는 물질을 넣게 되는데 이 물질에 의해 저항이 올라가는 단점이 있으며 글라스 프릿이 절연층(특히 패시베이션층)을 에칭하려면 고온 소성공정이 있어야 한다.Generally, the screen printing method uses a paste. The passivation layer must be etched and contacted with the emitter layer in the metallization process of
이에 반해 도금법을 이용한 공정은 글라스 프릿이 사용되지 않아 글라스 프릿에 의한 저항손실이 없으며 에미터에 직접 형성되기 때문에 고온 소성 공정이 없어도 된다. 하지만 전극이 형성되는 곳에 절연층(특히 패시베이션층)을 제거해 주어야하기 때문에 전극 모양의 패터닝을 하고 패시베이션 층을 에칭하는 공정이 추가되어야 한다.On the other hand, the plating process does not use glass frit, so there is no resistance loss caused by glass frit, and it is directly formed in the emitter, so a high temperature firing process is not required. However, since the insulating layer (in particular, the passivation layer) must be removed in the electrode formation region, a process of patterning the electrode pattern and etching the passivation layer must be added.
따라서, 본 발명의 일실시예에서는 도금액을 사용하여 SiNx 에칭과 동시에 도금과 레지스트층 제거를 수행한다. 이를 위해, 도금액은 산성 또는 염기성과 같은 일정한 pH농도를 유지해야 도금 특성이 나오게 된다.Therefore, in one embodiment of the present invention, the plating and the resist layer removal are performed simultaneously with the SiNx etching using the plating liquid. For this purpose, the plating solution maintains a constant pH concentration such as acidic or basic, which results in plating characteristics.
이 때 산도를 정해주는 용액을 HF를 사용하게 되면 절연층(특히 패시베이션층)을 HF가 에칭을 하게 되어 기존의 도금공정인 전극 패터닝, 절연층 에칭, 도금 순에서 전극 패터닝 공정이 없어진다. 또한, 도금 순으로 절연층 에칭 공정이 없어지는 장점이 있다.If HF is used as a solution to determine the acidity, HF is etched in the insulating layer (especially the passivation layer), and the electrode patterning process is eliminated in the conventional plating process such as electrode patterning, insulating layer etching and plating. Further, there is an advantage that the etching process of the insulating layer is eliminated in the plating order.
따라서, 도금액은 HF를 첨가하여 특정 pH농도의 조절이 필요하다. 즉, 도금액의 조건에 따라 산성 또는 염기성 용액으로 제조 가능하다. 도금액(특히, 치환 니켈 도금액)의 조성은 다음과 같습니다.Therefore, it is necessary to adjust a specific pH concentration by adding HF to the plating solution. That is, it can be prepared as an acidic or basic solution depending on the conditions of the plating solution. The composition of the plating solution (in particular, the replacement nickel plating solution) is as follows.
NiSO4: 0.1~1.0mol/L, NiSO 4 : 0.1 to 1.0 mol / L,
NH4F: 1.5~3.5mol/L, NH 4 F: 1.5 to 3.5 mol / L,
HF(49%): 2~20ml/L, HF (49%): 2 to 20 ml / L,
도데실 황산 나트륨(Sodium dodecyl sulfate): 0.05~0.8g/LSodium dodecyl sulfate: 0.05 to 0.8 g / L
이 HF는 SiNx의 에칭을 위해 사용되며, SiNx 막 위에 capping layer인 레지스트층(도 4의 410)을 형성 후 도금 처리하면 도금액에 포함된 HF에 의해 SiNx가 에칭되고 실리콘 표면에 도금이 이루어진다.This HF is used for etching of SiNx. When a resist layer (410 in FIG. 4) as a capping layer is formed on the SiNx film and then plated, SiNx is etched by HF contained in the plating liquid and plating is performed on the silicon surface.
도 7은 본 발명의 일실시예에 따른 고스트 도금 방지 결과를 보여주는 실험예이다. 도 7을 참조하면, 좌측 실험예(710)가 일반적인 공정에 의해 생성된 고스트 도금이고, 우측 실험예(720)가 본 발명의 일실시예에 따른 공정에 의해 생성된 고스트 도금이다.7 is an experimental example showing ghost plating prevention results according to an embodiment of the present invention. Referring to FIG. 7, left side experiment (710) is ghost plating produced by a general process, and right side trial (720) is ghost plating produced by a process according to one embodiment of the present invention.
좌측 실험예(710)에서 알 수 있는 바와 같이, 고스트 도금(Ghost plating)이 생성되면 전극층이 아닌 부분에 전극이 형성되어 Ghost plating에 의해 형성된 금속층에 의해 빛이 가려져 효율 저하의 원인이 된다.As shown in the left experimental example (710), when a ghost plating is generated, an electrode is formed in a portion other than the electrode layer, and the light is consequently hidden by the metal layer formed by the ghost plating, which causes a reduction in efficiency.
300: 반도체 기판
301: 후면 전계층
302: 후면 전극층
310: 베이스층
311: 에미터층
312: 절연층300: semiconductor substrate
301: rear front layer
302: rear electrode layer
310: base layer
311: Emitter layer
312: insulating layer
Claims (8)
반도체 기판을 준비하는 단계;
준비된 반도체 기판의 표면상에 레지스트 코팅층을 형성하는 단계;
형성된 레지스트 코팅층을 레지스트 패터닝하는 단계; 및
도금액을 이용하여 에칭과 동시에 도금을 수행하고 레지스트 코팅층을 제거하는 단계;
를 포함하는 것을 특징으로 하는 도금을 이용한 태양 전지 제조 방법.
A method of manufacturing a solar cell using plating,
Preparing a semiconductor substrate;
Forming a resist coating layer on the surface of the prepared semiconductor substrate;
Resist patterning the formed resist coating layer; And
Performing plating simultaneously with the etching using the plating solution and removing the resist coating layer;
The method of manufacturing a solar cell using plating according to claim 1,
상기 도금액은 불화 수소를 포함하는 것을 특징으로 하는 도금을 이용한 태양 전지 제조 방법.
The method according to claim 1,
Wherein the plating solution contains hydrogen fluoride.
상기 도금액은 산성 또는 염기성 용액인 것을 특징으로 하는 도금을 이용한 태양 전지 제조 방법.
The method according to claim 1,
Wherein the plating solution is an acidic or basic solution.
상기 레지스트 코팅층은 도금 레지스트(plating resist) 또는 포토 레지스트인 것을 특징으로 하는 도금을 이용한 태양 전지 제조 방법.
The method according to claim 1,
Wherein the resist coating layer is a plating resist or a photoresist.
상기 불화 수소에 의해 절연층이 에칭되고 실리콘 표면에 도금이 이루어지는 것을 특징으로 하는 도금을 이용한 태양 전지 제조 방법.
3. The method of claim 2,
Wherein the insulating layer is etched by the hydrogen fluoride and plating is performed on the silicon surface.
상기 절연층은 반사 방지막층, 패시베이션층 및 유전체 중 어느 하나인 것을 특징으로 하는 도금을 이용한 태양 전지 제조 방법.
6. The method of claim 5,
Wherein the insulating layer is one of an antireflective layer, a passivation layer, and a dielectric.
상기 절연층은 SiNx로 이루어지는 것을 특징으로 하는 도금을 이용한 태양 전지 제조 방법.
6. The method of claim 5,
Wherein the insulating layer is made of SiNx.
불화 수소는 도금액의 pH 조절을 위해 첨가되는 것을 특징으로 하는 도금을 이용한 태양 전지 제조 방법.
3. The method of claim 2,
Wherein hydrogen fluoride is added to adjust the pH of the plating solution.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021162216A1 (en) | 2020-02-14 | 2021-08-19 | 엘지전자 주식회사 | Solar battery, and solar battery panel and method for manufacturing same |
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2014
- 2014-05-15 KR KR1020140058279A patent/KR101541422B1/en active IP Right Grant
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