KR101539610B1 - 표면 탄성파 웨이퍼 레벨 패키지 구조 및 그 제조 방법 - Google Patents

표면 탄성파 웨이퍼 레벨 패키지 구조 및 그 제조 방법 Download PDF

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Abstract

본 발명은 표면 탄성파 웨이퍼 레벨 패키지 구조 및 그 제조 방법에 관한 것으로서, 상부 표면에 IDT(Inter Digital Transducer) 패턴이 형성된 기판과 상기 기판의 상기 상부에 형성되며 상기 IDT 패턴을 둘러싸며 중공부를 형성하여 적층 되는 측벽과 상기 측벽의 상부에 형성되어 상기 중공부를 덮는 덮개 및 상기 기판과 상기 측벽 사이에 형성되며 상기 측벽을 따라 상기 IDT 패턴을 둘러싸며 적층 되는 금속층을 포함하되, 상기 금속층은 요철 구조로 형성되는 표면 탄성파 웨이퍼 레벨 패키지 구조 및 그 제조 방법에 관한 것이다.

Description

표면 탄성파 웨이퍼 레벨 패키지 구조 및 그 제조 방법{The wafer level package structure acoustic wave and method of manufacture}
본 발명은 표면 탄성파 웨이퍼 레벨 패키지 구조 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 중심부에 IDT((Inter Digital Transducer) 패턴이 형성된 기판에 측벽과 덮개를 쌓아 올리는 웨이퍼 레벨 패키지 구조에 있어서, IDT 패턴이 형성된 기판과 측벽 사이에 금속층을 요철 구조로 형성하는 표면 탄성파 웨이퍼 레벨 패키지 구조 및 그 제조 방법에 관한 것이다.
표면 탄성파(Surface Acoustic Wave)는 탄성체 기판의 표면을 따라 전파되는 음향파로서, 압전 효과의 결과로서 전기 신호로부터 음향파가 생성되는데 음향파의 전계가 기판 표면 부근에 집중되어 그 표면 바로 위에 놓인 다른 반도체의 전도 전자와 상호 작용할 수 있다. 음향파가 전파하는 매질은 전자 기계적 결합 계수가 높고 음향파 에너지 손실이 낮은 암전 물질이며, 반도체는 전도 전자의 이동도가 높고 저항률이 최적으로 직류 전원 요소가 낮아서 최적의 효율을 확보할 수 있는데, 이러한 표면 탄성파와 반도체 전도 전자의 상호 작용을 이용하여 전자 회로를 전자 기계적 소자로 대치한 것이 표면 탄성파 소자 (SAW device)이다.
표면 탄성파의 파동 에너지는 고체 표면에 집중해서 전파하기 때문에 신호의 제어가 용이하고 디바이스의 소형화가 가능하다. 또한, LiNbO3, LiTaO3, 수정, PZT 같은 양질의 압전성 재료의 출현으로 금속전극(IDT: Interdigital Transducer)을 그 표면에 설치함으로써 쉽게 또, 효율적으로 표면 탄성파의 발생과 검출 및 제어가 가능하게 되었다. 그 결과 마이크로파대에 미치는 고주파 신호를 표면 탄성파로 처리하는 각종 고기능성을 갖춘 일렉트로닉스 소자가 가속적으로 연구 개발되고 있다.
표면 탄성파 소자는 압전 매질의 표면에 금속 박막으로 발 모양의 입력 전극과 출력 전극을 양단에 설치하여 고주파로 입력하고, 표면 탄성파로 변환하며 전파 특성을 출력 전극으로 검출하여 전기신호로 복귀시키는 구성으로 되어있다. 이를 응용한 예로 지연선 소자, 증폭기, 파형 변환기, 광 빔 편향 소자, 광 스위치 등이 있다.
이러한 표면 탄성파 소자, 반도체 소자의 제조에 있어서, 근래에 기존의 웨이퍼 가공 후에 하나씩 칩을 잘라낸 후 패키징하던 방식과 달리 웨이퍼 상태에서 한번에 패키지 공정 및 테스트를 진행한 후 칩을 절단하여 간단히 완제품을 만들어 내는 웨이퍼 레벨 패키지(Wafer Level Package: WLP)를 이용한 제조 방식이 많이 이용되고 있다.
종래 기술 한국공개특허공보 10-2011-0122242에는 반도체 패키지에 있어서, 기판과 마주보는 일면 가장자리에 전극패턴을 둘러싸도록 측벽을 형성한 기술이 공지되어 있다.
하지만 이러한 측벽을 형성한 종래 기술은 측벽과 기판 간의 재료가 상이하여 밀착력이 낮은 문제점이 있다.
또한, 측벽이 기판보다 수 배 큰 열팽창계수를 가진 재료를 사용하기 때문에 양산공정에서 온도상승과 하강이 반복될 때 접합력이 가장 취약한 측벽과 기판 계면에서 열적 스트레스로 인해 작은 균열이 발생하게 되는 다른 문제점이 있다.
또한, 측벽과 기판 계면에서 발생한 작은 균열 부위로 수분이 침투해 들어갈 수 있어 Hast(Hast Accelerated Temperature and Humidity Stress Test: 고도가속 내습성 수명평가시험) 등의 고기압과 고습이 동시에 이루어지는 신뢰성 테스트에서 신뢰성이 낮아지는 다른 문제점이 있다.
본 발명은 상술한 종래 기술을 개선하기 위한 것으로, 본 발명은 측벽과 기판 간의 밀착력을 향상시키는 것을 목적으로 한다.
또한, 본 발명은 측벽과 기판 사이에서 균열이 발생하지 않도록 하는 것을 목적으로 한다.
또한, 본 발명은 기판의 Hast(Hast Accelerated Temperature and Humidity Stress Test: 고도가속 내습성 수명평가시험) 등의 신뢰성 테스트에서 신뢰성을 높이도록 하는 것을 목적으로 한다.
상술한 과제를 해결하기 위한 본 발명의 표면 탄성파 웨이퍼 레벨 패키지 구조는 상부 표면에 IDT(Inter Digital Transducer) 패턴이 형성된 기판과 상기 기판의 상부에 형성되며 상기 IDT 패턴을 둘러싸며 중공부를 형성하여 적층되는 측벽과 상기 측벽의 상부에 형성되어 상기 중공부를 덮는 덮개 및 상기 기판과 상기 측벽 사이에 형성되며 상기 측벽을 따라 상기 IDT 패턴을 둘러싸며 적층되는 금속층을 포함하되, 상기 금속층은 요철 구조로 형성된다.
상기 요철 구조는 드라이 에칭(Dry Etching) 공법 또는 리프트 오프(Lift-off) 공법 중 어느 하나의 공법으로 형성된다.
상기 금속층은 상기 IDT 패턴과 동일한 물질로 이루어진다.
상기 금속층은 Ti, Ni, Al, Cu 또는 AlCu 중 어느 하나 이상으로 이루어진다.
상기 금속층은 화학 증착법(CVD) 또는 물리 증착법(PVD) 중 어느 하나의 방법으로 형성된다.
상기 측벽은 액상 수지 또는 필름 수지 중 어느 하나로 형성된다.
상기 덮개는 액상 수지 또는 필름 수지 중 어느 하나로 형성된다.
표면 탄성파 웨이퍼 레벨 패키지 구조의 제조 방법은 상부 표면에 IDT(Inter Digital Transducer) 패턴이 형성된 기판에 상기 IDT 패턴을 둘러싸며 중공부를 형성하며 요철 구조를 갖는 금속층을 적층하는 단계와 상기 금속층의 상부에 상기 금속층을 따라 상기 IDT 패턴을 둘러싸며 상기 중공부를 형성하며 측벽을 적층하는 단계 및 상기 측벽의 상부에서 상기 중공부를 덮도록 덮개를 형성하는 단계를 포함한다.
상기 금속층을 적층하는 단계에서 상기 요철 구조는 드라이 에칭(Dry Etching) 공법 또는 리프트 오프(Lift-off) 공법 중 어느 하나의 공법으로 형성된다.
상기 금속층을 적층하는 단계에서 상기 금속층은 상기 IDT 패턴과 동일한 물질로 이루어진다.
상기 금속층을 적층하는 단계에서 상기 금속층은 Ti, Ni, Al, Cu 또는 AlCu 중 어느 하나 이상으로 이루어진다.
상기 금속층을 적층하는 단계에서 상기 금속층은 화학 증착법(CVD) 또는 물리 증착법(PVD) 중 어느 하나의 방법으로 형성된다.
본 발명에 따른 표면 탄성파 웨이퍼 레벨 패키지 구조는 측벽과 기판 간의 밀착력을 향상시키는 효과가 있다.
또한, 본 발명에 따르면, 측벽과 기판 사이에서 균열이 발생하지 않는 효과가 있다.
또한, 본 발명에 따르면, 기판의 Hast(Hast Accelerated Temperature and Humidity Stress Test: 고도가속 내습성 수명평가시험) 등의 신뢰성 테스트에서 신뢰성을 높이는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 표면 탄성파 웨이퍼 레벨 패키지 구조를 나타낸 단면도이다.
도 2는 본 발명의 일 실시 예에 따른 덮개를 제외한 표면 탄성파 웨이퍼 레벨 패키지 구조를 나타낸 평면도이다.
도 3은 본 발명의 일 실시 예에 따른 표면 탄성파 웨이퍼 레벨 패키지 구조를 나타낸 평면도이다.
본 발명의 전술한 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 본 발명의 명세서에 첨부된 도면에 의거한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 1은 본 발명의 일 실시 예에 따른 표면 탄성파 웨이퍼 레벨 패키지 구조(100)를 나타낸 단면도, 도 2는 본 발명의 일 실시 예에 따른 덮개를 제외한 표면 탄성파 웨이퍼 레벨 패키지 구조를 나타낸 평면도, 도 3은 본 발명의 일 실시 예에 따른 표면 탄성파 웨이퍼 레벨 패키지 구조를 나타낸 평면도이다.
도 1 내지 도 3에 도시된 바와 같이, 본 발명에 따른 표면 탄성파 웨이퍼 레벨 패키지(100)는 상부 표면에 IDT(Inter Digital Tranducer) 패턴(120)이 형성된 기판(110)과 기판(110)의 상부에 형성되며 IDT 패턴(120)을 둘러싸며 중공부(130)를 형성하여 적층되는 측벽(150)과 측벽(150)의 상부에 형성되어 중공부(130)를 덮는 덮개(160) 및 기판(110)과 측벽(150) 사이에 형성되며 측벽(150)을 따라 IDT 패턴(120)을 둘러싸며 적층되는 금속층(140)을 포함하되, 금속층(140)은 요철 구조로 형성되는 구조를 갖는다.
기판(110) 상부의 중앙에 IDT 패턴(120)이 형성되면, 형성된 IDT 패턴(120)을 둘러싸며 기판(110) 상부의 가장자리에 측벽(150)이 적층되었던 종래기술과 달리 본 발명에서는 기판(110) 상부의 중앙에 IDT 패턴(120)이 형성되면 측벽(150)을 적층하기 전에 기판(110) 상부에 IDT 패턴(120)을 둘러싸며 금속층(140)을 먼저 적층하고 형성된 금속층(140) 상부에 측벽(150)을 적층한다.
금속층(140)이 기판(110) 상부에 형성된 IDT 패턴(120) 영역을 덮지 않는 범위 밖에서 IDT 패턴(120)을 둘러싸며 적층이 되므로, 이렇게 적층된 금속층(140)에 의하여 기판(110)을 하면으로 갖고 금속층(140)으로 둘러싸인 중공부(130)가 형성되게 된다.
IDT 패턴(120)은 단일 패턴이 될 수도 있지만 여러 개의 IDT 패턴(120)이 IDT 패턴(120) 영역을 만들 수 있으며, 금속층(140) 및 측벽(150)은 IDT 패턴(120)의 영역을 덮지 않는 범위 밖에서 적층 되어야 한다.
금속층(140)은 IDT 패턴(120)과 동일한 물질로 이루어지는 것이 특징이다. 금속층(140)은 Ti, Ni, Al, Cu 또는 AlCu 중 어느 하나 이상을 포함하여 이루어지게 되는데, 표면 탄성파 웨이퍼 레벨 패키지 구조(100)에서 IDT 패턴(120)은 일반적으로 Al이나 AlCu를 사용하므로 금속층(140)과 IDT 패턴(120)은 동일한 물질로 이루어질 수 있게 되는 것이다.
이렇게 금속층(140)과 IDT 패턴(120)이 동일한 물질로 이루어지면 금속층(140)의 적층이 더 용이하여 공정상의 효율성이 높아지게 된다.
또한, 금속층(140)은 화학 증착법(CVD) 또는 물리 증착법(PVD) 중 어느 하나의 방법으로 적층 된다. 적층 시 이 방법 외에도 도금이나 유기 금속 화학 증착법(MOCVD) 등으로 적층 될 수 있지만, 생산 비용 측면과 효율성의 측면에서 화학 증착법(CVD) 또는 물리 증착법(PVD)으로 적층 되는 것이 바람직하다. CVD 공법이란 증착시키려는 막을 가스 형태로 웨이퍼 표면으로 이동시켜 가스의 반응으로 표면에 막을 형성시키는 방법이다. 이러한 CVD 공정 순서는 통상의 기술자가 쉽게 변경할 수 있는 사항으로 제한되지 않는다. PVD 공법은 진공 중에 금속을 기화시켜 기화된 금속 원자가 산화하지 않은 채 방해물 없이 피도금물에 도금시키는 방법이다. 이러한 PVD 공정 순서는 통상의 기술자가 쉽게 변경할 수 있는 사항으로 제한되지 않는다.
위와 같은 증착법에 의하여 금속층(140)을 증착한 후, 드라이 에칭(Dry Etchig) 공법 또는 리프트 오프(Lift-off) 공법 중 어느 하나의 공법으로 요철 구조를 형성한다. 드라이 에칭 공법 또는 리프트 오프 공법을 사용하기 때문에 IDT 패턴이 손상 받지 않고 요철 구조의 금속층(140) 설치가 가능하게 된다. 드라이 에칭 공법은 반도체 디바이스의 웨이퍼프로세스의 하나인 에칭을 가스계로 하는 방법으로 감압된 용기 속에서 가스 또는 이온에 의해 에칭하는 방법이다. 드라이 에칭 공법은 반응입자를 형성하고 반응 입자를 이동시켜 표면 반응을 일으키게 함으로써 반응물이 제거되는 순서로 진행되나 이러한 순서는 통상의 기술자가 쉽게 변경할 수 있는 사항으로 제한되지 않는다. 리프트 오프 공법이란 설계된 도면에 맞춰 원판 마스크를 제작하고 마스크에 빛을 조사하여 기판 위에 도포한 감광제에 패턴을 형성하는 공정 기술이다. 리프트 오프 공법은 PR 도포, 노광, 증착, PR 제거의 순서로 패터닝을 형성하나 이러한 순서는 통상의 기술자가 쉽게 변경할 수 있는 사항으로 제한되지 않는다.
측벽(150)은 요철 구조의 금속층(140)을 설치한 후, 금속층(140) 상부에서 적층되어 형성된다. 금속층(140)을 드라이 에칭 공법 또는 리프트 오프 공법을 사용하여 요청 구조로 금속층(140)을 깎아내고 그 위에 측벽(150)을 그대로 적층하는 것이다. 요철 구조로 깎아진 금속층(140)의 사이 사이에 측벽(150)과 동일한 물질이 쌓이면서 금속층(140) 위로 측벽(150)도 형성되는 것이다.
일반적으로 측벽(150)의 높이가 금속층(140)의 높이보다 높게 적층이 되며, 측벽(150)을 금속층(140) 상부에 적층하므로 금속층(140)만을 적층 하였을 때보다 중공층의 깊이가 더 깊어지게 될 것이다.
금속층(140) 및 측벽(150)이 IDT 패턴(120)을 둘러싸며 적층될 때 IDT 패턴(120)이 손상받지 않도록 하는 범위에서 적층 되어야 하며, 금속층(140) 및 측벽(150)에 의하여 IDT 패턴(120)에 영향을 주지 않는 최소한의 범위에서 적층되어야 한다.
일반적으로는 측벽(150)의 폭은 금속층(140)의 폭보다 더 작은 폭으로 형성이 된다. 하지만 측벽(150)의 하부에서 기판(110)의 외부와 전기적으로 연결하기 위하여 중공부(130)의 반대 방향으로 형성되는 패드(미도시) 부분에서는 측벽(130)의 폭이 금속층(140)의 폭과 같거나 크게 형성될 수 있다.
금속층(140)과 측벽(150)에 의해 IDT 패턴(120) 영역이 둘러싸여 IDT 패턴(120) 영역 상부에 중공부(130)가 형성되면, 측벽(150) 상부에서 중공부(130)를 덮는 덮개(160)를 형성한다.
이때의 덮개(160)는 측벽(150)의 일지점에서 시작해서 중공부(130)를 모두 덮는다. 측벽(150)의 상부 중 중공부(130) 반대방향의 끝단에서 시작하여 측벽(150)을 다 덮을 수 있지만, 측벽(150)의 일지점에서 시작하여 측벽(150)의 일부만 덮는 것이 일반적이다.
측벽(150)은 감광성 수지 조성물로 이루어진 액상 수지 또는 필름 수지 중 어느 하나로 형성되는 것을 특징으로 한다. 또한, 덮개(160)도 측벽(150)과 마찬가지로 감광성 수지 조성물로 이루어진 액상 수지 또는 필름 수지 중 어느 하나로 형성되는 것을 특징으로 한다.
이러한 표면 탄성파 웨이퍼 레벨 패키지 구조(100)는 상부 표면에 IDT(Inter Digital Transducer) 패턴(120)이 형성된 기판(110)에 IDT 패턴(120)을 둘러싸며 중공부(130)를 형성하는 요철 구조의 갖는 금속층(140)을 적층하는 단계와 금속층(140)의 상부에 금속층(140)을 따라 IDT 패턴(120)을 둘러싸며 중공부(130)를 형성하는 측벽(150)을 적층하는 단계 및 측벽(150)의 상부에서 중공부(130)를 덮도록 덮개(160)를 형성하는 단계를 포함하는 방법으로서 제조된다.
이 때, 금속층(140)을 적층하는 단계에서, 요철 구조는 드라이 에칭(Dry Etching) 공법 또는 리프트 오프(Lift-off) 공법 중 어느 하나의 공법으로 형성되며, 금속층(140)은 IDT 패턴(120)과 동일한 물질로 이루어지는 것을 특징으로 하며, 금속층(140)은 Ti, Ni, Al, Cu 또는 AlCu 중 어느 하나 이상으로 이루어지는 것을 특징으로 한다. 드라이 에칭 공법은 반도체 디바이스의 웨이퍼프로세스의 하나인 에칭을 가스계로 하는 방법으로 감압된 용기 속에서 가스 또는 이온에 의해 에칭하는 방법이다. 드라이 에칭 공법은 반응입자를 형성하고 반응 입자를 이동시켜 표면 반응을 일으키게 함으로써 반응물이 제거되는 순서로 진행되나 이러한 순서는 통상의 기술자가 쉽게 변경할 수 있는 사항으로 제한되지 않는다. 리프트 오프 공법이란 설계된 도면에 맞춰 원판 마스크를 제작하고 마스크에 빛을 조사하여 기판 위에 도포한 감광제에 패턴을 형성하는 공정 기술이다. 리프트 오프 공법은 PR 도포, 노광, 증착, PR 제거의 순서로 패터닝을 형성하나 이러한 순서는 통상의 기술자가 쉽게 변경할 수 있는 사항으로 제한되지 않는다.
또한, 금속층(140)을 적층하는 단계에서 금속층(140)은 화학 증착법(CVD) 또는 물리 증착법(PVD) 중 어느 하나의 방법으로 형성되는 것을 특징으로 한다. CVD 공법이란 증착시키려는 막을 가스 형태로 웨이퍼 표면으로 이동시켜 가스의 반응으로 표면에 막을 형성시키는 방법이다. 이러한 CVD 공정 순서는 통상의 기술자가 쉽게 변경할 수 있는 사항으로 제한되지 않는다. PVD 공법은 진공 중에 금속을 기화시켜 기화된 금속 원자가 산화하지 않은 채 방해물 없이 피도금물에 도금시키는 방법이다. 이러한 PVD 공정 순서는 통상의 기술자가 쉽게 변경할 수 있는 사항으로 제한되지 않는다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 표면 탄성파 웨이퍼 레벨 패키지 구조
110 : 기판 120 : IDT 패턴
130 : 중공부 140 : 금속층
150 : 측벽 160 : 덮개

Claims (11)

  1. 상부 표면에 IDT(Inter Digital Transducer) 패턴이 형성된 기판;
    상기 기판의 상기 상부에 형성되며 상기 IDT 패턴을 둘러싸며 중공부를 형성하여 적층되는 측벽;
    상기 측벽의 상부에 형성되어 상기 중공부를 덮는 덮개; 및
    상기 기판과 상기 측벽 사이에 형성되며 상기 측벽을 따라 상기 IDT 패턴을 둘러싸며 적층되는 금속층;
    을 포함하되, 상기 금속층은 요철 구조로 형성되는 표면 탄성파 웨이퍼 레벨 패키지 구조.
  2. 제 1항에 있어서,
    상기 요철 구조는 드라이 에칭(Dry Etching) 공법 또는 리프트 오프(Lift-off) 공법 중 어느 하나의 공법으로 형성되는 것을 특징으로 하는 표면 탄성파 웨이퍼 레벨 패키지 구조.
  3. 제 1항에 있어서,
    상기 금속층은 상기 IDT 패턴과 동일한 물질로 이루어지는 것을 특징으로 하는 표면 탄성파 웨이퍼 레벨 패키지 구조.
  4. 제 1항에 있어서,
    상기 금속층은 Ti, Ni, Al, Cu 또는 AlCu 중 어느 하나 이상으로 이루어지는 것을 특징으로 하는 표면 탄성파 웨이퍼 레벨 패키지 구조.
  5. 제 1항에 있어서,
    상기 금속층은 화학 증착법(CVD) 또는 물리 증착법(PVD) 중 어느 하나의 방법으로 형성되는 것을 특징으로 하는 표면 탄성파 웨이퍼 레벨 패키지 구조.
  6. 제 1항에 있어서,
    상기 측벽은 액상 수지 또는 필름 수지로 형성되는 것을 특징으로 하는 표면 탄성파 웨이퍼 레벨 패키지 구조.
  7. 제 1항에 있어서,
    상기 덮개는 액상 수지 또는 필름 수지로 형성되는 것을 특징으로 하는 표면 탄성파 웨이퍼 레벨 패키지 구조.
  8. 상부 표면에 IDT(Inter Digital Transducer) 패턴이 형성된 기판에 상기 IDT 패턴을 둘러싸며 중공부를 형성하는 요철 구조의 금속층을 적층하는 단계;
    상기 금속층의 상부에 상기 금속층을 따라 상기 IDT 패턴을 둘러싸며 상기 중공부를 형성하는 측벽을 적층하는 단계; 및
    상기 측벽의 상부에서 상기 중공부를 덮도록 덮개를 형성하는 단계;
    를 포함하는 표면 탄성파 웨이퍼 레벨 패키지 구조의 제조 방법.
  9. 제 8항에 있어서,
    상기 금속층을 적층하는 단계에서, 상기 금속층은 상기 IDT 패턴과 동일한 물질로 이루어지는 것을 특징으로 하는 표면 탄성파 웨이퍼 레벨 패키지 구조의 제조 방법.
  10. 제 8항에 있어서,
    상기 금속층을 적층하는 단계에서, 상기 금속층은 Ti, Ni, Al, Cu 또는 AlCu 중 어느 하나 이상으로 이루어지는 것을 특징으로 하는 표면 탄성파 웨이퍼 레벨 패키지 구조의 제조 방법.
  11. 제 8항에 있어서,
    상기 금속층을 적층하는 단계에서, 상기 금속층은 화학 증착법(CVD) 또는 물리 증착법(PVD) 중 어느 하나의 방법으로 형성되는 것을 특징으로 하는 표면 탄성파 웨이퍼 레벨 패키지 구조의 제조 방법.
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