KR101507022B1 - 서보 구동 장치의 포화구동을 방지하는 제어 장치 및 방법 - Google Patents

서보 구동 장치의 포화구동을 방지하는 제어 장치 및 방법 Download PDF

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Abstract

본 발명은 서보 구동 장치의 포화 구동을 방지하는 것으로서 특히 CPU가 비 정상인 경우 이를 감지하여 정상적인 제어부의 연결을 끊고 비상 시를 대비한 제어부가 연결되도록 하여 CPU가 비 정상인 경우에도 제어 대상물의 작동을 중단하거나 혹은 안전한 위치로 이동하도록 하여 제어 대상물의 파손을 막을 수 있는 것이다.

Description

서보 구동 장치의 포화구동을 방지하는 제어 장치 및 방법{APPARATUS AND METHOD FOR PREVENTING SATURATION DRIVING OF SERVO ACTUATOR}
본 발명은 서보 구동 장치의 포화 구동을 방지하는 것으로서 특히 CPU가 비 정상인 경우 이를 감지하여 정상적인 제어부의 연결을 끊고 비상 시를 대비한 제어부가 연결되도록 하여 CPU가 비 정상인 경우에도 제어 대상물의 작동을 중단하거나 혹은 안전한 위치로 이동하도록 하여 제어 대상물의 파손을 막을 수 있는 것이다.
일반적으로 제어 대상물을 원하는 방향으로 구동하기 위해서는 대상물에 힘을 가해 움직임을 발생시켜주는 구동장치가 필요하다. 특히 대상물을 정밀하게 제어하기 위해서는 제어알고리즘에 의해 동작하는 서보 구동 장치를 사용하여야 한다. 일반적으로 가장 널리 사용되는 서보 구동 장치로는 공압식, 전기식, 유압식 구동장치가 있다.
유압식 서보 구동 장치는 비교적 높은 구동력을 얻을 수 있는 장치로서 가장 널리 오래 사용되었으며, 미세전류로 동작하는 서보밸브를 탑재하고 밸브 노즐의 변량에 따라 유압실린더로 가는 유량과 방향을 조절하여 원하는 동력으로 피스톤의 움직임을 제어한다. 이때 서보밸브를 제어하는 제어회로는 수동소자와 능동소자로 이루어진 아날로그 전자회로 방식과 중앙연산장치 내부의 프로그램 소스코드로 되어 있는 디지털 방식의 제어회로로 구현할 수 있는데, 어느 방식이던지 동일하게 구동기 피스톤의 위치변위를 측정하는 위치변위 센서 신호를 피드백 받아 제어명령과 비교하고 적절한 제어 알고리즘에 의한 이득 값을 곱하여 최종 서보밸브 제어 신호를 생성하는 구성으로 되어있다. 디지털 제어방식은 아날로그 방식의 제어회로와 비교할 때 전자회로의 수정제작 없이 프로그램 소스코드의 수정만으로 제어 알고리즘을 손쉽게 보정할 수 있고 관련 제어 이득 값을 시스템에 적합하게 수정할 수 있는 이점이 있으므로 보편화된 제어기술로 사용되고 있다.
제어 대상물의 구동범위는 항상 제한치를 가지게 되어 있으므로 대상물을 구동하는 서보 구동 장치에는 일반적으로 기계적 멈춤 장치를 탑재하거나 디지털 제어장치에 제어명령 한계치를 설정하여 일정 명령 이상의 움직임을 가지지 못하도록 하는 안전장치를 마련하고 있다. 이러한 안전장치는 제어회로에 이상이 발생한 경우 최대 한계치를 넘는 움직임을 제한하는 것에는 유용하나 만약 특정한 원하는 위치에 대상물을 고정하여야 하는 목적을 가지는 시스템에는 적용할 수 없는 단점이 있다.
예를 들어 가동노즐 방식의 고체모터의 추력벡터제어에 사용되는 발사체용 유압식 서보 구동 장치의 경우 비행 중 구동기에 유압이 공급되고 있는 상황에서 디지털 제어장치에 CPU Halt와 같은 오류가 발생하면 구동기 피스톤은 디지털 제어장치의 CPU Halt가 일어나기 전 마지막 제어명령 값에 따라 움직인다. 그러나 CPU Halt 상황이므로 구동기로부터 피드백(feedback) 되는 위치변위 센서신호는 정상적으로 취득될 수 없으며 이 때문에 제어명령 값과 피드백 센서신호 값의 차이에 해당하는 오차 값이 줄어들지 않게 된다.
이와 같은 서보 구동 장치를 구동하는 종래의 제어 장치(10)에 대해 도 1을 참조하여 설명한다.
도시된 바와 같이 서보 구동 장치(S)를 구동하기 위해 제어부(L1)를 포함한다.
상기 제어부(L1)는 제어를 총괄하는 CPU(M)와 상기 CPU(M)에 연결된 변환부(C)를 포함한다.
상기 변환부(C)는 상기 CPU(M)에서 나온 디지털 신호를 아날로그 신호로 변경하여 앰프부(A)로 전달하는 D/A 변환부(C1)와 상기 서보 구동 장치(S)에서 나오는 아날로그 피드백 신호를 CPU(M)로 전달하기 위한 디지털 신호로 변경하는 A/D변환부(C2)를 포함한다.
이와 같은 종래의 제어 장치(10)의 경우 상술한 바와 같이 CPU(M)에 문제가 생긴 경우 상술한 바와 같이 오차를 줄이는 방향으로 동작하는 negative 피드백 제어 알고리즘의 성능이 발현되지 못하므로 제어 대상물은 자기가 가지는 기계적 한계치까지 움직이게 된다.
예를 들어 제어 대상물로서 가동노즐의 경우 구동 허용 한계치가 구동기 기계적 한계치와 일치하거나 여유가 있는 경우라면 비정상적인 상황에서의 구동기의 최대 움직임에 따른 문제가 없을 것이나 가동노즐의 구동 허용 한계치가 구동기 기계적 한계치보다 작은 경우에는 노즐부의 변형 등과 같은 제어 대상물의 파손과 이에 따른 임무실패를 가져올 수 있는 문제점이 있었다.
상술한 서보 구동 장치의 포화구동에 대해서는 아래의 선행기술문헌에 기재되어 있으므로 자세한 설명과 도시는 생략한다.
미국 등록 특허 제6,490,119호 한국 공개 특허 제10-2000-0047018호 한국 공개 특허 제10-2000-0056330호 한국 공개 특허 제10-2002-0031107호
본 발명은 상술한 문제점을 해결하기 위한 것으로서 CPU가 비 정상인 경우 이를 감지하여 정상적인 제어부의 연결을 끊고 비상 시를 대비한 제어부가 연결되도록 하여 CPU가 비 정상인 경우에도 제어 대상물의 작동을 중단하거나 혹은 안전한 위치로 이동하도록 하여 제어 대상물의 파손을 막을 수 있는 서보 구동 장치의 포화구동을 방지하는 제어 장치 및 방법을 제공함에 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 CPU(M)가 정상인 경우 서보 구동 장치(S)를 제어하는 1차 제어부(L1)와, 상기 CPU(M)가 비 정상인 경우 상기 서보 구동 장치(S)를 제어하는 2차 제어부(L2)를 포함하되, 상기 2차 제어부(L2)는 상기 CPU(M)로부터 신호를 받아 상기 CPU(M)의 클럭 수를 계산하는 계수기(110)와, 상기 1차 제어부(L1) 또는 2차 제어부(L2)를 선택적으로 서보 구동 장치(S)에 연결하는 스위칭부(130)와, 상기 계수기(110)에 의해 산출된 클럭 수에 의해 CPU(M)가 정상인지 여부를 판단하여 정상인 경우 스위칭부(130)를 제어하여 1차 제어부(L1)를 서보 구동 장치(S)에 연결하고 비 정상인 경우 2차 제어부(L2)를 서보 구동 장치(S)에 연결하는 스위칭 제어 장치(120)를 포함하되, 상기 스위칭부(130)는 SSR을 이용하는 것을 더 포함하며, 상기 스위칭부(130)는 CPU(M)가 정상인 경우 서보 구동 장치(S)를 구동하는 앰프부(A)에 연결되는 제1스위칭부(131)와, CPU(M)가 비 정상인 경우 서로 다른 설정된 변위 값을 가지는 다수 개의 오프셋 구동부(140)에 각각 연결되는 다수 개의 제2스위치부(132)로 구성된 것을 더 포함하는 것을 특징으로 하는 서보 구동 장치의 포화구동을 방지하는 제어 장치에 일 특징이 있다.
이때, 상기 2차 제어부(L2)는 상기 스위칭부(130)에 연결되어 서보 구동 장치(S)를 일정 변위 작동하게 하거나 구동을 중단하게 하는 오프셋 구동부(140)를 더 포함하는 것도 가능하다.
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또한, 상기 오프셋 구동부(140)는 설정된 변위 값이 0(zero)인 중립의 오프셋 구동부(141)와, 특정 변위 값을 가지되 상호 다른 변위 값을 가지는 다수 개의 오프셋 구동부(142)를 포함하는 것도 가능하다.
또한, 본 발명은 상기 제어 장치를 이용하는 제어 방법(S100)으로서, 상기 CPU(M)로부터 신호를 받아 계수기(110)에서 상기 CPU(M)의 클럭 수를 계산하는 제1단계(S110)와, 스위칭 제어부(120)가 상기 산출된 클럭 수가 기 설정된 클럭 수에 해당하는지 여부에 의해 CPU(M)의 상태가 정상인지 여부를 판단하는 제2단계(S120)와, 상기 CPU(M)가 정상인 것으로 판단된 경우 상기 스위칭 제어부(120)가 스위칭부(130)를 제어하여 1차 제어부(L1)를 서보 구동 장치(S)에 연결하는 제3단계(S130)와, 상기 CPU(M)가 비 정상인 것으로 판단된 경우 상기 스위칭 제어부(120)가 스위칭부(130)를 제어하여 2차 제어부(L2)를 서보 구동 장치(S)에 연결하여 오프셋 구동부(140)를 구동하는 제4단계(S140)를 포함하는 서보 구동 장치의 포화구동을 방지하는 제어 방법에 또 다른 특징이 있다.
이때, 상기 오프셋 구동부(140)를 구동하는 단계(S140) 수행 중 또는 종료 후 상기 제1단계(S110) 및 제2단계(S120)를 다시 수행하여 CPU(M)가 정상인 것으로 판단된 경우 제3단계(S130)를 수행하고, CPU(M)가 비 정상으로 판단된 경우 상기 제4단계(S140)를 다시 수행하는 것도 가능하다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니 되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다라는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야 한다.
본 발명에 의하면 CPU가 비 정상인 경우에도 제어 대상물의 작동을 중단하거나 혹은 안전한 위치로 이동하도록 하여 제어 대상물의 파손을 막을 수 있는 효과가 있다.
도 1은 종래의 서보 구동 장치를 제어하는 장치를 설명하는 개념도,
도 2는 본 발명의 일 실시예에 따른 제어 장치를 설명하는 개념도,
도 3은 본 발명의 일 실시예에 따른 스위칭부를 설명하는 개념도,
도 4는 본 발명의 일 실시예에 따른 제어 방법을 설명하는 순서도이다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 이 과정에서 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있다.
또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있다. 그러므로, 이러한 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 하여 내려져야 할 것이다.
아울러, 아래의 실시예는 본 발명의 권리범위를 한정하는 것이 아니라 본 발명의 청구범위에 제시된 구성요소의 예시적인 사항에 불과하며, 본 발명의 명세서 전반에 걸친 기술사상에 포함되고 청구범위의 구성요소에서 균등물로서 치환 가능한 구성요소를 포함하는 실시예는 본 발명의 권리범위에 포함될 수 있다.
첨부된 도 2는 본 발명의 일 실시예에 따른 제어 장치를 설명하는 개념도, 도 3은 본 발명의 일 실시예에 따른 스위칭부를 설명하는 개념도, 도 4는 본 발명의 일 실시예에 따른 제어 방법을 설명하는 순서도이다.
실시예
본 발명의 일 실시예에 따른 제어 장치(100)는 도 2에 도시된 바와 같이 CPU(M)가 정상인 경우 서보 구동 장치(S)를 제어하는 1차 제어부(L1)와, 상기 CPU(M)가 비 정상인 경우 상기 서보 구동 장치(S)를 제어하는 2차 제어부(L2)를 포함한다.
이때, 상기 1차 제어부(L1)는 앞서 설명한 종래의 경우와 동일하나, 상기 2차 제어부(L2)는 상기 CPU(M)로부터 신호를 받아 상기 CPU(M)의 클럭 수를 계산하는 계수기(110)와, 상기 1차 제어부(L1) 또는 2차 제어부(L2)를 선택적으로 서보 구동 장치(S)에 연결하는 스위칭부(130) 및 스위칭 제어 장치(120)를 포함하는 점이 상이하다.
상기 스위칭 제어 장치(120)는 상기 계수기(110)에 의해 산출된 클럭 수에 의해 CPU(M)가 정상인지 여부를 판단하여 정상인 경우 스위칭부(130)를 제어하여 1차 제어부(L1)를 서보 구동 장치(S)에 연결하고 비 정상인 경우 2차 제어부(L2)를 서보 구동 장치(S)에 연결하는 것이다.
즉, CPU(M)가 정상 상태인 경우 상기 1차 제어부(L1)에 의해 서보 구동 장치(S)를 제어하나 상기 CPU(M)가 halt 상태 등 비 정상 상태인 경우 상기 서보 구동 장치(S)를 정상적으로 제어하지 못하므로 상술한 2차 제어부(L2)에 의해 상기 서보 구동 장치(S)를 제어하는 것이다.
이때, 상기 스위칭부(130)에 의해 1차 제어부(L1)와 2차 제어부(L2)를 상기 서보 구동 장치(S)에 선택적으로 연결하게 되며, 상기 스위칭부(130)는 상기 스위칭 제어 장치(120)에 의해 제어된다.
다시 말해서 상기 스위칭 제어 장치(120)가 계수기(110)로부터 펄스 수를 입력 받아 CPU(M)가 정상 인지 여부를 확인한 후 정상인 경우 상기 1차 제어부(L1)를 서보 구동 장치(S)에 연결하고 CPU(M)가 정상이 아닌 경우 2차 제어부(L2)를 서보 구동 장치(S)에 연결하는 것이다.
이러한 본 발명에 의해 상기 CPU(M)가 정상이 아닌 경우에도 포화되지 않고 서보 구동 장치(S)에 의해 구동되는 제어 대상물 예를 들어 가동 노즐이 기계적 한계값을 초과하지 않고 특정 위치에 있도록 조정하여 상기 가동 노즐의 파손을 방지하고 이에 의해 임무 실패의 결과가 초래하지 않도록 하는 것이다.
한편, 상기 스위칭 제어 장치(120)는 다양한 구성이 사용될 수 있으며 예를 들어 FPGA(field-programmable gate array)를 이용하여 상술한 기능을 수행할 수 있다.
또한, 상기 2차 제어부(L2)는 상기 스위칭부(130)에 연결되어 서보 구동 장치(S)를 일정 변위 작동하게 하거나 구동을 중단하게 하는 오프셋 구동부(140)를 더 포함하는 것도 가능하다.
예를 들어 제어 대상물로서 예를 들어 가동 노즐의 경우 CPU(M)가 비 정상 상태인 경우 2차 제어부(L2)가 서보 구동 장치(S)에 연결된 경우 상기 가동 노즐의 움직임을 중단하거나 혹은 기 설정된 특정 변위만큼 이동시켜 안전한 위치에 배치되도록 상기 오프셋 구동부(140)를 설정하는 것이다.
한편, 상술한 바와 같이 1차 제어부(L1) 또는 2차 제어부(L2)를 서보 구동 장치(S)에 선택적으로 연결하는 스위칭부(130)는 SSR을 이용하는 것도 가능하다.
즉, 널리 알려진 바와 같이 상기 SSR(solid state relay)는 무 접점식 릴레이로서 이에 의해 1차 제어부(L1) 또는 2차 제어부(L2)를 선택적으로 연결하도록 스위칭할 수 있다.
즉, 상기 스위칭부(130)는 도 3에 도시된 바와 같이 CPU(M)가 정상인 경우 서보 구동 장치(S)를 구동하는 앰프부(A)에 연결되는 제1스위칭부(131)와, CPU(M)가 비 정상인 경우 서로 다른 설정된 변위 값을 가지는 다수 개의 오프셋 구동부(140)에 각각 연결되는 다수 개의 제2스위치부(132)를 포함할 수 있다.
즉, CPU(M)가 정상인 경우 제1스위칭부(131)가 앰프부(A)에 연결되어 서보 구동 장치(S)로 연결되고, CPU(M)가 비 정상인 경우 제2스위치부(132)가 오프셋 구동부(140)에 연결되는 것이다.
이때, 상기 제2스위치부(132)와 오프셋 구동부(140)를 다수 개 구비하여 각 제2스위치부(132-1,132-2,132-3)가 각기 다른 설정 값을 가지는 오프셋 구동부(140)에 연결되도록 할 수 있다.
특히 상기 오프셋 구동부(140)는 설정된 변위 값이 0(zero)인 중립의 오프셋 구동부(141)와, 특정 변위 값을 가지되 상호 다른 변위 값을 가지는 다수 개의 오프셋 구동부(142)를 포함하는 것도 가능하다.
즉, 상기 중립의 오프셋 구동부(141)에 상기 제2스위치부(132-1)가 연결되면 제어 대상물 예를 들어 가동 노즐의 움직임을 중단하게 되고, 상기 특정 변위 값을 가지는 오프셋 구동부(142)에 연결되면 상술한 바와 같이 CPU halt 등의 CPU(M) 비 정상상태에도 특정 변위만큼 이동시켜 안전한 위치로 배치되도록 할 수 있다.
이때, 상기 특정 변위를 가지는 오프셋 구동부(142)로 각기 다른 변위 값을 갖도록 설정되는 다수 개의 오프셋 구동부(142-1,142-2)를 포함하여 기 설정된 상황에 대해 최적의 변위값을 가지는 오프셋 구동부를 선택할 수 있다.
한편, 본 발명을 설명함에 있어 상기 1차 제어부(L1)에 대해서는 별 다른 설명은 없었으나, 도 1에 도시된 바와 같은 종래의 구성을 사용하는 것도 가능하고 앞서 설명한 바와 같은 서보 구동 장치(S)를 제어할 수 있는 다양한 일반적인 구성을 사용하는 것도 가능하다.
이상 설명한 바와 같이 본 발명의 제어 장치(100)에 의하면 CPU(M)가 정상 상태일 때는 정상적인 1차 제어부(L1)에 의해 서보 구동 장치(S)를 작동시킬 수 있음은 물론 CPU(M)가 비 정상인 경우에도 2차 제어부(L2)에 의해 서보 구동 장치(S)를 작동하여 제어 대상물의 파손을 방지할 수 있다.
이하 도 4를 참조하여 상술한 본 발명의 제어 장치(100)를 이용하여 제어하는 방법에 대해 설명한다.
우선, 상기 CPU(M)로부터 신호를 받아 계수기(110)에서 상기 CPU(M)의 클럭 수를 계산하는 제1단계(S110)를 수행한다. 한편, 상기 계수기(110)는 상술한 바와 같이 클럭 수를 산출하는 것으로서 이러한 계수기 자체는 널리 알려진 기술인 관계로 자세한 설명은 생략한다.
상기 제1단계(S110) 수행 후, 스위칭 제어부(120)가 상기 산출된 클럭 수가 기 설정된 클럭 수에 해당하는지 여부에 의해 CPU(M)의 상태가 정상인지 여부를 판단하는 제2단계(S120)를 수행한다.
즉, 특정 주기 동안 발생된 클럭 수가 기 설정된 값에 해당하는 경우 CPU가 정상인 것으로 판단하고 기 설정된 값에 해당하지 않는 경우 CPU가 비 정상 상태 예를 들어 halt상태인 것으로 판단하는 것이다.
이러한 제2단계(S120)에 의해 상기 CPU(M)가 정상인 것으로 판단된 경우 상기 스위칭 제어부(120)가 스위칭부(130)를 제어하여 1차 제어부(L1)를 서보 구동 장치(S)에 연결하는 제3단계(S130)를 수행한다.
즉, 상기 1차 제어부(L1)는 종래와 동일하게 D/A변환부(C1), A/D변환부(C2) 그리고 앰프부(A)(도 1참조)를 포함할 수 있으며 상술한 구성에 의해 정상적인 서보 구동 장치(S)를 제어하여 제어 대상물, 예를 들어 가동 노즐을 제어할 수 있다.
만약, 제2단계(S120)에 의해 상기 CPU(M)가 비 정상인 것으로 판단된 경우 상기 스위칭 제어부(120)가 스위칭부(130)를 제어하여 2차 제어부(L2)를 서보 구동 장치(S)에 연결하여 오프셋 구동부(140)를 구동하는 제4단계(S140)를 수행한다.
즉, 1차 제어부(L1)의 연결을 끊고 2차 제어부(L2)를 서보 구동 장치(S)에 연결하는 것이다.
이때, 상기 제4단계(S140)에 의하면 예를 들어 CPU가 halt인 상태로서 아무런 신호가 발생되지 않아서 상술한 본 발명의 오프셋 구동부(140)에 의해 서보 구동 장치(S)를 제어하여 제어 대상물, 예를 들어 가동 노즐의 움직임을 중단하거나 혹은 안전한 위치로 배치되도록 할 수 있으며, 이러한 본 발명에 의해 CPU가 비 정상적인 상태가 되더라도 제어 대상물의 파손을 방지할 수 있다.
한편, 상기 제4단계(S140)에서 CPU가 비 정상적인 상태에 있는 것으로 판단되어 2차 제어부(L2)를 연결하여 사용하더라도 CPU가 정상적인 상태로 복귀할 수 있다.
따라서, 상기 오프셋 구동부(140)를 구동하는 단계(S140) 수행 중 또는 종료 후 상기 CPU(M)로부터 신호를 받아 계수기(110)에서 상기 CPU(M)의 클럭 수를 계산하는 제1단계(S110)와, 스위칭 제어부(120)가 상기 산출된 클럭 수가 기 설정된 클럭 수에 해당하는지 여부에 의해 CPU(M)의 상태가 정상인지 여부를 판단하는 제2단계(S120)를 다시 수행한다.
이때, CPU(M)가 정상인 것으로 판단된 경우 제3단계(S130)를 수행하고, CPU(M)가 비 정상으로 판단된 경우 상기 제4단계(S140)를 다시 수행하는 것이다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상을 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 범주에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의해 명확해질 것이다.
110 : 계수기 120 : 스위칭 제어 장치
130 : 스위칭부 140 : 오프셋 구동부
L1 : 1차 제어부 L2 : 2차 제어부

Claims (7)

  1. CPU(M)가 정상인 경우 서보 구동 장치(S)를 제어하는 1차 제어부(L1)와, 상기 CPU(M)가 비 정상인 경우 상기 서보 구동 장치(S)를 제어하는 2차 제어부(L2)를 포함하되,
    상기 2차 제어부(L2)는 상기 CPU(M)로부터 신호를 받아 상기 CPU(M)의 클럭 수를 계산하는 계수기(110)와,
    상기 1차 제어부(L1) 또는 2차 제어부(L2)를 선택적으로 서보 구동 장치(S)에 연결하는 스위칭부(130)와,
    상기 계수기(110)에 의해 산출된 클럭 수에 의해 CPU(M)가 정상인지 여부를 판단하여 정상인 경우 스위칭부(130)를 제어하여 1차 제어부(L1)를 서보 구동 장치(S)에 연결하고 비 정상인 경우 2차 제어부(L2)를 서보 구동 장치(S)에 연결하는 스위칭 제어 장치(120)를 포함하되,
    상기 스위칭부(130)는 SSR을 이용하는 것을 더 포함하며,
    상기 스위칭부(130)는 CPU(M)가 정상인 경우 서보 구동 장치(S)를 구동하는 앰프부(A)에 연결되는 제1스위칭부(131)와,
    CPU(M)가 비 정상인 경우 서로 다른 설정된 변위 값을 가지는 다수 개의 오프셋 구동부(140)에 각각 연결되는 다수 개의 제2스위치부(132)로 구성된 것을 더 포함하는 것을 특징으로 하는 서보 구동 장치의 포화구동을 방지하는 제어 장치.
  2. 제1항에 있어서,
    상기 2차 제어부(L2)는 상기 스위칭부(130)에 연결되어 서보 구동 장치(S)를 일정 변위 작동하게 하거나 구동을 중단하게 하는 오프셋 구동부(140)를 더 포함하는 것을 특징으로 하는 서보 구동 장치의 포화구동을 방지하는 제어 장치.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 오프셋 구동부(140)는 설정된 변위 값이 0(zero)인 중립의 오프셋 구동부(141)와,
    특정 변위 값을 가지되 상호 다른 변위 값을 가지는 다수 개의 오프셋 구동부(142)를 포함하는 것을 특징으로 하는 서보 구동 장치의 포화구동을 방지하는 제어 장치.
  6. 제1, 2, 5항 중 어느 한 항에 기재된 제어 장치를 이용하는 제어 방법(S100)으로서,
    상기 CPU(M)로부터 신호를 받아 계수기(110)에서 상기 CPU(M)의 클럭 수를 계산하는 제1단계(S110)와,
    스위칭 제어부(120)가 상기 산출된 클럭 수가 기 설정된 클럭 수에 해당하는지 여부에 의해 CPU(M)의 상태가 정상인지 여부를 판단하는 제2단계(S120)와,
    상기 CPU(M)가 정상인 것으로 판단된 경우 상기 스위칭 제어부(120)가 스위칭부(130)를 제어하여 1차 제어부(L1)를 서보 구동 장치(S)에 연결하는 제3단계(S130)와,
    상기 CPU(M)가 비 정상인 것으로 판단된 경우 상기 스위칭 제어부(120)가 스위칭부(130)를 제어하여 2차 제어부(L2)를 서보 구동 장치(S)에 연결하여 오프셋 구동부(140)를 구동하는 제4단계(S140)를 포함하는 것을 특징으로 하는 서보 구동 장치의 포화구동을 방지하는 제어 방법.
  7. 제6항에 있어서,
    상기 오프셋 구동부(140)를 구동하는 단계(S140) 수행 중 또는 종료 후 상기 제1단계(S110) 및 제2단계(S120)를 다시 수행하여 CPU(M)가 정상인 것으로 판단된 경우 제3단계(S130)를 수행하고, CPU(M)가 비 정상으로 판단된 경우 상기 제4단계(S140)를 다시 수행하는 것을 특징으로 하는 서보 구동 장치의 포화구동을 방지하는 제어 방법.
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