KR101487082B1 - Stacked semiconductor package having a bending barrier layer - Google Patents

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이승태
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Abstract

본 발명은 휨 방지층을 구비하는 적층형 반도체 패키지 및 그 제조방법에 관한 것으로, 더욱 상세하게는 기판 상에 절연층과, 씨드층과, 휨 방지층을 형성함으로써 기판 내지 웨이퍼가 휘거나 변형되는 것을 방지하여 스택 얼라인을 개선할 수 있으며, 이격부 내지 요철을 형성함으로써 솔더범프가 흘러 휨방지부 등과 접속되는 것을 차단할 수 있는 휨 방지층을 구비하는 적층형 반도체 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a stacked semiconductor package having a bending prevention layer and a method of manufacturing the same, and more particularly, to a semiconductor package having a bending prevention layer, And a bending prevention layer capable of preventing cracking of the solder bump due to flow of the solder bump by forming spacing portions and / or irregularities, and a method of manufacturing the same.

Description

휨 방지층을 구비하는 적층형 반도체 패키지 및 그 제조방법{STACKED SEMICONDUCTOR PACKAGE HAVING A BENDING BARRIER LAYER}TECHNICAL FIELD [0001] The present invention relates to a stacked semiconductor package having a bending prevention layer,

본 발명은 휨 방지층을 구비하는 적층형 반도체 패키지 및 그 제조방법에 관한 것으로, 더욱 상세하게는 기판 상에 절연층과, 씨드층과, 휨 방지층을 형성함으로써 기판 내지 웨이퍼가 휘거나 변형되는 것을 방지하여 스택 얼라인을 개선할 수 있으며, 이격부 내지 요철을 형성함으로써 솔더범프가 흘러 휨방지부 등과 접속되는 것을 차단할 수 있는 휨 방지층을 구비하는 적층형 반도체 패키지 및 그 제조방법에 관한 것이다.
The present invention relates to a stacked semiconductor package having a bending prevention layer and a method of manufacturing the same, and more particularly, to a semiconductor package having a bending prevention layer, And a bending prevention layer capable of preventing cracking of the solder bump due to flow of the solder bump by forming spacing portions and / or irregularities, and a method of manufacturing the same.

반도체 집적 회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 효율성을 만족시키기 위해 지속적으로 발전되어 왔다. 최근에 들어서는 전기/전자 제품의 소형화 및 고성능화가 요구됨에 따라 "스택"에 대한 다양한 기술들이 개발되고 있다.Packaging technology for semiconductor integrated circuits has been continuously developed to meet the demands for miniaturization and mounting efficiency. Recently, various technologies for a "stack" have been developed due to the demand for miniaturization and high performance of electric / electronic products.

반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 칩 또는 패키지를 수직으로 쌓아 올리는 기술을 일컫는 것으로서, 이러한 스택 기술에 의하면, 메모리 소자의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있고, 또한, 실장 면적 사용의 효율성을 높일 수 있다.The term "stack " in the semiconductor industry refers to a technique of vertically stacking at least two chips or packages. According to this stacking technique, in the case of a memory device, a memory capacity two times or more And the efficiency of use of the mounting area can be increased.

따라서, 최근에는 관통 실리콘 비아(Through Silicon Via;TSV)가 형성된 구조의 반도체 칩을 스택하는 기술에 관하여 많은 연구 개발이 이루어지고 있으며, 대한민국 등록특허 제10-1871381호(공고일 2008.12.02.)에는 기판; 상기 기판 상에 스택되며, 각각 칩 선택용 패드들과 관통 실리콘 비아들 및 상기 칩 선택용 패드와 관통 실리콘 비아를 연결하는 재배선들이 구비되고, 상기 관통 실리콘 비아들이 서로 연결된 다수의 칩; 및 상기 기판 하면에 부착된 외부접속단자;를 포함하며, 상기 스택된 각 칩들에서의 재배선들은 상기 칩들 상호간에 상기 칩 선택용 패드들과 관통 실리콘 비아들간 서로 다른 연결 구조를 갖도록 형성되는 TSV 칩 스택 패키지가 개시되어 있다.Therefore, in recent years, many researches and developments have been made on the technique of stacking semiconductor chips having a structure in which through silicon vias (TSV) are formed, and Korean Patent No. 10-1871381 (published on Dec. 2, 2008) Board; A plurality of chips stacked on the substrate and each having chip selection pads and penetrating silicon vias and reordering lines connecting the chip selecting pads and the penetrating silicon vias, And an external connection terminal attached to the bottom surface of the substrate, wherein the redistribution lines in each of the stacked chips are a TSV chip formed to have a different connection structure between the chip selection pads and the through silicon vias between the chips A stack package is disclosed.

다만, 상기 등록특허는 기판 내지 웨이퍼의 가공 과정에서 물리적인 힘의 불균형으로 휘거나 열의 상대적인 팽창률 차이로 인한 휨(warpage) 현상이 발생하는 문제가 있다. 또한, 다층으로 적층되는 구조로 이루어지기 때문에 스택 얼라인(stack align)이 불균일하여 제품 불량의 원인이 된다. 이와 같이 종래에는 관통 실리콘 비아(Through Silicon Via;TSV)가 형성된 적층형 반도체 패키지의 경우에는 기판 내지 웨이퍼를 지지하여 휨 방지 및 스택 얼라인을 개선시킬 수 있는 기술 구성이 없다는 문제가 있다.
However, the above-mentioned patent has a problem in that warpage phenomenon occurs due to unbalance of physical force during processing of a substrate or wafer or due to a difference in thermal expansion coefficient. In addition, since the multilayer structure is formed, the stack aligns are uneven and cause a product failure. As described above, in the case of a stacked semiconductor package in which a through silicon via (TSV) is formed, there is a problem in that there is no technical structure for supporting a substrate or a wafer to prevent warping and stacking.

이에 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 기판 상에 절연층과, 씨드층과, 휨 방지층을 형성함으로써 기판 내지 웨이퍼가 휘거나 변형되는 것을 방지할 수 있는 휨 방지층을 구비하는 적층형 반도체 패키지 및 그 제조방법을 제공하는 것이다.SUMMARY OF THE INVENTION Accordingly, the present invention has been made keeping in mind the above problems occurring in the prior art, and it is an object of the present invention to provide a semiconductor device and a method of manufacturing the same, which can prevent a substrate or a wafer from being bent or deformed by forming an insulating layer, a seed layer, And a method of manufacturing the same.

또한, 본 발명의 목적은 기판의 휨(warpage)을 감소시킴에 따라 칩 내지 기판의 스택시 스택 얼라인(stack align)을 개선할 수 있는 휨 방지층을 구비하는 적층형 반도체 패키지 및 그 제조방법을 제공하는 것이다.It is also an object of the present invention to provide a stacked semiconductor package having a bending prevention layer capable of improving stack alignment during chip stacking or substrate stacking by reducing warpage of the substrate and a manufacturing method thereof .

또한, 본 발명의 목적은 이격부 내지 요철을 형성함으로써, 솔더범프가 흘러 휨방지부 등과 접속되는 것을 차단할 수 있는 휨 방지층을 구비하는 적층형 반도체 패키지 및 그 제조방법을 제공하는 것이다.
Another object of the present invention is to provide a stacked semiconductor package including a bending prevention layer capable of preventing solder bumps from flowing and being connected to a bending prevention portion by forming spacing portions or irregularities, and a manufacturing method thereof.

이를 위해 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지는 기판; 상기 기판을 관통하고 내부에 도전성 물질이 충진된 관통 실리콘 비아(Through Silicon Via;TSV)와, 상기 관통 실리콘 비아 상에 형성되고 상면에 솔더범프가 형성되는 도전패턴을 포함하는 접속부; 및 상기 기판 상에 형성되는 휨(warpage) 방지층을 포함하는 휨방지부;를 포함하는 것을 특징으로 한다.To this end, a stacked semiconductor package having a bending prevention layer according to the present invention includes a substrate; A connection part including a through silicon via (TSV) penetrating the substrate and filled with a conductive material therein, and a conductive pattern formed on the through silicon via and having solder bumps formed on an upper surface thereof; And a warpage preventing layer formed on the substrate.

또한, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 휨방지부는 상기 기판 상에 형성되는 절연층과, 상기 절연층 상에 형성되는 씨드층과, 상기 씨드층 상에 형성되는 상기 휨 방지층을 포함하는 것을 특징으로 한다.The bending prevention portion of the stacked semiconductor package having the bending prevention layer according to the present invention may further include an insulating layer formed on the substrate, a seed layer formed on the insulating layer, and a bending prevention layer formed on the seed layer. .

또한, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 휨 방지층은 금속으로 이루어지는 것을 특징으로 한다.In addition, the bending prevention layer of the stacked semiconductor package having the bending prevention layer according to the present invention is characterized by being made of metal.

또한, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 접속부 및 휨방지부 사이에는 전기접속을 차단할 수 있는 이격부가 형성되는 것을 특징으로 한다.The present invention is characterized in that a spacing portion capable of blocking an electrical connection is formed between a connection portion and a bending prevention portion of a stacked semiconductor package having a bending prevention layer according to the present invention.

또한, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 이격부는 상기 접속부 및 휨방지부 사이의 씨드층이 절단되어 상기 절연층의 일부가 노출되어 이루어지는 것을 특징으로 한다.In addition, the spacing part of the stacked semiconductor package having the bending prevention layer according to the present invention is characterized in that the seed layer between the connection part and the bending prevention part is cut and a part of the insulating layer is exposed.

또한, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 이격부는 접속부 및 휨방지부 사이의 씨드층 및 절연층이 절단되어 상기 기판의 일부가 노출되어 이루어지는 것을 특징으로 한다.The spacing portion of the stacked semiconductor package having the bending prevention layer according to the present invention is characterized in that the seed layer and the insulating layer between the connection portion and the bending prevention portion are cut off and a part of the substrate is exposed.

또한, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 노출된 기판의 일부에는 요철이 형성되는 것을 특징으로 한다.The present invention is also characterized in that unevenness is formed in a part of the exposed substrate of the stacked semiconductor package having the bending prevention layer according to the present invention.

또한, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 휨방지부는 상기 기판을 중심으로 상하로 대칭 형성되는 것을 특징으로 한다.In addition, the bending prevention portion of the stacked semiconductor package having the bending prevention layer according to the present invention is characterized by being formed symmetrically up and down with respect to the substrate.

또한, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제조방법은 기판에 제1포토레지스트 패턴으로 마스킹(masking)하는 S1단계와; 상기 제1포토레지스트 패턴에 따라 비아홀을 형성하는 S2단계와; 상기 제1포토레지스트 패턴을 제거하는 S3단계와; 상기 기판의 외면에 절연층 및 씨드층을 순차적으로 형성하는 S4단계와; 상기 씨드층 상에 제2포토레지스트 패턴으로 마스킹한 후, 상기 비아홀에 도전성 물질을 충진하여 관통 실리콘 비아(Through Silicon Via;TSV)를 형성하고 상기 관통 실리콘 비아 상에 도전 패턴을 형성하는 S5단계와; 상기 씨드층 및 도전 패턴 상에 각각 제3포토레지스트 패턴으로 마스킹한 후, 상기 제3포토레지스트 패턴에 따라 씨드층 및 절연층을 에칭하여 기판을 노출시키는 S6단계와; 상기 노출된 기판과 도전 패턴이 노출되지 않도록 제4포토레지스트 패턴으로 마스킹한 후, 상기 씨드층 상에 휨방지층을 형성하는 S7단계;를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of fabricating a stacked semiconductor package including a bending prevention layer, the method comprising: S1 masking a substrate with a first photoresist pattern; Forming a via hole in accordance with the first photoresist pattern; Removing the first photoresist pattern; Sequentially forming an insulating layer and a seed layer on an outer surface of the substrate; A step S5 of masking the seed layer with a second photoresist pattern, filling the via hole with a conductive material to form a through silicon via (TSV), and forming a conductive pattern on the through silicon via ; Masking the seed layer and the conductive pattern with a third photoresist pattern, and etching the seed layer and the insulating layer according to the third photoresist pattern to expose the substrate; And forming a bending prevention layer on the seed layer after masking the exposed photoresist pattern to prevent the exposed substrate and the conductive pattern from being exposed.

또한, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제조방법은 기판에 제1포토레지스트 패턴으로 마스킹(masking)하는 S1단계와; 상기 제1포토레지스트 패턴에 따라 비아홀을 형성하는 S2단계와; 상기 제1포토레지스트 패턴을 제거하는 S3단계와; 상기 기판의 외면에 절연층 및 씨드층을 순차적으로 형성하는 S4단계와; 상기 씨드층 상에 제2포토레지스트 패턴으로 마스킹한 후, 상기 비아홀에 도전성 물질을 충진하여 관통 실리콘 비아(Through Silicon Via;TSV)를 형성하고 상기 관통 실리콘 비아 상에 도전 패턴을 형성하는 S5단계와; 상기 씨드층 및 도전 패턴 상에 각각 제3포토레지스트 패턴으로 마스킹한 후, 상기 제3포토레지스트 패턴에 따라 씨드층을 에칭하여 상기 절연층을 노출시키는 S6-1단계와; 상기 노출된 절연층과 도전 패턴이 노출되지 않도록 제4포토레지스트 패턴으로 마스킹한 후, 상기 씨드층 상에 휨방지층을 형성하는 S7단계;를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of fabricating a stacked semiconductor package including a bending prevention layer, the method comprising: S1 masking a substrate with a first photoresist pattern; Forming a via hole in accordance with the first photoresist pattern; Removing the first photoresist pattern; Sequentially forming an insulating layer and a seed layer on an outer surface of the substrate; A step S5 of masking the seed layer with a second photoresist pattern, filling the via hole with a conductive material to form a through silicon via (TSV), and forming a conductive pattern on the through silicon via ; Masking the seed layer and the conductive pattern with a third photoresist pattern, and etching the seed layer according to the third photoresist pattern to expose the insulating layer; And forming a bending prevention layer on the seed layer after masking the exposed photoresist pattern to prevent the exposed insulating layer and the conductive pattern from being exposed.

또한, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제조방법의 휨 방지층은 금속으로 이루어지는 것을 특징으로 한다.Further, the bending prevention layer of the method for manufacturing a stacked semiconductor package having the bending prevention layer according to the present invention is characterized by being made of metal.

또한, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제조방법은 노출된 기판에 요철을 형성하는 S8단계;를 더 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of fabricating a stacked semiconductor package including a bending prevention layer, the method comprising: forming a concavoconvex in an exposed substrate;

또한, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제조방법의 S8단계는 건식 식각을 통해 건식 식각을 통해 상기 요철을 형성하는 것을 특징으로 한다.
In the step S8 of the method for fabricating a stacked semiconductor package having the bending prevention layer according to the present invention, the irregularities are formed by dry etching through dry etching.

이상과 같은 구성의 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지 및 그 제조방법에 의하면, 기판 상에 절연층과, 씨드층과, 휨 방지층을 형성함으로써 기판 내지 웨이퍼가 휘거나 변형되는 것을 방지할 수 있는 효과가 있다.According to the stacked semiconductor package having the bending prevention layer according to the present invention and the method for fabricating the same, the insulating layer, the seed layer, and the bending prevention layer are formed on the substrate to prevent the substrate or the wafer from being warped or deformed There is an effect that can be done.

또한, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지 및 그 제조방법에 의하면, 기판의 휨(warpage)을 감소시킴에 따라 칩 내지 기판의 스택시 스택 얼라인(stack align)을 개선할 수 있는 효과가 있다.In addition, according to the stacked semiconductor package having the bending prevention layer according to the present invention and the method of manufacturing the same, it is possible to reduce the warpage of the substrate and improve the stack alignment during stacking of chips or substrates It is effective.

또한, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지 및 그 제조방법에 의하면, 이격부 내지 요철을 형성함으로써, 솔더범프가 흘러 휨방지부 등과 접속되는 것을 차단할 수 있는 효과가 있다.
Further, according to the laminated semiconductor package having the bending prevention layer according to the present invention and the method of manufacturing the same, it is possible to prevent the solder bump from flowing to the bending prevention portion or the like by forming the spacing portion or the unevenness.

도 1은 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제1실시예를 도시하는 단면도이다.
도 2는 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제2실시예를 도시하는 단면도이다.
도 3은 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제3실시예를 도시하는 단면도이다.
도 4a 내지 도 4k는 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제조방법의 제1실시예의 각 공정을 도시하는 단면도들이다.1 is a cross-sectional view showing a first embodiment of a stacked semiconductor package having a bending prevention layer according to the present invention.
2 is a cross-sectional view showing a second embodiment of a stacked semiconductor package having a bending prevention layer according to the present invention.
3 is a cross-sectional view showing a third embodiment of a stacked semiconductor package having a bending prevention layer according to the present invention.
4A to 4K are cross-sectional views showing respective steps of a first embodiment of a method of manufacturing a stacked semiconductor package having a bending prevention layer according to the present invention.

이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 판례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear. In addition, the terms described below are defined in consideration of the functions of the present invention, and these may vary depending on the intention of the user, the operator, or the precedent. Therefore, the definition should be based on the contents throughout this specification.

도 1은 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제1실시예를 도시하는 단면도이다.1 is a cross-sectional view showing a first embodiment of a stacked semiconductor package having a bending prevention layer according to the present invention.

도 1을 참조하면, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지는 크게 기판(100)과, 접속부(110)와, 휨방지부(130)를 포함할 수 있다.Referring to FIG. 1, a stacked semiconductor package having a bending prevention layer according to the present invention may include a substrate 100, a connection portion 110, and a bending prevention portion 130.

상기 기판(100)은 실리콘 기판을 예시할 수 있다.The substrate 100 may be a silicon substrate.

상기 접속부(110)는 크게 관통 실리콘 비아(111)(Through Silicon Via;TSV)와, 도전패턴(115)을 포함할 수 있다.The connection part 110 may include a through silicon via (TSV) 111 and a conductive pattern 115.

상기 관통 실리콘 비아(111)(Through Silicon Via;TSV)는 기판(100)을 상하로 관통하고 내부에 도전성 물질(111a)이 충진된다.The through silicon vias 111 (TSV) penetrate the substrate 100 vertically, and the conductive material 111a is filled therein.

상기 도전성 물질은 금속, 구체적으로 구리(Cu)인 것을 예시할 수 있다.The conductive material may be a metal, specifically, copper (Cu).

상기 도전패턴(115)은 상기 관통 실리콘 비아(111) 상에 형성되고 상면에 솔더범프가 부착된다.
The conductive pattern 115 is formed on the through silicon vias 111 and solder bumps are attached to the upper surface.

상기 휨방지부(130)는 크게 절연층(131)과, 씨드층(133)과, 휨 방지층(135)을 포함할 수 있는 것으로서, 기판을 적층하는 경우 기판의 휨(warpage)을 방지하고, 스택 얼라인(stack align)을 개선하는 역할을 한다.The bending prevention part 130 may include an insulating layer 131, a seed layer 133 and a bending prevention layer 135. The bending prevention part 130 prevents warpage of the substrate when the substrate is stacked, It serves to improve the stack alignment.

즉 상기 휨방지부(130)는 기판(100)(웨이퍼)의 가공 과정에서 물리적인 힘의 불균형으로 휘거나 열의 상대적인 팽창률 차이로 인한 휨(warpage) 현상을 감소시키는 역할을 한다.That is, the bending prevention part 130 serves to reduce the warping due to the unbalance of the physical force during the processing of the substrate 100 (wafer) or the relative expansion ratio of heat.

상기 절연층(131)은 상기 기판(100)의 상면에 형성되는 것으로서, SiO2, SiN 등으로 이루어지는 것을 예시할 수 있다.The insulating layer 131 is formed on the upper surface of the substrate 100, and may be formed of SiO 2 , SiN, or the like.

상기 절연층(131)은 상기 기판(100) 상에 PECVD(Plasma enhanced chemical vapor deposition) 방식을 통해 형성될 수 있다.The insulating layer 131 may be formed on the substrate 100 through a Plasma Enhanced Chemical Vapor Deposition (PECVD) method.

상기 씨드층(133)은 상기 절연층(131)의 상면에 형성되는 것으로서, 합금원소로 이루어질 수 있다. 예를 들어, B, C, Al, Si, Ti, V, Mn, Cr, Zr, Nb, Mo, Yb, Lu, Hf, Bi, W 및 Cu 중에서 적어도 2개의 합금원소를 스퍼터링(sputtering) 방식으로 증착시켜 형성되는 것을 예시할 수 있다.The seed layer 133 is formed on the upper surface of the insulating layer 131, and may be made of an alloy element. For example, at least two alloying elements among B, C, Al, Si, Ti, V, Mn, Cr, Zr, Nb, Mo, Yb, Lu, Hf, Bi, W and Cu are deposited by a sputtering method For example, by vapor deposition.

상기 휨 방지층(135)은 상기 씨드층(133) 상에서 형성되는 것으로서, 금속으로 이루어지는 것을 예시할 수 있다.The bending prevention layer 135 is formed on the seed layer 133 and may be formed of a metal.

예를 들어, 합금원소가 Ti/Cu인 씨드층의 경우, 그 상면에 구리(Cu)로 이루어지는 휨 방지층을 형성하는 것을 예시할 수 있다.
For example, in the case of a seed layer in which the alloy element is Ti / Cu, a bending prevention layer made of copper (Cu) may be formed on the upper surface thereof.

한편, 상기 접속부(110) 및 휨방지부(130) 사이에는 전기접속을 차단할 수 있는 이격부(150)가 형성되는 것이 바람직하다.It is preferable that a spacing part 150 is formed between the connection part 110 and the bending prevention part 130 so as to block the electrical connection.

상기 이격부(150)는 상기 접속부(110) 및 휨방지부(130) 사이의 씨드층(133) 및 절연층(131)이 절단되어 상기 기판의 일부를 노출시켜 형성될 수 있다.The spacing part 150 may be formed by cutting the seed layer 133 and the insulating layer 131 between the connection part 110 and the bending prevention part 130 to expose a part of the substrate.

즉, 상기 이격부(150)는 상기 도전패턴(115) 상에 형성되는 솔더범프가 흘러 상기 휨 방지층(135) 내지 씨드층(133)과 접속되는 것을 방지하는 역할을 한다.
That is, the spacing part 150 prevents the solder bumps formed on the conductive pattern 115 from flowing to the bending prevention layer 135 or the seed layer 133.

한편, 도 2는 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제2실시예를 도시하는 단면도이다.2 is a cross-sectional view showing a second embodiment of a stacked semiconductor package having a bending prevention layer according to the present invention.

도 2를 참조하면, 본 실시예에 따른 휨 방지층을 구비하는 적층형 반도체 패키지는 기판(100), 상기 기판(100)을 관통하고 내부에 도전성 물질이 충진된 관통 실리콘 비아(111)(Through Silicon Via;TSV)와, 상기 관통 실리콘 비아(111) 상에 형성되고 상면에 솔더범프가 형성되는 도전패턴(115)을 포함하는 접속부(110) 및 상기 기판(100) 상에 형성되는 휨(warpage) 방지층(135)을 포함하는 휨방지부(130)를 포함하는 구성은 제1실시예와 동일 내지 유사하므로, 그 구체적인 설명은 생략한다.Referring to FIG. 2, the stacked semiconductor package having the bending prevention layer according to the present embodiment includes a substrate 100, a through silicon vias 111 through which the substrate 100 is filled, And a conductive pattern 115 formed on the penetrating silicon vias 111 and having solder bumps formed on the upper surface thereof and a contact portion 110 formed on the substrate 100 to prevent warpage And the bending prevention portion 130 including the bending portion 135 are the same as or similar to those of the first embodiment, and a detailed description thereof will be omitted.

상기 이격부(150a)는 상기 접속부(110) 및 휨방지부(130) 사이의 씨드층(133) 및 절연층(131)이 절단되어 상기 기판(100)의 일부가 노출되어 이루어지는 것이나, 제1실시예와 달리 노출된 기판(100)에 요철(101)을 형성하는 것이다.The spacing part 150a is formed by exposing a part of the substrate 100 by cutting the seed layer 133 and the insulating layer 131 between the connection part 110 and the bending prevention part 130, Unevenness 101 is formed on the exposed substrate 100 unlike the embodiment.

상기 요철(101)은 건식 식각(dry etching) 방식으로 수행되는 것을 예시할 수 있다.The irregularities 101 may be formed by a dry etching method.

상기 기판(100) 상에 요철(101)이 형성됨으로써, 솔더범프 내지 솔더크림의 유동성을 억제하여 상기 도전패턴 상에 형성되는 솔더범프가 흘러내려 상기 휨 방지층 내지 씨드층과 접속되는 것을 보다 효과적으로 차단할 수 있다.
Since the unevenness 101 is formed on the substrate 100, the flowability of the solder bumps or the solder cream is suppressed so that the solder bumps formed on the conductive patterns flow down to block the connection with the bending prevention layer or the seed layer more effectively .

한편, 도 3은 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제3실시예를 도시하는 단면도이다.3 is a cross-sectional view showing a third embodiment of a stacked semiconductor package having a bending prevention layer according to the present invention.

도 3을 참조하면, 본 실시예에 따른 휨 방지층을 구비하는 적층형 반도체 패키지는 기판, 상기 기판을 관통하고 내부에 도전성 물질이 충진된 관통 실리콘 비아(Through Silicon Via;TSV)와, 상기 관통 실리콘 비아 상에 형성되고 상면에 솔더범프가 형성되는 도전패턴을 포함하는 접속부 및 상기 기판 상에 형성되는 휨(warpage) 방지층을 포함하는 휨방지부를 포함하는 구성은 제1실시예와 동일 내지 유사하므로, 그 구체적인 설명은 생략한다.Referring to FIG. 3, the stacked semiconductor package having the bending prevention layer according to the present embodiment includes a substrate, a through silicon via (TSV) penetrating the substrate and filled with a conductive material, And a warp preventing portion formed on the substrate, and a warp preventing portion formed on the substrate, are the same as or similar to those of the first embodiment, A detailed description thereof will be omitted.

다만, 상기 이격부(150b)는 제1, 2실시예와 달리, 상기 접속부(110) 및 휨방지부(130) 사이의 씨드층(133)이 절단되어 상기 절연층(131)의 일부가 노출되어 이루어지는 것이다.However, the spacing part 150b is different from the first and second embodiments in that the seed layer 133 between the connection part 110 and the bending prevention part 130 is cut so that a part of the insulating layer 131 is exposed .

이와 같이, 본 발명에 따른 이격부(150,150a,150b)는 도전패턴(115) 와 휨방지부(130)를 물리적으로 이격시켜 전기 접속을 차단할 수 있는 다양한 구조로 이루어질 수 있다.
As described above, the spacers 150, 150a, and 150b according to the present invention may have a variety of structures that can physically separate the conductive pattern 115 and the bending prevention portion 130 to block electrical connection.

이하에서는 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제조방법을 상세히 설명한다.Hereinafter, a method for fabricating a stacked semiconductor package having a bending prevention layer according to the present invention will be described in detail.

도 4a 내지 도 4k는 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제조방법의 제1실시예의 각 공정을 도시하는 단면도들이다.4A to 4K are cross-sectional views showing respective steps of a first embodiment of a method of manufacturing a stacked semiconductor package having a bending prevention layer according to the present invention.

먼저, 도 4a를 참조하면, S1단계는 실리콘 기판(100)에 제1포토레지스트 패턴(201)으로 마스킹(masking)하는 것이다.Referring to FIG. 4A, step S1 is to mask the silicon substrate 100 with the first photoresist pattern 201. Referring to FIG.

상기 제1포토레지스트 패턴(201)은 비아홀(113)이 형성되는 영역이 노출되고 나머지 영역은 에칭이 이루어지지 않도록 마스킹된다.The first photoresist pattern 201 is masked so that the area where the via hole 113 is formed is exposed and the remaining area is not etched.

도 4b를 참조하면, S2단계는 상기 제1포토레지스트 패턴(201)에 따라 비아홀(113)을 형성하는 것이다. 상기 비아홀(113)은 건식 식각(dry etching) 방식에 의해 수행될 수 있다.Referring to FIG. 4B, in step S2, a via hole 113 is formed in accordance with the first photoresist pattern 201. Referring to FIG. The via hole 113 may be formed by a dry etching method.

도 4c를 참조하면, S3단계는 상기 비아홀(113)을 형성한 후, 상기 제1포토레지스트 패턴(201)을 제거하는 것이다.Referring to FIG. 4C, in step S3, after the via hole 113 is formed, the first photoresist pattern 201 is removed.

도 4d를 참조하면, S4단계는 상기 기판(100)의 외면에 절연층(131) 및 씨드층(133)을 순차적으로 형성하는 것이다.Referring to FIG. 4D, in step S4, an insulating layer 131 and a seed layer 133 are sequentially formed on the outer surface of the substrate 100. Referring to FIG.

먼저, 상기 절연층(131)은 기판(100)의 상면 및 하면은 물론, 비아홀(113)의 측면까지 형성될 수 있다. 상기 절연층(131)은 상술한 바와 같이 SiO2, SiN 등을 이용하여 상기 기판 상에 PECVD(Plasma enhanced chemical vapor deposition) 방식으로 형성될 수 있다.The insulating layer 131 may be formed on the top and bottom surfaces of the substrate 100 as well as on the side surfaces of the via hole 113. The insulating layer 131 may be formed on the substrate by Plasma Enhanced Chemical Vapor Deposition (PECVD) using SiO 2 , SiN, or the like as described above.

다음으로, 상기 씨드층(133)도 상기 절연층(131)의 상면, 하면 및 비아홀(113)의 측면까지 형성될 수 있으며, 합금원소를 스퍼터링(sputtering) 방식으로 증착시켜 형성할 수 있다.Next, the seed layer 133 may be formed to the upper and lower surfaces of the insulating layer 131 and the side surfaces of the via hole 113, and may be formed by depositing an alloy element by a sputtering method.

도 4e 및 도 4f를 참조하면, S5단계는 상기 씨드층(133) 상에 제2포토레지스트 패턴(202)으로 마스킹한 후, 상기 비아홀(113)에 도전성 물질(Cu)을 충진하여 관통 실리콘 비아(111)(Through Silicon Via;TSV)를 형성하고 상기 관통 실리콘 비아(111) 상에 도전패턴(115)을 형성하는 것이다.4E and 4F, in step S5, masking is performed with the second photoresist pattern 202 on the seed layer 133, the conductive material Cu is filled in the via hole 113, And a conductive pattern 115 is formed on the penetrating silicon vias 111. The through silicon vias (TSV)

도 4g 및 도 4h를 참조하면, S6단계는 상기 씨드층(133) 및 도전패턴(115) 상에 각각 제3포토레지스트 패턴(203)으로 마스킹한 후, 상기 제3포토레지스트 패턴(203)에 따라 씨드층(133) 및 절연층(131)을 에칭(건식 식각)하여 기판(100)을 노출시키는 것이다. 여기서, 에칭된 공간 및 노출된 기판은 이격부(150)를 형성하게 된다.Referring to FIGS. 4G and 4H, in step S6, the seed layer 133 and the conductive pattern 115 are masked with a third photoresist pattern 203, and then the third photoresist pattern 203 is patterned The seed layer 133 and the insulating layer 131 are etched (dry-etched) to expose the substrate 100. Here, the etched space and the exposed substrate form spacing 150.

도 4i 및 도 4j를 참조하면, S7단계는 상기 노출된 기판과 도전패턴이 노출되지 않도록 제4포토레지스트 패턴(204)으로 마스킹한 후, 상기 씨드층(133) 상에 휨방지층(135)을 형성하는 것이다.Referring to FIGS. 4I and 4J, in step S7, the exposed substrate and the conductive pattern are masked by the fourth photoresist pattern 204 so as not to be exposed, and then a bending prevention layer 135 is formed on the seed layer 133 Lt; / RTI >

도 4k를 참조하면, S8단계는 상기 노출된 기판에 요철(101)을 형성하는 것으로서, 상기 요철(101)은 건식 식각 공정으로 이루어지는 것을 예시할 수 있다.Referring to FIG. 4K, step S8 is to form the unevenness 101 on the exposed substrate, and the unevenness 101 may be a dry etching process.

그리고 도시하지 않았으나, S8단계를 마친 후 상기 도전패턴 상에 솔더범프를 형성하고 반도체 칩 및 다른 기판을 적층하는 공정이 이루어지게 된다.
Although not shown, after the step S8 is completed, a solder bump is formed on the conductive pattern, and a semiconductor chip and another substrate are laminated.

한편, 도 3 및 도 4a 내지 도 4k를 다시 참조하면, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제조방법의 제2실시예는 제1실시예와 달리, S6-1단계에서 상기 씨드층(133) 및 도전패턴(115) 상에 각각 제3포토레지스트 패턴(203)으로 마스킹한 후, 상기 제3포토레지스트 패턴(203)에 따라 씨드층을 에칭하여 상기 절연층(131)을 노출시키게 된다.
3 and 4A to 4K, the second embodiment of the method for fabricating a stacked semiconductor package having the bending prevention layer according to the present invention differs from the first embodiment in that, in step S6-1, The seed layer is etched according to the third photoresist pattern 203 after masking with the third photoresist pattern 203 on the layer 133 and the conductive pattern 115 to expose the insulating layer 131 .

한편, 본 발명의 상세한 설명 및 첨부도면에서는 구체적인 실시예에 관해 설명하였으나, 본 발명은 개시된 실시예에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다. 따라서, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들을 포함하는 것으로 해석되어야 할 것이다.
While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and similarities. Accordingly, the scope of the present invention should be construed as being limited to the embodiments described, and it is intended that the scope of the present invention encompasses not only the following claims, but also equivalents thereto.

100 : 기판 101 : 요철
110 : 접속부 111 : 관통 실리콘 비아
113 : 비아홀 115 : 도전패턴
130 : 휨방지부 131 : 절연층
133 : 씨드층 135 : 휨 방지층
150 : 이격부
201,202,203,204 : 제1,2,3,4포토레지스트 패턴100: substrate 101: concave and convex
110: connection part 111: through silicon vias
113: via hole 115: conductive pattern
130: warp preventing part 131: insulating layer
133: seed layer 135: bending prevention layer
150:
201, 202, 203, 204: first, second,

Claims (13)

기판;
상기 기판을 관통하고 내부에 도전성 물질이 충진된 관통 실리콘 비아(Through Silicon Via;TSV)와, 상기 관통 실리콘 비아 상에 형성되고 상면에 솔더범프가 형성되는 도전패턴을 포함하는 접속부; 및
상기 기판 상에 형성되는 휨(warpage) 방지층을 포함하는 휨방지부;를 포함하되,
상기 휨방지부는 상기 기판 상에 형성되는 절연층과, 상기 절연층 상에 형성되는 씨드층과, 상기 씨드층 상에 형성되는 상기 휨 방지층을 포함하며,
상기 접속부 및 휨방지부 사이에는 전기접속을 차단할 수 있는 이격부가 형성되는 것을 특징으로 하는 휨 방지층을 구비하고,
상기 이격부는 접속부 및 휨방지부 사이의 씨드층 및 절연층이 절단되어 상기 기판의 일부가 노출되어 이루어지며,
상기 노출된 기판의 일부에는 요철이 형성되는 것을 특징으로 하는 휨 방지층을 구비하는 적층형 반도체 패키지.Board;
A connection part including a through silicon via (TSV) penetrating the substrate and filled with a conductive material therein, and a conductive pattern formed on the through silicon via and having solder bumps formed on an upper surface thereof; And
And a warp prevention part including a warp prevention layer formed on the substrate,
Wherein the bending prevention portion includes an insulating layer formed on the substrate, a seed layer formed on the insulating layer, and the bending prevention layer formed on the seed layer,
Wherein a bending prevention portion is formed between the connection portion and the bending prevention portion so as to block the electrical connection,
Wherein the spacing part is formed by cutting a seed layer and an insulating layer between the connection part and the bending prevention part to expose a part of the substrate,
And a bending prevention layer is formed on the exposed part of the substrate. 삭제delete 제1항에 있어서,
상기 휨 방지층은 금속으로 이루어지는 것을 특징으로 하는 휨 방지층을 구비하는 적층형 반도체 패키지.The method according to claim 1,
Wherein the bending prevention layer is made of a metal. 삭제delete 삭제delete 삭제delete 삭제delete 제1항에 있어서,
상기 휨방지부는 상기 기판을 중심으로 상하로 대칭 형성되는 것을 특징으로 하는 휨 방지층을 구비하는 적층형 반도체 패키지.The method according to claim 1,
Wherein the bending prevention portion is formed symmetrically up and down about the substrate. 기판에 제1포토레지스트 패턴으로 마스킹(masking)하는 S1단계와;
상기 제1포토레지스트 패턴에 따라 비아홀을 형성하는 S2단계와;
상기 제1포토레지스트 패턴을 제거하는 S3단계와;
상기 기판의 외면에 절연층 및 씨드층을 순차적으로 형성하는 S4단계와;
상기 씨드층 상에 제2포토레지스트 패턴으로 마스킹한 후, 상기 비아홀에 도전성 물질을 충진하여 관통 실리콘 비아(Through Silicon Via;TSV)를 형성하고 상기 관통 실리콘 비아 상에 도전패턴을 형성하는 S5단계와;
상기 씨드층 및 도전패턴 상에 각각 제3포토레지스트 패턴으로 마스킹한 후, 상기 제3포토레지스트 패턴에 따라 씨드층 및 절연층을 에칭하여 기판을 노출시키는 S6단계와;
상기 노출된 기판과 도전패턴이 노출되지 않도록 제4포토레지스트 패턴으로 마스킹한 후, 상기 씨드층 상에 휨방지층을 형성하는 S7단계;
를 포함하는 것을 특징으로 하는 휨 방지층을 구비하는 적층형 반도체 패키지의 제조방법.Masking the substrate with a first photoresist pattern;
Forming a via hole in accordance with the first photoresist pattern;
Removing the first photoresist pattern;
Sequentially forming an insulating layer and a seed layer on an outer surface of the substrate;
A step S5 of masking the seed layer with a second photoresist pattern, filling the via hole with a conductive material to form a through silicon via (TSV), and forming a conductive pattern on the through silicon via ;
Masking the seed layer and the conductive pattern with a third photoresist pattern, and etching the seed layer and the insulating layer according to the third photoresist pattern to expose the substrate;
Masking the exposed substrate with a fourth photoresist pattern so as not to expose the conductive pattern, and then forming a bending prevention layer on the seed layer;
And a bending prevention layer formed on the semiconductor substrate. 기판에 제1포토레지스트 패턴으로 마스킹(masking)하는 S1단계와;
상기 제1포토레지스트 패턴에 따라 비아홀을 형성하는 S2단계와;
상기 제1포토레지스트 패턴을 제거하는 S3단계와;
상기 기판의 외면에 절연층 및 씨드층을 순차적으로 형성하는 S4단계와;
상기 씨드층 상에 제2포토레지스트 패턴으로 마스킹한 후, 상기 비아홀에 도전성 물질을 충진하여 관통 실리콘 비아(Through Silicon Via;TSV)를 형성하고 상기 관통 실리콘 비아 상에 도전패턴을 형성하는 S5단계와;
상기 씨드층 및 도전패턴 상에 각각 제3포토레지스트 패턴으로 마스킹한 후, 상기 제3포토레지스트 패턴에 따라 씨드층을 에칭하여 상기 절연층을 노출시키는 S6-1단계와;
상기 노출된 절연층과 도전패턴이 노출되지 않도록 제4포토레지스트 패턴으로 마스킹한 후, 상기 씨드층 상에 휨방지층을 형성하는 S7단계;
를 포함하는 것을 특징으로 하는 휨 방지층을 구비하는 적층형 반도체 패키지의 제조방법.Masking the substrate with a first photoresist pattern;
Forming a via hole in accordance with the first photoresist pattern;
Removing the first photoresist pattern;
Sequentially forming an insulating layer and a seed layer on an outer surface of the substrate;
A step S5 of masking the seed layer with a second photoresist pattern, filling the via hole with a conductive material to form a through silicon via (TSV), and forming a conductive pattern on the through silicon via ;
Masking the seed layer and the conductive pattern with a third photoresist pattern, and etching the seed layer according to the third photoresist pattern to expose the insulating layer;
Forming a bending prevention layer on the seed layer after masking the exposed photoresist pattern to prevent the exposed insulating layer and the conductive pattern from being exposed;
And a bending prevention layer formed on the semiconductor substrate. 제9항 또는 제10항에 있어서,
상기 휨 방지층은 금속으로 이루어지는 것을 특징으로 하는 휨 방지층을 구비하는 적층형 반도체 패키지의 제조방법.11. The method according to claim 9 or 10,
Wherein the bending prevention layer is made of a metal. 제9항에 있어서,
상기 노출된 기판에 요철을 형성하는 S8단계;를 더 포함하는 것을 특징으로 하는 휨 방지층을 구비하는 적층형 반도체 패키지의 제조방법.10. The method of claim 9,
And forming an unevenness on the exposed substrate. The method of manufacturing a stacked semiconductor package according to claim 1, 제12항에 있어서,
상기 S8단계는 건식 식각을 통해 건식 식각을 통해 상기 요철을 형성하는 것을 특징으로 하는 휨 방지층을 구비하는 적층형 반도체 패키지의 제조방법.13. The method of claim 12,
Wherein the step S8 is performed by dry etching through dry etching to form the irregularities.
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