KR101481975B1 - 다중-위상 전력 공급 제어기 및 그 방법 - Google Patents

다중-위상 전력 공급 제어기 및 그 방법 Download PDF

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Abstract

일 실시예에서, 다중-위상 전력 공급 제어기는 작동 상태 신호를 수신하고, 응답하여 다수의 PWM 구동 신호들 중 적어도 하나의 PWM 구동 신호를 형성하는 것을 금지하도록 구성된다.
Figure R1020090000627
다중-위상 전력 공급 제어기, PWM 구동 신호, 피드백 네트워크, 선택적 인에이블 제어 회로

Description

다중-위상 전력 공급 제어기 및 그 방법{MULTI-PHASE POWER SUPPLY CONTROLLER AND METHOD THEREFOR}
본 발명은 일반적으로, 전자 공학에 관한 것으로서, 특히, 반도체 디바이스들 및 구조물을 형성하는 방법에 관한 것이다.
과거에, 전자 공학 산업은 컴퓨터 시스템들 및 마이크로프로세서 시스템들과 같은 계산 사용 시스템들을 위한 전력 공급 제어기들을 형성하기 위하여 다양한 방법들 및 구조물들을 이용하였다. 다수의 종래 컴퓨터 사용 시스템들은 INTEL 마이크로프로세서들 또는 계산 사용 시스템의 계산 사용 엘리먼트와 다른 유사한 마이크로프로세서들을 이용하였다. 이러한 종래의 계산 사용 시스템들은 종종 컴퓨터 사용 엘리먼트에 작동 전력을 공급한 전력 공급 제어기가 전력 공급 제어기로부터의 출력 전압의 값을 조정하기 위한 능력을 갖도록 요구하였다. 그러나, 출력 전압의 통상적으로 이러한 변화들은 계산 사용 시스템에 의해 이용된 전력의 양보다 낮지 않다. 전력 소비 감소 및 효율 개선에 대한 요구 증가와 함께 이러한 종래의 전력 공급 제어기들에 의해 제공되는 더 큰 효율을 갖는 전력 공급 제어기들을 제공하는 것이 바람직하다.
따라서, 개선된 효율을 갖는 계산 사용 시스템을 위한 전력 공급 제어기를 갖는 것이 바람직하다.
설명의 간략성 및 명료성을 위하여, 도면들에서 엘리먼트들은 스케일 조정(scale)될 필요가 없으며, 상이한 도면들에서 동일한 참조 번호들은 동일한 엘리먼트들을 나타낸다. 부가적으로, 공지된 단계들 및 엘리먼트들의 설명 및 세부 사항은 설명을 간략성을 위해 생략된다. 본 명세서에서 "동안에", "할 때"와 같은 단어들이 초기 활동시 즉시 활동이 발생하지만, 초기 활동에 의해 개시되는 반응 사이의 전파 지연과 같은 다소 작지만 적당한(reasonable) 지연이 존재할 수 있다는 것을 의미하는 정밀한 용어가 아니라는 것을 본 기술 분야의 당업자들은 이해할 수 있을 것이다. 그러한 단어의 사용은 엘리먼트의 값은 진술된 값 또는 위치에 매우 가깝도록 기대되는 파라미터를 갖는 것을 대략적으로 또는 실질적으로 의미한다. 그러나, 본 기술 분야의 당업자들에게 공지된 바와 같이, 값들 또는 위치들이 진술된 바와 같이 존재하는 것을 방지하는 작은 변수들이 항상 존재한다. 기술 분야에서는 약 10 퍼센트(10%)에 이르는 변화들은 개시된 바와 같은 정확한 이상적인 목표로부터 적당한 변수들로서 간주된다.
도 1은 효율적인 전력 공급 제어기(32)의 예시적인 일 실시예를 포함하는 계산 사용 시스템(10)의 일부의 일 실시예를 개략적으로 도시한다. 시스템(10)은 입력 단자(12)와 리턴 단자(13) 사이에 입력 전압 및 전류를 수신하고, 전압 출력 부(14)와 리턴 단자(13) 사이에 실질적으로 조절된 출력 전압을 제공한다. 마이크로컴퓨터 또는 마이크로프로세서(프로세서)(11)와 같은 계산 사용 엘리먼트는 작동 프로세서(11)를 위한 작동 전압으로서 출력 전압을 수신하기 위하여 출력부(14)와 리턴 단자(13) 사이에 접속된다. 도면들의 명료성을 위하여, 리턴(13)에 대한 접속은 도 1에 도시되지 않는다. 본 기술 분야의 당업자들에게 공지된 바와 같이, 계산 사용 시스템(10)은 완전한 계산 사용 시스템을 형성하기 위하여 버스 제어기들, 주변 장치의 제어기들 등과 같은 프로세서(11)에 접속되는 다른 계산 사용 엘리먼트들을 포함할 수 있다.
바람직한 실시예에서, 프로세서(11)는 PENTIUM, INTEL CORE, INTEL CORE Duo 프로세서와 같은 INTEL 마이크로프로세서 또는 계산 사용 엘리먼트의 상이한 작동 상태들을 위한 상이한 전력 요구 조건들을 갖는 다른 전력 타입의 마이크로프로세서이다. INTEL 및 INTEL CORE는 캘리포니아 샌 어제이의 Intel 주식회사의 등록 상표이다. 시스템(10)의 전력 제어 엘리먼트는 전력 공급 제어기(32) 및 통상적으로 제어기(32) 외부에 있으며, 출력부(14)상의 출력 전압을 발생시키고 원하는 값으로 조절하는데 사용되는 다양한 다른 엘리먼트들을 포함한다. 변화하는 전력 요구 조건들로 인하여, 제어 엘리먼트는 출력 전압을 조절하는데 이용되는 다수의 전력 제어 위상들 또는 채널들을 포함한다. 각각의 위상 또는 채널은 통상적으로 PWM 구동 신호를 형성하는 PWM 제어 섹션, 인덕터, 및 PWM 구동 신호에 의해 구동되며 출력 전압을 조정하기 위하여 인덕터를 스위칭하는 전력 스위치를 포함한다. 상이한 위상들 또는 채널들은 통상적으로 클럭 신호로부터 다른 PWM 제어 섹션들의 클럭에 관하여 왜곡(skew)되거나 시프트된 각각의 위상의 각각의 PWM 제어 섹션에 의해 사용되는 각각의 클럭 신호로 작동한다. 각각의 클럭 신호는 보통 공통 클럭 신호로부터 유도되며, 공통 클럭 신호에 동기화된다. 그러한 다중위상 PWM 제어기들이 본 기술 분야의 당업자에게 공지된다.
도 1에 도시된 전력 제어 엘리먼트의 예시적인 실시예는 단자들(12 및 13) 사이에 적층된 구조로 접속되며, 제어기(32)의 PWM 제어 섹션으로부터 PWM 구동 신호들에 의해 작동되는 한 쌍의 스위치 트랜지스터들(17 및 18)을 포함한다. 트랜지스터들(17 및 18)은 출력부(14)에 전압 및 전류를 공급하는 인덕터(19)를 스위칭한다. 전류 감지 엘리먼트는 인덕터(19)를 통해 흐르는 전류를 감지하고, 입력부(50)상에 제어기(32)에 의해 수신되는 제1 전류 감지 신호를 형성하는데 이용될 수 있다. 예를 들어, 저항-캐패시터 필터(미도시)는 전류 흐름을 감지하기 위하여 인덕터(19)에 걸쳐 접속될 수 있다. 유사하게, 제2 채널 또는 제2 위상은 제어기(32)의 제2 PWM 제어 섹션으로부터 PWM 구동 신호들에 의해 작동되는 단자들(12 및 13) 사이에서 적층된 구조로 접속된 한 쌍의 스위치 트랜지스터들(21 및 22)을 포함한다. 트랜지스터들(21 및 22)은 출력부(14)에 전압 및 전류를 공급하는 인덕터(23)를 스위칭한다. 다른 전류 감지 엘리먼트는 인덕터(23)를 통해 흐르는 전류를 감지하고, 입력부(54)상에 제어기(32)에 의해 수신되는 제2 전류 감지 신호를 형성하는데 이용될 수 있다. 제어기(32) 및 제어기(32) 외부의 엘리먼트들은 PWM 제어 섹션(N)에 의해 도시된 바와 같이 임의의 개수의 위상들 또는 채널들을 가질 수 있다. N번째 채널 또는 위상은 제어기(32)의 N번째 PWM 제어 섹션으로부터 PWM 구동 신호들에 의해 작동되는 단자들(12 및 13) 사이에서 적층된 구조로 접속된 한 쌍의 스위치 트랜지스터들(25 및 26)을 포함한다. 트랜지스터들(25 및 26)은 출력부(14)에 전압 및 전류를 공급하는 N번째 인덕터(27)를 스위칭한다. N번째 전류 감지 엘리먼트는 N번째 인덕터(27)를 통해 흐르는 전류를 감지하는데 사용될 수 있다. N번째 전류 감지 신호가 입력부(58)상에 제어기(32)의 N번째 PWM 채널에 의해 수신된다. 저항 분할기와 같은 피드백 네트워크는 출력부(14)와 단자(13) 사이의 출력 전압의 값을 나타내는 피드백(FB) 신호를 형성한다. 제어기(32)는 입력부(60)상에 FB 신호를 수신하며, 각각의 PWM 제어 섹션에 FB 신호를 공급한다. 본 기술 분야에 공지된 바와 같이, FB 신호는 보통 안정한 제어 루프를 제공하기 위하여 몇몇 타입의 주파수 보상을 포함하는 에러 증폭기 또는 차동 증폭기에 의해 수신된다.
제어기(32)는 작동 제어기(32)를 위한 전력을 수신하기 위하여 보통 개별적인 단자들(12 및 13)에 접속되는 전압 리턴(66) 및 전압 입력부(59)를 포함한다. 내부 레귤레이터(84)는 보통 입력 전압을 수신하기 위하여 제어기(32) 내에 입력부(59)와 리턴(66) 사이에 접속되며, 제어기(32)의 작동 엘리먼트들을 위해 이용되는 출력부(85)상에 내부 작동 전압을 제공한다. 제어기(32)는 보통 제어기(32)의 다수의 PWM 제어 섹션들을 작동시키기 위하여 다수의 클럭 신호들을 형성하도록 구성되는 클럭 발생기 또는 클럭(33)을 포함한다. 통상적으로 각각의 클럭 신호는 동일한 고정된 주기를 갖는다; 그러나, 각각의 클럭 신호의 주기는 일반적으로 각각의 PWM 제어 섹션이 상이한 시간에 대응하는 PWM 구동 신호를 나타내도록 다른 클럭 신호들에 비하여 스큐되거나 시프트된다. 그러한 PWM 제어 섹션들 및 클럭들은 본 기술 분야의 당업자들에게 잘 공지된다. 제1 PWM 제어 섹션은 제1 PWM 제어 회로 또는 제1 PWM 회로 또는 제어기(36) 및 PWM 드라이버들(37 및 38)을 포함한다. PWM 제어기(36)는 클럭(33)으로부터 제1 클럭 신호를, 입력부(50)로부터 제1 전류 감지 신호를, 그리고 피드백(FB) 신호를 수신하며, 제1 PWM 구동 신호들을 형성한다. 드라이버들(37 및 38)은 PWM 구동 신호들을 수신하며, 제어기(32)의 출력부들(48 및 49)을 통해 트랜지스터들(17 및 18)을 작동시키는데 적합한 신호들을 형성한다. 유사하게, 제2 PWM 제어 섹션은 클럭(33)으로부터 제2 클럭 신호를, 입력부(54)로부터 제2 전류 감지 신호를, 그리고 FB 신호를 수신하며, 제2 PWM 구동 신호들을 형성하는 제어기(40) 또는 제2 PWM 회로 또는 제2 PWM 제어 회로를 포함한다. AND 게이트 드라이버들(41 및 42)은 제2 PWM 신호들을 수신하는 드라이버로들로서 기능하며, 출력부들(52 및 53)을 통해 트랜지스터들(21 및 22)을 작동시키기 위한 구동 신호들을 제공한다. N번째 PWM 제어 채널은 N번째 PWM 제어 회로 또는 N번째 PWM 회로 또는 클럭(33)으로부터 N번째 클럭 신호를, 입력부(58)로부터 N번째 전류 감지 신호를, 그리고 FB 신호를 수신하며, N번째 PWM 구동 신호들을 형성하는 제어기(44)를 포함한다. AND 게이트 드라이버들(45 및 46)은 N번째 PWM 구동 신호들을 수신하며, 출력부들(56 및 57)을 통해 트랜지스터들(25 및 26)을 작동시키기 위하여 구동 신호들을 제공하도록 드라이버들로서 기능한다. 아래에서 추가로 보여지는 바와 같이, 제어기(32)는 전력 절약 입력 제어(PS) 신호를 수신하는데 이용될 수 있으며, 제어기(32)가 적어도 하나의 PWM 구동 신호를 형성하는 것을 금지하도록 할 수 있는 선택적 전력 절약 입력부(65)를 포함할 수 있다. 제어기(32)의 선택적인 위상 선택 입력 또는 선택 입력(61)은 하기에서 추가로 보여지는 바와 같이 특정한 조건들 하에서 작동하도록 남아있는 PWM 채널들의 개수를 제어하는데 사용될 수 있다.
도 2는 프로세서(11)에 의한 명령어들의 내부 실행, 프로세서(11)의 내부 클럭 주파수 및 시스템(10)의 다른 신호들 사이의 상호 관계를 그래프로 도시한다. 바 그래프(90)는 프로세서(11)에 의해 내부적으로 실행되고 있는 명령어들의 상태를 도시하며, 바 그래프(91)는 바 그래프(90)에 개시된 명령어들의 작동 동안에 프로세서(11)의 내부 클럭의 상대적 주파수를 도시한다. 플롯(91)에서 지시(PX)는 프로세서(11)가 작동할 수 있는 X 개의 가변 전력 상태들 중 하나의 가변 전력 상태를 나타낸다. 플롯(92)은 프로세서(11)에 의해 발생된 다수의 전력 식별(VID: voltage identification) 신호들의 값을 도시하며, 플롯(93)은 제어기(32)의 위상 디스에이블(PD: phase disable) 제어 신호의 상태를 도시한다.
도 3은 제어기(32)의 선택적 인에이블(enable) 제어 회로 또는 EN 회로(110)의 예시적인 실시예를 개략적으로 도시한다. 회로(110)는 합산 회로(131), 비교기(118), 트랜지스터들(111 및 123), 캐패시터(120), 저항들(112-115, 119, 125-126 및 128)을 포함한다. 선택적 트랜지스터(122) 및 저항(124)은 몇몇 선택적 실시예들에 포함될 수 있다. 이러한 설명은 도 1, 도 2 및 도 3을 참조로 한다. 본 기술 분야의 당업자들은 프로세서(11)가 프로세서(11)에 내부적으로 실행되고 있는 명령어들의 타입에 좌우되는 상이한 작동 상태들 및 전력 요구 조건들을 갖는 것을 이해할 수 있을 것이다. MOS 트랜지스터들은 보통 더 높은 전압 레벨에서 더 낮은 전파를 갖기 때문에, 프로세서(11)는 일반적으로 전력 제어 시스템이 명령어들을 신속하게 실행하는 것을 돕기 위하여 특정 값의 출력 전압을 프로세서(11)에 공급하도록 요청하기 위하여 사용되는 다수의 전압 식별(VID) 신호들 및 출력들(VID1-VID7로서 도 1에 식별된 VID 신호들 및 출력들과 같은)을 포함한다. VID 신호들은 프로세서(11)를 위한 전압 요구 조건들을 나타내며, 따라서, 그들은 전압 요구 조건 신호로서 간주될 수 있다. 예를 들어, 프로세서(11)가 내부 엘리먼트들(저항들 내에서 데이터 이동, 또는 가상 또는 물리적 어드레스 위치들의 계산과 같은)을 사용하도록 요구하는 명령어들을 프로세서(11)가 실행할 때, 프로세서(11)는 높은 내부 작동 클럭 주파수에서 작동할 수 있으며, 또한 시스템(10)이 출력부(14)상의 출력 전압에 대한 높은 값을 제공하도록 요청할 수 있다. VID 신호들은 일반적으로 출력부(14)상에 출력 전압을 위한 전압 값을 나타내는 각각의 코드를 이용하여 이진 코드와 같은 디지털 포맷 또는 코드로 코딩되는 디지털 신호들이다. 따라서, VID 신호들의 값은 전압 요구 조건들을 나타낸다. 제어기(32)를 포함하는 전력 제어 시스템은 출력부(14)상에 출력 전압의 값을 설정하기 위하여 VID 신호들을 사용한다.
제어기(32)는 VID 신호들로부터 디지털 코드를 수신하며, 컨버터(87)는 디지털-아날로그 컨버터(DAC)와 같은 엘리먼트들을 통해 디지털 신호들을 아날로그 신호로 변환한다. 컨버터(87)는 디지털 VID 신호들을 수신하고, PWM 제어 섹션들 내에 PWM 제어기들을 위한 기준 전압 값으로서 1에서 n까지의 PWM 제어 섹션들에 의 해 이용되는 아날로그 기준 신호 또는 Ref를 형성한다. 프로세서(11)에 의해 요구되는 전압이 변화함에 따라, VID 신호들에 의해 형성된 코드의 값은 출력부(14)상에 출력 전압의 더 높거나 더 낮은 값을 요청하기 위하여 변화한다. 제어기(32)는 VID 신호들을 수신하며, 응답적으로 기준 신호(Ref)를 증가시키거나 감소시켜, 출력부(14)상에 출력 전압의 값을 증가시키거나 감소시킨다. Ref 신호를 형성하고, 출력 전압을 변화시키기 위한 컨버터(87) 및 VID 신호들의 기능성은 본 기술 분야의 당업자들에게 잘 공지된다.
제어기(32)는 또한 제1 회로 또는 VID 디코드 회로(67), 및 VID 신호들을 수신하는 로직 회로(68)를 포함하며, 제어기(32)를 작동시키는 것을 돕기 위하여 인코딩되는 데이터를 사용한다. 바람직한 실시예에서, VID 디코드 회로(67)는 VID 신호들을 수신하여, VID 신호들에 의해 형성된 코드의 값 및 이에 따라 VID 신호들의 값이 증가되거나 감소되었는지를 결정하는 로직을 포함한다. 회로들(67 및 68)은 시스템(10)의 효율성을 개선하기 위하여 출력부(14)에 전류 및 전압을 실시가능하게 공급하는 PWM 채널들의 개수를 제어하는데 이용된다. 로직 회로(68)의 예시적인 실시예는 플립-플롭(73), NOR 게이트들(71 및 76), AND 게이트(74), OR 게이트(82), 및 인버터(70)를 포함한다. 이하에서 추가로 보여지는 바와 같이, 선택적 인에이블 제어 회로 또는 EN 회로(110)는 다수의 PWM 구동 신호들 중 일부를 형성하고 제어기(32)에 의해 제공되는 효율성을 증가시키는 것을 금지하는 능력을 제어기(32)에 제공하는 것을 돕는다. 몇몇 실시예들에서, 회로(110)는 입력부(62)에 접속된 회로(110)의 출력부로 제어기(32) 외부에 있을 수 있다.
시간(T0)에(도 2) 프로세서(11)는 명령어들을 실행하고 있으며, 신속한 방식으로 명령어들을 실행하기 위하여 고주파수에서 내부 클럭을 작동시키는 것으로 가정한다. 이러한 시간 동안에, VID 신호들에 의해 형성된 코드의 값은 하이(high)가 된다. 컨버터(87)는 VID 신호들을 수신하며, 응답하여 출력 전압 값이 하이일 수 있도록 Ref 신호에 대한 하이 값을 형성한다.
시간(T1)에(도 2) 프로세서(11)는 소프트웨어 코드 작동을 완료하였으며, 인터럽트(interrupt) 또는 타임-아웃(time-out) 또는 소프트웨어 루틴들의 실행을 재-개시하기 위한 몇몇 다른 이벤트(event)를 대기하는 아이들(idle) 상태(정지(halt) 명령어 실행과 같은)에 놓인다. 프로세서(11)는 이러한 작동 상태의 실행을 개시하며, 그래프(91)에 의해 개시된 바와 같이 내부 주파수를 낮춘다. 프로세서(11)의 내부 작동 상태가 로우 작동 상태가 되기 때문에, 프로세서(11)는 또한 VID 신호들상에 코드 값을 감소시킨다. 회로(67)는 VID 신호들의 값의 감소를 검출하고, VID 신호들의 값이 감소되었음을 나타내는 다운(DN) 제어 신호를 삽입하도록 구성된다. 회로(67)는 VID 신호들의 값이 감소되는 것의 검출에 응답하여 DN 신호가 하이가 되게 한다. 하이 DN 신호는 플립-플롭(73)의 클럭 입력을 하이가 되게 하여, 로직 하이를 플롭(73)으로 클록킹(clock)하며, Q 출력을 하이가 되게 한다. 인에이블(EN) 입력(62)이 하이이고, 회로(110)는 생략되는 것으로 가정하면, 하이 Q 출력은 게이트(74)의 출력을 하이가 되게 한다. 게이트(74)로부터의 하이는 게이트(76)의 출력이 로우가 되게 하여, 위상 감소(PD) 신호를 삽입한다. 게이트(76)로부터의 로우는 드라이버들(45 및 46)의 출력이 로우가 되게 하여, PWM 채널(N)이 PWM 구동 신호들을 발생시키는 것을 금지한다. 따라서, 제어기(32)의 적어도 하나의 PWM 채널이 PWM 구동 신호들을 형성하는 것이 금지된다.
제어기(32)는 선택적으로 위상 감소(PD) 제어 신호가 삽입될 때 작동이 유지되는 PWM 채널들의 개수를 제어하는데 사용되는 선택 입력(61) 또는 위상 선택 입력을 포함한다. 위상 선택 입력(61)이 하이라면, 제어기(32)는 하나의 PWM 채널을 작동하도록 유지시키고, PWM 구동 신호들을 형성하며, 입력(61)이 로우라면, 제어기(32)는 두 개의 PWM 채널들을 작동하도록 유지시키고, PWM 구동 신호들을 형성한다. 입력부(61)상의 하이는 버퍼 인버터(78)의 출력이 로우가 되게 한다. 선택적 테스트 멀티플렉서 또는 MUX(79)는 제어기(32)의 테스팅을 용이하게 하기 위하여 테스트 모드 동안에 이용되는 테스트 비트와 인버터(78)의 출력을 멀티플렉싱한다. 정상 작동 모드에서, Mux(79)의 테스트 모드 선택 입력은 게이트(80)의 입력에 대한 인버터(78)의 출력을 선택한다. 게이트(80)로의 선택 입력은 단일 위상 작동 모드 또는 다중 위상 작동 모드를 선택하는데 사용된다. 선택 입력이 로우라면, 제어기(32)는 항상 단일 채널을 사용한다. 게이트(80)의 선택 입력이 하이라고 가정하면, 인버터(78)로부터의 로우는 게이트(80)의 출력을 로우가 되게 하여, PD 신호가 게이트(82)의 출력을 로우가 되게 하도록 허용한다. 게이트(82)로부터의 로우는 드라이버들(41 및 42)의 출력이 로우가 되게 하여, 제2 PWM 채널이 PWM 구동 신호들을 형성하는 것을 금지한다. 선택 입력(61)이 로우라면, 인버터(78)의 출력은 게이트들(80 및 82)의 출력이 하이가 되게 하는 하이이다. 게이트(82)로부터의 하이는 드라이버들(41 및 42)이 PWM 구동 신호들에 의해 구동되는 것을 가능하게 하여, PD 신호가 제2 PWM 채널이 PWM 구동 신호들을 발생시키는 것을 금지하는 것을 방지한다.
시간(T2)에, 프로세서(11)는 다시 다양한 명령어들을 실행하는 것을 시작하며, VID 신호들의 값을 증가시킨다. 회로(67)는 UP 제어 신호가 하이가 되게 하는 VID 신호들의 값의 증가를 검출한다. UP 제어 신호로부터의 하이는 게이트(71)의 출력이 플롭(73)을 리셋시키는 로우가 되게 하여, Q 출력이 로우가 되게 한다. 로우 Q 출력은 게이트(74)의 출력이 로우가 되게 한다. PS 입력(65)상의 전력 절약(PS) 제어 입력 신호가 하이인 것으로 가정하면, 인버터(70)의 출력은 게이트(74)로부터의 로우가 게이트(76)의 출력이 하이가 되게 하는 것을 허용하는 로우이다. 게이트(76)로부터의 하이는 시간(T2)에서 개시된 바와 같이 PD 신호를 무효화시키도록(negate) PD 신호가 하이가 되게 한다. 게이트(76)로부터의 하이는 드라이버들(45 및 46)이 PWM 제어기(N)에 의해 발생된 PWM 신호들에 응답하여 출력부들(56 및 57)상에 PWM 구동 신호들을 발생시키는 것을 가능하게 한다. 게이트(76)로부터의 하이는 또한 게이트(82)의 출력이 하이가 되게 하여, 드라이버들(41 및 42)이 또한 PWM 제어기(40)에 의해 발생된 PWM 신호들에 응답하여 PWM 구동 신호들을 형성하는 것을 허용한다. VID 신호들이 시간(T3)에 개시된 바와 같이 다시 증가한다면, UP 제어 신호가 이미 하이이기 때문에 회로들(67 또는 68)상에 아무런 영향을 미치지 않는다.
VID 신호들이 시간(T4)에 도시된 바와 같이 감소한다면, 회로(67)는 값의 감소를 검출하고, 다시 로직 하이를 플립-플롭(73)으로 클록킹시키고 PD 제어 신호를 삽입하기 위하여 DN 제어 신호가 하이가 되게 하여, 다수의 PWM 채널들 중 적어도 하나에서 PWM 구동 신호들을 발생시키는 것을 금지한다. 도 3을 참조하여, 선택적 회로(110)는 전류 감지 입력들(50, 54 및 58)로부터 전류 감지 신호들을 수신하고, 합산된 전류 감지 신호(SCS)를 발생시키기 위하여 합산 회로(131)를 통해 그들을 합산한다. 합산된 전류 감지 신호(SCS)는 비교기(118)에 의해 수신된다. 프로세서(11)에 의해 사용된 전류가 감소되었다면, SCS 신호의 값은 감소하지 않을 것이며, 몇몇 최소 값보다 크도록 남아있을 것이다. 따라서, 비교기(118)는 SCS 신호를 임계치(TH) 입력(96)상에 수신된 기준 신호와 비교하고, SCS 신호가 최소 임계치 값 미만이라면 EN 신호가 로우가 되게 한다. 로우 EN 신호는 제어기(32)가 다수의 PWM 채널들 중 하나를 금지시키도록 한다. 회로(110)는 입력(96)상에 임계치(TH) 신호를 수신하며, 저항들(113 및 114)의 저항 분할기를 통해 노드(115)상에 기준 신호를 형성한다. 입력(61)상의 선택 신호가 하이라면, 그 후 노드(15)상의 기준 신호는 온(on) 상태인 트랜지스터(111)로 인하여 저항들(114 및 112)의 병렬 결합과 함께 직렬 저항(113)에 의해 결정된다. SCS 신호가 TH 신호 및 저항 분할기(113, 114 및 112/111)에 의해 노드(115)에서 설정된 기준 신호보다 클 때, 비교기(118)의 출력은 하이가 될 것이다. 선택적 트랜지스터(122) 및 저항(124)이 생략되는 것으로 가정하면, 그 후 트랜지스터(123)는 도전성이 되고, 회로(110)의 출력상의 EN 신호는 로우가 된다. 로우 EN 신호는 EN 신호를 리턴(6)의 값으로 끌어당긴다(pull). 로우 EN 신호는 제어기가 VID 신호들의 감소에 응답하여 PWM 채널들의 개수를 감소시키는 것을 방지한다. 선택적 트랜지스터(122) 및 저항(124)은 프로세서(11)로부터 정지 클럭 신호(STPCLK)를 수신하도록 구성된다. STPCLK 신호는 프로세서(11)의 클럭들이 프로세서(11)에 대하여 내부적으로 정지될 때 활성화 로우이다. 로우가 되는 STPCLK 신호는 트랜지스터(122)를 턴오프시켜, 트랜지스터(123)가 EN 신호를 로우로 끌어당기는 것을 방지하여, 프로세서(11)로부터의 STPCLK 신호에 응답하여 낮은 레이턴시(latency)를 갖는 EN 신호를 인에이블시킨다. 회로(110)가 제어기(32) 내부에 있는 일 실시예에서, 제어기(32)는 STPCLK 신호를 수신하기 위하여 부가적인 입력(미도시)를 요구할 것이다. 반대로, SCS가 노드(115)상에 기준 신호보다 낮다면, 그 후 트랜지스터(123)는 디스에이블되어, 저항(125)이 EN 신호 하이를 레귤레이터(84)(도 1)의 출력(85)상에 작동 전압으로 끌어당기는 것을 허용한다. 하이 EN 신호는 VID 신호들의 감소에 응답하여 작동 채널들의 개수를 감소시키도록 제어기(32)를 인에이블시킨다. VID 신호들의 값이 시간(T5)에 개시된 바와 같이 감소하는 경우, 그리고 프로세서(11)에 의해 요구되는 전류가 감소하는 것으로 가정하면, 회로(110)는 EN 신호가 하이가 되게 하고, 회로(67)는 값의 감소를 검출하며, PD 제어 신호를 삽입하기 위하여 다시 로직 하이를 플립-플롭(73)으로 클록킹하도록 DN 제어 신호를 하이가 되게 하여, 다수의 PWM 채널들 중 적어도 하나에서 PWM 구동 신호들이 발생하는 것을 금지한다. 하기에서 나타나는 바와 같이, 선택적 입력(61)의 상태는 얼마나 많은 PWM 채널들이 계속해서 PWM 구동 신호들을 형성하는지를 결정한다.
선택적인 전력 절약 입력(65)은 제어기(32)가 VID 신호들의 상태에 독립적으로 적어도 하나의 PWM 구동 신호를 형성하는 것을 금지시키도록 이용될 수 있다. POR 입력이 전력-온 리셋 시간 간격 동안에만 하이이고, 제어기(32)의 정상 작동 동안에 로우인 것으로 가정한다. 입력(65)이 로우라면, 인버터(70)의 출력은 하이가 되어, VID 신호들의 상태와 독립적으로 PD 신호를 삽입하기 위하여 게이트(76)의 출력이 로우가 되게 한다. 따라서, 제어기(32)는 적어도 하나의 PWM 채널이 이러한 제어 신호에 응답하여 PWM 구동 신호들을 형성하는 것을 금지한다. 입력(65)이 하이가 될 때, 인버터(70)의 출력은 로우가 되어, UP 및 EN 제어 신호들을 통해 VID 제어 신호들의 상태가 PWM 구동 신호들을 형성하는 PWM 채널들의 개수를 결정하는 것을 허용한다. 입력(65)의 로우에서 하이로의 천이는 게이트(71)의 출력이 로우가 되게 하는 원-샷(one-shoe)(69)으로부터 포지티브 펄스를 형성한다. 게이트(71)로부터의 로우는 래치(73)를 리셋시키며, Q 출력이 로우가 되게 한다. 래치(73)로부터의 로우는 게이트(74)의 출력이 로우가 되게 하고, 게이트(76)의 출력이 하이가 되게 하여, N번째 PWM이 구동 신호들을 형성하게 한다. 게이트(76)로부터의 하이는 또한 게이트(82)의 출력이 하이가 되게 하여, PMW(2)이 구동 신호들을 형성하게 한다.
본 기술 분야의 당업자들은 몇몇 프로세서들이 프로세서가 프로세서를 작동시키기 위한 최대 수용가능 온도에 도달하거나 초과하였음을 나타내는 신호를 발생시키는 것을 알 수 있을 것이다. 몇몇 프로세서들에 대하여, 신호는 PROCHOT 신호로 불린다. 이러한 신호는 도 1에서 PHOT 신호로서 개시된다. 일 실시예에서, PHOT 신호는 점선으로 도시된 바와 같이 입력(62) 및 회로(110)에 선택적으로 접속될 수 있다. 그러한 일 실시예에서, PHOT 신호가 로우가 될 때, 게이트(74)의 출 력은 로우가 되어, 플립-플롭(73)의 VID 천이가 PWM 출력들을 디스에이블시키는 것을 방지하는 게이트(76)로의 플립-플롭(73)의 입력을 디스에이블시킨다. 이를 위하여, PWM 출력들은 입력(65)이 삽입되지 않으면(로우), 모두 다시 온(on)이 된다. 이것은 프로세서(11)가 그것의 최대 온도 이상으로 구동할 때 제어기(32)가 감소된 채널들로 구동하는 것을 방지하고, 이는 통상적으로 다량의 전류 드로잉(drawing)의 신호이며, 집적 회로를 위한 최악의 경우의 누출에 대응한다. 제어기(32)가 PWM 구동 신호들 중 일부를 형성하는 것을 방지하도록 하는 것은 그러한 채널들에서 발생하는 전력 손실량을 감소시켜, 프로세서(11)가 현저히 낮은 전류 드로우(draw)로 저 전력 모드로 구동하고, 감소된 출력 전압값으로 작동할 수 있는 시간들 동안에 시스템(10)의 효율을 개선한다. 예시적인 일 실시예에서, 5 암페어에서 작동하는 4개 위상 PWM 제어기는 PWM 구동 신호들의 개수가 적어도 20퍼센트(20%)의 효율 개선이 제공되는 하나로 감소한다.
제어기(32)의 이러한 기능성을 제공하기 위하여, 레귤레이터(84)가 입력(59)과 리턴(66) 사이에 접속된다. 출력(85)은 게이트들(71, 74, 76), 컨버터(87) 등과 같은 제어기(32)의 다양한 엘리먼트들에 작동 전력을 제공하기 위하여 접속된다. 회로(67) 및 컨버터(87)는 각각 프로세서(11)로부터 제어 신호들을 수신하기 위하여 제어기(32)의 다수의 입력 단자들에 접속된 다수의 입력들을 갖는다. 컨버터(87)의 아날로그 기준 출력(Ref)은 각각의 PWM 제어기들(36, 40 및 44)의 기준 입력에 접속된다. 회로(67)로부터의 UP 제어 신호는 플립-플롭(73)의 리셋 입력에 접속된 출력을 갖는 게이트(71)의 제1 입력에 접속된다. 게이트(71)의 제2 입력은 입력(65) 및 인버터(70)의 입력에 접속된 입력을 갖는 원-샷(69)의 출력에 접속된다. 인버터(70)의 출력은 게이트(76)의 제1 입력에 접속된다. 게이트(71)의 제3 입력은 제어기(32)의 리셋상 전력(POR: power on reset) 입력(64)에 접속된다. 회로(67)의 EN 제어 출력은 플립-플롭(73)의 클럭 입력에 접속된다. 플립-플롭(73)의 데이터(D) 입력은 로직 하이 신호에 접속된다. 플립-플롭(73)의 Q 출력은 게이트(76)의 제2 입력에 접속된 출력을 갖는 게이트(74)의 제1 입력에 접속된다. 게이트(74)의 제2 입력은 인에이블 입력(62)에 접속된다. 게이트(76)의 출력은 일반적으로 게이트(82)의 제1 입력 및 드라이버들(45 및 46)의 입력에 접속된다. 게이트(82)의 출력은 보통 드라이버들(41 및 42)의 입력에 접속된다. 인버터(78)는 Mux(79)의 입력에 접속된 출력 및 입력(61)에 접속된 입력을 갖는다. Mux(79)의 제2 입력은 테스트 회로로부터 테스트-비트를 수신하기 위하여 접속된다. Mux(79)의 모드 제어 입력은 테스트 모드 제어 신호에 접속된다. Mux(79)의 출력은 게이트(82)의 제2 입력에 접속된 출력을 갖는 게이트(80)의 제1 입력에 접속된다. 게이트(80)의 제2 입력은 선택 신호에 접속된다.
도 4는 도 1 및 도 2에 대하여 설명된 회로(67)의 예시적인 블럭도의 일부를 개략적으로 도시한다. 회로(67)는 VID 신호들의 상태를 래칭하는데 사용되는 두 개의 래치 저항들(137 및 138)을 포함한다. 래치(N) 저항(137)은 VID 신호들의 가장 최근의 상태/전류를 저장하도록 구성되는 반면, 래치(N-1) 저항(138)은 VID 신호들의 이전 래칭된 상태를 나타낸다. 클럭(136)으로부터의 클럭 신호가 삽입될 때, 새로운 판독/래치 사건이 래치(N) 저항(137)에 발생하고, 저항(137)에 래칭된 이전 상태는 래치(N-1) 저항(138) 저항으로 전송된다. 따라서, 저항(137)은 VID 신호들의 현재 상태를 포함하며, 저항(138)는 VID 신호들의 이전 상태를 포함한다. 저항(138)의 VID 신호들의 상태는 저항(137)에 래칭된 새로운 VID 상태들로부터 차감되고, 새로운 VID 상태들과 비교된다. 새로운 VID 신호들(저항(137)의)의 이진 값이 증가하였다면(저항(138)의 이전 값과 비교하여), UP 신호가 삽입되고, 새로운 VID 신호들의 이진 값이 감소되었다면, DN 신호가 삽입된다.
도 5는 반도체 다이(101)상에 형성되는 반도체 디바이스 또는 집적 회로(100)의 일 실시예의 일부분의 확대된 평면도를 개략적으로 도시한다. 제어기(32)는 다이(101)상에 형성된다. 다이(101)는 도면을 간단히 하기 위하여 도 4에 도시되지 않은 다른 회로들을 더 포함할 수 있다. 제어기(32) 및 디바이스 또는 집적 회로(100)는 본 기술 분야의 당업자에게 공지된 반도체 제조 기술들에 의해 다이(101)상에 형성된다.
상기 모든 관점들에서, 새로운 디바이스 및 방법이 명백히 개시되었다. 다른 특징들 중에서도, 상태 신호들을 수신하고, 상태 신호 감소에 응답하여 다수의 PWM 구동 신호들 중 적어도 하나의 PWM 구동 신호를 형성하는 것을 금지하도록 다중-채널 PWM 제어기를 구성하는 것이 포함된다.
본 발명의 중요한 사항이 특정 실시예들과 함께 개시되었으나, 다수의 대안들 및 변형들이 본 기술 분야의 당업자들에게 명백할 것이다. 예를 들어, 드라이버들(37, 38, 41, 42, 45 및 46)이 제어기(32) 내부에 개시되었고, 트랜지스터들(17, 18, 21, 22, 25 및 26)이 제어기(32) 외부에 개시되었으나, 드라이버들 및 트랜지스터들은 모두 제어기(32)의 외부 또는 내부에 있을 수 있다. 본 기술 분야의 당업자들은 드라이버들(42 및 46)이 각각의 PWM 제어기(36, 40 또는 44)내의 로직이 다른 로직(드라이버들(41, 42, 45 및 46)의 로직 기능에 더하여)을 제공할 수 있기 때문에, 개별 로직 게이트들이 아닐 수 있다는 것을 이해할 것이다. 예를 들어, 각각의 PWM 제어기(36, 40 및 44)내의 로직은 출력(14)상의 전압 값을 보다 빠르게 감소시키기 위하여 인에이블되도록 바닥부 트랜지스터를 유지시킬 수 있다. 또한, 회로들(67 및 68)에 대하여 개시된 로직은 단지 도식적인 것이며, 입력들(63)상에 수신된 상태 신호의 값의 변화를 검출하고, 응답하여 제어기(32)가 적어도 하나의 PWM 구동 신호를 형성하는 것을 금지하는 다른 실행들에 의해 교체될 수 있다. 제어기(32)는 금지되는 PWM 구동 신호들의 개수를 제어하기 위하여 입력(61)과 같은 추가의 제어 입력들을 가질 수 있다.
도 1은 본 발명에 따른 효율적인 전력 공급 제어기의 예시적인 일 실시예를 포함하는 계산 사용 시스템의 일부의 일 실시예를 개략적으로 도시한다.
도 2는 본 발명에 따른 도 1의 계산 사용 시스템 내에 신호들 및 계산 사용 시스템의 다양한 상태들을 그래프 형태로 도시한다.
도 3은 본 발명에 따른 도 1의 효율적인 전력 공급 제어기의 선택적 회로의 예시적인 일 실시예를 개략적으로 도시한다.
도 4는 본 발명에 따른 도 1의 효율적인 전력 공급 제어기의 일부의 예시적인 일 실시예의 블럭도를 개략적으로 도시한다.
도 5는 본 발명에 따른 도 1의 효율적인 전력 공급 제어기를 포함하는 반도체 디바이스의 확대된 평면도를 개략적으로 도시한다.

Claims (5)

  1. 전력 공급 제어기로서,
    다수의 PWM 구동 신호들을 형성하도록 구성되는 다수의 PWM 회로들로서, 각각의 상기 PWM 회로는 출력 전압을 원하는 값으로 조절하도록 전력 스위치를 작동시키기 위하여 상기 다수의 PWM 구동 신호들의 PWM 구동 신호를 형성하도록 구성되며, 각각의 상기 PWM 구동 신호는 상기 다수의 PWM 구동 신호들의 다른 PWM 구동 신호들에 비하여 위상이 스큐(skew)되는, 상기 다수의 PWM 회로들;
    기준 신호를 형성하도록 구성되는 기준 회로;
    상기 출력 전압을 나타내는 피드백 신호를 수신하도록 구성되는 피드백 입력부로서, 상기 다수의 PWM 회로들은 제어 루프에서 상기 피드백 신호를 이용하고 상기 PWM 구동 신호들의 듀티 사이클(duty cycle)을 제어하도록 상기 기준 신호를 이용하는, 상기 피드백 입력부;
    컴퓨터로부터 다수의 전압 요구 신호들을 수신하고, 응답하여 상기 컴퓨터에 의해 요구되는 전압의 증가 또는 감소 중 하나를 나타내는 제1 제어 신호를 형성하도록 구성되고, 또한 상기 컴퓨터에 의해 요구되는 전압의 상기 증가 또는 감소 중 다른 하나를 나타내는 제2 제어 신호를 형성하도록 구성되는 제1 회로; 및
    상기 제1 제어 신호를 수신하고, 상기 컴퓨터에 의해 요구되는 전압의 감소를 나타내는 상기 제1 제어 신호에 응답하여 그리고 상기 피드백 신호의 값에 독립적으로 상기 다수의 PWM 구동 신호들 중 적어도 하나의 PWM 구동 신호를 형성하는 것을 금지하도록 구성되고, 또한 상기 제2 제어 신호에 응답하여 상기 다수의 PWM 구동 신호들 중 상기 적어도 하나의 PWM 구동 신호의 형성을 후속하여 재-인에이블(re-enable)시키도록 구성되는 로직 회로를 포함하는, 전력 공급 제어기.
  2. 제1항에 있어서,
    입력 제어 신호를 수신하고, 상기 제1 제어 신호의 상태에 독립적으로 상기 입력 제어 신호의 무효(negated) 상태에 응답하여 상기 다수의 PWM 구동 신호들 중 적어도 하나의 PWM 구동 신호를 응답적으로 디스에이블시키도록 구성되는, 전력 공급 제어기.
  3. 전력 제어기를 형성하는 방법으로서,
    다수의 PWM 구동 신호들을 형성하도록 다수의 PWM 회로들을 구성하는 단계로서, 각각의 상기 PWM 회로는 출력 전압을 원하는 값으로 조절하도록 전력 스위치를 작동시키기 위하여 PWM 구동 신호를 형성하도록 구성되며, 각각의 상기 PWM 구동 신호는 상기 다수의 PWM 구동 신호들의 다른 PWM 구동 신호들에 비하여 위상이 스큐되는, 상기 다수의 PWM 회로들을 구성하는 단계;
    상기 출력 전압의 값을 나타내는 피드백 신호 또는 상기 출력 전압을 수신하는 부하에 공급되는 전류의 값을 나타내는 전류 감지 신호 중 하나인 감지 신호를 수신하도록 상기 전력 제어기를 구성하는 단계;
    값을 갖는 다수의 상태 신호들을 수신하고, 상기 피드백 신호의 값에 상관없이 상기 상태 신호들의 값의 감소에 응답하여 제1 제어 신호를 나타내도록 상기 전력 제어기를 구성하고, 또한 상기 피드백 신호의 값에 상관없이 상기 상태 신호들의 값의 증가에 응답하여 제2 제어 신호를 나타내도록 상기 전력 제어기를 구성하는 단계로서, 상기 다수의 상태 신호들은 상기 전력 제어기 외부의 컴퓨터로부터 수신되고, 상기 컴퓨터의 전압 요구를 나타내는, 상기 전력 제어기를 구성하는 단계; 및
    상기 제1 제어 신호에 응답하여 적어도 하나의 PWM 구동 신호를 형성하는 것을 금지하고, 상기 제2 제어 신호에 응답하여 상기 적어도 하나의 PWM 구동 신호를 후속하여 재-인에이블시키도록 상기 전력 제어기를 구성하는 단계를 포함하는, 전력 제어기 형성 방법.
  4. 전력 제어기를 형성하는 방법으로서,
    다수의 PWM 구동 신호들을 형성하도록 다수의 PWM 회로들을 구성하는 단계로서, 각각의 상기 PWM 회로는 출력 전압을 원하는 값으로 조절하도록 전력 스위치를 작동시키기 위하여 PWM 구동 신호를 형성하도록 구성되며, 각각의 상기 PWM 구동 신호는 상기 다수의 PWM 구동 신호들의 다른 PWM 구동 신호들에 비하여 위상이 스큐되는, 상기 다수의 PWM 회로들을 구성하는 단계;
    상기 출력 전압을 나타내는 피드백 신호를 수신하도록 상기 전력 제어기를 구성하는 단계;
    부하로부터 다수의 상태 신호들을 수신하도록 상기 전력 제어기를 구성하는 단계로서, 상기 다수의 상태 신호들은 상기 부하에 의해 요구되는 전압을 나타내고 상기 부하의 저 전력 작동 모드를 나타내는 단일 신호가 없는, 상기 전력 제어기를 구성하는 단계;
    상기 다수의 상태 신호들을 제1 제어 신호로 변환하고 상기 제어 신호 및 상기 피드백 신호에 응답하여 상기 다수의 PWM 구동 신호들의 듀티 사이클을 제어하도록 상기 전력 제어기를 구성하는 단계; 및
    상기 다수의 상태 신호들의 값을 디코딩하고, 상기 피드백 신호의 값에 상관없이 상기 다수의 상태 신호들의 값에 응답하여 상기 다수의 PWM 구동 신호들 중 적어도 하나의 PWM 구동 신호를 형성하는 것을 금지하도록 상기 전력 제어기를 구성하고, 또한 상기 피드백 신호의 값에 상관없이 상기 다수의 상태 신호들의 값의 변화에 응답하여 상기 적어도 하나의 PWM 구동 신호를 형성하는 것을 후속하여 재-인에이블시키도록 상기 전력 제어기를 구성하는 단계를 포함하는, 전력 제어기 형성 방법.
  5. 제4항에 있어서,
    상기 다수의 상태 신호들을 수신하도록 상기 전력 제어기를 구성하는 단계는, 상기 다수의 PWM 구동 신호들 중 일부의 상기 PWM 구동 신호들을 제외한 전부를 형성하는 것을 금지하도록 상기 전력 제어기를 구성하는 단계를 포함하는, 전력 제어기 형성 방법.
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