TWI474617B

TWI474617B - 多相電源供電電路

Info

Publication number: TWI474617B
Application number: TW100102916A
Authority: TW
Inventors: song-lin Tong; Ling-Ling Shen
Original assignee: Hon Hai Prec Ind Co Ltd
Priority date: 2011-01-26
Filing date: 2011-01-26
Publication date: 2015-02-21
Also published as: TW201233059A

Description

多相電源供電電路

本發明涉及一種多相電源供電電路。

現有的CPU的多相電源供電電路中，通過PWM晶片輸出多相控制訊號給多顆驅動晶片，各驅動晶片各驅動一組MOSEFT管，MOSEFT管再通過一電感把12V電壓降到適合CPU的電壓，為CPU供電。所述PWM晶片在一時間週期對所述各相中電感的電壓進行取樣，將取樣的電壓除以比例係數獲得各相的電流，再將各相電流相加，除以相數即可獲得平均電流。PWM晶片根據獲得的平均電流調整輸出的脈衝寬度從而調整提供給CPU的電壓。現有的獲取電壓的方式係在各相的電感兩端並聯一個相同的RC電路，通過採樣RC電路上的電壓來獲取電感的電壓。

然而，在電路板上實際佈線時，各相RC電路的電壓輸出點與PWM晶片的電流感測端子之間的差分線對的長度並不相同。而長的差分線對在傳輸訊號時將受到更多的干擾，在採樣時間相同的情況下，從長差分線對獲取的資料更不準確，從而影響調節的效果。

有鑒於此，有必要提供一種提高採樣資料準確性的多相電源供電電路。

一種多相電源供電電路，其包括PWM晶片及複數個子電路。所述各子電路均包括一個電感、一個第一電阻、一個第一電容及一個差分線對。所述各子電路中的第一電阻與所述第一電容串聯後，再並聯於該子電路中的電感，所述差分線對均包括第一差分線及第二差分線。所述第一差分線一端電連接於所述第一電阻及第一電容的連接處，另一端電連接於所述PWM晶片的電流感測的一個端子。所述各子電路中還包括一個第二電阻及一個第二電容，所述第二電阻一端電連接於所述第一電容與所述電感的連接點，一端與所述第二電容串聯，所述第二電容的另一端接地，所述第二差分線一端電連接於所述第二電阻及第二電容的連接處，另一端電連接於所述PWM晶片的電流感測的另一個端子，所述各子電路中的第二電容之間的電容大小的比值等於所述各子電路中的差分線對的長度大小的比值。

本發明提供的電源供電電路通過按照各子電路中的差分線對的長度大小等比例設置第二電容的電容大小，從而延長了長差分線對的採樣時間，增加了採樣數量，提高了採樣資料的準確性。

下面將結合附圖，對本發明作進一步的詳細說明。

請參閱圖1，本發明提供的多相電源供電電路100，其包括PWM晶片(脈衝寬度調製晶片)110及複數個子電路120。本實施方式中，所述多相電源供電電路100為四相供電電路，包括四個子電路120。所述各子電路120均包括一個驅動晶片20、一組MOSEFT管(功率場效應電晶體)30、一個電感40、一個第一電阻51、一個第一電容52、一個第二電阻61、一個第二電容62及一個差分線對70。

所述PWM晶片110與所述各驅動晶片20均電連接，用於將四相控制訊號分別輸出給所述四個驅動晶片20。所述各驅動晶片20分別與所述各組MOSEFT管30電連接，用於驅動各組MOSEFT管30通斷。所述各組MOSEFT管30均電連接一所述電感40，所述電感40用於將輸入電壓Vin降低為提供CPU工作的電壓Vout。

所述各子電路120中的第一電阻51與所述第一電容52串聯後，再並聯於所述電感40。所述第一電容52的電壓與所述電感40的電流成正比，滿足公式V=k×I×DCR，V為第一電容52兩端的電壓，k為比例係數，I為所述電感40所在相的電流，DCR為電感的寄生電阻。通過獲取所述第一電容52的電壓值，所述PWM晶片110將取樣的電壓除以比例係數即獲得所述電感40的電壓，再將所述電感40的電壓除以所述電感40的寄生電阻的阻值即可獲得該相應相的電流。

所述各子電路120中的所述第二電阻61的一端61a電連接於所述第一電容52與所述電感40的連接點。本實施方式中，所述第二電阻61的一端61a電連接於所述電感40的一端41。所述第二電阻61的另一端61b電連接所述第二電容62的一端62a，所述第二電容62的另一端62b接地。

所述各子電路120中的差分線對70均包括第一差分線71及第二差分線72。所述第一差分線71一端71a電連接於所述第一電阻51及第一電容52的連接處，另一端71b電連接於所述PWM晶片110的一個用於電流感測的端子11。本實施方式中，所述第一差分線71一端71a電連接於所述第一電容52的一端52a。所述第二差分線72的一端72a電連接於所述第二電阻61及第二電容62的連接處，另一端72b電連接於所述PWM晶片110的用於電流感測的另一個端子12。本實施方式中，所述第二差分線72的一端72a電連接於所述第二電容62的一端62a。

所述各子電路120中的第二電容62之間的電容大小的比值等於所述各子電路120中的差分線對70的長度大小的比值。假設四個第二電容62的電容值分別係C1、C2、C3、C4，四對差分線對70的長度分別係L1、L2、L3、L4。以C4為基準，則C1=C4×L1/L4；C2=C4×L2/L4；C3=C4×L3/L4。由於所述第二電阻61與所述第二電容62組成RC電路，且RC電路滿足“電阻×電容×時間常數=延時時間”的條件，所以通過按照差分線對70的長度的比例選擇四個第二電容62的值，能夠起到延長各子電路120中的電壓採樣時間的作用。而由於所述差分線對70長度越長，在資料傳輸中受到的雜訊干擾就越多。本發明中通過增加各子電路120中的電壓採樣時間，能夠增加採樣點的數量，從而在計算資料時，降低雜訊對資料的影響，獲得更準確的資料。為了獲得更好的抗干擾能力，所述第二電阻61與所述第二電容62組成RC電路的延遲時間應小於等於30奈秒，所述第二電阻61的阻值小於300歐姆，所述第二電容62的電容值小於270皮法。本實施方式中，所述第二電阻61均為200歐姆，所述C1為69皮法、C2為94皮法、C3為106皮法、C4為150皮法。

另外，本領域技術人員可在本發明精神內做其他變化，但是，凡依據本發明精神實質所做的變化，都應包含在本發明所要求保護的範圍之內。

100．．．多相電源供電電路

110．．．PWM晶片

11、12．．．電流感測的端子

120．．．子電路

20．．．驅動晶片

30．．．MOSEFT管

40．．．電感

41．．．電感的一端

51．．．第一電阻

52．．．第一電容

52a．．．第一電容的一端

61．．．第二電阻

61a、61b．．．第二電阻一端

62．．．第二電容

62a、62b．．．第二電容的一端

70．．．差分線對

71．．．第一差分線

71a、71b．．．第一差分線的一端

72．．．第二差分線

72a、72b．．．第二差分線的一端

圖1為本發明的多相電源供電電路的示意圖。