KR101458888B1 - 단채널의 저전압，중전압 및 고전압 ｃｍｏｓ 장치 - Google Patents

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Abstract

저전압, 중전압 및 고전압의 CMOS 장치는 소스 및 드레인과 게이트 아래로 연장하지만, 상기 게이트의 중간을 통과하지 않는 소스 및 드레인과 동일한 전도성 형태의 상부 버퍼층과, 상기 상부 버퍼층의 아래에 연장하고, 상기 게이트 아래에 두 개의 벌크 버퍼층의 중첩을 형성하며 상기 게이트의 중간을 통과하는 상기 상부 버퍼층에 반대하는 전도성 형태의 하부 버퍼층을 구비한다. 상기 상부 버퍼층과 하부 벌크 버퍼층은 두 개의 마스킹층을 사용하여 NMOS 및 PMOS FET 모두를 위해 주입될 수 있다. 중전압과 고전압의 장치를 위해, 상기 하부 벌크 버퍼층과 함께 상기 상부 버퍼층은 리서프(resurf) 영역을 제공한다.
에피택셜층, 게이트, 소스, 드레인, 버퍼층, 벌크 버퍼층, 게이트 산화물, 중첩, NMOS, PMOS, 전계 산화물

Description

단채널의 저전압，중전압 및 고전압 ＣＭＯＳ 장치{SHORT CHANNEL LV, MV, AND HV CMOS DEVICES}
본 발명은 상보성 MOSFETS에 관한 것이며, 더 상세하게는 LV, MV 및 HV 실시형태를 가지는 CMOS 단채널 장치에 관한 것이다.
단채널을 구비한 MOSFET는 종래의 MOSFET에 비해 그들이 칩 상에서 보다 적은 면적을 사용하여 칩 상의 더 많은 기능을 허용하며, 저항(Ron)이 낮고, 더 빠른 스위칭 특성을 가진다는 점에서 유익하다. 그러나, 채널 단축은 일반적으로 "단채널 효과"로서 공지된 불이점을 보통 야기한다. 상기 효과는 장치의 신뢰성에 영향을 미치며, 장치의 Ron을 떨어뜨릴 수 있는 게이트 산화막으로의 및 장치 기판으로의 HCI(hot carrier injection)을 포함한다. 또 다른 단채널 효과는 장치의 펀치 쓰루 전압(punch through voltage)의 감소이며, 따라서 장치의 드레인-소스 항복 전압(BVdSS)의 감소이다. 상기 효과는 중전압 및 고전압의 응용물에 사용되는 MOSFET에 특히 문제가 되는데, 특히 상기 MOSFET가 저전압 회로와 동일한 다이(die) 상에 있는 경우에 문제가 된다.
그러므로, 선행기술의 단채널 MOSFET에 비해 이들 단채널 효과를 감소시키는 단채널의 LV, MV 및 HV CMOS 장치가 바람직하다.
또한, LV 장치와 동일한 다이에 놓일 수 있는 단채널의 MV 및 HV CMOS 장치가 또한 바람직하다.
본 발명은, 그의 일 형태에서, 기판상에 P- 에피택셜층(epitaxial layer)을 가지며, 상기 에피택셜층에 소스와 드레인이 형성되어 상기 에피택셜층 상의 게이트 산화막에 놓인 게이트의 반대측면 상에 위치되는 N 채널 MOSFET(NMOS)을 포함한다. 제1의 N형 버퍼층이 소스 아래로부터 에피택셜층의 상면에서 상기 소스에 가장 근접한 게이트의 제1 에지(edge)와 상기 게이트의 중간 사이에 있는 위치에 측면으로 연장하며, 제2의 N형 버퍼층이 드레인 아래로부터 에피택셜층의 상면에서 상기 드레인에 가장 근접한 게이트의 제2 에지와 상기 게이트의 중간 사이에 있는 위치에 측면으로 연장한다. 또한, 제1의 P형 하부 벌크층(bulk layer)이 상기 제1의 N형 버퍼층 아래로부터 소스보다 드레인에 근접한 에피택셜층 상면에서 게이트 아래 위치에 측면으로 연장하고, 제2의 P형 하부 벌크층이 상기 제2의 N형 버퍼층 아래로부터 드레인보다 소스에 근접한 에피택셜층 상면에서 게이트 아래 위치에 측면으로 연장하며, 상기 제1 및 제2의 P형 벌크층은 게이트 아래 영역에서 서로 중첩(overlay)한다.
본 발명은, 그의 또 다른 형태에서, N-터브(tub)가 형성된 에피택셜층을 기판상에 가지는 P 채널 MOSFET(PMOS)를 포함한다. 소스와 드레인이 상기 에피택셜층에 형성되어 상기 에피택셜층에 놓인 게이트의 반대 측면의 게이트에 위치된다. 제1의 P형 버퍼층이 소스 아래로부터 에피택셜층의 상면에서 상기 소스에 가장 근접한 게이트의 제1 에지와 상기 게이트 중간 사이의 위치에 측면으로 연장하며, 제2 P형 버퍼층이 드레인 아래로부터 에피택셜층의 상면에서 상기 드레인에 가장 근접한 게이트의 제2 에지와 상기 게이트의 중간 사이의 위치에 측면으로 연장한다. 또한, 제1의 N형 벌크층이 상기 제1 P형 버퍼층 아래로부터 소스보다 드레인에 근접한 에피택셜층의 상면에서 게이트 아래 위치에 측면으로 연장하며, 제2의 N형 벌크층이 상기 제2의 P형 버퍼층 아래로부터 드레인보다 소스에 근접한 에피택셜층의 상면에서 게이트 아래 위치에 측면으로 연장하며, 상기 제1 및 제2의 N형 벌크층은 상기 게이트 아래 영역에서 서로 중첩한다.
본 발명은 그의 또 다른 형태에서, 기판상에 형성되어 한 쌍의 상보성 N 채널 MOSFET(NMOS) 및 P 채널 MOSFET(PMOS)(CMOS) 장치를 포함하며, 상술한 NMOS FET와 상술한 PMOS FET를 구비한다.
또 다른 형태에서, 본 발명은 P+ 기판상에 P- 에피택셜층을 성장시키고, 상기 에피택셜층에 놓인 게이트 산화막을 형성하고, 상기 게이트 산화막에 게이트를 형성함에 의해 N 채널 MOSFET(NMOS)를 형성하는 방법을 포함한다. 상기 방법은 또한, 게이트의 반대측면과 자기정렬된 두 개의 N형 상부 버퍼 영역과, 각각이 상기 상부 버퍼 영역 중의 하나 아래에 놓이고, 상기 게이트의 중간을 통과해 측면으로 연장하여 상기 게이트 아래에 겹치는, 상기 게이트의 반대측면과 자기정렬된 두 개의 P형 하부 벌크 버퍼 영역을 단일의 마스킹 동작(masking operation) 후에 형성하는 것을 포함한다.
또 다른 형태에서, 본 발명은 P+ 기판상에 P- 에피택셜층을 성장시키고, 상기 에피택셜층의 상면에 연장하는 상기 에피택셜층의 N-터브(tub)를 형성하고, 상기 에피택셜층에 놓인 게이트 산화막을 형성하고, 상기 게이트 산화막에 게이트를 형성함에 의해 P 채널 MOSFET(PMOS)를 형성하는 방법을 포함한다. 상기 방법은 또한, 게이트의 반대측면과 자기정렬되는 두 개의 P형 상부 버퍼 영역과, 각각이 상기 상부 버퍼 영역 중의 하나 아래에 놓이고, 상기 게이트의 중간을 통과해 측면으로 연장하여 상기 게이트 아래에 겹치는, 상기 게이트의 반대측면과 자기정렬된 두 개의 N형 하부 벌크 버퍼 영역을 단일의 마스킹 동작(masking operation) 후에 형성하는 것을 포함한다.
추가 형태에서, 본 발명은 상술한 과정에 따라 NMOS FET를 형성하고, 상술한 과정에 따라 N-터브가 측면으로 가로지르는 PMOS FET를 형성함에 의해 상보성 MOS(CMOS) 장치를 형성하는 방법을 포함한다.
이 발명의 특징 및 이점, 그리고 그들을 달성하는 방식이 첨부 도면과 함께 본 발명의 다양한 실시형태의 다음 기재를 참조하여 명백하게 더욱 이해될 것이다.
도 1a 및 도 1b는 본 발명에 따른 저전압(LV)의 N 채널 MOSFET(NMOS)와 LV의 P 채널 MOSFET(PMOS) 각각의 도식도이며,
도 2a 및 도 2b는 도 1a 및 도 1b에 나타난 LV NMOS와 LV PMOS 각각의 다른 실시형태의 도식도이며,
도 3a 및 도 3b는 본 발명에 따른 중전압(MV)의 N 채널 MOSFET(NMOS)와 MV의 P채널 MOSFET(PMOS) 각각의 도식도이며,
도 4a 및 도 4b는 도 3a 및 도 3b에 나타난 MV NMOS와 MV PMOS 각각의 다른 실시형태의 도식도이며,
도 5a 및 도 5b는 본 발명에 따른 고전압(HV)의 N 채널 MOSFET(NMOS)과 HV의 P채널 MOSFET(PMOS) 각각의 도식도이며,
도 6은 분리형 LV NMOS의 도식도이며,
도 7은 MV 또는 HV NMOS를 위한 분리 영역의 도식도이며,
도 8은 본 발명에 따른 상보성 MOS(CMOS) 장치를 형성하는데 사용될 수 있는 주요 처리 단계의 흐름도이며,
도 9는 본 발명에 따른 분할 게이트 산화물의 상보성 MOS(CMOS) 장치를 형성하는데 사용될 수 있는 주요 처리 단계의 흐름도이며,
도 10은 본 발명에 따른 분리형 NMOS FET를 구비한 상보성 MOS(CMOS) 장치를 형성하는데 사용될 수 있는 주요 처리 단계의 흐름도이며,
도 11은 표준 NMOS FET의 도식도이며,
도 12a와 도 12b는 본 발명의 LV NMOS와 도 11의 표준 NMOS FET의 시뮬레이트된 드레인 전류 밀도를 각각 도시하며,
도 13a와 도 13b는 본 발명의 LV NMOS와 도 11의 표준 NMOS FET의 시뮬레이트된 주파수 전이(Ft) 특징을 각각 도시하며,
도 14a와 도 14b는 본 발명의 LV NMOS와 도 11의 표준 NMOS FET의 시뮬레이트된 전도성(Transconductance) 특징을 각각 도시하며,
도 15a와 도 15b는 본 발명의 LV NMOS와 도 11의 표준 NMOS FET의 시뮬레이트된 임계전압 특징을 각각 도시하며,
도 16a와 도 16b는 본 발명의 LV NMOS와 도 11의 표준 NMOS FET의 시뮬레이트된 항복전압(BVdss) 특징을 각각 도시하며,
도 17a와 도 17b는 본 발명에 따라 만들어진 박막 게이트 산화물(thin gate oxide)을 가지는 실험 트랜지스터(ET:experimental transistor)에 대한 측정 전류-전압 및 BVdss 특징을 각각 도시하며,
도 17c는 도 17a 및 도 17b의 측정에 사용된 것으로서 동일한 ET의 측정 임계전압과 전도성(Transconductance)을 도시하며,
도 18a와 도 18b는 본 발명에 따라 만들어진 후막 게이트 산화물(thick gate oxide)을 가지는 ET에 대한 측정 전류-전압 및 BVdss 특징을 각각 도시하며,
도 18c는 도 18a 및 도 18b의 측정에 사용된 것으로서 동일한 ET의 측정 임계전압과 전도성(Transconductance)을 도시한다.
명료화를 위해서, 적절하다고 여겨지는 경우, 참조 번호가 대응하는 특징을 표시하기 위해 도면에서 반복된다는 것을 알게 될 것이다. 또한, 도면의 다양한 대상의 상대 크기는 일부 경우, 본 발명을 더 명확하게 도시하기 위해 왜곡되었다. 여기 제시된 실시예는 본 발명의 여러 실시형태를 도시하지만, 어떤 방식으로도 본 발명의 범위를 제한하는 것으로서 해석되어서는 안 된다.
이제 도면으로 넘어가면, 도 1a는 그 위에 P- 에피택셜(에피)층이 증착된 P+ 기판(12)을 가지는 저전압(LV) N 채널 MOSFET(NMOS)(10)의 도식도이다. 에피층(14)에는, 소스 실리사이드(18)가 상부에 위치되어 접촉하며, 그것에 연결된 소스 접촉(20)을 가지는 N+ 소스(16)가 형성된다. 또한, 에피층(14)에는, 드레인 실리사이드(24)가 상부에 위치되어 접촉하며, 그것에 연결된 드레인 접촉(26)을 가지는 N+ 드레인(22)이 형성된다. 소스(16)와 드레인(22) 사이에는, 에피층(14)과의 사이에 게이트 산화물(30)을 가지는 게이트(28)가 수평으로 위치된다. 상기 게이트(28) 위에 위치되어 연결된 게이트 실리사이드(32)는 그것에 연결된 게이트 접촉(34)을 가진다. 게이트(28) 및 게이트 산화물(30)은 에피층(14) 상면에서 소스 실리사이드(18)와 드레인 실리사이드(24)에 수평으로 연장하는 측벽면 산화물(36,38)을 가진다.
N+ 소스(16)와 N+ 드레인(22) 모두는 그들 아래에 형성되어 상기 드레인(22)과 소스(16)를 향해 각각 수평으로 연장하는 두 개의 버퍼층을 각각 구비한다. 소스(16) 아래의 상부 버퍼층(40) 및 드레인(22) 아래의 상부 버퍼층(42)은, 에피층(14) 상면에서 게이트(28)의 가장 근접한 각 가장자리와 상기 게이트(28)의 중간 사이에 수평으로 연장하는 N형 영역이다. 소스(16) 아래에 있는 여기서 때때로 하부 벌크 버퍼층(44)으로 언급되는 하부 버퍼층(44)과, 드레인(22) 아래에 있는 여기서 때때로 하부 벌크 버퍼층(46)으로 언급되는 하부 버퍼층(46)은 각각이 게이트(28)의 중심을 수평으로 통과하여 두 층(44,46)이 게이트(28) 아래에 안부 영역(saddle region)(48)을 형성하도록 서로 중첩(overlay)하는 P형 영역이다.
도 1b는 도 1a에 상보적인 CMOS이다. 도 1b는 위에 P- 에피층(14)이 증착된 P+ 기판(12)과 상기 에피층(14)에 형성되어 상기 에피층(14)의 상면으로 연장하는 N-터브(66)를 가지는 저전압(LV) P 채널 MOSFET(PMOS)(60)의 도식도이다. 상기 에피층(14)의 N- 터브(66)에는, 소스 실리사이드(70)가 상부에 위치되어 접촉하며, 그것에 연결된 소스 접촉(72)을 가지는 P+ 소스(68)가 형성된다. 또한, 에피층(14)의 N- 터브(66)에는, 드레인 실리사이드(76)가 상부에 위치되어 접촉하며, 그것에 연결된 드레인 접촉(78)을 가지는 P+ 드레인(74)이 형성된다. 소스(68)와 드레인(74) 사이에는, 상기 에피층(14)과의 사이에 게이트 산화물(82)을 가지는 게이트(80)가 수평으로 위치된다. 상기 게이트(80) 위에 위치되어 연결된 게이트 실리사이드(84)는 그것에 연결된 게이트 접촉(86)를 가진다. 게이트(80) 및 게이트 산화물(82)은 에피층(14)의 상면에서 소스 실리사이드(70)와 드레인 실리사이드(76)로 수평으로 연장하는 측벽면 산화물(88,90)을 가진다.
P+ 소스(68)와 P+ 드레인(74) 모두는 그들 아래에 형성되어 상기 드레인(74)과 소스(68)를 향해 수평으로 연장하는 두 개의 버퍼층을 각각 구비한다. 소스(68) 아래의 상부 버퍼층(92) 및 드레인(74) 아래의 상부 버퍼층(94)은, 에피층(14) 상면에 있는 게이트(80)의 가장 근접한 각 가장자리와 게이트(80)의 중간 사이에 수평으로 연장하는 P형 영역이다. 소스(68) 아래에 있는 여기서 때때로 하부 벌크 버퍼층(96)으로 언급되는 하부 버퍼층(96)과, 드레인(74) 아래에 있는 여기서 때때로 하부 벌크 버퍼층(98)으로 언급되는 하부 버퍼층(98)은 각각이 게이트(80)의 중심을 수평으로 통과하여 두 영역(96,98)이 게이트(80) 아래에 안부 영역(saddle region)을 형성하도록 서로 중첩하는 N형 영역이다.
도 1a와 도 1b에 보이는 LV NMOS 및 LV PMOS 장치는 도 11에 나타난 형태의 표준 단채널 NMOS FET에 비해 향상된 동작 특징을 제공한다. 이들 향상된 특징은 다음 중의 하나 이상을 포함한다: 더 높은 펀치-쓰루 전압, 더 높은 항복 전압(BVdss), 더 낮은 저항(Ron), 더 낮은 드레인-소스 정전용량(Cds), 더 높은 전도성(transconductance)(gm), 더 빠른 스위칭 속도 및 Ron,gm, 및 드레인 포화 전류(IDsat)의 최소 저하. 이중 버퍼층(dual buffer layers)(40,44;42,46;92,96;94,98)과 결합된 안장형 도핑 프로파일(saddle shaped doping profiles)(48,100)은 향상된 펀치 쓰루 전압과 더 높은 BVdss를 제공하기 위해 소스/드레인 접합에 대한 등급별(graded) 도핑 프로파일을 생성한다. 상기 등급별 도핑 프로파일은 또한, 더 낮은 Cds을 제공하기 위해 드레인 및 소스 소모 영역을 증가시키며, 이는 차례로 더 빠른 스위칭 속도를 제공한다. 상부 버퍼층(40,42,92,94)의 측벽면 스페이서(36,38,88,90) 아래의 깊이 및 수평 연장부는 채널 전자 또는 홀이 에피층(14)에 상대적으로 깊게 확산되어, HCI (hot carrier injection) 효과를 최소화하고, 이로써 Ron,gm, 및 IDsat의 하락을 줄이며, 낮은 Ron에 유효한 소채널 길이를 제공하게 한다. 상기 낮은 Ron 및 낮은 Cds은 향상된 gm을 제공한다.
도 2a 및 도 2b는 분할 게이트 산화물 장치(106,120)를 형성하기 위해 변형된 그들의 게이트와 게이트 산화물을 구비한, 도 1a 및 도 1b에 각각 도시된 장치(10,60)이다. 도 2a에서, LV NMOS 장치(106)는 두 두께를 가진 분할 게이트 산화물(114)을 구비한 게이트(112)와, 소스(16)에 가장 근접한 게이트(112) 부분 아래에 있는 박막 게이트 산화물부(116)와, 드레인(22)에 가장 근접한 게이트(112) 부분 아래에 있는 후막 게이트 산화물부(118)를 가진다. 도 1a의 상부 버퍼층(40,42)에 대응하는 상부 버퍼층(108,110)이 게이트(112) 아래에 측면으로 더 연장한다. 드레인(22) 아래의 상부 버퍼층(110)은 박막 게이트 산화물부(116)과 후막 게이트 산화물부(118) 사이의 대략 경계에 연장한다. 도 2b에서, LV PMOS 장치(120)는 두 두께를 가진 분할 게이트 산화물(124)을 구비한 게이트(122)와, 소스(68)에 가장 근접한 게이트(122) 부분 아래의 박막 게이트 산화물부(126)와, 드레인(74)에 가장 근접한 게이트(122) 부분 아래의 후막 게이트 산화물부(128)를 가진다. 도 1b의 상부 버퍼층(92,94)에 대응하는 상부 버퍼층(130,132)이 게이트(124) 아래에 측면으로 더 연장한다. 드레인(74) 아래의 상부 버퍼층(132)은 박막 게이트 산화물부(126)와 후막 게이트 산화물부(128) 사이의 대략 경계에 연장한다.
분할 게이트(114,124)는 상기 분할 게이트 산화물(114,124)의 후막부(118,128)에서 게이트(112,122)와 에피층(14)의 확대된 분리(greater separation)로 밀러 피드백 정전용량(Miller feedback capacitance)을 감소시키며, 따라서 역전이 정전용량(reverse transfer capacitance)(Crss)을 낮춘다. 또한, 분할 게이트(112,122)는 각각 게이트(112,122)와 드레인(22,74) 사이의 전계 감소로 인한 HCI 문제를 줄인다. 유효 채널 길이가 분할 게이트 산화물(114,124)의 시너부(thinner sections)(116,126)의 길이로 줄기 때문에, 상기 장치(106,120)를 켜는데 필요한 게이트 전하가 낮아지기 때문에 gm이 향상된다.
도 1a의 장치(10), 도 1b의 장치(60), 도 2a의 장치(106), 및 도 2b의 장치(120)에서, 버퍼층(40,42,44,46,92,94,96,98,108,110,130,132)은 게이트(28,80,112,122)에 자기정렬 주입된다. 소스(16,68), 소스 실리사이드(18,70), 드레인(22,74) 및 드레인 실리사이드(24,76)는 게이트 측벽면 산화물(36,38,88,90)에 자기정렬되어 형성된다. NMOS 장치(10,106)의 상부 및 하부 버퍼층 모두는 P형 도핑 및 N형 도핑 양쪽에 대해 동일한 마스크를 사용하며, 이는 이온 주입에 의한 것일 수도 있다. 유사하게, PMOS 장치(60,120)의 상부 및 하부 버퍼층 모두는 P형 도핑 및 N형 도핑 양쪽에 대해 동일한 마스크를 사용한다. 따라서, CMOS 장치의 버퍼층을 형성하는데 두 개의 마스크만이 요구된다.
도 3a와 도 3b는 도 1a 및 도 1b에 있어서의 장치(10,60)의 중전압(MV) 버전(134,136)을 각각 도시한다. 도 3a 및 도 3b에서, 소스(16,68) 및 드레인(22,74)은 게이트(28,80)에 대하여 측면으로 일정한 간격을 두고 있다. 결과로서, 도 3a에서, 소스(16) 아래의 상부 버퍼층(138)과 하부 버퍼층(140)은 상기 소스(16)와 게이트(28) 사이에 리서프(resurf) 영역(142)을 형성한다. 유사하게, 드레인(22) 아래의 상부 버퍼층(144)과 하부 버퍼층(146)은 상기 드레인(22)과 게이트(28) 사이에 리서프(resurf) 영역(148)을 형성한다. 도 3b에서, 소스(68) 아래의 상부 버퍼층(150)과 하부 버퍼층(152)은 상기 소스(68)와 게이트(80) 사이에 리서프 영역(154)을 형성한다. 유사하게, 드레인(74) 아래의 상부 버퍼층(156)과 하부 버퍼층(158)은 상기 드레인(74)과 게이트(80) 사이에 리서프 영역(160)을 형성한다. 도 3a와 도 3b의 장치(134,136)가, 드레인 및 소스에 인가된 전압의 극성이 스위치 극성일 수 있는 응용물에 적합한 게이트(28,80)의 양쪽 측면 상에 리서프 영역(142,148,154,160)을 가질지라도, 드레인 전압이 소스 전압보다 항상 큰 응용물에 있어서, 상기 소스는 게이트로부터 측면으로 간격을 둘 필요가 없을 것이며, 따라서 장치의 크기를 줄일 수 있을 것이다.
도 4a와 도 4b의 장치(160,162)는 각각, 도 4a의 분할 게이트 산화물(114)과 도 4b의 분할 게이트 산화물(124), 도 4a의 상부 버퍼층(164,166), 및 도 4b의 상부 버퍼층(168,170)을 가지는 도 3a 및 도 3b의 장치(134,136)이다. 상부 버퍼층(164,166,168,170)은 각각, 도 3a 및 도 3b의 상부 버퍼층(138,144,150,156) 보다 그들의 각 게이트(114,124) 아래로 더 연장한다. 도 4a의 드레인(22) 아래의 상부 버퍼층(166)은 박막 산화물부(116)과 후막 산화물부(118) 사이의 대략 경계에 측면으로 연장한다. 유사하게, 도 4b의 드레인(74) 아래의 상부 버퍼층(170)은 박막 산화물부(126)와 후막 산화물부(128) 사이의 대략 경계에 측면으로 연장한다.
리서프 영역(142,148,154,160)은 리서프 형태의 드리프트 영역이 없는 종래의 NMOS 및 PMOS 트랜지스터에 비해 상부 버퍼(138,144,150,156)에 있어서의 더 높은 도핑 농도(doping concentration) 또는 게이트와 소스 및 드레인 간의 분리 감소를 허용한다.
도 5a와 도 5b는 도 1a와 도 1b의 장치(10,60)의 고전압(HV) 버전(180,182)을 각각 도시한다. 도 5a와 도 5b에 나타난 HV NMOS 및 HV PMOS 장치를 제조함에 있어서, 도 5a의 상부 버퍼층(184,186), 하부 버퍼층(192,194) 및 도 5b의 상부 버퍼층(188,190), 하부 버퍼층(196,198)은 도 5a의 전계 산화물 영역(field oxide region)(200,202)과 도 5b의 전계 산화물 영역(204,206) 아래에 장치의 드리프트 영역에 대해 형성된다. 전계 산화물을 통과할 수 있는 이들 버퍼층은 고 에너지 주입에 의해 형성되므로, 장치의 소스/드레인 및 게이트 영역에 위치되거나 전계 산화물 아래의 버퍼층에 관련된 상부 버퍼층 또는 하부 버퍼층에 대한 상이한 접합 깊이가 있다. 또한, 도 5a의 소스 및 드레인(224,226) 각각과 도 5b의 소스 및 드레인(228,230) 각각은 마스크로서 전계 산화물을 사용하여 형성된다. 소스 실리사이드(232)가 도 5a의 소스(224) 위에 형성되고, 드레인 실리사이드(234)가 드레인(226) 위에 형성된다. 소스 실리사이드(236)가 도 5b의 소스(228) 위에 형성되고, 드레인 실리사이드(238)가 드레인(230) 위에 형성된다.
도 5a에서, 게이트(240)는 두 개의 전계 산화물(200,202) 사이의 영역에 있는 게이트 산화물(242) 상에 놓이며, 상기 전계 산화물을 겹친다. 상기 게이트(240) 상에는 게이트 실리사이드(244)가 놓여 게이트 접촉(246)을 가진다. 유사하게, 도 5b에서, 게이트(248)가 두 전계 산화물(204,206) 사이의 영역에 있는 게이트 산화물(250)에 놓여, 상기 전계 산화물과 겹친다. 상기 게이트(248) 상에는 게이트 실리사이드(252)가 놓여 게이트 접촉(254)을 가진다. 도 5a 및 도 5b에서, 소스 실리사이드(232,236)는 각각 소스 접촉(256,258)을 가지며, 드레인 실리사이드(234,238)는 각각 드레인 접촉(260,262)을 가진다.
도 4a 및 도 4b와 유사하게, 리서프 영역(264,266,268,269)은 상부 및 하부 버퍼층에 의해 형성된다.
도 6은 N 싱크를 포함한 분리링(isolation ring)(272) 내부에 위치된 분리형 LV NMOS(270)의 도식도이다. 상기 분리링(272)은, 차례로 분리 접촉(isolation contacts)(276)을 가지는, 상기 분리링(272)의 N 싱크 표면상의 복수의 실리사이드층(274)을 가진다. 전계 산화물 영역(278,280,282,284)이 상기 실리사이드층(274) 외부 영역에 있는 상기 분리링(272)의 N 싱크 위에 놓인다. P- 에피층(14)에는, 상기 분리링(272)을 가로질러 연장하는 N 매립층(N buried layer)(286)과, 상기 매립층(286)의 상부에 놓여, 마찬가지로 상기 분리링(272)을 가로질러 연장하는 P- 바닥층(288)이 형성된다. 한 쌍의 P- 웰(290)로서 도 6에 도시된 제2 분리링이 전계 산화물 영역(280,282) 아래에 형성되어, P- 에피층(14)의 상면으로부터 바닥층(288)으로 연장한다. P- 바닥층(288) 및 P- 웰(290)의 도핑 농도는 P- 에피층(14)의 도핑 농도보다 대략 1000배(three orders of magnitude) 크다.
필수적으로 수평으로 확장되었음에도, 동일한 분리 구조가 도 7에 도시된 MV NMOS 장치 및 HV NMOS 장치와 함께 사용될 수 있고, 여기서 MV NMOS 장치 및 HV NMOS 장치는 타원체(oval)(296)에 삽입될 수 있다.
도 8은 각각, 도 1a, 도 1b, 도 3a 및 도 3b의 상보성 MOSFET(10,60,134,136)를 형성하기 위해 본 발명의 일 실시형태에 사용된 주요 과정 단계의 서열 목록(300)이다. 다음 표는 도 8의 흐름도에 있는 각 박스에 나타낸 기능의 설명을 포함한다.
Figure 112013019303701-pct00033
불필요한 혼잡을 피하기 위해, 상기 과정 단계의 다음 상술이 단지 도 1a 및 도 1b의 참조 번호와 관련하여 일반적으로 나타낼 것이다. 도 8에서 도시된 바와 같이, P-에피층(14)은 각각, 박스(302,304)에 표시된 P형 개시 웨이퍼 또는 기판(12) 상의 증착에 의해 형성된다. P MOSFET에서, N- 터브(66)는 박스(306)에 표시된 N-터브 마스크층을 사용하여 에피층(14)에 주입된다. 그때, 전계 산화물(도 5a 및 도 5b의 전계 산화물(200,202,204,206))은 박스(308)에서 표시된 바와 같이 성장한다. P-웰(290)은 분리 장치의 아키텍쳐(도 6 및 도 7)를 위한 p형 분리링의 일부로도 사용된다. 일부분이 게이트 산화물이 될 박막 산화막(thin oxide layer)은 박스(310)에 표시된 바와 같이 웨이퍼 상에 형성되며, 박스(312)에 표시된 바와 같이 레지스터 마스크(resistor mask)층을 사용하여 전계 산화물에 폴리 레지스터(poly resistor)의 증착과 마스킹이 뒤따른다. 게이트 마스크층을 사용하여, 폴리 게이트(28,80)는 박스(314)에 표시된 바와 같이 박막 산화막(thin oxide layer)에 형성된다.
NMOS 하부 버퍼층(44,46) 및 상부 버퍼층(40,42)이 박스(316)에 표시된 바와 같은 NMOS 버퍼 마스크층을 사용하여 주입되며, 박스(318)에 표시된 바와 같이 PMOS 버퍼 마스크층을 사용한 PMOS 하부 벌크 버퍼층(96,98) 및 상부 버퍼층(92,94)의 주입이 뒤따른다. 게이트 측벽면 산화물(36,38,88,90)이 박스(320)에 표시된 바와 같이 웨이퍼를 증착된 이산화규소로 커버하고, 상기 이산화규소를 이방성 에칭함에 의해 형성된다. NMOS 소스 및 드레인(16,22)이 박스(322)에 표시된 바와 같이 N+ 마스크층을 사용하여 주입되며, 박스(324)에 표시된 바와 같이 P+ 마스크층을 사용하여 PMOS 소스 및 드레인(68,74)의 주입이 뒤따른다. 소스 실리사이드(18,70), 게이트 실리사이드(32,84), 및 드레인 실리사이드(24,76)가 박스(326)에 표시된 바와 같이 실리사이드 마스크층을 사용하여 형성된다.
레벨간 유전체(interlevel dielectric)가 박스(328)에 표시된 바와 같이 증착되며, 박스(330)에 표시된 바와 같이 접촉 마스크층을 사용하여 접촉 개구부가 형성된다. 금속의 제1층이 박스(332)에 표시된 바와 같이 금속(1)의 마스크층을 사용하여 증착되어 에칭되고, 이 위에 금속간 유전체(intermetal dielectric)가 박스(334)에 의해 표시된 바와 같이 증착되며, 박스(336)에 표시된 바와 같이 비아 마스크층(vias mask layer)을 사용하여 에칭된다. 금속의 제2층이 박스(338)에 의해 표시된 바와 같이 금속(2)의 마스크층을 사용하여 증착되고 에칭되며, 박스(340)에 의해 표시된 바와 같이 보호막(passivation layer)의 증착이 뒤따르며, 이를 통해 와이어 접합 패드가 박스(342)에 의해 표시된 바와 같이 와이어 접합 패드 마스크층을 사용하여 노출된다(박스(328-342)에 표시된 과정에 의해 형성된 구조는 도면에 도시되지 않는다).
도 8에서 도시된 바와 같이, 15개의 마스킹층은 폴리 레지스터 마스킹층을 포함한, 도 1a, 도 1b, 도 3a 및 도 3b에 일부 도시된 2개의 금속 버전의 풀리 실리사이드의 상보성 MOSFET를 형성하기 위해 사용된다.
도 9는 각각, 도 1a, 도 1b, 도 3a, 도 3b, 도 5a 및 도 5b의 상보성 MOSFET(10,60;134,136;180,182) 및 도 2a, 도 2b, 도 4a 및 도 4b의 상보성 MOSFET(106,120;160,162)를 형성하기 위해 본 발명의 일 실시형태에 사용된 주요 과정 단계의 서열 목록(350)이다. 다음 표는 도 9의 흐름도에 있는 각 박스에 나타낸 기능의 설명을 포함한다.
Figure 112013019303701-pct00034
상기 과정 단계는 박스(352)에 표시된 바와 같은 후막 게이트 산화물을 성장시키기 위해 후막 게이트 산화물의 마스크층 사용을 부가한 도 8의 과정 단계와 동일하다. 도 1a, 도 1b,도 3a, 도 3b, 도 5a 및 도 5b의 상보성 MOSFET를 위해, 후막 산화물이 박스(310)에 표시된 박막 산화물보다 두꺼운 게이트 산화물을 형성하는데 사용된다. 도 2a, 도 2b, 도 4a 및 도 4b의 상보성 MOSFET를 위해, 박스(352)에 표시된 후막 게이트 산화물이 분할 게이트 산화물(114,124)의 두꺼운 측면을 형성하기 위해 사용된다.
도 10은 도 6 및 도 7에 사용된 분리형 NMOS FET를 형성하기 위해 본 발명의 일 실시형태에 사용된 주요 처리 단계의 순서 목록(360)이다. 다음 표는 도 10의 흐름도에 있는 각 박스에 의해 나타낸 기능의 설명을 포함한다.
Figure 112013019303701-pct00035
도 10에서 보여진 바와 같이, 박스(362)에 의해 표시된 매립층의 마스크층을 사용하여 N 매립층(286)과 P- 매립층(288)을 형성하는 추가 처리 단계는 도 9의 처리 단계에 부가되었다. 또한, 박스(364)에 표시된 바와 같이, N 싱크 분리링(272)의 부가 단계가 부가되었다.
도 11은 P+ 기판(382)과, P- 에피층(384)과, 상기 에피층(384)에 형성되어, 상기 에피층(384)의 상면에 연장하는 P 웰(386)을 가지는 표준 NMOS 장치(380)의 도식도이다. N+ 소스 및 드레인 영역(388,390)이 각각 에피층(384)의 상면에 형성되어, 게이트 측벽면 산화물(394,396)을 가지는 게이트(392)의 반대 측면 상에 있다. 소스 실리사이드(398)와, 드레인 실리사이드(402)와 게이트 실리사이드(400)가 소스(388), 게이트(392) 및 드레인(390) 상에 각각 놓인다. 두 개의 얕은 N LDD(shallow N low doped drain) 영역(404,406)이 각각, 게이트 측벽면 산화물(394,396) 아래에 놓이며, 소스(388)와 드레인(390)에 각각 접촉한다.
도 12a, 도 13a, 도 14a, 도 15a 및 도 16a는 0.35 미크론의 게이트 길이를 가지는 도 1에 도시된 형태의 5 볼트의 LV NMOS FET(10)의 2-D 시뮬레이트된 Si 레벨의 동작 특징을 도시하며, 도 12b, 도 13b, 도 14b, 도 15b 및 도 16b는 도 11에 도시된 형태의 표준 5 볼트의 NMOS FET(380)의 2-D 시뮬레이트된 Si 레벨의 동작 특징을 도시한다. 도 12a와 도 12b는 각 트랜지스터의 측정 드레인 특징을 도시한다. 볼 수 있는 바와 같이, NMOS FET(10)는 표준 NMOS FET(380)보다 높은 드레인 전류 밀도를 가진다. NMOS FET(10)가 8V의 BVdss를 가지는 0.853 mA/미크론의 최대 2-D 드레인 전류 밀도를 가지는 한편, 표준 NMOS FET(380)는 8V의 BVdss를 가지는 0.462 mA/미크론의 최대 드레인 전류 밀도를 가지며, 드레인 전류 밀도의 85% 증가를 나타낸다. 도 13a 및 도 13b는 각 진성 트랜지스터(intrinsic transistors)의 측정 주파수 전이(Ft)를 도시한다. 볼 수 있는 바와 같이, NMOS FET(10)는 표준 NMOS FET(380)보다 높은 Ft를 가진다. NMOS FET(10)는 43 GHz의 최대 Ft를 가지는 한편, 표준 NMOS FET(380)는 23 GHz의 최대 Ft를 가지며, 1.87배 빠른 Ft를 나타낸다. 도 14a와 도 14b는 각 진성 트랜지스터의 측정 전도성(transconductance)을 도시한다. 볼 수 있는 바와 같이, NMOS FET(10)는 2.20×10-4 지멘스(Siemens)의 최대 전도성(peak transconductance)을 가지는 한편, 표준 NMOS FET(380)는 1.35×10-4 지멘스의 최대 전도성을 가지며, 전도성의 63% 증가를 나타낸다.
도 15a와 도 15b는 양쪽 장치가 115Å의 게이트 산화물과 함께 0.7V의 임계 전압을 가지는 것을 도시하며, 도 16a와 도 16b는 양쪽 장치가 약 8V의 BVdss를 가지는 것을 도시한다.
도 17a-도 18c는 도 3a에 도시된 형태의 MV NMOS FET(134)를 위한 실험 트랜지스터(ET) 데이터를 도시한다. 도 17a-17c는 26.8V의 BVdss에서 약 24.6 mOhm·mm2의 Rsp를 가지는 박막 게이트 산화물(115Å)을 구비한 ET의 측정 특징이다. 도 17a에서, 곡선(420)은 5V의 게이트-소스 전압(Vgs)에 대한 측정 드레인 전류 대 드레인-소스 전압 특징을 도시하며, 곡선(422)은 5V의 Vgs에 대한, 곡선(424)은 3V의 Vgs에 대한, 곡선(426)은 2V의 Vgs에 대한, 곡선(428)은 1V의 Vgs에 대한, 곡선(430)은 0V의 Vgs에 대한 것이다. 도 17b는 ET의 측정 항복 전압 특징을 도시하며, 도 17c는 ET의 측정 임계 전압 특징(곡선(440))과 전도성(곡선(442))을 도시한다.
도 18a-도 18c는 22.6V의 BVdss에서 약 21.8 mOhm·mm2의 Rsp를 가지는 후막 게이트 산화물(425Å)을 구비한 ET의 측정 특징이다. 도 18a에서, 곡선(450)은 16V의 게이트-소스 전압(Vgs)에 대한 측정 드레인 전류 대 드레인-소스 전압 특징을 도시하며, 곡선(452)은 14V의 Vgs에 대한, 곡선(454)은 12V의 Vgs에 대한, 곡선(456)은 10V의 Vgs에 대한, 곡선(458)은 8V의 Vgs에 대한, 곡선(460)은 6V의 Vgs에 대한, 곡선(462)은 4V의 Vgs에 대한, 곡선(464)은 2V의 Vgs에 대한 것이다. 도 18b는 ET의 측정 항복 전압 특징을 도시하며, 도 18c는 ET의 측정 임계 전압 특징(곡선(470))과 전도성(곡선(472))을 도시한다.
본 발명이 특정 실시형태와 관련하여 기술되었지만, 본 발명의 범위를 벗어나지 않고 다양한 변화가 만들어질 수 있으며, 균등물이 대신될 수 있음이 본 기술 분야의 당업자에 의해 이해될 것이다. 또한, 다수의 변형이 본 발명의 범위를 벗어나지 않고 본 발명의 개시에 대해 특정 상황 또는 제재를 채택하도록 이루어질 수 있다.
따라서, 본 발명은 이 발명을 실행하기 위해 계획된 최적 방식과 같은 개시된 특정 실시형태에 제한되지 않으며, 본 발명은 첨부된 청구항의 범위 및 사상의 범위 내의 모든 실시형태를 포함할 것을 의도한다.
도 1a와 도 1b에 보이는 LV NMOS 및 LV PMOS 장치는 도 11에 나타난 형태의 표준 단채널 NMOS FET에 비해 향상된 동작 특징을 제공한다. 이들 향상된 특징은 다음 중의 하나 이상을 포함한다: 더 높은 펀치-쓰루 전압, 더 높은 항복 전압(BVdss), 더 낮은 저항(Ron), 더 낮은 드레인-소스 정전용량(Cds), 더 높은 전도성(transconductance)(gm), 더 빠른 스위칭 속도 및 Ron,gm, 및 드레인 포화 전류(IDsat)의 최소 저하. 이중 버퍼층(dual buffer layers)(40,44;42,46;92,96;94,
98)과 결합된 안장형 도핑 프로파일(saddle shaped doping profiles)(48,100)은 향상된 펀치 쓰루 전압과 더 높은 BVdss를 제공하기 위해 소스/드레인 접합에 대한 등급별(graded) 도핑 프로파일을 생성한다. 상기 등급별 도핑 프로파일은 또한, 더 낮은 Cds을 제공하기 위해 드레인 및 소스 소모 영역을 증가시키며, 이는 차례로 더 빠른 스위칭 속도를 제공한다. 상부 버퍼층(40,42,92,94)의 측벽면 스페이서(36,38,88,90) 아래의 깊이 및 수평 연장부는 채널 전자 또는 홀이 에피층(14)에 상대적으로 깊게 확산되어, HCI (hot carrier injection) 효과를 최소화하고, 이로써 Ron,gm, 및 IDsat의 하락을 줄이며, 낮은 Ron에 유효한 소채널 길이를 제공하게 한다. 상기 낮은 Ron 및 낮은 Cds은 향상된 gm을 제공한다.

Claims (38)

  1. a) 기판상의 P- 에피택셜층;
    b) 상기 에피택셜층에 형성되며, 상기 에피택셜층에 놓인 게이트 산화물 상에 놓인 게이트의 반대 측면 상에 위치되는 소스 및 드레인;
    c) 상기 소스 아래로부터 상기 에피택셜층의 상면에서 상기 소스에 가장 근접한 상기 게이트의 제1 에지(edge)와 상기 게이트의 중간 사이에 있는 위치에 측면으로 연장하는 제1의 N형 상부 버퍼층;
    d) 상기 드레인 아래로부터 상기 에피택셜층의 상면에서 상기 드레인에 가장 근접한 상기 게이트의 제2 에지와 상기 게이트의 중간 사이에 있는 위치에 측면으로 연장하는 제2의 N형 상부 버퍼층;
    e) 상기 제1의 N형 상부 버퍼층 아래로부터 상기 소스보다 상기 드레인에 근접한 상기 에피택셜층의 상면에서 상기 게이트 아래 위치에 측면으로 연장하는 제1의 P형 하부 벌크 버퍼층; 및
    f) 상기 제2의 N형 상부 버퍼층 아래로부터 상기 드레인보다 상기 소스에 근접한 상기 에피택셜층의 상면에서 상기 게이트 아래 위치에 측면으로 연장하는 제2의 P형 하부 벌크 버퍼층을 포함하며, 상기 제1의 P형 하부 벌크 버퍼층 및 상기 제2의 P형 하부 벌크 버퍼층은 상기 게이트 아래 영역에서 서로 중첩하는 것을 특징으로 하는 N 채널 MOSFET (NMOS).
  2. 제 1항에 있어서,
    상기 게이트 산화물은 분할 게이트 산화물을 형성하도록 다중 두께로 이루어지는 것을 특징으로 하는 NMOS.
  3. 제 2항에 있어서,
    상기 드레인에 가장 근접한 상기 게이트 산화물은 상기 소스에 가장 근접한 상기 게이트 산화물보다 두꺼운 것을 특징으로 하는 NMOS.
  4. 제 1항에 있어서,
    상기 소스는 상기 소스 및 상기 드레인에 가장 근접한 제1 게이트 측벽면 산화물에 가장 근접하며, 상기 드레인은 상기 드레인에 가장 근접한 제2 게이트 측벽면 산화물에 가장 근접한 것을 특징으로 하는 NMOS.
  5. 제 1항에 있어서,
    상기 소스는 상기 게이트로부터 떨어져 이격되는 것을 특징으로 하는 NMOS.
  6. 제 5항에 있어서,
    상기 제1의 N형 상부 버퍼층과 상기 제1의 P형 하부 벌크 버퍼층은 상기 게이트와 상기 소스 사이에 리서프(resurf) 영역을 형성하는 것을 특징으로 하는 NMOS.
  7. 제 5항에 있어서,
    상기 드레인은 상기 게이트로부터 떨어져 이격되는 것을 특징으로 하는 NMOS.
  8. 제 7항에 있어서,
    상기 제2의 N형 상부 버퍼층 및 상기 제2의 P형 하부 벌크 버퍼층은 상기 게이트와 상기 드레인 사이에 리서프 영역을 형성하는 것을 특징으로 하는 NMOS.
  9. 제 1항에 있어서,
    상기 소스는 상기 게이트와 상기 소스 사이에 그리고 적어도 부분적으로 전계 산화물 아래에 위치되는 리서프 영역을 형성하도록 상기 게이트로부터 떨어져 이격되는 것을 특징으로 하는 NMOS.
  10. 제 1항에 있어서,
    상기 드레인은 상기 게이트와 상기 드레인 사이에 그리고 적어도 부분적으로 전계 산화물 아래에 위치되는 리서프 영역을 형성하도록 상기 게이트로부터 떨어져 이격되는 것을 특징으로 하는 NMOS.
  11. 제 1항에 있어서,
    a) 상기 제1의 P형 하부 벌크 버퍼층 및 상기 제2의 P형 하부 벌크 버퍼층 아래의 상기 에피택셜층의 N 매립층;
    b) 상기 N 매립층 위 및 제1의 벌크 영역과 제2의 벌크 영역 아래의 상기 에피택셜층의 P- 바닥층;
    c) 상기 소스, 상기 게이트, 상기 드레인, 상기 제1의 N형 상부 버퍼층과 상기 제2의 N형 상부 버퍼층 및 상기 제1의 P형 하부 벌크 버퍼층과 상기 제2의 P형 하부 벌크 버퍼층을 둘러싸며, 상기 N 매립층과 상기 P- 바닥층이 내부 주변으로 연장하는 N 싱크링(sink ring);
    d) 상기 에피택셜층의 상기 상면으로부터 상기 P- 바닥층으로 연장하는 P- 웰링(well ring)을 더 포함하며,
    e) 상기 소스, 상기 드레인, 상기 제1의 N형 상부 버퍼층과 상기 제2의 N형 상부 버퍼층 및 상기 제1의 P형 하부 벌크 버퍼층과 상기 제2의 P형 하부 벌크 버퍼층, 상기 N 매립층 및 상기 P- 바닥층은 제1의 P- 웰 및 제2의 P- 웰 사이에 있는 것을 특징으로 하는 NMOS.
  12. a) 기판상의 P- 에피택셜층;
    b) 상기 에피택셜층에 형성된 N- 터브;
    b) 상기 에피택셜층에 형성되며, 상기 에피택셜층에 놓인 게이트 산화물 상에 놓인 게이트의 반대 측면 상에 위치되는 소스 및 드레인;
    c) 상기 소스 아래로부터 상기 에피택셜층의 상면에서 상기 소스에 가장 근접한 상기 게이트의 제1 에지와 상기 게이트의 중간 사이에 있는 위치에 측면으로 연장하는 제1의 P형 상부 버퍼층;
    d) 상기 드레인 아래로부터 상기 에피택셜층의 상면에서 상기 드레인에 가장 근접한 상기 게이트의 제2 에지와 상기 게이트의 중간 사이에 있는 위치에 측면으로 연장하는 제2의 P형 상부 버퍼층;
    e) 상기 제1의 P형 상부 버퍼층 아래로부터 상기 소스보다 상기 드레인에 근접한 상기 에피택셜층의 상면에서 상기 게이트 아래 위치에 측면으로 연장하는 제1의 N형 하부 벌크 버퍼층; 및
    f) 상기 제2의 P형 상부 버퍼층 아래로부터 상기 드레인보다 상기 소스에 근접한 상기 에피택셜층의 상면에서 상기 게이트 아래 위치에 측면으로 연장하는 제2의 N형 하부 벌크 버퍼층을 포함하며, 상기 제1의 N형 하부 벌크 버퍼층 및 상기 제2의 N형 하부 벌크 버퍼층은 상기 게이트 아래 영역에서 서로 중첩하는 것을 특징으로 하는 P 채널 MOSFET(PMOS).
  13. 제 12항에 있어서,
    상기 게이트 산화물은 분할 게이트 산화물을 형성하도록 다중 두께로 이루어지는 것을 특징으로 하는 PMOS.
  14. 제 13항에 있어서,
    상기 드레인에 가장 근접한 상기 게이트 산화물은 상기 소스에 가장 근접한 상기 게이트 산화물보다 두꺼운 것을 특징으로 하는 PMOS.
  15. 제 12항에 있어서,
    상기 소스는 상기 소스 및 상기 드레인에 가장 근접한 제1 게이트 측벽면 산화물에 가장 근접하며, 상기 드레인은 상기 드레인에 가장 근접한 제2 게이트 측벽면 산화물에 가장 근접한 것을 특징으로 하는 PMOS.
  16. 제 12항에 있어서,
    상기 소스는 상기 게이트로부터 떨어져 이격되는 것을 특징으로 하는 PMOS.
  17. 제 16항에 있어서,
    상기 제1의 N형 하부 벌크 버퍼층과 상기 제1의 P형 상부 버퍼층은 상기 게이트와 상기 소스 사이에 리서프 영역을 형성하는 것을 특징으로 하는 PMOS.
  18. 제 16항에 있어서,
    상기 드레인은 상기 게이트로부터 떨어져 이격되는 것을 특징으로 하는 PMOS.
  19. 제 18항에 있어서,
    상기 제2의 N형 하부 벌크 버퍼층 및 상기 제2의 P형 상부 버퍼층은 상기 게이트와 상기 드레인 사이에 리서프 영역을 형성하는 것을 특징으로 하는 PMOS.
  20. 제 12항에 있어서,
    상기 소스는 상기 게이트와 상기 소스 사이에 그리고 적어도 부분적으로 전계 산화물 아래에 위치되는 리서프 영역을 형성하도록 상기 게이트로부터 떨어져 이격되는 것을 특징으로 하는 PMOS.
  21. 제 12항에 있어서,
    상기 드레인은 상기 게이트와 상기 드레인 사이에 그리고 적어도 부분적으로 전계 산화물 아래에 위치되는 리서프 영역을 형성하도록 상기 게이트로부터 떨어져 이격되는 것을 특징으로 하는 PMOS.
  22. a) NMOS는:
    ⅰ) 기판상의 P- 에피택셜층;
    ⅱ) 상기 에피택셜층에 형성되며, 상기 에피택셜층에 놓인 게이트 산화물 상에 놓인 게이트의 반대 측면 상에 위치되는 소스 및 드레인;
    ⅲ) 상기 소스 아래로부터 상기 에피택셜층의 상면에서 상기 소스에 가장 근접한 상기 게이트의 제1 에지와 상기 게이트의 중간 사이에 있는 위치에 측면으로 연장하는 제1의 N형 상부 버퍼층;
    ⅳ) 상기 드레인 아래로부터 상기 에피택셜층의 상면에서 상기 드레인에 가장 근접한 상기 게이트의 제2 에지에 가장 근접한 위치에 측면으로 연장하는 제2의 N형 상부 버퍼층;
    ⅴ) 상기 제1의 N형 상부 버퍼층 아래로부터 상기 소스보다 상기 드레인에 근접한 상기 에피택셜층의 상면에서 상기 게이트 아래 위치에 측면으로 연장하는 제1의 P형 하부 벌크 버퍼층;
    ⅵ) 상기 제2의 N형 상부 버퍼층 아래로부터 상기 드레인보다 상기 소스에 근접한 상기 에피택셜층의 상면에서 상기 게이트 아래 위치에 측면으로 연장하는 제2의 P형 하부 벌크 버퍼층을 포함하며, 상기 제1의 P형 하부 벌크 버퍼층 및 상기 제2의 P형 하부 벌크 버퍼층은 상기 게이트 아래 영역에서 서로 중첩하고;
    b) PMOS는:
    ⅰ) 상기 에피택셜층에 형성된 N- 터브;
    ⅱ) 상기 에피택셜층에 형성되며, 상기 에피택셜층에 놓인 게이트 산화물 상에 놓인 게이트의 반대 측면 상에 위치되는 소스 및 드레인;
    ⅲ) 상기 소스 아래로부터 상기 에피택셜층의 상면에서 상기 소스에 가장 근접한 상기 게이트의 제1 에지와 상기 게이트의 중간 사이에 있는 위치에 측면으로 연장하는 제1의 P형 상부 버퍼층;
    ⅳ) 상기 드레인 아래로부터 상기 에피택셜층의 상면에서 상기 드레인에 가장 근접한 상기 게이트의 제2 에지에 가장 근접한 위치에 측면으로 연장하는 제2의 P형 상부 버퍼층;
    ⅴ) 상기 제1의 P형 상부 버퍼층 아래로부터 상기 소스보다 상기 드레인에 근접한 상기 에피택셜층의 상면에서 상기 게이트 아래 위치에 측면으로 연장하는 제1의 N형 하부 벌크 버퍼층; 및
    ⅵ) 상기 제2의 P형 상부 버퍼층 아래로부터 상기 드레인보다 상기 소스에 근접한 상기 에피택셜층의 상면에서 상기 게이트 아래 위치에 측면으로 연장하는 제2의 N형 하부 벌크 버퍼층을 포함하며, 상기 제1의 N형 하부 벌크 버퍼층 및 상기 제2의 N형 하부 벌크 버퍼층은 상기 게이트 아래 영역에서 서로 중첩하는 것을 특징으로 하는 기판상에 형성된 한 쌍의 상보성 N 채널 MOSFET(NMOS) 및 P 채널 MOSFET(PMOS)(CMOS) 장치.
  23. a) P+ 기판상에 P- 에피택셜층을 성장시키는 단계;
    b) 상기 에피택셜층에 놓인 게이트 산화막을 형성하는 단계;
    c) 상기 게이트 산화막에 게이트를 형성하는 단계;
    d) 단일의 마스킹 동작(masking operation) 후에, 상기 게이트의 반대측면과 자기정렬된(self aligned) 두 개의 N형 상부 버퍼층과, 각각이 상기 상부 버퍼층 중 하나 아래에 놓이고, 상기 게이트의 중간을 통과해 측면으로 연장하여, 상기 게이트 아래에 겹치는, 상기 게이트의 반대측면과 자기정렬된 두 개의 P형 하부 벌크 버퍼층을 형성하는 단계; 및
    상기 두 개의 상부 버퍼층 중의 첫 번째 내에 N+ 소스를 형성하고, 상기 두 개의 상부 버퍼층 중의 두 번째 내에 N+ 드레인을 형성하는 단계;를 포함하는 것을 특징으로 하는 N 채널 MOSFET(NMOS) 형성 방법.
  24. 삭제
  25. 제 23항에 있어서,
    상기 소스 및 상기 드레인은 상기 게이트의 반대측면 상에 있는 것을 특징으로 하는 NMOS 형성 방법.
  26. 제 23항에 있어서,
    상기 게이트 산화막은 상이한 두께로 형성되는 것을 특징으로 하는 NMOS 형성 방법.
  27. 제 26항에 있어서,
    상기 드레인은 상기 소스의 상기 게이트 측면보다 두꺼운 게이트 산화물의 일부와 중첩하는 상기 게이트의 측면 상에 있는 것을 특징으로 하는 NMOS 형성 방법.
  28. 제 23항에 있어서,
    상기 기판으로부터 상기 에피택셜층의 상면으로 연장하는 N형 분리링을 상기 NMOS 둘레에 측면으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 NMOS 형성 방법.
  29. a) P+ 기판상에 P- 에피택셜층을 성장시키는 단계;
    b) 상기 에피택셜층의 상면으로 연장하는 상기 에피택셜층의 N- 터브(tub)를 형성하는 단계;
    c) 상기 에피택셜 상에 놓이는 게이트 산화막을 형성을 형성하는 단계;
    d) 상기 게이트 산화막 상에 게이트를 형성하는 단계;
    e) 단일의 마스킹 동작(masking operation) 후에, 상기 게이트의 반대측면과 자기정렬되는 두 개의 P형 상부 버퍼층 및, 각각이 상기 상부 버퍼층 중의 하나 아래에 놓이고, 상기 게이트의 중간을 통과해 측면으로 연장하여 상기 게이트 아래에 겹치는, 상기 게이트의 반대측면과 자기정렬된 두 개의 N형 하부 벌크 버퍼층을 형성하는 단계; 및
    상기 두 개의 상부 버퍼층 중의 첫 번째 내에 P+ 소스를 형성하고, 상기 두 개의 상부 버퍼층 중의 두 번째 내에 P+ 드레인을 형성하는 단계;를 포함하는 것을 특징으로 하는 P 채널 MOSFET(PMOS) 형성 방법.
  30. 삭제
  31. 제 29항에 있어서,
    상기 소스 및 상기 드레인은 상기 게이트의 반대측면 상에 있는 것을 특징으로 하는 PMOS 형성 방법.
  32. 제 29항에 있어서,
    상기 게이트 산화막은 상이한 두께로 형성되는 것을 특징으로 하는 PMOS 형성 방법.
  33. 제 32항에 있어서,
    상기 드레인은 상기 소스에 가장 근접한 상기 게이트의 측면보다 두꺼운 게이트 산화물의 일부와 중첩하는 상기 게이트의 측면 상에 있는 것을 특징으로 하는 PMOS 형성 방법.
  34. a) 제 23항의 과정에 따른 N 채널 MOSFET를 형성하는 단계;
    b) 상기 N- 터브가 가로질러 측면으로 연장하는, 제 29항의 과정에 따른 P 채널 MOSFET를 형성하는 단계를 포함하는 것을 특징으로 하는 상보성 MOS(CMOS) 장치의 형성 방법.
  35. 제 34항에 있어서,
    상기 N 채널 MOSFET의 두 개의 상부 버퍼 영역 중의 첫 번째에 소스를 형성하고,
    상기 P 채널 MOSFET의 두 개의 상부 버퍼 영역 중의 첫 번째에 소스를 형성하며,
    상기 N 채널 MOSFET의 상기 두 개의 상부 버퍼 영역 중의 두 번째에 드레인을 형성하고, 그리고
    상기 P 채널 MOSFET의 상기 두 개의 상부 버퍼 영역 중의 두 번째에 드레인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상보성 MOS(CMOS) 장치의 형성 방법.
  36. 제 35항에 있어서,
    상기 소스 및 상기 드레인은 게이트의 반대측면 상에 있는 것을 특징으로 하는 상보성 MOS(CMOS) 장치의 형성 방법.
  37. 제 34항에 있어서,
    게이트 산화막은 상이한 두께로 형성되는 것을 특징으로 하는 상보성 MOS(CMOS) 장치의 형성 방법.
  38. 제 37항에 있어서,
    상기 드레인은 상기 소스에 가장 근접한 상기 게이트의 측면보다 두꺼운 게이트 산화물의 일부와 중첩하는 상기 게이트의 측면 상에 있는 것을 특징으로 하는 상보성 MOS(CMOS) 장치의 형성 방법.
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