KR101446661B1 - A method for manufacturing a semiconductor device structure - Google Patents

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Abstract

본 발명은, 활성 영역과 격리 영역을 포함하고, 상기 활성 영역의 상측에 제1 게이트 전극 구조체가 형성되어 있고, 상기 격리 영역의 상측에 더미 게이트 전극 구조체로서의 제2 게이트 전극 구조체가 형성되어 있으며, 상기 제1 게이트 전극 구조체의 양측 및 상기 제2 게이트 전극 구조체의 양측에 스페이서 구조체가 형성되어 있고, 적어도 상기 제2 게이트 전극 구조체의 상부 표면에 게이트 전극 마스크층이 형성되어 있는 기판을 제공하는 단계; 상기 기판, 상기 제1 및 상기 제2 게이트 전극 구조체의 상측에 내부 상호접속 재료층을 형성하는 단계; 적어도 상기 제1 게이트 전극 구조체 상에 위치하는 내부 상호접속 재료층을 모두 식각하여 제거함으로써, 상기 제1 및 제2 게이트 전극 구조체와 전기적으로 격리된 내부 상호접속층을 형성하는 식각 단계; 및 상기 내부 상호접속층 상에 소스/드레인 영역 접촉홀을 형성하는 단계를 포함하는 반도체 소자 구조체의 제조 방법을 제공한다. 본 발명의 방법에 따르면, 게이트 전극 구조체와 STI 구조체 사이의 간격을 줄일 수 있으므로, 반도체 소자의 사이즈를 축소하여 반도체 칩의 이용률을 향상시키고 반도체 제조 원가를 낮출 수 있다. A first gate electrode structure is formed on the active region, and a second gate electrode structure is formed on the isolation region. The second gate electrode structure is formed as a dummy gate electrode structure. Providing a substrate on which a spacer structure is formed on both sides of the first gate electrode structure and on both sides of the second gate electrode structure and at least a gate electrode mask layer is formed on an upper surface of the second gate electrode structure; Forming an internal interconnect material layer over the substrate, the first and second gate electrode structures; An etch step of etching and removing at least all of the interconnection material layers located on at least the first gate electrode structure to form an internal interconnection layer that is electrically isolated from the first and second gate electrode structures; And forming a source / drain region contact hole on the internal interconnection layer. According to the method of the present invention, since the space between the gate electrode structure and the STI structure can be reduced, the size of the semiconductor device can be reduced to improve the utilization rate of the semiconductor chip and reduce the semiconductor manufacturing cost.

Description

반도체 소자 구조체의 제조 방법{A METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE STRUCTURE}TECHNICAL FIELD [0001] The present invention relates to a method of manufacturing a semiconductor device structure,

본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 소자 구조체 및 상기 반도체 소자 구조체의 제조 방법에 관한 것이다.Field of the Invention [0002] The present invention relates to a semiconductor manufacturing field, and more particularly, to a semiconductor device structure and a method of manufacturing the semiconductor device structure.

집적 회로에서 지속적으로 증가되는 소자 밀도는 소자 성능과 원가의 끊임없는 개선을 요구하고 있다. 소자 밀도의 증가에 유리하도록, 반도체 소자의 사이즈를 축소하는 새로운 기술이 지속적으로 필요하다.Constantly increasing device densities in integrated circuits require constant improvements in device performance and cost. A new technique for reducing the size of the semiconductor device is continuously required to advantageously increase the device density.

현재, 일반적인 CMOS 공정 흐름은 대략적으로 다음과 같다: STI(Shallow Trench Isolation) 형성→웰 형성→게이트 전극 산화물(GOX) 형성→다결정 실리콘 게이트 전극 형성→스페이서 형성→자기 정렬 실리사이드 형성→접촉홀 형성. 그러나, 게이트 전극 구조체와 STI 구조체 사이의 간격은 게이트 전극 스페이서, 접촉홀 사이즈와 접촉홀-활성 영역 규칙 등 요소의 제한을 받으므로, 칩의 면적을 더 축소하는데 어려움이 있다.Currently, the general CMOS process flow is roughly as follows: STI (Shallow Trench Isolation) formation → well formation → gate electrode oxide (GOX) formation → polycrystalline silicon gate electrode formation → spacer formation → self-aligned silicide formation → contact hole formation. However, the gap between the gate electrode structure and the STI structure is limited by factors such as gate electrode spacers, contact hole size, and contact hole-to-active area rule, so that it is difficult to further reduce the chip area.

따라서, 종래 기술에 존재하는 문제를 해결하기 위한 새로운 반도체 소자 구조체 및 그 제조 방법이 필요하다.Therefore, there is a need for a new semiconductor device structure and a manufacturing method thereof for solving the problems existing in the prior art.

발명 내용 부분에 일련의 간단한 형식의 개념을 도입하였고, 이에 대해 구체적 실시예 부분에서 추가적으로 설명한다. 발명 내용 부분은 보호하고자 하는 본 발명의 결정적 특징과 필수 기술 특징을 한정하려고 한 것이 아니며, 보호하고자 하는 본 발명의 보호 범위를 확정하려고 한 것이 아니다. The concept of a series of simple forms is introduced in the description of the invention, which will be further described in the Detailed Embodiments section. The scope of the invention is not intended to be limited to the critical features and essential technical features of the invention which are intended to be secured, but is not intended to determine the scope of protection of the invention to be protected.

상기 종래 기술에 존재하는 문제를 해결하기 위하여, 본 발명은 한편으로 반도체 소자 구조체의 제조 방법을 제공하며, 이 반도체 소자 구조체의 제조 방법은 활성 영역과 격리 영역을 포함하고, 상기 활성 영역의 상측에 제1 게이트 전극 구조체가 형성되어 있고, 상기 격리 영역의 상측에 더미 게이트 전극 구조체로서의 제2 게이트 전극 구조체가 형성되어 있으며, 상기 제1 게이트 전극 구조체의 양측 및 상기 제2 게이트 전극 구조체의 양측에 스페이서 구조체가 형성되어 있고, 적어도 상기 제2 게이트 전극 구조체의 상부 표면에 게이트 전극 마스크층이 형성되어 있는 기판을 제공하는 단계; 상기 기판, 상기 제1 및 상기 제2 게이트 전극 구조체의 상측에 내부 상호접속 재료층을 형성하는 단계; 적어도 상기 제1 게이트 전극 구조체 상에 위치하는 내부 상호접속 재료층을 모두 식각하여 제거함으로써, 상기 제1 및 제2 게이트 전극 구조체와 전기적으로 격리된 내부 상호접속층을 형성하는 식각 단계; 및 상기 내부 상호접속층 상에 소스/드레인 영역 접촉홀을 형성하는 단계를 포함한다.In order to solve the problems existing in the prior art, the present invention provides a method of manufacturing a semiconductor device structure on the one hand, the method comprising: forming an active region and an isolation region; And a second gate electrode structure as a dummy gate electrode structure is formed on the upper side of the isolation region and spacers are formed on both sides of the first gate electrode structure and on both sides of the second gate electrode structure, Providing a substrate on which a structure is formed and at least a gate electrode mask layer is formed on an upper surface of the second gate electrode structure; Forming an internal interconnect material layer over the substrate, the first and second gate electrode structures; An etch step of etching and removing at least all of the interconnection material layers located on at least the first gate electrode structure to form an internal interconnection layer that is electrically isolated from the first and second gate electrode structures; And forming a source / drain region contact hole on the internal interconnect layer.

상기 소스/드레인 영역 접촉홀을 형성하는 단계는, 상기 기판의 상측에 층간 유전체층을 형성하는 단계; 및 상기 층간 유전체층에, 상기 내부 상호접속층에 대응하고 상기 내부 접속층을 통해 상기 활성 영역에 위치하는 소스/드레인 영역에 연결되는 소스/드레인 영역 접촉홀을 형성하는 단계를 포함하는 것이 바람직하다.The forming of the source / drain region contact hole may include: forming an interlayer dielectric layer on the substrate; And forming a source / drain region contact hole in the interlayer dielectric layer, the source / drain region contact hole corresponding to the internal interconnection layer and connected to the source / drain region located in the active region through the internal connection layer.

상기 층간 유전체층에 상기 소스/드레인 영역 접촉홀을 형성할 때, 상기 층간 유전체층에 상기 제1 게이트 전극 구조체와 대응하는 게이트 전극 접촉홀이 형성되는 것이 바람직하다.When the source / drain region contact hole is formed in the interlayer dielectric layer, it is preferable that a gate electrode contact hole corresponding to the first gate electrode structure is formed in the interlayer dielectric layer.

상기 제1 및 제2 게이트 전극 구조체는 모두 게이트 전극 유전체층과 상기 게이트 전극 유전체층 상에 위치하는 게이트 전극 재료층을 포함하는 것이 바람직하다.Preferably, the first and second gate electrode structures both comprise a gate electrode dielectric layer and a gate electrode material layer located on the gate electrode dielectric layer.

상기 내부 상호접속 재료층의 구성 재료는 상기 게이트 전극 재료층의 구성 재료와 서로 동일한 것이 바람직하다.The constituent material of the internal interconnection material layer is preferably the same as the constituent material of the gate electrode material layer.

상기 게이트 전극 재료층의 구성 재료는 다결정 실리콘인 것이 바람직하다.The constituent material of the gate electrode material layer is preferably polycrystalline silicon.

상기 게이트 전극 마스크층의 구성 재료는 질화물, 산화물, 및 질산화물 중의 적어도 1종인 것이 바람직하다.The constituent material of the gate electrode mask layer is preferably at least one of nitride, oxide, and nitrate.

상기 제2 게이트 전극 구조체와 상기 제1 게이트 전극 구조체는 동일한 공정단계를 이용하여 동시에 형성되는 것이 바람직하다.The second gate electrode structure and the first gate electrode structure may be simultaneously formed using the same process steps.

상기 식각 단계는, 상기 내부 상호접속 재료층 상에 내부 상호접속층의 마스크층을 형성하는 단계; 상기 내부 상호접속층의 마스크층, 상기 내부 상호접속 재료층과 상기 게이트 전극 마스크층을 순서대로 식각하여 상기 내부 상호접속층을 형성하는 단계; 및 상기 내부 상호접속층의 마스크층을 제거하는 단계를 포함하는 것이 바람직하다.Wherein the etching step comprises: forming a mask layer of an internal interconnection layer on the internal interconnection material layer; Etching the mask layer of the internal interconnect layer, the internal interconnect material layer and the gate electrode mask layer in order to form the internal interconnect layer; And removing the mask layer of the internal interconnect layer.

상기 내부 상호접속층의 마스크층이 습식 식각 공정을 이용하여 제거되는 것이 바람직하다.Preferably, the mask layer of the internal interconnect layer is removed using a wet etch process.

상기 격리 영역은 셀로우 트렌치 격리 공정을 이용하여 형성되는 것이 바람직하다.The isolation region is preferably formed using a cellrow trench isolation process.

상기 기판 상측에 상기 내부 상호접속 재료층을 형성하기 전에 예비 세정 단계를 더 포함하는 것이 바람직하다.It is preferable to further include a pre-cleaning step before forming the internal interconnection material layer on the substrate.

상기 내부 상호접속층과 상기 제2 게이트 전극 구조체 사이에 일부 게이트 전극 마스크층이 남아 있는 것이 바람직하다. It is preferred that some gate electrode mask layer remains between the internal interconnect layer and the second gate electrode structure.

본 발명은 다른 한편으로 반도체 소자 구조체를 제공하며, 이 반도체 소자 구조체는 활성 영역과 격리 영역을 포함하는 기판;The present invention on the other hand provides a semiconductor device structure comprising: a substrate comprising an active region and an isolation region;

상기 활성 영역의 상측에 위치하는 제1 게이트 전극 구조체;A first gate electrode structure positioned above the active region;

상기 격리 영역의 상측에 위치하는 더미 게이트 전극 구조체로서의 제2 게이트 전극 구조체; 및A second gate electrode structure as a dummy gate electrode structure located on the upper side of the isolation region; And

상기 활성 영역에 위치하는 소스/드레인 영역과 전기적으로 연결되고, 상기 제1 및 제2 게이트 전극 구조체와 전기적으로 격리된 내부 상호접속층An inner interconnection layer electrically connected to the source / drain regions located in the active region and electrically isolated from the first and second gate electrode structures,

을 포함한다..

상기 반도체 소자 구조체는, 상기 제1 및 제2 게이트 전극 구조체의 양측에 위치하는 스페이서 구조체를 더 포함하는 것이 바람직하다.The semiconductor device structure may further include a spacer structure disposed on both sides of the first and second gate electrode structures.

상기 반도체 소자 구조체는, 상기 제2 게이트 전극 구조체의 일부 상부 표면 상에 위치하는 게이트 전극 마스크층을 더 포함하고,Wherein the semiconductor device structure further comprises a gate electrode mask layer located on a part of the upper surface of the second gate electrode structure,

상기 내부 상호접속층은, 상기 스페이서 구조체에 의해 상기 제1 게이트 전극 구조체와 전기적으로 격리되고, 상기 스페이서 구조체와 상기 게이트 전극 마스크층에 의해 상기 제2 게이트 전극 구조체와 전기적으로 격리되는 것이 바람직하다.The internal interconnect layer is preferably electrically isolated from the first gate electrode structure by the spacer structure and electrically isolated from the second gate electrode structure by the spacer structure and the gate electrode mask layer.

상기 반도체 소자 구조체는, 상기 기판, 상기 제1 및 제2 게이트 전극 구조체의 상측에 형성되는 층간 유전체층을 더 포함하고, The semiconductor device structure further comprises an interlayer dielectric layer formed on the substrate and above the first and second gate electrode structures,

상기 층간 유전체층에 상기 소스/드레인 영역에 대응하는 소스/드레인 영역 접촉홀이 형성되어 있고, 상기 소스/드레인 영역 접촉홀은 상기 내부 상호접속층을 통해 상기 소스/드레인 영역과 전기적으로 연결되는 것이 바람직하다.A source / drain region contact hole corresponding to the source / drain region is formed in the interlayer dielectric layer, and the source / drain region contact hole is electrically connected to the source / drain region through the internal interconnection layer Do.

상기 층간 유전체층에 상기 제1 게이트 전극 구조체와 대응하는 게이트 전극 접촉홀이 더 형성되어 있는 것이 바람직하다.And a gate electrode contact hole corresponding to the first gate electrode structure is further formed in the interlayer dielectric layer.

요컨대, 본 발명의 방법에 따르면, 게이트 전극 구조체와 스페이서 구조체(예를 들면, STI 구조체) 사이의 간격을 줄일 수 있으므로, 반도체 소자의 사이즈를 축소하여, 반도체 칩의 이용률을 향상시키고 제조 원가를 낮춘다. 그밖에, STI 상의 다결정 실리콘 더미 게이트 전극 구조체와 활성 영역의 다결정 실리콘 게이트 전극 구조체는 동일 공정 단계에서 형성되므로, 본 발명의 방법은 종래 공정과 호환 가능하며, 믿을 수 있는 온라인 공정 제어를 실현한다. In short, according to the method of the present invention, the space between the gate electrode structure and the spacer structure (for example, the STI structure) can be reduced, thereby reducing the size of the semiconductor device, improving the utilization rate of the semiconductor chip and lowering the manufacturing cost . In addition, since the polycrystalline silicon dummy gate electrode structure on the STI and the polycrystalline silicon gate electrode structure on the active region are formed in the same process step, the method of the present invention is compatible with conventional processes and realizes reliable on-line process control.

본 발명의 다음 도면은 본 발명의 일부분으로서 본 발명을 이해시키기 위한 것이다. 본 발명의 원리를 설명하기 위하여, 도면에 본 발명의 실시예 및 그 설명을 도시하였다.
도 1은 본 발명의 예시적 실시예에 따른 반도체 소자 제조 공정 흐름도이다.
도 2a-2e는 본 발명의 예시적 실시예에 따른 반도체 소자 제조 공정 중의 각 단계에서 얻은 소자의 개략적인 단면도이다.
도 3은 종래 기술에 따라 제조된 도 2e에 해당하는 반도체 소자 구조체의 개략적인 단면도이다.
도 4는 본 발명에 따른 SAB 층을 형성한 후의 반도체 소자 구조체를 부분적으로 나타낸 개략적인 단면도이다. The following drawings of the present invention are intended to illustrate the present invention as a part of the present invention. In order to explain the principle of the present invention, an embodiment of the present invention and a description thereof are shown in the drawings.
1 is a flowchart of a semiconductor device manufacturing process according to an exemplary embodiment of the present invention.
2A-2E are schematic cross-sectional views of devices obtained in each step of the process of fabricating a semiconductor device according to an exemplary embodiment of the present invention.
3 is a schematic cross-sectional view of a semiconductor device structure corresponding to FIG. 2E manufactured according to the prior art.
4 is a schematic cross-sectional view partially showing a semiconductor device structure after forming the SAB layer according to the present invention.

이어서, 본 발명의 실시예를 나타낸 도면을 결합하여 본 발명에 대해 상세히 설명한다. 그러나, 본 발명은 서로 다른 형식을 통해 실시 가능하고, 여기서 제시한 실시예에 한정되지 않음을 이해해야 한다. 반대로, 아래의 실시예들을 제공함으로써 공개가 철저하고 완전하게 이뤄지고, 본 발명의 범위를 해당 분야의 기술자에게 완벽하게 전달한다. 명백하게 도시하기 위하여, 도면에서 층과 영역의 사이즈 및 상대적 사이즈는 과장될 수 있다. 동일한 도면 부호는 시종 일관 동일한 소자를 나타낸다.BEST MODE FOR CARRYING OUT THE INVENTION The present invention will now be described in detail with reference to the accompanying drawings showing embodiments of the present invention. It should be understood, however, that the present invention may be embodied in different forms and is not limited to the embodiments set forth herein. On the contrary, the disclosure is thorough and complete, and the scope of the invention is fully conveyed to those skilled in the art by providing the following examples. For purposes of clarity, the sizes and relative sizes of layers and regions in the figures may be exaggerated. The same reference numerals denote the same elements at all times.

소자 또는 층이 "……상에 있다", "……와 인접된다", 기타 소자 또는 층에 "연결된다" 또는 "결합된다"고 할 때, 직접적으로 기타 소자 또는 층 상에 위치하고, 기타 소자 또는 층과 인접하며, 기타 소자 또는 층상에 연결 또는 결합될 수 있거나 또는 중간에 소자 또는 층이 존재할 수 있다. 반대로, 소자가 "직접적으로 ……상에 있다", "……와 직접적으로 인접한다", 기타 소자 또는 층에 "직접적으로 연결된다" 또는 "직접적으로 결합된다"고 할 때, 중간 소자 또는 층이 존재하지 않는다.It will be understood that when an element or layer is referred to as being "on," "adjacent to," or "connected" or "coupled" to other elements or layers, Or layer, and may be connected or coupled to other elements or layers, or an element or layer may be present in between. Conversely, when a device is referred to as being "directly on", "directly adjacent to", or "directly connected" or "directly coupled" to other devices or layers, Does not exist.

도 1은 본 발명의 예시적 실시예에 따른 반도체 소자 제조 공정을 나타낸 흐름도이며, 도 2a-2e는 본 발명의 예시적 실시예에 따른 반도체 소자 제조 공정의 각 단계에서 얻은 소자를 나타낸 개략적인 단면도이다. 주의할 점은, 반도체 소자 중의 일부 소자 구조체는 CMOS 제조 공정에 의해 제조될 수 있으므로, 본 발명의 방법의 이전, 중간 또는 이후 단계에 별도의 공정을 제공할 수 있으며, 또한 그 중 일부 공정에 대해서는 여기서 간단하게 설명한다. 이하, 도면을 참조하여 본 발명의 예시적 실시예를 상세하게 설명한다.FIG. 2A is a schematic cross-sectional view of a device obtained in each step of the process of manufacturing a semiconductor device according to an exemplary embodiment of the present invention; FIG. 2A is a cross- to be. It should be noted that some device structures in semiconductor devices may be fabricated by a CMOS fabrication process, so that separate processes may be provided before, during, or after the method of the present invention, This will be briefly described here. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the drawings.

먼저, 단계 S101을 실행하여, 기판을 제공한다. 상기 기판은 활성 영역과 격리 영역을 포함하고, 상기 기판 상에는 상기 활성 영역 상측에 위치하는 제1 게이트 전극 구조체와 상기 격리 영역 상측에 위치하는 더미 게이트 전극 구조체로서의 제2 게이트 전극 구조체가 형성되어 있고, 상기 제1 게이트 전극 구조체의 양측 및 상기 제2 게이트 전극 구조체의 양측에 스페이서 구조체가 형성되어 있고, 적어도 상기 제2 게이트 전극 구조체의 상부 표면에 게이트 전극 마스크층이 형성되어 있다.First, step S101 is executed to provide a substrate. Wherein the substrate includes an active region and an isolation region, a first gate electrode structure disposed on the active region, and a second gate electrode structure disposed on the isolation region, the dummy gate electrode structure being formed on the substrate, A spacer structure is formed on both sides of the first gate electrode structure and on both sides of the second gate electrode structure, and at least a gate electrode mask layer is formed on the upper surface of the second gate electrode structure.

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도 2a에 도시한 바와 같이, 기판(210)이 제공된다. 예로써, 기판(210)의 구성 재료는 도핑되지 않은 단결정 실리콘, N형 또는 P형 불순물이 도핑된 단결정 실리콘, 다결정 실리콘, 게르마늄 실리콘 또는 실리콘-온-인슐레이터(SOI) 등이다. 기판(210)은 활성영역(미도시)과 격리 영역(212)을 포함한다. 본 문장에서, 활성 영역은 기판(210)에서 격리 영역(212) 이외의 영역을 말하며, 소스/드레인 영역(미도시)을 포함한다. 격리 영역(212)은 예를 들면 STI 공정 또는 LOCOS 격리 공정을 이용하여 형성될 수 있다. 상기 소스/드레인 영역은 예를 들면 LDD(Lightly doped drain) 영역일 수 있으며, 또는 할로(halo) 주입 영역, 포켓(pocket) 주입 영역 등을 포함할 수 있다.As shown in FIG. 2A, a substrate 210 is provided. By way of example, the constituent material of the substrate 210 is single crystal silicon doped with undoped single crystal silicon, N type or P type impurity, polycrystalline silicon, germanium silicon or silicon-on-insulator (SOI). The substrate 210 includes an active region (not shown) and an isolation region 212. In this context, the active region refers to a region other than the isolation region 212 in the substrate 210, and includes a source / drain region (not shown). The isolation region 212 may be formed using, for example, an STI process or a LOCOS isolation process. The source / drain region may be, for example, a lightly doped drain (LDD) region or may include a halo implant region, a pocket implant region, and the like.

그밖에, 기판(210) 상에, 활성 영역 상측에 위치하는 제1 게이트 전극 구조체(본 예에서 하나를 예시)와 격리 홈(212) 상측에 위치하는 더미 게이트 전극 구조체로서의 제2 게이트 전극 구조체(본 예에서 2개를 예시)가 형성되어 있다. 예로서, 제1 게이트 전극 구조체는 게이트 전극 유전체층(222b)과 게이트 전극 유전체층(222b) 상에 위치하는 게이트 전극 재료층(224b)을 포함한다. 제2 게이트 전극 구조체 중의 하나는 게이트 전극 유전체층(222a)과 게이트 전극 유전체층(222a) 상에 위치하는 게이트 전극 재료층(224a)을 포함하고, 다른 하나는 게이트 전극 유전체층(222c)과 게이트 전극 유전체층(222c) 상에 위치하는 게이트 전극 재료층(224c)을 포함한다. 여기서, 설명해야 할 것은, 본 실시예에서 하나의 제1 게이트 전극 구조체와 2개의 제2 게이트 전극 구조체를 나타내었으나, 당업자는, 제1 및 제2 게이트 전극 구조체의 수량이 이에 한정되지 않으며, 실제 필요에 따라 선택될 수 있음을 알 것이다. 예를 들면, 제1 게이트 전극 구조체도 2개 또는 더 많을 수도 있으며, 제2 게이트 전극 구조체는 3개 또는 더 많을 수도 있다. 예로서, 게이트 전극 유전체층(222a, 222b)과 게이트 전극 유전체층(222c)의 구성 재료는 산화하프늄, 하프늄 실리케이트, 산화란탄, 산화아연, 아연실리케이트, 산화탄탈, 산화티타늄, 바륨 스트론튬 티타네이트, 바륨 티타네이트, 스트론튬 티타네이트, 산화이트륨, 산화 알루미늄, 강유전체막, 납 아연 니오베이트(lead zinc niobate), 납 티타네이트와 같은 높은-k 재료(high-k material) 중의 하나이다. 게이트 전극 재료층(224a, 224b, 224c)의 구성재료는 예를 들면 다결정 실리콘 또는 알루미늄과 같은 금속일 수 있다. 예로써, 본 실시예에서, 게이트 전극 재료층은 다결정 실리콘을 사용하여 형성된다. 게이트 전극 유전체층과 게이트 전극 재료층은 저온 화학 기상 증착법(LTCVD), 저압 화학 기상 증착법(LPCVD), 급속가열 화학 기상 증착법(RTCVD), 플라즈마 화학 기상 증착법(PECVD)과 같은 화학 기상 증착법(CVD)을 이용하여 형성될 수 있고, 물리 화학 기상 증착법(PVD) 또는 스퍼터링법을 이용하여 형성될 수도 있다.In addition, on the substrate 210, a first gate electrode structure (one example in this example) located on the upper side of the active region and a second gate electrode structure (second gate electrode structure as a dummy gate electrode structure on the upper side of the isolation trench 212 Two examples are shown in the example). As an example, the first gate electrode structure includes a gate electrode dielectric layer 222b and a gate electrode material layer 224b located on the gate electrode dielectric layer 222b. One of the second gate electrode structures comprises a gate electrode dielectric layer 222a and a gate electrode material layer 224a located on the gate electrode dielectric layer 222a and the other comprises a gate electrode dielectric layer 222c and a gate electrode dielectric layer 222a, And a gate electrode material layer 224c on the gate electrode material layer 222c. It should be noted that although one first gate electrode structure and two second gate electrode structures are shown in this embodiment, those skilled in the art will appreciate that the number of first and second gate electrode structures is not limited to this, And may be selected as needed. For example, there may be two or more first gate electrode structures, and three or more second gate electrode structures. For example, the material of the gate electrode dielectric layers 222a and 222b and the gate electrode dielectric layer 222c may be selected from the group consisting of hafnium oxide, hafnium silicate, lanthanum oxide, zinc oxide, zinc silicate, tantalum oxide, titanium oxide, barium strontium titanate, High-k material such as lead, zinc titanate, strontium titanate, yttrium oxide, aluminum oxide, ferroelectric film, lead zinc niobate, lead titanate. The constituent material of the gate electrode material layers 224a, 224b and 224c may be, for example, polycrystalline silicon or a metal such as aluminum. By way of example, in this embodiment, the gate electrode material layer is formed using polycrystalline silicon. Gate Electrode The dielectric and gate electrode material layers can be formed by chemical vapor deposition (CVD) techniques such as low temperature chemical vapor deposition (LTCVD), low pressure chemical vapor deposition (LPCVD), rapid thermal chemical vapor deposition (RTCVD), and plasma chemical vapor deposition , And may be formed using physical vapor deposition (PVD) or sputtering.

그 밖에, 제1 및 제2 게이트 전극 구조체 양측에 스페이서 구조체(226a, 226b, 226c)가 각각 형성되어 있고, 스페이서 구조체는 주로 플라즈마 주입 공정을 통해 활성 영역을 형성할 때 게이트 전극 구조체가 손상되지 않도록 보호하고, 또한 활성 영역과 게이트 전극 구조체 간의 상대 위치 관계를 효과적으로 제어하는 작용을 한다. 여기서, 특히 설명해야 할 점은, 통상의 CMOS 공정에서 스페이서 구조체는 선택 사항이며 필수적인 것은 아니나, 본 실시예에서, 스페이서 구조체는 필수적인 것이며, 내부 상호접속층(추후 설명)과 게이트 전극 구조체 간의 전기적 격리에 이용된다. 예로써, 스페이서 구조체(226a, 226b, 226c)의 구성 재료는 질화물, 산화물 또는 이들의 조합이다. 스페이서 구조체는 단층구조체 또는 다층구조체일 수 있다.In addition, spacer structures 226a, 226b and 226c are formed on both sides of the first and second gate electrode structures, respectively, and the spacer structure is formed so as not to damage the gate electrode structure when forming the active region mainly through the plasma implantation process And also acts to effectively control the relative positional relationship between the active region and the gate electrode structure. Here, it should be particularly pointed out that, in a typical CMOS process, the spacer structure is optional and not essential, but in this embodiment, the spacer structure is essential and the electrical isolation between the internal interconnect layer (to be described later) . By way of example, the material of the spacer structures 226a, 226b, and 226c is nitride, oxide, or a combination thereof. The spacer structure may be a single-layer structure or a multi-layer structure.

그밖에, 제1 및 제2 게이트 전극 구조체의 상부 표면 상에 게이트 전극 마스크층(228a, 228b, 228c)이 형성되어 있다. 게이트 전극 마스크층(228a, 228b, 228c)의 구성 재료는 질화물, 산화물과 질산화물 중의 적어도 1종이며, 그 중 SiN 재료는 가장 흔히 사용되는 것이다. 상기 게이트 전극 마스크층은 주로 통상의 CMOS 공정에서 예를 들면 플라즈마 건조 식각 공정을 통해 게이트 전극 구조체를 형성하고 기판에 대해 이온 주입 공정을 실행하여 소스/드레인 영역을 형성할 때, 하측의 게이트 전극 재료층을 보호하는 데 사용된다. 일반적으로, 상기 게이트 전극 마스크층은 게이트 전극 구조체와 소스/드레인 영역이 형성된 후 습식 식각(습식 박리)을 통해 제거됨으로써 게이트 전극 구조체 상에 접촉 저항을 줄이는 자기 정렬 금속 실리사이드층을 형성한다. 그러나 본 실시예에서, 게이트 전극 마스크층(228a, 228b, 228c)은 남겨져서, 내부 상호접속층(추후 설명)과 게이트 전극 구조체 간의 전기적 격리에 이용된다. In addition, gate electrode mask layers 228a, 228b, and 228c are formed on the upper surfaces of the first and second gate electrode structures. The constituent material of the gate electrode mask layers 228a, 228b and 228c is at least one of nitride, oxide and nitric oxide, and SiN material among them is most commonly used. The gate electrode mask layer is formed by forming a gate electrode structure through a plasma dry etching process, for example, in a typical CMOS process, and performing an ion implantation process on the substrate to form a source / drain region, It is used to protect the layer. Generally, the gate electrode mask layer is removed through wet etching (wet stripping) after the gate electrode structure and the source / drain regions are formed to form a self-aligned metal silicide layer that reduces the contact resistance on the gate electrode structure. In this embodiment, however, the gate electrode mask layers 228a, 228b and 228c are left to be used for electrical isolation between the internal interconnect layer (to be described later) and the gate electrode structure.

상술한 기판, 격리 영역, 게이트 전극 구조체, 스페이서 구조체 및 게이트 전극 마스크층 등의 더 많은 대체 가능한 구조체 및 상응한 형성 공정 방법과 조건은 모두 당업자에게 공지된 것이므로, 여기서 상세하게 설명하지 않는다.More alternate structures, such as the above-described substrate, isolation regions, gate electrode structures, spacer structures and gate electrode mask layers, and corresponding formation process methods and conditions are all well known to those skilled in the art and are not described in detail herein.

이어서 단계 S102를 실행하여 상기 기판, 상기 제1 및 상기 제2 게이트 전극 구조체 상측에 내부 상호접속 재료층을 형성한다. Subsequently, step S102 is executed to form an internal interconnection material layer on the substrate, the first and second gate electrode structures.

도 2b에 도시한 바와 같이, 기판(210), 제1 및 제2 게이트 전극 구조체 상측에 내부 상호접속 재료층(232)을 형성한다. 바람직하게는, 내부 상호접속 재료층(232) 상에 내부 상호접속층 마스크층(미도시)를 형성하는데, 그 작용은 일반 공정에서의 하드마스크층과 유사하며, 추후 다시 설명한다. 내부 상호접속 재료층(232)의 구성 재료는 예를 들면 다결정 실리콘 또는 알루미늄(Al)과 같은 금속이며, 저온 화학 기상 증착(LTCVD), 저압 화학 기상 증착법(LPCVD), 급속가열 화학 기상 증착법(RTCVD), 플라즈마 화학 기상 증착법(PECVD)과 같은 화학 기상 증착법(CVD)를 이용하여 형성될 수 있으며, 물리 화학 기상 증착법(PVD) 또는 스퍼터링법을 이용하여 형성될 수도 있다. 바람직하게는, 내부 상호접속 재료층(232)의 구성 재료 및 그 형성 방법은 상술한 게이트 전극 재료층과 동일하다. 예를 들어, 본 실시예에서 게이트 전극 재료층(224a, 224b, 224c)이 다결정 실리콘으로 구성되면, 내부 상호접속 재료층(232)도 다결정 실리콘으로 구성될 수 있다. 이 방법의 장점은 게이트 전극 재료층을 형성하는 공정 단계를 반복하기만 하면 내부 상호접속 재료층을 형성할 수 있어, 추가적인 새로운 공정 매뉴얼을 개발할 필요가 없으므로 공정을 간소화하고 제조 원가를 낮출 수 있다는 점이다. 그밖에, 소스/드레인 영역과 연결시키는 내부 상호접속층(local interconnection layer)의 재료로 다결정 실리콘을 사용할 경우, 상기 내부 상호접속층을 소스/드레인 영역의 일부분으로 취급할 수 있으며, 심지어 도핑 등 공정을 통해 독립된 소스/드레인 영역으로 할 수 있다. 또한, 더미 게이트 전극 구조체로서의 제2 게이트 전극 구조체는 금속(예: Al)로 구성하든 다결정 실리콘으로 구성하든 단독으로 한층의 내부 상호접속층으로 할 수 있다.As shown in FIG. 2B, an internal interconnect material layer 232 is formed over the substrate 210, the first and second gate electrode structures. Preferably, an internal interconnection layer mask layer (not shown) is formed on the interconnection material layer 232, the operation of which is similar to that of the hard mask layer in a conventional process, and will be described again later. The material of the internal interconnection material layer 232 is a metal such as polycrystalline silicon or aluminum (Al), and may be formed by low temperature chemical vapor deposition (LTCVD), low pressure chemical vapor deposition (LPCVD), rapid thermal chemical vapor deposition ), A plasma enhanced chemical vapor deposition (PECVD) method, or may be formed using physical vapor deposition (PVD) or sputtering. Preferably, the constituent material of the internal interconnection material layer 232 and the forming method thereof are the same as those of the above-described gate electrode material layer. For example, if the gate electrode material layers 224a, 224b, and 224c are made of polycrystalline silicon in this embodiment, the internal interconnection material layer 232 may also be made of polycrystalline silicon. The advantage of this method is that it is possible to form an internal interconnection layer only by repeating the process steps of forming the gate electrode material layer, thereby eliminating the need to develop additional new process manuals, simplifying the process and lowering the manufacturing cost to be. In addition, when polycrystalline silicon is used as the material of the local interconnection layer connecting to the source / drain regions, the internal interconnection layer can be treated as a part of the source / drain region, Can be used as independent source / drain regions. Also, the second gate electrode structure as the dummy gate electrode structure may be a single-layer internal interconnect layer, either of metal (e.g. Al) or polycrystalline silicon.

그밖에, 바람직하게는, 내부 상호접속 재료층(232)을 형성하기 전에 예비 세정(pre-clean) 단계를 실행한다. 상기 예비 세정 단계는 반응성 또는 비반응성 예비 세정 공정을 이용할 수 있다. 예를 들자면, 반응성 예비 세정 공정은 수소 함유 플라즈마를 이용한 플라즈마 공정이다. 예를 들면, SC-1용액(암모니아 용액/과산화수소 용액의 혼합액)과 SC-2용액(염산/과산화수소 용액의 혼합액)으로 세정하여, 기판 표면 상에 남겨진 이물질을 제거한다.In addition, preferably, a pre-clean step is performed prior to forming the internal interconnect material layer 232. The pre-cleaning step may utilize a reactive or non-reactive pre-cleaning process. For example, the reactive pre-clean process is a plasma process using a hydrogen containing plasma. For example, it is cleaned with SC-1 solution (mixed solution of ammonia solution / hydrogen peroxide solution) and SC-2 solution (mixed solution of hydrochloric acid / hydrogen peroxide solution) to remove foreign substances left on the substrate surface.

그 다음, 단계 S103을 실행하여, 적어도 상기 제1 게이트 전극 구조체 상에 위치하는 내부 상호접속 재료층을 모두 식각하여 제거함으로써 상기 제1 및 제2 게이트 전극 구조체와 전기적으로 격리되는 내부 상호접속층을 형성한다.Then, step S103 is executed to etch and remove at least all of the internal interconnect material layers located on the first gate electrode structure to form an internal interconnect layer that is electrically isolated from the first and second gate electrode structures .

도 2c에 도시한 바와 같이, 예를 들어 플라즈마 건조 식각 공정을 통해 제1 및 제2 게이트 전극 구조체 상측에 위치한 내부 상호접속 재료층(232)과 게이트 전극 마스크층(228b)에 대해 식각을 진행하여, 제1 게이트 전극 구조체 상에 위치하는 내부 상호접속 재료층(232)을 모두 제거하므로써, 도면에 도시한 바와 같은 내부 상호접속층(232a, 232b)을 형성한다. 그 중, 내부 상호접속층(232a, 232b)은 2개의 제2 게이트 전극 구조체 중 하나와 제1 게이트 전극 구조체와의 사이에 각각 위치한다. 예로써, 도 2c에 도시한 바와 같이, 제1 게이트 전극 구조체 상측에 위치한 게이트 전극 마스크층(228b)을 모두 식각하여 제거하는 경우, 내부 상호접속층(232a, 232b)은 제1 게이트 전극 구조체 양측에 위치하는 스페이서에 의해 각각 제1 게이트 전극 구조체와 전기적으로 격리된다.As shown in FIG. 2C, the inner interconnection material layer 232 and the gate electrode mask layer 228b located above the first and second gate electrode structures are etched through a plasma dry etching process, for example, , And the internal interconnect material layer 232 located on the first gate electrode structure are all removed to form internal interconnect layers 232a and 232b as shown in the figure. Among them, the internal interconnect layers 232a and 232b are located between one of the two second gate electrode structures and the first gate electrode structure, respectively. 2C, when the gate electrode mask layer 228b located above the first gate electrode structure is entirely etched and removed, the internal interconnect layers 232a and 232b are formed on both sides of the first gate electrode structure Are electrically isolated from the first gate electrode structure by spacers located in the first gate electrode structure.

그밖에, 예로써, 도시한 바와 같이, 제2 게이트 전극 구조체 상측에 위치하는 내부 상호접속 재료층(232)과 게이트 전극 마스크층(228a, 228c)의 일부도 식각하여 제거되나, 제2 게이트 전극 구조체 상측에 위치하는 내부 상호접속 재료층(232)과 게이트 전극 마스크층(228a, 228c)을 전부 남겨둘 수도 있다. 도시한 바와 같이, 내부 상호접속층(232a)과 상기 제2 게이트 전극 구조체 사이에 일부 게이트 전극 마스크층(228a)이 남겨져 있고, 내부 상호접속층(232a)은 상기 일부 게이트 전극 마스크층(228a)과 스페이서 구조체(226a)에 의해 제2 게이트 전극 구조체와 전기적으로 격리된다. 내부 상호접속층(232b)과 상기 제2 게이트 전극 구조체 사이에 일부 게이트 전극 마스크층(228c)이 남겨져 있어 다른 제2 게이트 전극 구조체와 전기적으로 격리된다.In addition, for example, as shown in the figure, a part of the internal interconnection material layer 232 and the gate electrode mask layers 228a and 228c located above the second gate electrode structure are also removed by etching, All of the upper interconnect interconnection material layer 232 and the gate electrode mask layers 228a and 228c may be left. As shown, a portion of the gate electrode mask layer 228a is left between the internal interconnect layer 232a and the second gate electrode structure, and the internal interconnect layer 232a contacts the portion of the gate electrode mask layer 228a, And the spacer structure 226a. A portion of the gate electrode mask layer 228c is left between the internal interconnect layer 232b and the second gate electrode structure and is electrically isolated from the other second gate electrode structure.

예로써, 단계 S102에서 내부 상호접속층 마스크층(미도시)을 형성했을 경우, 상기 식각은 구체적으로 다음과 같은 단계를 포함한다: 먼저, 새로운 포토 마스크를 이용함으로써, 포토레지스트를 마스크로 하고 보조적으로 단계 S102에서 형성된 내부 상호접속층 마스크층을 하드마스크층으로 하여 내부 상호접속 재료층(232)과 게이트 전극 마스크층(228a, 228b, 228c)을 차례대로 식각한다. 그 후, 예를 들어 습식 식각 공정(습식 박리라고도 함)을 통해 내부 상호접속 마스크층을 제거한다. 이 단계에서 이용되는 건식 또는 습식 식각 공정의 구체적 공정 파라미터와 조건은 당업자에 공지되어 있으므로, 여기서 상세하게 설명하지 않는다. 그러나, 건식 식각 공정이든 습식 식각 공정이든 모두 당업자가 실제로 선택한 구성 재료에 따라 종래의 공정 파라미터와 조건을 선택 조절해야 하며, 이를 통해 가장 바람직한 공정 결과를 얻는다.For example, if an internal interconnect layer mask layer (not shown) is formed in step S102, the etching specifically includes the following steps: first, by using a new photomask, The internal interconnect material layer 232 and the gate electrode mask layers 228a, 228b, and 228c are sequentially etched using the internal interconnect layer mask layer formed in step S102 as a hard mask layer. The internal interconnect mask layer is then removed, for example, through a wet etch process (also referred to as wet etch). The specific process parameters and conditions of the dry or wet etching process used in this step are well known to those skilled in the art and are not described in detail herein. However, both the dry etch process and the wet etch process require the skilled person to select and adjust conventional process parameters and conditions according to the material of choice in practice, thereby obtaining the most desirable process results.

그 다음, 단계 S104를 실행하여, 상기 내부 상호접속층 상에 소스/드레인 영역 접촉홀을 형성한다. Then, step S104 is executed to form a source / drain region contact hole on the internal interconnect layer.

내부 상호접속층(223a, 232b)을 형성한 후, 통상적인 상호 접속 공정을 계속 실행할 수 있으며, 예를 들면 층간 유전체층 증착, 접촉홀 식각 및 접촉 플러그 형성 등이다. 구체적으로, 도 2d에 도시한 바와 같이, 기판(210) 상측에 층간 유전체층(240)을 형성한다. 그 다음, 도 2e에 도시한 바와 같이, 층간 유전체층(240)에 내부 상호접속층(232a, 232b)에 대응하는 소스/드레인 영역 접촉홀(242, 244)을 형성한다. 여기서, 상기 소스/드레인 영역 접촉홀(242, 244)은 각각 내부 상호접속층(232a, 232b)을 통해 상기 활성 영역 중의 소스/드레인 영역(미도시)에 연결된다. 또한, 층간 유전체층(240)에 소스/드레인 영역 접촉홀(242, 244)을 형성함과 동시에, 상기 층간 유전체층에 제1 게이트 전극 구조체에 대응하는 게이트 전극 접촉홀(미도시)도 형성한다. 게이트 전극 접촉홀이 제1 게이트 전극 구조체 상에만 형성하는 것으로 설명했지만, 당업자라면 기타 게이트 전극 구조체, 예를 들어 더미 게이트 전극 구조체로서의 제2 게이트 전극 구조체 상에도 접촉홀을 형성할 수 있음을 이해해야 한다. 여기서, 설명해야 할 점은, 제2 게이트 전극 구조체는 더미 게이트 전극 구조체이므로, 그 상측에 위치하는 게이트 전극 접촉홀은 실제로 게이트 전극 접촉홀로 사용되는 것이 아니라, 일반적인 상호접속에 사용되는 접촉홀이다. After forming the internal interconnect layers 223a, 232b, conventional interconnect processes may continue to be performed, such as interlayer dielectric deposition, contact hole etch, and contact plug formation. Specifically, as shown in FIG. 2D, an interlayer dielectric layer 240 is formed on the substrate 210. Then, source / drain region contact holes 242 and 244 corresponding to the internal interconnect layers 232a and 232b are formed in the interlayer dielectric layer 240, as shown in FIG. 2E. Here, the source / drain region contact holes 242 and 244 are connected to a source / drain region (not shown) of the active region through an internal interconnect layer 232a and 232b, respectively. Further, source / drain region contact holes 242 and 244 are formed in the interlayer dielectric layer 240, and a gate electrode contact hole (not shown) corresponding to the first gate electrode structure is also formed in the interlayer dielectric layer. Although it has been described that the gate electrode contact holes are formed only on the first gate electrode structure, it should be understood by those skilled in the art that contact holes can also be formed on other gate electrode structures, for example, a second gate electrode structure as a dummy gate electrode structure . It should be noted that since the second gate electrode structure is a dummy gate electrode structure, the gate electrode contact hole located on the upper side is not actually used as a gate electrode contact hole but a contact hole used for general interconnections.

상기한 바와 같은 단계를 통해 최종적으로 도 2e에 도시된 반도체 소자 구조체를 얻는다. 도시한 바와 같이, 상기 반도체 소자 구조체는 기판(210), 제1 게이트 전극 구조체(222b와 224b), 제2 게이트 전극 구조체(222a와 242a; 222c와 242c) 및 내부 상호접속층(232a, 232b)를 포함한다. 그 중, 상기 기판은 활성 영역(미도시)과 격리 영역(212)을 포함한다. 상기 제1 게이트 전극 구조체는 상기 활성 영역 상측에 위치한다. 상기 제2 게이트 전극 구조체는 상기 격리 영역 상측에 위치하며 더미 게이트 전극 구조체이다. 상기 내부 상호접속층은 상기 활성 영역에 위치하는 소스/드레인 영역과 전기적으로 연결되고, 상기 제1 및 제2 게이트 전극 구조체와 전기적으로 격리된다. 예로써, 도시한 바와 같이, 내부 상호접속층(232a)은 상기 제1 게이트 전극 구조체와 하나의 제2 게이트 전극 구조체 사이에 위치하며, 내부 상호접속층(232b)은 상기 제1 게이트 전극 구조체와 다른 하나의 제2 게이트 전극 구조체 사이에 위치한다.Finally, the semiconductor device structure shown in FIG. 2E is obtained through the steps as described above. As shown, the semiconductor device structure includes a substrate 210, first gate electrode structures 222b and 224b, second gate electrode structures 222a and 242a 222c and 242c, and internal interconnect layers 232a and 232b. . The substrate includes an active region (not shown) and an isolation region 212. The first gate electrode structure is located above the active region. The second gate electrode structure is located above the isolation region and is a dummy gate electrode structure. The internal interconnect layer is electrically connected to the source / drain regions located in the active region and is electrically isolated from the first and second gate electrode structures. By way of example, as shown, an internal interconnect layer 232a is positioned between the first gate electrode structure and a second gate electrode structure, and an internal interconnect layer 232b is formed between the first gate electrode structure And is located between the other second gate electrode structures.

그밖에, 도 2e에 도시한 반도체 소자 구조체는 스페이서 구조체(226a, 226b, 226c) 및 게이트 전극 마스크층(228a, 228b, 228c)을 더 포함할 수 있다. 상기 스페이서 구조체는 상기 제1 및 제2 게이트 전극 구조체의 양측에 형성되고, 상기 게이트 전극 마스크층은 상기 제2 게이트 전극 구조체의 일부 상부 표면 상에 형성되어, 상기 내부 상호접속층이 상기 제1 게이트 전극 구조체 및 상기 제2 게이트 전극 구조체 모두와 전기적으로 격리되도록 확보한다. 동시에 접촉홀이 상기 제2 게이트 전극 상, 즉 격리 영역 상에 부분적으로 형성될 수 있으므로, 제1 게이트 전극과 격리 영역 사이의 간격을 축소할 수 있다. 그 중, 상기 내부 상호접속층은 상기 스페이서 구조체에 의해 상기 제1 게이트 전극 구조체와 전기적으로 격리되고, 상기 스페이서 구조체와 상기 게이트 전극 마스크층에 의해 상기 제2 게이트 전극 구조체와 전기적으로 격리된다. 예를 들면, 내부 상호접속층(232b)은 스페이서 구조체(226c)와 게이트 전극 마스크층(228c)에 의해 제2 게이트 전극 구조체(도 2e에서 우측)와 전기적으로 격리된다.In addition, the semiconductor device structure shown in FIG. 2E may further include spacer structures 226a, 226b, and 226c and gate electrode mask layers 228a, 228b, and 228c. Wherein the spacer structure is formed on both sides of the first and second gate electrode structures and the gate electrode mask layer is formed on a portion of the upper surface of the second gate electrode structure, Electrode structure and the second gate electrode structure. At the same time, since the contact hole can be partially formed on the second gate electrode, that is, on the isolation region, the interval between the first gate electrode and the isolation region can be reduced. Wherein the internal interconnect layer is electrically isolated from the first gate electrode structure by the spacer structure and is electrically isolated from the second gate electrode structure by the spacer structure and the gate electrode mask layer. For example, the internal interconnect layer 232b is electrically isolated from the second gate electrode structure (right side in FIG. 2e) by the spacer structure 226c and the gate electrode mask layer 228c.

그밖에, 도 2e에 도시된 반도체 소자 구조체는 층간 유전체층(240)을 더 포함할 수 있다. 상기 층간 유전체층은 상기 기판, 상기 제1 및 제2 게이트 전극 구조체 상측에 형성되고, 상기 층간 유전체층에 상기 소스/드레인 영역에 대응하는 소스/드레인 영역 접촉홀(242, 244)이 형성되어 있다. 여기서, 소스/드레인 영역 접촉홀(242, 244)은 각각 내부 상호접속층(232a, 232b)을 통해 상기 소스/드레인 영역과 전기적으로 연결된다. 그밖에, 다결정 실리콘 재료를 소스/드레인 영역과 연결되는 내부 상호접속층의 재료로 할 경우, 상기 내부 상호접속층을 소스/드레인 영역의 일부로 취급하고, 심지어는 도핑 등 공정을 통해 독립된 소스/드레인 영역으로 할 수 있다.In addition, the semiconductor device structure shown in FIG. 2E may further include an interlayer dielectric layer 240. FIG. The interlayer dielectric layer is formed on the substrate, the first and second gate electrode structures, and source / drain region contact holes 242 and 244 corresponding to the source / drain regions are formed in the interlayer dielectric layer. Here, the source / drain region contact holes 242 and 244 are electrically connected to the source / drain regions through the internal interconnect layers 232a and 232b, respectively. In addition, when a polycrystalline silicon material is used as the material of the internal interconnection layer to be connected to the source / drain regions, the internal interconnection layer is treated as a part of the source / drain region, and even the independent source / .

여기서, 당업자는, 도 2e에 도시한 반도체 소자 구조체의 제조 방법은 상기의 단계 S101~S104에 한정되지 않고, 기타 방법을 이용할 수 있으며, 기타 방법을 이용하여 형성된 도 2e에 도시한 반도체 소자 구조체도 본 발명의 보호 범위 내에 속함을 알 것이다.2E is not limited to the above-described steps S101 to S104, but other methods can be used, and the semiconductor device structure shown in FIG. 2E, which is formed by using other methods, And fall within the scope of protection of the present invention.

도 3은 종래 기술에 따라 제조한 도 2e에 해당하는 반도체 소자 구조체를 나타낸 개략적인 단면도이다. 도 3에 도시한 반도체 소자 구조체 중의 제1 게이트 전극과 격리 영역(312) 상에 위치하는 제2 게이트 전극 구조체 사이의 간격(도면에서에서 양방향 화살표 X2로 표시)에 비해, 도 2e에서의 제1 게이트 전극 구조체와 격리 영역(212) 상에 위치하는 제2 게이트 전극 구조체 사이의 간격(도면에서 양방향 화살표 X1으로 표시)이 더 줄어든다. 이는 주로 게이트 전극 구조체와 전기적으로 격리되고 소스/드레인 영역과 전기적으로 연결된 내부 상호접속층을 제공하는 것에 의해, 접촉홀을 격리 영역 상측에 형성할 수 있으므로, 게이트 전극 구조체와 격리 영역 사이의 간격은 게이트 전극 스페이서, 접촉홀-활성 영역 규칙 등 요소의 제한을 받지 않기 때문이다.3 is a schematic cross-sectional view showing a semiconductor device structure corresponding to FIG. Compared to 3 in the semiconductor device the first gate electrode of the structure and isolation shown in region the interval between the two gate electrode structures positioned on the (312) (shown in the drawing by double-headed arrow X 2), first in Figure 2e 1 gap between the first gate electrode structure and the second gate electrode structure located on the isolation region 212 (represented by the double-headed arrow X 1 in the figure) is further reduced. Since the contact hole can be formed above the isolation region mainly by providing an internal interconnection layer that is electrically isolated from the gate electrode structure and electrically connected to the source / drain regions, the gap between the gate electrode structure and the isolation region is Gate electrode spacers, contact hole-active area rules, and the like.

상술한 바와 같이, 내부 상호접속층과 격리 영역 상측에 위치하는 제2 게이트 전극 구조체 사이의 전기적 격리는 주로 게이트 전극 마스크층과 스페이서 구조체에 의존한다. 그밖에, 주의할 점은, 실제 제조 과정에서, 식각하여 형성된 게이트 전극 마스크층(428a)과 내부 상호접속층(432a)의 모서리 부분은 외부에 노출되고(도 4에 도시), 특히 습식 식각 공정을 이용하여 게이트 전극 마스크층과 내부 상호접속 재료층의 일부분을 식각하여 제거할 때 형성된 게이트 전극 마스크층(428a)의 모서리는 내부 상호접속층(432a)의 모서리에 비해 일부분이 안쪽으로 함몰될 수 있다(도면에 명확하게 도시되지 않음). 그러나 그 후 상기 모서리 부분 외측에 자기 정렬 금속 실리사이드 차단층(SAB, 450)이 형성되어, 제2 게이트 전극 구조체와 내부 상호접속층(432a)이 완전히 격리되도록 확보할 수 있다. SAB의 기타 작용 및 그 형성 방법은 당업자에게 공지되어 있으므로, 상세하게 설명하지 않는다.As described above, the electrical isolation between the internal interconnect layer and the second gate electrode structure located above the isolation region mainly depends on the gate electrode mask layer and the spacer structure. In addition, it should be noted that during the actual fabrication process, the edge portions of the gate electrode mask layer 428a and the internal interconnect layer 432a formed by etching are exposed to the outside (as shown in FIG. 4) The edges of the gate electrode mask layer 428a formed when the gate electrode mask layer and portions of the internal interconnection material layer are etched away can be recessed in part relative to the edges of the internal interconnect layer 432a (Not clearly shown in the figure). However, a self-aligned metal silicide barrier layer (SAB) 450 may then be formed outside the edge portion to ensure that the second gate electrode structure and the internal interconnect layer 432a are completely isolated. Other functions of the SAB and the method of forming the SAB are well known to those skilled in the art and will not be described in detail.

종합하자면, 본 발명의 방법에 따르면, 게이트 전극 구조체와 격리 영역(예: STI 구조체) 사이의 간격을 줄일 수 있으므로, 반도체 소자의 칩 사이즈를 축소하여, 반도체 칩의 이용률을 향상시키고 제조 원가를 낮출 수 있다. 그밖에, STI 상의 다결정 실리콘 더미 게이트 전극 구조체와 활성 영역의 다결정 실리콘 게이트 전극 구조체는 동일 공정 단계에서 형성되므로, 본 발명의 방법은 종래 공정과 호환 가능하고, 제조 공정을 간소화하고 믿을 수 있는 온라인 공정 제어를 실현한다. In sum, according to the method of the present invention, since the interval between the gate electrode structure and the isolation region (for example, STI structure) can be reduced, the chip size of the semiconductor device can be reduced to improve the utilization rate of the semiconductor chip, . In addition, since the polycrystalline silicon dummy gate electrode structure on the STI and the polycrystalline silicon gate electrode structure on the active region are formed in the same process step, the method of the present invention is compatible with conventional processes, simplifies the manufacturing process, .

본 발명은 이미 상기 실시예를 통해 설명하였으나, 이해해야 할 점은, 상기 실시예는 예시와 설명의 목적을 위한 것일 뿐, 본 발명을 상기 서술한 실시예범위 내에 한정한 것이 아니다. 그밖에, 당업자라면 본 발명은 상기 실시예에 국한되지 않고, 본 발명의 가르침에 따라 더욱더 많은 변형과 수정을 할 수 있으며, 이러한 변형과 수정은 모두 본 발명이 보호하고자 하는 범위 내에 있음을 이해할 것이다. 본 발명의 보호 범위는 첨부된 청구범위 및 등가 범위에 의해 확정된다. Although the present invention has been described with reference to the above embodiments, it should be understood that the above-described embodiments are for the purpose of illustration and description only and are not intended to limit the scope of the present invention. In addition, those skilled in the art will appreciate that the present invention is not limited to the embodiments described above, and that many modifications and variations are possible in accordance with the teachings of the present invention, and that all such variations and modifications are within the scope of the present invention. The scope of protection of the present invention is defined by the appended claims and their equivalents.

Claims (20)

활성 영역과 격리 영역을 포함하고, 상기 활성 영역의 상측에 제1 게이트 전극 구조체가 형성되어 있고, 상기 격리 영역의 상측에 더미 게이트 전극 구조체로서의 제2 게이트 전극 구조체가 형성되어 있으며, 상기 제1 게이트 전극 구조체의 양측 및 상기 제2 게이트 전극 구조체의 양측에 스페이서 구조체가 형성되어 있고, 적어도 상기 제2 게이트 전극 구조체의 상부 표면에 게이트 전극 마스크층이 형성되어 있는 기판을 제공하는 단계;
상기 기판, 상기 제1 게이트 전극 구조체 및 상기 제2 게이트 전극 구조체의 상측에 내부 상호접속 재료층을 형성하는 단계;
적어도 상기 제1 게이트 전극 구조체 상에 위치하는 내부 상호접속 재료층을 모두 식각하여 제거함으로써, 상기 제1 게이트 전극 구조체 및 제2 게이트 전극 구조체와 전기적으로 격리된 내부 상호접속층을 형성하는 식각 단계; 및
상기 내부 상호접속층 상에 소스/드레인 영역 접촉홀을 형성하는 단계
를 포함하는 반도체 소자 구조체의 제조 방법.A first gate electrode structure is formed on the active region, an active region and an isolation region are formed, a second gate electrode structure is formed on the isolation region as a dummy gate electrode structure, Providing a substrate on which a spacer structure is formed on both sides of the electrode structure and on both sides of the second gate electrode structure and at least a gate electrode mask layer is formed on the upper surface of the second gate electrode structure;
Forming an internal interconnect material layer over the substrate, the first gate electrode structure and the second gate electrode structure;
An etch step of etching and removing at least all of the interconnection material layers located on at least the first gate electrode structure to form an internal interconnection layer electrically isolated from the first gate electrode structure and the second gate electrode structure; And
Forming a source / drain region contact hole on the internal interconnect layer
And forming a semiconductor device structure on the semiconductor device. 제1항에 있어서,
상기 소스/드레인 영역 접촉홀을 형성하는 단계는,
상기 기판의 상측에 층간 유전체층을 형성하는 단계; 및
상기 층간 유전체층에, 상기 내부 상호접속층에 대응하고 상기 내부 접속층을 통해 상기 활성 영역에 위치하는 소스/드레인 영역에 연결되는 소스/드레인 영역 접촉홀을 형성하는 단계를 포함하는, 반도체 소자 구조체의 제조 방법.The method according to claim 1,
The forming of the source / drain region contact hole may include:
Forming an interlayer dielectric layer on the substrate; And
Forming a source / drain region contact hole in the interlayer dielectric layer, the source / drain region contact hole corresponding to the internal interconnection layer and connected to a source / drain region located in the active region through the internal connection layer. Gt; 제2항에 있어서,
상기 층간 유전체층에 상기 소스/드레인 영역 접촉홀을 형성할 때, 상기 층간 유전체층에 상기 제1 게이트 전극 구조체에 대응하는 게이트 전극 접촉홀이 형성되는, 반도체 소자 구조체의 제조 방법.3. The method of claim 2,
Wherein a gate electrode contact hole corresponding to the first gate electrode structure is formed in the interlayer dielectric layer when the source / drain region contact hole is formed in the interlayer dielectric layer. 제1항에 있어서,
상기 제1 게이트 전극 구조체 및 제2 게이트 전극 구조체는 모두 게이트 전극 유전체층과 상기 게이트 전극 유전체층 상에 위치하는 게이트 전극 재료층을 포함하는, 반도체 소자 구조체의 제조 방법.The method according to claim 1,
Wherein the first gate electrode structure and the second gate electrode structure both comprise a gate electrode dielectric layer and a gate electrode material layer located on the gate electrode dielectric layer. 제4항에 있어서,
상기 내부 상호접속 재료층의 구성 재료는 상기 게이트 전극 재료층의 구성 재료와 서로 동일한, 반도체 소자 구조체의 제조 방법.5. The method of claim 4,
And the constituent material of the internal interconnection material layer is the same as the constituent material of the gate electrode material layer. 제4항 또는 제5항에 있어서,
상기 게이트 전극 재료층의 구성 재료는 다결정 실리콘인, 반도체 소자 구조체의 제조 방법.The method according to claim 4 or 5,
And the constituent material of the gate electrode material layer is polycrystalline silicon. 제1항에 있어서,
상기 게이트 전극 마스크층의 구성 재료는 질화물, 산화물 및 질산화물 중의 적어도 1종인, 반도체 소자 구조체의 제조 방법.The method according to claim 1,
Wherein the constituent material of the gate electrode mask layer is at least one of nitride, oxide and nitrate. 제1항에 있어서,
상기 제2 게이트 전극 구조체와 상기 제1 게이트 전극 구조체는 동일한 공정단계를 이용하여 동시에 형성되는, 반도체 소자 구조체의 제조 방법.The method according to claim 1,
Wherein the second gate electrode structure and the first gate electrode structure are formed simultaneously using the same process steps. 제1항에 있어서,
상기 식각 단계는,
상기 내부 상호접속 재료층 상에 내부 상호접속층의 마스크층을 형성하는 단계;
상기 내부 상호접속층의 마스크층, 상기 내부 상호접속 재료층과 상기 게이트 전극 마스크층을 순서대로 식각하여 상기 내부 상호접속층을 형성하는 단계; 및
상기 내부 상호접속층의 마스크층을 제거하는 단계
를 포함하는, 반도체 소자 구조체의 제조 방법.The method according to claim 1,
Wherein the etching step comprises:
Forming a mask layer of an internal interconnect layer on the internal interconnect material layer;
Etching the mask layer of the internal interconnect layer, the internal interconnect material layer and the gate electrode mask layer in order to form the internal interconnect layer; And
Removing the mask layer of the internal interconnect layer
Wherein the semiconductor device structure is formed of a semiconductor material. 제9항에 있어서,
상기 내부 상호접속층의 마스크층이 습식 식각 공정을 이용하여 제거되는, 반도체 소자 구조체의 제조 방법.10. The method of claim 9,
Wherein the mask layer of the internal interconnect layer is removed using a wet etch process. 제1항에 있어서,
상기 격리 영역은 셀로우 트렌치 격리(STI) 공정을 이용하여 형성되는, 반도체 소자 구조체의 제조 방법.The method according to claim 1,
Wherein the isolation region is formed using a cellrow trench isolation (STI) process. 제1항에 있어서,
상기 기판의 상측에 상기 내부 상호접속 재료층을 형성하기 전에 예비 세정 단계를 더 포함하는 반도체 소자 구조체의 제조 방법.The method according to claim 1,
Further comprising a pre-cleaning step prior to forming the internal interconnection material layer on top of the substrate. 제1항에 있어서,
상기 내부 상호접속층과 상기 제2 게이트 전극 구조체 사이에 일부의 게이트 전극 마스크층이 남아 있는, 반도체 소자 구조체의 제조 방법.The method according to claim 1,
Wherein a portion of the gate electrode mask layer remains between the internal interconnect layer and the second gate electrode structure. 활성 영역과 격리 영역을 포함하는 기판;
상기 활성 영역의 상측에 위치하는 제1 게이트 전극 구조체;
상기 격리 영역의 상측에 위치하는 더미 게이트 전극 구조체로서의 제2 게이트 전극 구조체;
상기 활성 영역에 위치하는 소스/드레인 영역과 전기적으로 연결되고, 상기 제1 및 제2 게이트 전극 구조체와 전기적으로 격리된 내부 상호접속층;
상기 제1 게이트 전극 구조체 및 제2 게이트 전극 구조체의 양측에 위치하는 스페이서 구조체; 및
상기 제2 게이트 전극 구조체의 일부 상부 표면 상에 위치하는 게이트 전극 마스크층;
을 포함하고,
상기 내부 상호접속층은, 상기 스페이서 구조체에 의해 상기 제1 게이트 전극 구조체와 전기적으로 격리되고, 상기 스페이서 구조체와 상기 게이트 전극 마스크층에 의해 상기 제2 게이트 전극 구조체와 전기적으로 격리되는,
반도체 소자 구조체.A substrate comprising an active region and an isolation region;
A first gate electrode structure positioned above the active region;
A second gate electrode structure as a dummy gate electrode structure located on the upper side of the isolation region;
An internal interconnection layer electrically connected to the source / drain regions located in the active region and electrically isolated from the first and second gate electrode structures;
A spacer structure located on both sides of the first gate electrode structure and the second gate electrode structure; And
A gate electrode mask layer located on a part of the upper surface of the second gate electrode structure;
/ RTI >
Wherein the internal interconnect layer is electrically isolated from the first gate electrode structure by the spacer structure and is electrically isolated from the second gate electrode structure by the spacer structure and the gate electrode mask layer.
Semiconductor device structure. 제14항에 있어서,
상기 기판, 상기 제1 게이트 전극 구조체 및 제2 게이트 전극 구조체의 상측에 형성되는 층간 유전체층을 더 포함하고,
상기 층간 유전체층에 상기 소스/드레인 영역에 대응하는 소스/드레인 영역 접촉홀이 형성되어 있고, 상기 소스/드레인 영역 접촉홀은 상기 내부 상호접속층을 통해 상기 소스/드레인 영역과 전기적으로 연결되는, 반도체 소자 구조체.15. The method of claim 14,
Further comprising an interlayer dielectric layer formed on the substrate, the first gate electrode structure, and the second gate electrode structure,
A source / drain region contact hole corresponding to the source / drain region is formed in the interlayer dielectric layer, and the source / drain region contact hole is electrically connected to the source / drain region through the internal interconnection layer. Device structure. 제15항에 있어서,
상기 층간 유전체층에, 상기 제1 게이트 전극 구조체에 대응하는 게이트 전극 접촉홀이 더 형성되어 있는, 반도체 소자 구조체.
16. The method of claim 15,
Wherein a gate electrode contact hole corresponding to the first gate electrode structure is further formed in the interlayer dielectric layer.
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