KR101435474B1 - Array Substrate of Organic Thin Film Transistor Liquid Crystal Display Device and Method of Fabricating the same - Google Patents

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Abstract

본 발명은 액정표시장치에 관한 것으로, 보다 상세하게는 고분자 물질을 반도체층으로 이용하는 유기 박막트랜지스터에서의 구동 특성을 향상시킬 수 있는 유기 박막트랜지스터 액정표시장치용 어레이 기판 및 그 제조방법에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to an array substrate for an organic thin film transistor liquid crystal display device capable of improving driving characteristics in an organic thin film transistor using a polymer material as a semiconductor layer and a method of manufacturing the same.

이를 위한 본 발명에 따른 유기 박막트랜지스터 액정표시장치는 스위칭 영역, 화소 영역, 게이트 영역 및 데이터 영역으로 구분된 기판과; 상기 기판 상의 데이터 영역의 일 방향으로 구성된 데이터 배선과, 상기 데이터 배선에서 연장된 소스 전극과, 상기 소스 전극과 이격된 드레인 전극과; 상기 데이터 배선, 소스 및 드레인 전극의 노출된 상부 표면에 구성된 금속 산화막 패턴과; 상기 드레인 전극과 직접 측면 접촉된 화소 전극과; 상기 소스 및 드레인 전극의 중첩된 상부에 위치하는 유기 반도체층과; 상기 유기 반도체층과 게이트 영역을 덮는 게이트 절연막 패턴과; 상기 게이트 절연막 패턴 상부에 위치하고, 상기 게이트 영역에 대응된 게이트 배선과, 상기 게이트 배선에서 돌출된 게이트 전극과; 상기 게이트 전극 및 배선과 데이터 배선과 유기 반도체층을 덮으며, 상기 화소 영역을 노출하는 픽셀 오픈홀을 포함하는 보호막을 포함하는 것을 특징으로 한다.An organic thin film transistor liquid crystal display device according to the present invention includes a substrate divided into a switching region, a pixel region, a gate region, and a data region; A data line arranged in one direction of a data region on the substrate; a source electrode extending in the data line; a drain electrode spaced apart from the source electrode; A metal oxide film pattern formed on the exposed upper surface of the data wiring, the source and drain electrodes; A pixel electrode directly in side contact with the drain electrode; An organic semiconductor layer located on the overlapped top of the source and drain electrodes; A gate insulating film pattern covering the organic semiconductor layer and the gate region; A gate electrode located above the gate insulating film pattern and corresponding to the gate region; a gate electrode protruded from the gate wiring; And a protective film covering the gate electrode and the wiring, the data wiring and the organic semiconductor layer, and including a pixel open hole exposing the pixel region.

Description

유기 박막트랜지스터 액정표시장치용 어레이 기판 및 그 제조방법{Array Substrate of Organic Thin Film Transistor Liquid Crystal Display Device and Method of Fabricating the same}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an array substrate for an organic thin film transistor liquid crystal display device,

본 발명은 액정표시장치에 관한 것으로, 보다 상세하게는 고분자 물질을 반도체층으로 이용하는 유기 박막트랜지스터에서의 구동 특성을 향상시킬 수 있는 유기 박막트랜지스터 액정표시장치용 어레이 기판 및 그 제조방법에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to an array substrate for an organic thin film transistor liquid crystal display device capable of improving driving characteristics in an organic thin film transistor using a polymer material as a semiconductor layer and a method of manufacturing the same.

정보화 사회가 발전함에 따라 표시 장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), VFD(Vacuum Fluorescent Display), ELD(Electro Luminescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시장치로 활용되고 있다. In recent years, in response to the development of the information society, demands for display devices have been increasing in various forms. Recently, in response to this demand, a liquid crystal display device (LCD), a plasma display panel (PDP), a vacuum fluorescent display (VFD) Display) have been studied, and some of them have already been used as display devices in various devices.

그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 액정표시장치 가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이하는 텔레비전 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.Among them, liquid crystal display devices are mostly used while substituting CRT (Cathode Ray Tube) for the purpose of a portable image display device because of their excellent image quality, light weight, thinness and low power consumption. A monitor for receiving and displaying a broadcast signal, a monitor for a computer, and the like.

최근 액정표시장치의 박막트랜지스터 중 액티브층에 유기 반도체를 활용한 기술의 연구가 활발히 진행되고 있다.BACKGROUND ART [0002] Recent researches on techniques utilizing an organic semiconductor as an active layer among thin film transistors of a liquid crystal display device have been actively conducted.

통상적으로, 유기 반도체는 반도체 특성을 나타내는 공액성 유기 고분자인 폴리아세틸렌(polyacetylene)이 개발된 후, 다양한 합성방법, 필름 형태로의 용이성, 유연성, 전도성, 저렴한 생산비와 같은 유기물의 특성 때문에 새로운 전기전자 재료로서의 기능성 전자소자 및 광소자 등 광범위한 분야에서 활발히 연구되고 있다. Typically, organic semiconductors have been developed by the development of polyacetylene, a conjugated organic polymer that exhibits semiconducting properties, and then, due to the nature of organic materials such as various synthetic methods, ease in film form, flexibility, Functional electronic devices and optical devices as materials.

이러한 전도성 고분자를 이용한 소자 중에서, 유기물을 액티브층으로 사용하는 유기 박막트랜지스터(organic thin film transistor : OTFT)에 대한 연구가 폭넓게 진행 중에 있다. 상기 OTFT는 Si-TFT와 구조적으로 거의 같은 형태로 반도체 영역에 Si 대신에 유기물을 사용한다는 차이점이 있다.Among devices using such a conductive polymer, researches on an organic thin film transistor (OTFT) using an organic material as an active layer have been extensively studied. The OTFT is structurally similar to the Si-TFT in that organic material is used instead of Si in the semiconductor region.

이하, 첨부한 도면을 참조하여 종래의 유기 박막트랜지스터 액정표시장치 및 그 제조방법에 대하여 설명하기로 한다.Hereinafter, a conventional organic thin film transistor liquid crystal display device and a manufacturing method thereof will be described with reference to the accompanying drawings.

도 1은 종래에 따른 유기 박막트랜지스터 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도이다.1 is a plan view showing a unit pixel of an array substrate for an organic thin film transistor liquid crystal display according to a related art.

도시한 바와 같이, 기판(10) 상에 수직 교차하여 화소 영역(P)을 정의하는 게이트 배선(20)과 데이터 배선(30)이 구성된다. 상기 게이트 배선(20)과 데이터 배선(30)의 교차지점에는 스위칭 역할을 하는 유기 박막트랜지스터(OT)가 구성된다.As shown, a gate wiring 20 and a data wiring 30 which define a pixel region P in a vertical crossing on the substrate 10 are constituted. At the intersection of the gate line 20 and the data line 30, an organic thin film transistor OT serving as a switching is formed.

상기 유기 박막트랜지스터(OT)는 게이트 배선(20)에서 연장된 게이트 전극(25)과, 상기 게이트 전극(25)과 일정 부분 중첩된 유기 반도체층(40)과, 상기 유기 반도체층(40)과 접촉된 소스 전극(32)과 상기 소스 전극(32)과 이격된 드레인 전극(34)을 포함한다.The organic thin film transistor OT includes a gate electrode 25 extending from the gate wiring 20, an organic semiconductor layer 40 partially overlapping the gate electrode 25, And includes a source electrode 32 and a drain electrode 34 spaced apart from the source electrode 32.

상기 드레인 전극(34)과 직접 접촉하는 화소 전극(70)이 화소 영역(P)에 대응하여 구성된다.And the pixel electrode 70 directly contacting the drain electrode 34 is configured to correspond to the pixel region P. [

이하, 첨부한 도면을 참조하여 종래에 따른 유기 박막트랜지스터에 대해 보다 상세히 설명하도록 한다.Hereinafter, a conventional organic thin film transistor will be described in more detail with reference to the accompanying drawings.

도 2a와 도 2b는 도 1의 Ⅱ-Ⅱ'선을 따라 절단하여 나타낸 각각의 단면도로, 보다 상세하게는 게이트 전극, 유기 반도체층, 소스 및 드레인 전극의 형성 위치에 따른 4가지 방식을 나타낸 것이다.2A and 2B are cross-sectional views taken along the line II-II 'in FIG. 1, and more specifically, four schemes according to positions where gate electrodes, organic semiconductor layers, source and drain electrodes are formed .

이러한 4가지 방식에는 바텀 게이트/탑 콘택 구조(ⅰ), 바텀 게이트/바텀 콘택 구조(ⅱ), 탑 게이트/바텀 콘택 구조(ⅲ), 탑 게이트/ 탑 콘택 구조(ⅳ)가 있다.These four schemes include a bottom gate / top contact structure (i), a bottom gate / bottom contact structure (ii), a top gate / bottom contact structure (iii), and a top gate / top contact structure (iv).

우선, 도 2a는 게이트 전극(25)이 최 하부에 위치하는 바텀 게이트 방식을 각각 나타낸 것으로, 도면 좌측에는 게이트 전극(25) 상부에 게이트 절연막 패턴(45), 유기 반도체층(40), 소스 및 드레인 전극(32, 34)이 차례로 위치하는 탑 콘택 구조(ⅰ)를 나타낸 것이고, 도면 우측에는 게이트 전극(25) 상부에 게이트 절 연막 패턴(45), 소스 및 드레인 전극(32, 34), 유기 반도체층(40)이 차례로 위치하는 바텀 콘택 구조(ⅱ)를 나타낸 것이다.2A shows a bottom gate method in which the gate electrode 25 is located at the bottom. A gate insulating film pattern 45, an organic semiconductor layer 40, a source and a drain are formed on the gate electrode 25, Drain electrodes 32 and 34 are sequentially disposed on the gate electrode 25. A gate insulating film pattern 45, source and drain electrodes 32 and 34, And the bottom contact structure (ii) in which the semiconductor layer 40 is sequentially positioned.

또한, 도 2b는 게이트 전극(25)이 최 상부에 위치하는 탑 게이트 방식을 각각 나타낸 것으로, 도면 좌측에는 소스 및 드레인 전극(32, 34), 유기 반도체층(40), 게이트 절연막 패턴(45), 게이트 전극(25)이 차례로 위치하는 바텀 콘택 구조(ⅲ)를 나타낸 것이고, 도면 우측에는 유기 반도체층(40), 소스 및 드레인 전극(32, 34), 게이트 절연막 패턴(45), 게이트 전극(25)이 차례로 위치하는 탑 콘택 구조(ⅳ)를 나타낸 것이다.The source and drain electrodes 32 and 34, the organic semiconductor layer 40, and the gate insulating film pattern 45 are formed on the left side of FIG. 2B. FIG. 2B shows a top gate method in which the gate electrode 25 is located at the top. Source and drain electrodes 32 and 34, a gate insulating film pattern 45, and a gate electrode (not shown) on the right side of the bottom contact structure iii. 25 in this order.

상기 게이트 전극(25), 게이트 절연막 패턴(45), 유기 반도체층(40), 소스 및 드레인 전극(32, 34)을 포함하여 유기 박막트랜지스터(OT)를 이룬다.The gate electrode 25, the gate insulating film pattern 45, the organic semiconductor layer 40, and the source and drain electrodes 32 and 34 form the organic thin film transistor OT.

이러한 유기 박막트랜지스터(OT)는 200℃ 이하의 저온 공정으로 제작이 가능한 장점으로, 유리에 비해 내열성 및 내화학성이 약한 플라스틱 기판 상에도 형성할 수 있다는 장점이 있다.Such an organic thin film transistor (OT) is advantageous in that it can be manufactured at a low temperature process of 200 ° C or less and can be formed on a plastic substrate having less heat resistance and chemical resistance than glass.

특히, 200℃ 이하의 저온 공정으로 각 전극과 배선을 이루는 금속물질과 절연물질 등을 저온 증착 또는 코팅의 방법을 통해 형성하더라도 유기 박막트랜지스터(OT)의 특성에 별 영향을 주지 않지만, 채널을 형성하는 반도체층(40)으로 비정질 실리콘(a-Si:H)을 이용한 저온 공정으로 형성할 경우에는 내구 구조가 치밀하지 못한 관계로 전기 전도도 등의 중요 특성이 저하되는 문제를 유발할 수 있다.Particularly, even if a metal material and an insulating material which form each electrode and wiring are formed through a low-temperature deposition or coating method at a low-temperature process of 200 ° C or less, the characteristics of the organic thin film transistor (OT) Temperature process using amorphous silicon (a-Si: H) as the semiconductor layer 40, the endurance structure is not dense, and thus important characteristics such as electrical conductivity may be deteriorated.

따라서, 이를 극복하고자 비정질 실리콘 등의 종래의 반도체 물질 대신 반도체 특성을 가지는 펜타센(pentacene)과 같은 유기 물질을 이용하여 유기 반도체 층(40)을 형성하고 있다.Therefore, in order to overcome this problem, the organic semiconductor layer 40 is formed using an organic material such as pentacene having a semiconductor property instead of a conventional semiconductor material such as amorphous silicon.

이러한 펜타센과 같은 물질의 HOMO 에너지 준위는 금(Au)의 MOMO 에너지 준위와 비슷한 관계로, 펜타센과의 접촉 저항이 다른 금속 물질에 비해 우수한 장점을 가지고 있는 바, 금(Au)을 이용하여 소스 및 드레인 전극(32, 34)을 형성하고자 하는 연구가 활발히 진행되고 있다.The HOMO energy level of a material such as pentacene is similar to the MOMO energy level of gold (Au), and thus has a superior contact resistance with pentacene as compared with other metal materials. Researches for forming the drain electrodes 32 and 34 have been actively conducted.

그러나, 금은 그 물질의 가격이 고가인 관계로 양산 적용하는 데 한계가 있을 뿐만 아니라, 스퍼터링 공정을 통해 금을 증착한다 하더라도 금의 물질 특성상 질산, 인산, 염산 및 불산을 포함하는 산 기반의 식각액에 반응이 잘 일어나지 않는 문제로, 수용액에 요오드를 혼합한 식각액으로 대체하고 있으나 이러한 요오드는 독성이 강해 환경 오염을 유발시킬 염려가 다분하여 그 사용에 제약을 받고 있는 상황이다.However, since gold has a high price of the material, it is not only limited in mass application, but even if gold is deposited through a sputtering process, an acid-based etchant containing nitric acid, phosphoric acid, hydrochloric acid, , It is replaced with an etching solution which is a mixture of iodine and water. However, since iodine is highly toxic, there is a concern that it may cause environmental pollution.

본 발명은 전술한 문제를 해결하기 위해 안출된 것으로, 유기 반도체층과의 접촉 특성이 우수하면서 금의 전기 전도도에 버금가는 물질을 소스 및 드레인 전극으로 대체하는 것을 통해 유기 박막트랜지스터의 구동 특성을 개선하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been conceived to solve the problems described above, and it is an object of the present invention to improve the driving characteristics of an organic thin film transistor by replacing a material having an excellent contact property with an organic semiconductor layer and a material similar to gold's electric conductivity to source and drain electrodes .

전술한 목적을 달성하기 위한 본 발명의 제 1 실시예에 따른 유기 박막트랜지스터 액정표시장치용 어레이 기판의 제조방법은, 기판 상에 스위칭 영역, 화소 영역, 게이트 영역 및 데이터 영역을 정의하는 단계와; 상기 기판 상에 소스 및 드레인 금속층을 형성하는 단계와; 상기 소스 및 드레인 금속층 상에 O2 플라즈마 처리를 실시하여 금속 산화막을 형성하는 단계와; 상기 소스 및 드레인 금속층과 금속 산화막을 일괄적으로 패턴하여, 상기 데이터 영역에 대응된 일 방향으로 데이터 배선과, 상기 데이터 배선에서 연장된 소스 전극과, 상기 소스 전극과 이격된 드레인 전극과, 상기 데이터 배선, 소스 및 드레인 전극의 상부 표면에 대응된 금속 산화막 패턴을 형성하는 단계와; 상기 드레인 전극과 직접 측면 접촉하는 화소 전극을 형성하는 단계와; 상기 소스 및 드레인 전극 상부에 유기 반도체층을 형성하는 단계와; 상기 유기 반도체층과 게이트 영역을 덮는 게이트 절연막 패턴을 형성하는 단계와; 상기 게이트 절연막 패턴 상에, 상기 게이트 영역에 대응된 게이트 배선과, 상기 게이트 배선에서 돌출된 게이트 전극을 형성하는 단계와; 상기 게이트 배선과 게이트 전극의 상부를 덮으며, 상기 화소 영역에 대응된 화소 전극을 노출하는 픽셀 오픈홀을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of fabricating an array substrate for an organic thin film transistor liquid crystal display, including: defining a switching region, a pixel region, a gate region, and a data region on a substrate; Forming source and drain metal layers on the substrate; Performing an O 2 plasma treatment on the source and drain metal layers to form a metal oxide film; A source electrode extending in the data line, a drain electrode spaced apart from the source electrode, and a drain electrode spaced apart from the source electrode, wherein the drain electrode and the metal oxide film are formed by patterning the source and drain metal layers and the metal oxide film collectively, Forming a metal oxide film pattern corresponding to an upper surface of the wiring, source and drain electrodes; Forming a pixel electrode directly in side contact with the drain electrode; Forming an organic semiconductor layer on the source and drain electrodes; Forming a gate insulating film pattern covering the organic semiconductor layer and the gate region; Forming a gate wiring corresponding to the gate region and a gate electrode protruding from the gate wiring on the gate insulating film pattern; And forming a pixel open hole that covers the gate wiring and the upper portion of the gate electrode and exposes the pixel electrode corresponding to the pixel region.

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이때, 상기 소스 및 드레인 금속층은 몰리브덴, 은, 구리를 포함하는 도전성 물질 그룹 중 선택된 하나로 구성된다. 상기 금속 산화막은 몰리브덴 산화물, 은 산화물, 구리 산화물 중 선택된 어느 하나인 것을 특징으로 한다.At this time, the source and drain metal layers are formed of a selected one of conductive material groups including molybdenum, silver, and copper. Wherein the metal oxide film is any one selected from the group consisting of molybdenum oxide, silver oxide, and copper oxide.

상기 금속 산화막은 50 ~ 500Å 범위의 두께로 형성된 것을 특징으로 한다.The metal oxide layer is formed to a thickness ranging from 50 to 500 angstroms.

전술한 목적으로 달성하기 위한 본 발명의 제 2 실시예에 따른 유기 박막트랜지스터 액정표시장치용 어레이 기판의 제조방법은 기판 상에 스위칭 영역, 화소 영역, 게이트 영역 및 데이터 영역을 정의하는 단계와; 상기 게이트 영역에 대응된 일 방향으로 게이트 배선과, 상기 게이트 배선에서 돌출된 게이트 전극을 형성하는 단계와; 상기 게이트 배선과 게이트 전극의 상부를 덮는 게이트 절연막 패턴을 형성하는 단계와; 상기 게이트 절연막 패턴 상에 소스 및 드레인 금속층을 형성하는 단계와; 상기 소스 및 드레인 금속층 상에 O2플라즈마 처리를 실시하여 금속 산화막을 단계와; 상기 소스 및 드레인 금속층과 금속 산화막을 일괄적으로 패턴하여, 상 기 데이터 영역에 대응된 일 방향으로 데이터 배선과, 상기 데이터 배선에서 연장된 소스 전극과, 상기 소스 전극과 이격된 드레인 전극과, 상기 데이터 배선, 소스 및 드레인 전극의 상부 표면에 대응된 금속 산화막 패턴을 형성하는 단계와; 상기 드레인 전극과 직접 측면 접촉된 화소 전극을 형성하는 단계와; 상기 소스 및 드레인 전극의 중첩된 상부에 유기 반도체층을 형성하는 단계와; 상기 데이터 배선, 소스 및 드레인 전극과 유기 반도체층을 덮으며, 상기 화소 전극을 노출하는 픽셀 오픈홀을 포함하는 보호막을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of fabricating an array substrate for an organic thin film transistor liquid crystal display, including: defining a switching region, a pixel region, a gate region, and a data region on a substrate; Forming a gate wiring in a direction corresponding to the gate region and a gate electrode protruding from the gate wiring; Forming a gate insulating film pattern covering the gate wiring and an upper portion of the gate electrode; Forming source and drain metal layers on the gate insulating film pattern; Performing an O 2 plasma treatment on the source and drain metal layers to form a metal oxide layer; A source electrode extending in the data line, a drain electrode spaced apart from the source electrode, and a drain electrode spaced apart from the source electrode, wherein the source and drain metal layers and the metal oxide film are collectively patterned, Forming a metal oxide film pattern corresponding to an upper surface of the data line, the source and drain electrodes; Forming a pixel electrode directly in side-contact with the drain electrode; Forming an organic semiconductor layer on the overlapped top of the source and drain electrodes; Forming a passivation layer covering the data line, the source and drain electrodes, and the organic semiconductor layer and including a pixel open hole exposing the pixel electrode.

본 발명에서는 첫째, 몰리브덴, 은, 구리 등을 포함하는 금속 물질을 이용하여 유기 박막트랜지스터의 소스 및 드레인 전극으로 사용되고, 이러한 소스 및 드레인 전극 상부에서 플라즈마 처리로 금속 산화막을 형성하는 것을 통해 유기 박막트랜지스터의 구동 특성을 향상시킬 수 있다.In the present invention, first, a metal material including molybdenum, silver, and copper is used as a source and a drain electrode of an organic thin film transistor, and a metal oxide film is formed on the source and drain electrodes by a plasma treatment, Can be improved.

둘째, 금에 비해 가격이 저렴하고 불산, 질산, 인산을 포함하는 산 기반의 식각액에 반응이 잘 일어나는 몰리브덴, 은, 구리를 적용하는 것을 통해 생산 수율을 개선할 수 있다.Second, the production yield can be improved by applying molybdenum, silver, and copper, which are less expensive than gold and which are well reacted with acid-based etchants including hydrofluoric acid, nitric acid, and phosphoric acid.

--- 제 1 실시예 ------ Example 1 ---

본 발명은 금에 비해 가격이 저렴하고, O2 플라즈마 처리를 통해 유기 반도체층과의 계면에서의 접촉 저항이 금 보다 작은 몰리브덴을 소스 및 드레인 전극으로 이용하는 것을 통해 탑 게이트/바텀 콘택 구조 유기 박막트랜지스터의 구동 특성을 향상시킬 수 있는 것을 특징으로 한다.The invention is price and less expensive than gold, O 2 interface contact resistance with the use of small molybdenum than the gold source and drain electrodes a top-gate / bottom-contact structure in with the organic semiconductor layer through a plasma treatment OTFT Thereby improving the driving characteristics of the driving circuit.

이하, 첨부한 도면을 참조하여 본 발명에 따른 유기 박막트랜지스터 액정표시장치에 대해 설명하도록 한다.Hereinafter, an organic thin film transistor liquid crystal display device according to the present invention will be described with reference to the accompanying drawings.

도 3은 본 발명의 제 1 실시예에 따른 유기 박막트랜지스터 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도이고, 도 4는 도 3의 Ⅳ-Ⅳ'선을 따라 절단하여 나타낸 단면도로, 탑 게이트/탑 콘택 구조를 일 예로 나타내고 있다.FIG. 3 is a plan view showing a unit pixel of an array substrate for an organic thin film transistor liquid crystal display according to a first embodiment of the present invention, and FIG. 4 is a sectional view taken along the line IV-IV ' / Top contact structure is shown as an example.

도 3과 도 4에 도시한 바와 같이, 기판(110) 상의 일 방향으로 데이터 배선(130)과, 상기 데이터 배선(130)에서 연장된 소스 전극(132)과, 상기 소스 전극(132)과 이격된 드레인 전극(134)을 구성한다.3 and 4, the data line 130, the source electrode 132 extending from the data line 130, and the source electrode 132 are spaced apart from each other in one direction on the substrate 110, Drain electrode 134 is formed.

상기 데이터 배선(130), 소스 및 드레인 전극(132, 134)의 상부에는 금속 산화막 패턴(150)을 형성한다. 상기 금속 산화막 패턴(150)은 소스 및 드레인 전극(132, 134)의 노출된 표면에 O2 플라즈마를 통해 50 ~ 500Å 정도의 매우 얇은 두께로 형성한 것이다. 상기 금속 산화막 패턴(150)은 몰리브덴(Mo), 은(Ag), 구리(Cu)를 기초로 하는 몰리브덴 산화물(MoO3), 은 산화물(AgO3), 구리 산화물(CuO3) 중 선택된 어느 하나를 적용할 수 있다.A metal oxide film pattern 150 is formed on the data line 130, the source and drain electrodes 132 and 134, The metal oxide film pattern 150 is formed on the exposed surfaces of the source and drain electrodes 132 and 134 to have a very thin thickness of about 50 to 500 Å through an O 2 plasma. The metal oxide film pattern 150 may be formed of any one selected from molybdenum oxide (MoO 3 ), silver oxide (AgO 3 ), and copper oxide (CuO 3 ) based on molybdenum (Mo), silver (Ag) Can be applied.

상기 드레인 전극(134)과 직접 접촉된 화소 전극(170)을 화소 영역(P)에 대 응하여 구성한다. 상기 화소 전극(170)은 인듐-틴-옥사이드(ITO) 및 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 물질 그룹 중 선택된 하나로 구성된다.And the pixel electrode 170 directly contacting the drain electrode 134 is formed to correspond to the pixel region P. [ The pixel electrode 170 is formed of one selected from a group of transparent conductive materials including indium-tin-oxide (ITO) and indium-zinc-oxide (IZO).

상기 소스 전극(132)과 드레인 전극(134)의 이격된 사이로 펜타센(pentacene)과 폴리씨오펜(polythiophene) 등을 포함하는 유기 반도체 물질 그룹 중 선택된 하나로 유기 반도체층(140)을 형성한다. 상기 유기 반도체층(140)은 소스 전극(132)과 드레인 전극(134) 각각의 일 부분과 중첩된 아일랜드 형태의 패턴으로 구성된다.The organic semiconductor layer 140 is formed of a selected one of organic semiconductor materials including pentacene and polythiophene between the source electrode 132 and the drain electrode 134. The organic semiconductor layer 140 is formed in an island-shaped pattern superimposed on a portion of each of the source electrode 132 and the drain electrode 134.

상기 유기 반도체층(140)의 상부에는 게이트 절연막 패턴(145)과, 상기 데이터 배선(130)과 수직 교차하여 화소 영역(P)을 정의하는 게이트 배선(120)과, 상기 게이트 배선(120)에서 돌출된 게이트 전극(125)을 차례로 적층 구성한다.A gate insulating layer pattern 145 is formed on the organic semiconductor layer 140 and a gate wiring 120 is formed on the organic insulating layer 140 to define a pixel region P perpendicular to the data wiring 130. And the protruding gate electrode 125 are stacked in this order.

상기 소스 및 드레인 전극(132, 134), 금속 산화막 패턴(150), 유기 반도체층(140), 게이트 절연막 패턴(145)과 게이트 전극(125)을 포함하여 탑 게이트/바텀 콘택 구조의 유기 박막트랜지스터(OT)를 이룬다.A top gate / bottom contact organic thin film transistor (TFT) transistor including the source and drain electrodes 132 and 134, the metal oxide film pattern 150, the organic semiconductor layer 140, the gate insulating film pattern 145, (OT).

상기 게이트 전극(125)의 상부에는 화소 영역(PA)에 대응된 화소 전극(170)을 노출하는 픽셀 오픈홀(POH)을 포함하는 보호막(155)을 구성한다. 상기 픽셀 오픈홀(POH)은 화소 전극(170)의 투과율을 향상시키는 기능을 한다.A passivation layer 155 including a pixel opening hole (POH) exposing the pixel electrode 170 corresponding to the pixel region PA is formed on the gate electrode 125. The pixel open hole (POH) functions to improve the transmittance of the pixel electrode (170).

상기 화소 전극(170)은 전단의 게이트 배선(120)과 중첩되도록 설계하여, 상기 전단의 게이트 배선(120)을 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 화소 전극(170)을 제 2 전극으로 하며, 상기 제 1 전극과 제 2 전극의 사이 공간에 개재된 게이트 절연막 패턴(145)을 유전체층으로 하는 스토리지 커패시터(Cst)가 구성 된다.The pixel electrode 170 is designed so as to overlap with the gate line 120 at the previous stage and the gate line 120 at the previous stage serves as a first electrode and the pixel electrode 170 overlapped with the first electrode is used as a second electrode And a storage capacitor Cst having a gate insulating film pattern 145 interposed between the first and second electrodes as a dielectric layer is formed.

전술한 구성은 소스 및 드레인 전극(132, 134)과 유기 반도체층(140)의 사이 공간에 금속 산화막 패턴(150)이 개재된 구조로, 상기 금속 산화막 패턴(150)은 소스 및 드레인 전극(132, 134)과 유기 반도체층(140)의 계면 간 접촉 특성을 개선하는 역할을 한다. 따라서 유기 박막트랜지스터(OT)의 구동 특성을 향상시킬 수 있게 된다.The metal oxide film pattern 150 has a structure in which the source and drain electrodes 132 and 134 and the organic semiconductor layer 140 are interposed between the source and drain electrodes 132 and 134, 134, and the organic semiconductor layer 140. The organic semiconductor layer 140 may be formed of a metal such as silicon oxide. Therefore, driving characteristics of the organic thin film transistor OT can be improved.

이에 대해서는, 이하 본 발명에 따른 유기 박막트랜지스터 액정표시장치용 어레이 기판의 제조방법을 통해 보다 상세히 설명하도록 한다.Hereinafter, a method of manufacturing an array substrate for an organic thin film transistor liquid crystal display according to the present invention will be described in more detail.

도 5a 내지 도 5f는 도 3의 Ⅳ-Ⅳ'선을 따라 절단하여 공정 순서에 의해 나타낸 공정 단면도이다.FIGS. 5A to 5F are sectional views of the process shown in FIG. 3 along the line IV-IV 'in FIG.

도 5a에 도시한 바와 같이, 기판(110) 상에 스위칭 영역(SA), 화소 영역(PA), 게이트 영역(GA) 및 데이터 영역(DA)을 정의하는 단계를 진행한다. 이때, 상기 기판(110)은 유리나 플라스틱 재질 중 선택된 어느 하나가 이용될 수 있다.A step of defining a switching region SA, a pixel region PA, a gate region GA and a data region DA is performed on the substrate 110 as shown in Fig. 5A. At this time, the substrate 110 may be made of glass or plastic.

상기 다수의 영역(SA, PA, GA, DA)이 정의된 기판(110) 상에 몰리브덴(Mo), 은(Ag), 구리(Cu)를 포함하는 도전성 물질 그룹 중 선택된 하나로 소스 및 드레인 금속층(175)을 형성한다.A source and drain metal layer (not shown) is formed on the substrate 110 on which the plurality of regions SA, PA, GA, and DA are defined, with a selected one of a group of conductive materials including molybdenum (Mo), silver (Ag) 175 are formed.

다음으로, 상기 소스 및 드레인 금속층(175)이 형성된 기판(110) 상부 전면에 O2 플라즈마 처리를 실시하는 단계를 진행한다.Next, an O 2 plasma process is performed on the entire upper surface of the substrate 110 on which the source and drain metal layers 175 are formed.

도 5b에 도시한 바와 같이, 전술한 O2 플라즈마 처리를 통해 소스 및 드레인 금속층(175)의 노출된 표면 상부에는 금속 산화층(150a)이 형성된다. 상기 금속 산화층(150a)은 몰리브덴(Mo), 은(Ag), 구리(Cu)와 산화 반응된 몰리브덴 산화물(MoO3), 은 산화물(AgO3), 구리 산화물(CuO3) 중 선택된 어느 하나가 이용될 수 있다.As shown in FIG. 5B, the metal oxide layer 150a is formed on the exposed surface of the source and drain metal layers 175 through the above-described O 2 plasma treatment. The metal oxide film (150a) is a molybdenum (Mo), silver (Ag), copper any one selected from (Cu) and (3 MoO), a molybdenum oxide oxidation reaction may be an oxide (AgO 3), copper oxide (CuO 3) the Can be used.

이러한 금속 산화층(150a)은 후속 공정으로 형성될 유기 반도체층(도 3의 140)과의 계면 간 접촉 특성을 개선하는 기능을 한다.The metal oxide layer 150a functions to improve interfacial contact characteristics with the organic semiconductor layer (140 in Fig. 3) to be formed in a subsequent process.

일반적으로, 상기 소스 및 드레인 금속층(175)은 2000 ~ 3000Å의 두께로 형성된다. 상기 금속 산화층(150a)의 두께를 위와 같이 매우 얇은 두께로 형성하는 것은 500Å 이상의 두께로 형성된 금속 산화층(150a)은 부도체 특성을 나타내게 되고 정공 주입이 어려워지는 문제를 야기할 수 있다. 따라서, 상기 금속 산화층(150a)은 소스 및 드레인 금속층(175)의 노출된 상부 표면에 매우 얇은 두께, 바람직하게는 50 ~ 500Å 범위의 두께로 형성한다.In general, the source and drain metal layers 175 are formed to a thickness of 2000 to 3000 ANGSTROM. If the thickness of the metal oxide layer 150a is set to a very small thickness as described above, the metal oxide layer 150a formed to have a thickness of 500 ANGSTROM or more may exhibit non-conductive characteristics, and hole injection may become difficult. Thus, the metal oxide layer 150a is formed on the exposed upper surface of the source and drain metal layers 175 to a very thin thickness, preferably in the range of 50 to 500 angstroms.

도면으로 상세히 제시하는 않았지만, 이러한 몰리브덴, 은, 구리와 같은 금속 물질은 산화가 쉽게 되는 특성으로 대기 중에 방치하는 것만으로 자연 산화막(미도시)을 형성할 수 있으나, 자연 산화막의 경우 각 위치에서의 그 두께가 균일하게 형성되는 데 한계가 있기 때문에, O2 플라즈마 처리에 비해 그 신뢰성이 떨어지는 문제가 있다.Although not shown in detail in the drawings, it is possible to form a natural oxide film (not shown) by allowing the metal material such as molybdenum, silver and copper to easily oxidize in the atmosphere, There is a problem that the reliability is lowered compared with the O 2 plasma treatment because there is a limit to the uniformity of the thickness.

이에 대한 대안으로, O2 플라즈마 처리 대신 소스 및 드레인 금속층(175)을 오븐(미도시)에서 장시간 동안 열처리하는 것을 통해 금속 산화층(150a)을 형성하 는 방법을 적용할 수 있다.As an alternative to this, a method of forming the metal oxide layer 150a by heat-treating the source and drain metal layers 175 in an oven (not shown) for a long time may be applied instead of the O 2 plasma treatment.

도 5c에 도시한 바와 같이, 상기 소스 및 드레인 금속층(도 5b의 175)과 금속 산화층(도 5b의 150a)을 일괄적으로 패턴하여, 상기 데이터 영역(DA)에 대응된 일 방향으로 데이터 배선(130)과, 상기 데이터 배선(130)에서 연장된 소스 전극(132)과, 상기 소스 전극(132)과 이격된 드레인 전극(134)을 형성한다. 전술한 패턴 공정으로, 상기 데이터 배선(130)과 소스 및 드레인 전극(132, 134)의 노출된 상부 표면에는 다수의 금속 산화막 패턴(150)이 각각 위치하게 된다.The source and drain metal layers (175 in FIG. 5B) and the metal oxide layer (150a in FIG. 5B) are collectively patterned to form the data lines DA in one direction corresponding to the data area DA, A source electrode 132 extending from the data line 130 and a drain electrode 134 spaced apart from the source electrode 132 are formed. A plurality of metal oxide film patterns 150 are formed on the exposed upper surfaces of the data line 130 and the source and drain electrodes 132 and 134, respectively.

다음으로, 상기 데이터 배선(130), 소스 및 드레인 전극(132, 134)과 금속 산화막 패턴(150)이 형성된 기판(110) 상부 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 물질 그룹 중 선택된 하나로 투명 금속층(미도시)을 형성하고 이를 패턴하여, 상기 드레인 전극(134)과 직접 접촉하는 화소 전극(170)을 화소 영역(PA)에 대응하여 형성한다. 이때, 상기 화소 전극(170)은 전단에 위치하는 게이트 영역(GA)으로 연장 설계한다.Next, indium-tin-oxide (ITO) and indium-zinc-oxide (ITO) are deposited on the entire upper surface of the substrate 110 on which the data line 130, the source and drain electrodes 132 and 134 and the metal oxide film pattern 150 are formed. A pixel electrode 170 directly contacting the drain electrode 134 is formed to correspond to the pixel region PA by forming a transparent metal layer (not shown) with a selected one of the transparent conductive material groups including the IZO do. At this time, the pixel electrode 170 is designed to extend to the gate region GA located at the previous stage.

도 5d에 도시한 바와 같이, 상기 데이터 배선(130), 소스 및 드레인 전극(132, 134), 금속 산화막 패턴(150) 및 화소 전극(170)이 형성된 기판(110) 상부 전면에 액상의 펜타센(pentacene)과 폴리씨오펜(polythiophene)을 포함하는 유기 반도체 물질 그룹 중 선택된 하나로 유기 반도체 물질층(미도시)을 형성하고 이를 패턴하여, 상기 소스 및 드레인 전극(132, 134)과 중첩된 상부로 유기 반도체층(140)을 형성한다.5D, on the entire surface of the substrate 110 on which the data line 130, the source and drain electrodes 132 and 134, the metal oxide film pattern 150 and the pixel electrode 170 are formed, an organic semiconductor material layer (not shown) is formed with a selected one of a group of organic semiconductors including pentacene and polythiophene, and the organic semiconductor material layer is patterned to form an upper portion overlapping the source and drain electrodes 132 and 134 The organic semiconductor layer 140 is formed.

이러한 유기 반도체층(140)은 잉크젯 장치, 노즐(nozzle) 코팅 장치, 바(bar) 코팅 장치, 슬릿(slit) 코팅 장치 및 스핀(spin) 코팅 장치 중 선택된 어느 하나를 이용하여 전면에 소정의 두께로 코팅하는 것을 통해 형성할 수 있다.The organic semiconductor layer 140 may be formed using a selected one of an ink jet apparatus, a nozzle coating apparatus, a bar coating apparatus, a slit coating apparatus, and a spin coating apparatus, ≪ / RTI >

도 5e에 도시한 바와 같이, 상기 유기 반도체층(140)이 형성된 기판(110) 상부 전면에 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹이나 포토 아크릴(photo acryl)과 벤조싸이클로부텐(benzocyclobutene)을 포함하는 유기절연물질 그룹 중 선택된 하나로 게이트 절연층(미도시)을 형성하고 이를 패턴하여, 상기 유기 반도체층(140)과 게이트 영역(GA)을 덮는 게이트 절연막 패턴(145)을 형성한다. 이때, 상기 무기절연물질로 게이트 절연층을 형성할 경우에는 유기 반도체층(140)에 손상이 가해지지 않도록 저온 증착 공정으로 형성하는 것이 바람직하다.5E, an inorganic insulating material group including silicon oxide (SiO 2 ) and silicon nitride (SiNx) or a photo-acryl group is formed on the entire upper surface of the substrate 110 on which the organic semiconductor layer 140 is formed. And a gate insulating layer pattern (not shown) covering the organic semiconductor layer 140 and the gate region GA is formed by patterning a gate insulating layer (not shown) with a selected one of organic insulating material groups including benzocyclobutene and benzocyclobutene 145 are formed. At this time, when the gate insulating layer is formed of the inorganic insulating material, it is preferable that the gate insulating layer is formed by a low-temperature deposition process so that the organic semiconductor layer 140 is not damaged.

다음으로, 상기 게이트 절연막 패턴(145)이 형성된 기판(110) 상부 전면에 구리(Cu), 몰리브덴(Mo), 알루미늄(Al) 및 알루미늄 합금(AlNd)을 포함하는 도전성 금속 물질 그룹 중 선택된 하나로 게이트 금속층(미도시)을 형성하고 이를 패턴하여, 상기 게이트 영역(GA)에 대응된 일 방향으로 게이트 배선(120)과, 상기 게이트 배선(120)에서 연장되고, 상기 유기 반도체층(140)과 중첩된 상부에 대응된 게이트 전극(125)을 형성한다. 상기 유기 반도체층(140)과 게이트 배선(120) 및 게이트 전극(125)의 하부에는 게이트 절연막 패턴(145)이 개재된 상태이다.Next, a conductive metal material group including copper (Cu), molybdenum (Mo), aluminum (Al), and aluminum alloy (AlNd) is formed on the entire upper surface of the substrate 110 on which the gate insulating layer pattern 145 is formed. A gate line 120 is formed in one direction corresponding to the gate region GA and a gate line 120 extending from the gate line 120 and overlapped with the organic semiconductor layer 140. [ Thereby forming a gate electrode 125 corresponding to the upper portion. A gate insulating layer pattern 145 is interposed under the organic semiconductor layer 140, the gate line 120, and the gate electrode 125.

이때, 전단의 게이트 영역(GA)으로 연장 설계된 화소 전극(170)을 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 전단의 게이트 배선(120)을 제 2 전극으로 하 며, 상기 제 1 및 제 2 전극의 사이 공간에 개재된 게이트 절연막 패턴(145)을 유전체층으로 하는 스토리지 커패시터(Cst)가 형성된다.At this time, the pixel electrode 170 designed to extend to the gate region GA of the front end is used as the first electrode, the gate wiring 120 of the front end overlapped with the first electrode is used as the second electrode, A storage capacitor Cst having a gate insulating film pattern 145 interposed between the second electrodes as a dielectric layer is formed.

상기 소스 및 드레인 전극(132, 134), 금속 산화막 패턴(150), 유기 반도체층(140)과 게이트 전극(125)을 포함하여 액정표시장치의 스위칭 역할을 하는 유기 박막트랜지스터(OT)를 이룬다.The organic thin film transistor OT includes the source and drain electrodes 132 and 134, the metal oxide film pattern 150, the organic semiconductor layer 140, and the gate electrode 125 and serves as a switching device for the liquid crystal display.

일 예로, 전술한 몰리브덴(Mo)으로 형성된 소스 및 드레인 전극(132, 134)에 있어서, 몰리브덴(Mo) 자체의 일함수(work function)는 4.6eV이고 금(Au)의 일함수는 5.1eV이다. 이러한 몰리브덴(Mo) 자체의 일함수(4.6eV)는 금(Au)의 일함수(5.1eV)에 비해 유기 반도체층(140)의 HOMO 에너지 준위와 정확히 일치하지는 않지만 그 산화물인 몰리브덴 산화물(MoO3)은 일함수가 5.3eV로 정공의 주입 장벽을 더욱 낮출 수 있는 장점이 있다.For example, in the source and drain electrodes 132 and 134 formed of molybdenum (Mo), the work function of molybdenum (Mo) itself is 4.6 eV and the work function of gold (Au) is 5.1 eV . The molybdenum (Mo) work function (4.6eV), but not exactly the same as the HOMO energy level of the organic semiconductor layer 140 than the work function (5.1eV) of gold (Au), an oxide of molybdenum, an oxide of self (MoO 3 ) Has a work function of 5.3 eV, which is advantageous in further lowering the hole injection barrier.

상기 HOMO(Highest Occupied Molecular Orbital) 에너지 준위는 전자가 있는 최고 에너지 준위의 분자궤도함수를 의미하며, LUMO(Lowest Unoccupied Molecular Orbital) 에너지 준위는 전자가 없는 최고 에너지 준위의 분자궤도함수를 일컫는다.The HOMO (Highest Occupied Molecular Orbital) energy level refers to the molecular orbital of the highest energy level with electrons, and the LUMO (Lowest Unoccupied Molecular Orbital) energy level refers to the molecular orbital of the highest energy level without electrons.

도 6은 유기 반도체층의 HOMO 에너지 준위와 LOMO 에너지 준위, 그리고 금(Au), 몰리브덴(Mo), 몰리브덴 산화물(MoO3)의 일함수를 각각 나타낸 것으로 도 5e와 연계하여 상세히 설명하도록 한다.FIG. 6 shows the HOMO energy level and the LOMO energy level of the organic semiconductor layer and the work functions of gold (Au), molybdenum (Mo) and molybdenum oxide (MoO 3 ), respectively.

도 5e와 도 6에 도시한 바와 같이, 금(Au)의 일함수(5.1eV)와, 몰리브덴(Mo) 의 일함수(4.6eV)는 유기 반도체층(140)의 HOMO 에너지 준위(5.0eV) 보다 높은 위치에 있기 때문에 정공을 주입함에 있어 에너지 장벽이 존재하게 되고 이러한 장벽은 금(Au) 또는 몰리브덴(Mo)으로 이루어진 소스 및 드레인 전극(132, 134)과 유기 반도체층(140) 간의 접촉 저항을 상승시키는 요인으로 작용하여 유기 박막트랜지스터(OT)의 구동 특성을 저해하는 문제를 초래한다.5E and 6, the work function (5.1 eV) of gold (Au) and the work function (4.6 eV) of molybdenum (Mo) are set so that the HOMO energy level of the organic semiconductor layer 140 (5.0 eV) An energy barrier exists in injecting holes and this barrier is a contact resistance between the source and drain electrodes 132 and 134 made of gold (Au) or molybdenum (Mo) and the organic semiconductor layer 140 Which causes a problem of hindering the driving characteristics of the organic thin film transistor OT.

이때, 상기 금(Au)의 일함수가 유기 반도체층(140)의 HOMO 에너지 준위 보다 위쪽에 위치하는 것으로 나타낸 것은 유기 반도체층(140)의 HUMO 에너지 준위가 2eV 정도의 편차로 위아래로 이동하는 특성을 나타내며, 주로 금(Au)의 일함수 보다 하부에 위치하게 된다.Here, the work function of the gold (Au) is located above the HOMO energy level of the organic semiconductor layer 140 because the HUMO energy level of the organic semiconductor layer 140 moves up and down with a deviation of about 2eV And is located mainly below the work function of gold (Au).

하지만, 본 발명에서와 같이 몰리브덴(Mo)을 이용하여 소스 및 드레인 전극(132, 134)을 형성하고, O2 플라즈마 처리를 실시하여 매우 얇은 두께의 몰리브덴 산화물(MoO3)을 형성하게 되면, 몰리브덴 산화물(MoO3)의 일함수(5.3eV)가 유기 반도체층(140)의 HOMO 에너지 준위 보다 더 낮은 위치에 형성되기 때문에, 정공 주입을 함에 있어 에너지 장벽이 존재하지 않게 된다.However, as in the present invention, when the source and drain electrodes 132 and 134 are formed using molybdenum (Mo) and O 2 plasma treatment is performed to form a very thin molybdenum oxide (MoO 3 ), molybdenum Since the work function (5.3 eV) of the oxide (MoO 3 ) is formed at a position lower than the HOMO energy level of the organic semiconductor layer 140, the energy barrier does not exist in the hole injection.

따라서, 본 발명의 제 1 실시예에서는 소스 및 드레인 전극(132, 134)과 유기 반도체층(140)의 사이 공간에 금속 산화막 패턴(150)이 개재된 구조로, 에너지 장벽 없이 게이트 전압에 따라 채널 내로 이동하는 전자의 흐름을 원활히 제어할 수 있는 장점이 있다.Therefore, in the first embodiment of the present invention, the metal oxide film pattern 150 is interposed between the source and drain electrodes 132 and 134 and the organic semiconductor layer 140, There is an advantage that the flow of the electrons moving to the inside can be controlled smoothly.

즉, 상기 몰리브덴 산화물(MoO3)이 유기 반도체층(140)과 소스 및 드레인 전 극(132, 134) 간의 접촉 저항을 나춰주는 기능을 하게 되는 바, 소스 및 드레인 전극(132, 134)과 유기 반도체층(140) 간의 접촉 계면에 위치하는 몰리브덴 산화물(MoO3)이 구동 전압의 인가시 채널(ch) 내로 이동하는 전하 이동도를 향상시키는 기능을 한다.That is, the molybdenum oxide (MoO 3 ) serves to control the contact resistance between the organic semiconductor layer 140 and the source and drain electrodes 132 and 134, so that the source and drain electrodes 132 and 134, Molybdenum oxide (MoO 3 ) located at the contact interface between the semiconductor layers 140 functions to improve the charge mobility in the channel (ch) when the drive voltage is applied.

따라서, 금(Au)과 비교하여 상당히 저렴한 몰리브덴(Mo), 은(Ag), 구리(Cu) 등을 포함하는 도전성 물질을 이용하고, 이러한 몰리브덴(Mo)에 O2 플라즈마 처리 공정을 추가하는 것을 통해 공정상의 어려움 없이 유기 박막트랜지스터(OT)의 구동 특성을 개선할 수 있는 장점이 있다.Therefore, the use of a conductive material including molybdenum (Mo), silver (Ag), copper (Cu) or the like which is considerably inexpensive compared with gold (Au) and the addition of an O 2 plasma treatment process to such molybdenum It is possible to improve driving characteristics of the organic thin film transistor OT without difficulty in the process.

도 5f에 도시한 바와 같이, 게이트 전극(125)과 게이트 배선(120)이 형성된 기판(110) 상부 전면에 산화 실리콘과 질화 실리콘을 포함하는 무기절연물질 그룹이나 벤조싸이클로부텐과 포토 아크릴을 포함하는 유기절연물질 그룹 중 선택된 하나로 보호막(155)을 형성한다.An inorganic insulating material group including silicon oxide and silicon nitride or an organic insulating material group including benzocyclobutene and photoacrylic is formed on the entire surface of the substrate 110 on which the gate electrode 125 and the gate wiring 120 are formed as shown in FIG. A protective film 155 is formed with a selected one of organic insulating material groups.

다음으로, 상기 화소 영역(PA)에 대응된 보호막(155)을 패턴하여, 상기 화소 전극(170)을 노출하는 픽셀 오픈홀(POH)을 형성한다. 상기 픽셀 오픈홀(POH)은 화소 전극(170)의 투과율을 개선시키는 기능을 한다.Next, a passivation layer 155 corresponding to the pixel region PA is patterned to form a pixel opening hole (POH) exposing the pixel electrode 170. The pixel open hole POH serves to improve the transmittance of the pixel electrode 170.

이상으로, 본 발명에 따른 유기 박막트랜지스터 액정표시장치용 어레이 기판을 제작할 수 있다.Thus, an array substrate for an organic thin film transistor liquid crystal display device according to the present invention can be manufactured.

종합해 보면, 본 발명의 제 1 실시예에서는 금에 비해 가격이 저렴하고, O2플라즈마 처리를 통해 유기 반도체층과의 계면에서의 접촉 저항이 금 보다 작은 몰 리브덴, 은, 구리 등을 소스 및 드레인 전극으로 이용하는 것을 통해 탑 게이트/바텀 콘택 구조 유기 박막트랜지스터의 구동 특성을 향상시킬 수 있다.In summary, in the first embodiment of the present invention, molybdenum, silver, copper, or the like, whose contact resistance at the interface with the organic semiconductor layer is lower than gold through O 2 plasma treatment, And the drain electrode, driving characteristics of the top gate / bottom contact organic thin film transistor can be improved.

도 7a와 도 7b는 본 발명의 제 1 실시예에 따른 유기 박막트랜지스터의 구동 특성을 실험한 각각의 그래프로, 이를 참조하여 보다 상세히 설명하도록 한다.FIGS. 7A and 7B are graphs illustrating the driving characteristics of the organic thin film transistor according to the first embodiment of the present invention, and will be described in more detail with reference to FIG.

우선, 도 7a는 게이트 전압에 따른 저항 값을 나타낸 것으로, 보다 상세하게는 금과 유기 반도체층 간의 접촉면(1), 몰리브덴과 유기 반도체층 간의 접촉면(2), 몰리브덴 산화물과 유기 반도체층(3) 간의 접촉면에서의 접촉 저항을 비교한 그래프이다.7A shows a resistance value according to a gate voltage. More specifically, a contact surface 1 between gold and an organic semiconductor layer, a contact surface 2 between molybdenum and an organic semiconductor layer, a molybdenum oxide and an organic semiconductor layer 3, And the contact resistance between the contact surface and the contact surface.

이때, 게이트 전압에 따른 접촉 저항에 있어서, (1)에 비해 (2), (3)의 경우, 그 접촉 저항 값이 확연히 낮아진 것을 확인할 수 있다.At this time, in the case of (2) and (3), it is confirmed that the contact resistance according to the gate voltage is significantly lower than (1).

또한, 도 7b는 I-V 특성을 나타낸 그래프로, 보다 상세하게는 금(1)과 몰리브덴(2)으로 소스 및 드레인 전극을 각각 형성했을 때의 실험 결과를 나타낸 것이다.FIG. 7B is a graph showing I-V characteristics. More specifically, FIG. 7B shows experimental results when source and drain electrodes are formed of gold (1) and molybdenum (2), respectively.

이때, 게이트/소스 전압에 따른 드레인/소스 전류 값을 나타낸 것으로, 금(1)에 비해 몰리브덴(2)을 이용할 경우 게이트/소스 전압에 따른 드레인/소스 전류 값이 확연하게 상승한 것을 알 수 있다.At this time, the drain / source current value according to the gate / source voltage is shown. It can be seen that when the molybdenum (2) is used in comparison with the gold (1), the drain / source current value according to the gate / source voltage remarkably increases.

따라서, 본 발명의 제 1 실시예에서와 같이 금에 비해 산화 반응이 잘 일어나는 몰리브덴, 은, 구리와 같은 물질을 이용하여 소스 및 드레인 전극을 형성하는 것을 통해 박막트랜지스터의 구동 특성을 향상시킬 수 있는 장점이 있다.Therefore, as in the first embodiment of the present invention, the driving characteristics of the thin film transistor can be improved by forming source and drain electrodes using materials such as molybdenum, silver, and copper, There are advantages.

--- 제 2 실시예 ------ Example 2 ---

본 발명의 제 2 실시예는 바텀 게이트/바텀 콘택 구조를 적용한 것을 특징으로 한다.A second embodiment of the present invention is characterized by applying a bottom gate / bottom contact structure.

본 발명의 제 2 실시예는 제 1 실시예와 그 목적 및 효과에 있어서는 동일한 바, 그 구성에 대해서만 간략하게 설명하도록 한다.The second embodiment of the present invention is the same as the first embodiment in its purpose and effect, and only the structure thereof will be briefly described.

도 8은 본 발명의 제 2 실시예에 따른 유기 박막트랜지스터 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도이고, 도 9는 도 8의 Ⅸ-Ⅸ'선을 따라 절단하여 나타낸 단면도로, 바텀 게이트/바텀 콘택 구조를 나타낸 것이다.FIG. 8 is a plan view showing a unit pixel of an array substrate for an organic thin film transistor liquid crystal display according to a second embodiment of the present invention, and FIG. 9 is a cross-sectional view taken along line IX- / Bottom contact structure.

도 8과 도 9에 도시한 바와 같이, 기판(210) 상에 일 방향으로 게이트 배선(220)과, 상기 게이트 배선(220)에서 연장된 게이트 전극(225)을 구성한다.8 and 9, a gate wiring 220 and a gate electrode 225 extending from the gate wiring 220 are formed on a substrate 210 in one direction.

상기 게이트 배선(220)과 게이트 전극(225)의 상부를 덮는 게이트 절연막 패턴(145)을 구성한다. 상기 게이트 절연막 패턴(145) 상에는 게이트 배선(220)과 수직 교차하여 화소 영역(PA)을 정의하는 데이터 배선(230)과, 상기 데이터 배선(230)에서 연장된 소스 전극(232)과, 상기 소스 전극(232)과 이격된 드레인 전극(234)을 구성한다.Thereby forming a gate insulating film pattern 145 covering the gate wiring 220 and the upper portion of the gate electrode 225. A data line 230 defining a pixel region PA perpendicularly intersecting the gate line 220 and a source electrode 232 extending from the data line 230, And a drain electrode 234 spaced apart from the electrode 232.

상기 데이터 배선(230), 소스 및 드레인 전극(232, 234)의 상부에는 금속 산화막 패턴(150)을 구성한다. 상기 금속 산화막 패턴(250)은 소스 및 드레인 전극(232, 234)의 노출된 표면에 O2 플라즈마를 통해 50 ~ 500Å 정도의 매우 얇은 두께로 형성한 것이다. 상기 금속 산화막 패턴(250)은 몰리브덴(Mo), 은(Ag), 구 리(Cu)를 기초로 하는 몰리브덴 산화물(MoO3), 은 산화물(AgO3), 구리 산화물(CuO3) 중 선택된 어느 하나를 적용할 수 있다.A metal oxide film pattern 150 is formed on the data line 230, the source and drain electrodes 232 and 234, respectively. The metal oxide film pattern 250 is formed on the exposed surfaces of the source and drain electrodes 232 and 234 to have a very thin thickness of about 50 to 500 Å through an O 2 plasma. The metal oxide film pattern 250 may be formed of any one selected from molybdenum oxide (MoO 3 ), silver oxide (AgO 3 ), and copper oxide (CuO 3 ) based on molybdenum (Mo), silver (Ag) One can be applied.

상기 드레인 전극(234)과 직접 접촉된 화소 전극(270)을 화소 영역(P)에 대응하여 구성한다. 상기 화소 전극(270)은 인듐-틴-옥사이드(ITO) 및 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 물질 그룹 중 선택된 하나로 구성된다.The pixel electrode 270 directly contacting the drain electrode 234 is configured to correspond to the pixel region P. [ The pixel electrode 270 is formed of one selected from the group of transparent conductive materials including indium-tin-oxide (ITO) and indium-zinc-oxide (IZO).

상기 소스 전극(232)과 드레인 전극(234)의 이격된 상부 사이로 펜타센(pentacene)과 폴리씨오펜(polythiophene) 등을 포함하는 유기 반도체 물질 그룹 중 선택된 하나로 유기 반도체층(240)을 형성한다. 상기 유기 반도체층(240)은 소스 전극(232)과 드레인 전극(234) 각각의 일 부분과 중첩된 아일랜드 형태의 패턴으로 구성된다.An organic semiconductor layer 240 is formed of a selected one of organic semiconductor materials including pentacene and polythiophene between the upper and lower portions of the source and drain electrodes 232 and 234. The organic semiconductor layer 240 is composed of an island-shaped pattern superimposed on a portion of each of the source electrode 232 and the drain electrode 234.

상기 게이트 전극(225), 게이트 절연막 패턴(245), 소스 및 드레인 전극(232, 234), 금속 산화막 패턴(250), 유기 반도체층(240)을 포함하여 바텀 게이트/바텀 콘택 구조의 유기 박막트랜지스터(OT)를 이룬다.The organic thin film transistor of the bottom gate / bottom contact structure including the gate electrode 225, the gate insulating film pattern 245, the source and drain electrodes 232 and 234, the metal oxide film pattern 250, (OT).

상기 유기 박막트랜지스터(OT)의 상부에는 화소 영역(PA)에 대응된 화소 전극(270)을 노출하는 픽셀 오픈홀(POH)을 포함하는 보호막(255)을 구성한다. 상기 픽셀 오픈홀(POH)은 화소 전극(270)의 투과율을 향상시키는 기능을 한다.A passivation layer 255 including a pixel open hole (POH) exposing the pixel electrode 270 corresponding to the pixel region PA is formed on the organic thin film transistor OT. The pixel open hole (POH) functions to improve the transmittance of the pixel electrode (270).

상기 화소 전극(270)은 전단의 게이트 배선(220)과 중첩되도록 연장 설계하여, 상기 전단의 게이트 배선(220)을 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 화소 전극(270)을 제 2 전극으로 하며, 상기 제 1 전극과 제 2 전극의 사이 공 간에 개재된 게이트 절연막 패턴(245)을 유전체층으로 하는 스토리지 커패시터(Cst)가 구성된다.The pixel electrode 270 is extended so as to overlap with the gate wiring 220 at the previous stage and the gate wiring 220 at the previous stage is used as a first electrode and the pixel electrode 270 overlapped with the first electrode And a storage capacitor Cst having a gate insulating film pattern 245 interposed between the first and second electrodes as a dielectric layer is formed.

따라서, 본 발명의 제 2 실시예는 제 1 실시예와 그 구성 만을 달리할 뿐 제 1 실시예와 동일한 효과를 기대할 수 있다. 이러한 본 발명의 제 2 실시예의 제조방법은 제 1 실시예의 제조방법과 큰 차이가 없는 바 그 설명은 생략하도록 한다.Therefore, the second embodiment of the present invention is expected to have the same effect as the first embodiment, except that the second embodiment is different from the first embodiment only in its configuration. The manufacturing method of the second embodiment of the present invention is not greatly different from the manufacturing method of the first embodiment, and a description thereof will be omitted.

지금까지 설명한 바와 같이, 소스 및 드레인 전극 상부에 반도체층이 위치하는 구조에 대해서는 모두 적용할 수 있다는 것을 유추할 수 있는 바, 본 발명은 상기 제 1 및 제 2 실시예에 한정되는 것은 아니며, 본 발명의 정신 및 사상을 벗어나지 않는 한도 내에서 다양하게 변형 및 변경할 수 있다는 것은 자명한 사실일 것이다.As described so far, it can be inferred that the present invention can be applied to any structure in which the semiconductor layer is located above the source and drain electrodes. The present invention is not limited to the first and second embodiments, It will be obvious that various changes and modifications may be made without departing from the spirit and scope of the invention.

도 1은 종래에 따른 유기 박막트랜지스터 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도.1 is a plan view showing a unit pixel of an array substrate for a conventional organic thin film transistor liquid crystal display device according to the related art.

도 2a와 도 2b는 도 1의 Ⅱ-Ⅱ'선을 따라 절단하여 나타낸 각각의 단면도.2A and 2B are cross-sectional views taken along the line II-II 'in FIG.

도 3은 본 발명의 제 1 실시예에 따른 유기 박막트랜지스터 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도.3 is a plan view showing a unit pixel of an array substrate for an organic thin film transistor liquid crystal display according to a first embodiment of the present invention.

도 4는 도 3의 Ⅳ-Ⅳ'선을 따라 절단하여 나타낸 단면도.4 is a cross-sectional view taken along line IV-IV 'of FIG. 3;

도 5a 내지 도 5f는 도 3의 Ⅳ-Ⅳ'선을 따라 절단하여 공정 순서에 의해 나타낸 공정 단면도.FIGS. 5A to 5F are cross-sectional views of the process, taken along the line IV-IV 'of FIG.

도 6은 유기 반도체층의 HOMO 에너지 준위와 LOMO 에너지 준위, 그리고 금, 몰리브덴, 몰리브덴 산화물의 일함수를 각각 나타낸 도면.6 is a diagram showing the HOMO energy level and the LOMO energy level of the organic semiconductor layer, and the work function of gold, molybdenum, and molybdenum oxide, respectively.

도 7a와 도 7b는 본 발명의 제 1 실시예에 따른 유기 박막트랜지스터의 구동 특성을 실험한 각각의 그래프.FIGS. 7A and 7B are graphs showing experimental results of driving characteristics of the organic thin film transistor according to the first embodiment of the present invention. FIG.

도 8은 본 발명의 제 2 실시예에 따른 유기 박막트랜지스터 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도.8 is a plan view showing a unit pixel of an array substrate for an organic thin film transistor liquid crystal display according to a second embodiment of the present invention.

도 9는 도 8의 Ⅸ-Ⅸ'선을 따라 절단하여 나타낸 단면도.9 is a cross-sectional view taken along line IX-IX 'of Fig.

* 도면의 주요부분에 대한 부호의 설명*Description of the Related Art [0002]

110 : 기판 120 : 게이트 배선110: substrate 120: gate wiring

125 : 게이트 전극 130 : 데이터 배선125: gate electrode 130: data wiring

132 : 소스 전극 134 : 드레인 전극132: source electrode 134: drain electrode

140 : 유기 반도체층 145 : 게이트 절연막 패턴140: organic semiconductor layer 145: gate insulating film pattern

150 : 금속 산화막 패턴 155 : 보호막150: metal oxide film pattern 155: protective film

170 : 화소 전극 POH : 픽셀 오픈홀170: pixel electrode POH: pixel open hole

Cst : 스토리지 커패시터Cst: Storage Capacitor

Claims (10)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 기판 상에 스위칭 영역, 화소 영역, 게이트 영역 및 데이터 영역을 정의하는 단계와;Defining a switching region, a pixel region, a gate region, and a data region on a substrate; 상기 기판 상에 소스 및 드레인 금속층을 형성하는 단계와;Forming source and drain metal layers on the substrate; 상기 소스 및 드레인 금속층 상에 O2 플라즈마 처리를 실시하여 금속 산화막을 형성하는 단계와;Performing an O 2 plasma treatment on the source and drain metal layers to form a metal oxide film; 상기 소스 및 드레인 금속층과 금속 산화막을 일괄적으로 패턴하여, 상기 데이터 영역에 대응된 일 방향으로 데이터 배선과, 상기 데이터 배선에서 연장된 소스 전극과, 상기 소스 전극과 이격된 드레인 전극과, 상기 데이터 배선, 소스 및 드레인 전극의 상부 표면에 대응된 금속 산화막 패턴을 형성하는 단계와;A source electrode extending in the data line, a drain electrode spaced apart from the source electrode, and a drain electrode spaced apart from the source electrode, wherein the drain electrode and the metal oxide film are formed by patterning the source and drain metal layers and the metal oxide film collectively, Forming a metal oxide film pattern corresponding to an upper surface of the wiring, source and drain electrodes; 상기 드레인 전극과 직접 측면 접촉하는 화소 전극을 형성하는 단계와;Forming a pixel electrode directly in side contact with the drain electrode; 상기 소스 및 드레인 전극 상부에 유기 반도체층을 형성하는 단계와;Forming an organic semiconductor layer on the source and drain electrodes; 상기 유기 반도체층과 게이트 영역을 덮는 게이트 절연막 패턴을 형성하는 단계와;Forming a gate insulating film pattern covering the organic semiconductor layer and the gate region; 상기 게이트 절연막 패턴 상에, 상기 게이트 영역에 대응된 게이트 배선과, 상기 게이트 배선에서 돌출된 게이트 전극을 형성하는 단계와;Forming a gate wiring corresponding to the gate region and a gate electrode protruding from the gate wiring on the gate insulating film pattern; 상기 게이트 배선과 게이트 전극의 상부를 덮으며, 상기 화소 영역에 대응된 화소 전극을 노출하는 픽셀 오픈홀을 형성하는 단계Forming a pixel open hole that covers an upper portion of the gate line and the gate electrode and exposes a pixel electrode corresponding to the pixel region, 를 포함하는 유기 박막트랜지스터 액정표시장치용 어레이 기판의 제조방법.The method of manufacturing an array substrate for an organic thin film transistor liquid crystal display device according to claim 1, 제 6 항에 있어서,The method according to claim 6, 상기 소스 및 드레인 금속층은 몰리브덴, 은, 구리를 포함하는 도전성 물질 그룹 중 선택된 하나로 구성된 것을 특징으로 하는 유기 박막트랜지스터 액정표시장치용 어레이 기판의 제조방법.Wherein the source and drain metal layers are formed of one selected from a group of conductive materials including molybdenum, silver, and copper. 제 6 항에 있어서,The method according to claim 6, 상기 금속 산화막은 몰리브덴 산화물, 은 산화물, 구리 산화물 중 선택된 어느 하나인 것을 특징으로 하는 유기 박막트랜지스터 액정표시장치용 어레이 기판의 제조방법.Wherein the metal oxide film is one selected from the group consisting of molybdenum oxide, silver oxide, and copper oxide. 제 6 항에 있어서,The method according to claim 6, 상기 금속 산화막은 50 ~ 500Å 범위의 두께로 형성된 것을 특징으로 하는 유기 박막트랜지스터 액정표시장치용 어레이 기판의 제조방법.Wherein the metal oxide layer is formed to a thickness ranging from 50 to 500 ANGSTROM. 기판 상에 스위칭 영역, 화소 영역, 게이트 영역 및 데이터 영역을 정의하는 단계와;Defining a switching region, a pixel region, a gate region, and a data region on a substrate; 상기 게이트 영역에 대응된 일 방향으로 게이트 배선과, 상기 게이트 배선에서 돌출된 게이트 전극을 형성하는 단계와;Forming a gate wiring in a direction corresponding to the gate region and a gate electrode protruding from the gate wiring; 상기 게이트 배선과 게이트 전극의 상부를 덮는 게이트 절연막 패턴을 형성하는 단계와;Forming a gate insulating film pattern covering the gate wiring and an upper portion of the gate electrode; 상기 게이트 절연막 패턴 상에 소스 및 드레인 금속층을 형성하는 단계와;Forming source and drain metal layers on the gate insulating film pattern; 상기 소스 및 드레인 금속층 상에 O2플라즈마 처리를 실시하여 금속 산화막을 단계와;Performing an O 2 plasma treatment on the source and drain metal layers to form a metal oxide layer; 상기 소스 및 드레인 금속층과 금속 산화막을 일괄적으로 패턴하여, 상기 데이터 영역에 대응된 일 방향으로 데이터 배선과, 상기 데이터 배선에서 연장된 소스 전극과, 상기 소스 전극과 이격된 드레인 전극과, 상기 데이터 배선, 소스 및 드레인 전극의 상부 표면에 대응된 금속 산화막 패턴을 형성하는 단계와;A source electrode extending in the data line, a drain electrode spaced apart from the source electrode, and a drain electrode spaced apart from the source electrode, wherein the drain electrode and the metal oxide film are formed by patterning the source and drain metal layers and the metal oxide film collectively, Forming a metal oxide film pattern corresponding to an upper surface of the wiring, source and drain electrodes; 상기 드레인 전극과 직접 측면 접촉된 화소 전극을 형성하는 단계와;Forming a pixel electrode directly in side-contact with the drain electrode; 상기 소스 및 드레인 전극의 중첩된 상부에 유기 반도체층을 형성하는 단계와;Forming an organic semiconductor layer on the overlapped top of the source and drain electrodes; 상기 데이터 배선, 소스 및 드레인 전극과 유기 반도체층을 덮으며, 상기 화소 전극을 노출하는 픽셀 오픈홀을 포함하는 보호막을 형성하는 단계Forming a passivation layer covering the data line, source and drain electrodes and the organic semiconductor layer and including a pixel open hole exposing the pixel electrode, 를 포함하는 유기 박막트랜지스터 액정표시장치용 어레이 기판의 제조방법.The method of manufacturing an array substrate for an organic thin film transistor liquid crystal display device according to claim 1,
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KR100761085B1 (en) * 2006-11-10 2007-09-21 삼성에스디아이 주식회사 Organic thin film transistor, fabricating method of the same, organic light emitting display device including the same
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