KR101423716B1 - 발광소자 - Google Patents
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Abstract
발광 소자가 개시된다. 이 발광 소자는, 동일 기판 상에 서로 이격되어 형성된 제1 반도체층 영역과 제2 반도체층 영역을 포함한다. 한편, 상기 제1 반도체층 영역 및 제2 반도체층 영역은 각각, 상기 기판 상에 위치하는 n형 반도체층; 상기 기판과 상기 n형 반도체층 상에 위치하는 언도프트 반도체층; 및 상기 n형 반도체층 상부에 위치하는 적어도 하나의 전극 패드를 포함한다.
Description
본 발명은 발광소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 정전 방전 특성을 개선한 발광소자에 관한 것이다.
발광 다이오드는 순방향 전류에 의해 광을 방출하는 광전변환(electroluminescence) 소자이다. 인듐인(InP), 갈륨비소(GaAs), 갈륨인(GaP) 등의 화합물 반도체가 적색 또는 녹색의 광을 방출하는 발광 다이오드의 재료로 사용되어 왔으며, 질화갈륨(GaN) 계열의 화합물 반도체가 자외선 및 청색의 광을 방출하는 발광 다이오드의 재료로 개발되어 사용되어 오고 있다.
발광 다이오드는 각종 표시장치, 백라이트 광원 등에 널리 사용되고 있으며, 최근, 적, 녹, 청색광을 각각 방출하는 3개의 발광 다이오드 칩들을 이용하거나, 또는 형광체를 사용하여 파장을 변환시킴으로써 백색광을 방출하는 기술이 개발되어 조명장치로도 그 적용 범위를 넓히고 있다.
일반적으로, GaN 계열의 화합물 반도체는 결정결함의 발생을 줄이기 위해 결정구조 및 격자상수가 유사한 사파이어 기판 상에 에피택셜 성장된다. 사파이어는 절연물질이므로, 발광 다이오드의 전극패드들은 에피층의 성장면 상에 형성된다. 그러나 사파이어와 같은 절연물질의 기판을 사용할 경우, 외부로부터 유입된 정전기에 의한 정전 방전(electrostatic discharge)을 방지하기 어려우며, 따라서 다이오드의 손상이 유발되기 쉬워 소자의 신뢰성을 저하시킨다. 따라서 발광 다이오드를 패키지할 때, 정전 방전을 방지하기 위해 별개의 제너 다이오드를 발광 다이오드와 함께 장착하여 사용한다. 그러나 제너 다이오드는 값이 비싸고, 제너 다이오드를 실장하는 공정들의 추가로 인해 발광 다이오드 패키지 공정수 및 제조 비용이 증가된다.
또한, 사파이어는 열전도율이 낮아 발광 다이오드에서 발생된 열을 외부로 쉽게 방출하지 못한다. 이러한 낮은 열방출 성능은 고출력을 필요로하는 분야에서 발광 다이오드의 적용을 어렵게 한다.
본 발명이 이루고자 하는 기술적 과제는, 발광 다이오드와 제너 다이오드를 단일칩 내에 구비하는 발광소자를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 열방출 성능이 우수한 기판을 사용하여 고출력을 달성할 수 있는 발광소자를 제공하는 데 있다.
이러한 기술적 과제를 달성하기 위한 본 발명의 일측면에 의하면, p형 실리콘 기판위에 질화갈륨계의 n형 반도체층을 형성하는 단계와, 상기 n형 반도체층위에 질화갈륨계의 언도프트 반도체층을 형성하는 단계와, 상기 언도프트 반도체층위에 질화갈륨계의 활성층을 형성하는 단계와, 상기 활성층위에 질화갈륨계의 p형 반도체층을 형성하는 단계와, 상기 n형 반도체층, 언도프트 반도체층, 활성층, p형 반도체층을 패터닝하여 상기 p형 실리콘 기판과 상기 n형 반도체층이 p-n접합된 제너 다이오드와, 상기 p형 반도체층, 활성층, 언도프트 반도체층, n형 반도체층으로 이루어지는 발광 다이오드를 형성하는 단계를 포함하는 발광 소자 제조방법을 제공한다.
상기 제너 다이오드와 발광 다이오드를 형성하는 단계는, 상기 p형 반도체층, 활성층, 언도프트 반도체층, n형 반도체층을 패터닝하여 상기 p형 실리콘 기판의 위에 제너 다이오드를 형성하기 위한 제 1 반도체층 영역과, 발광 다이오드를 형성하기 위한 제 2 반도체층 영역으로 이격하여 형성하는 단계와, 상기 제 2 반도체층 영역에서 p형 반도체층, 활성층, 언도프트 반도체층의 일부를 식각하여 상기 n형 반도체층의 일부가 노출되게 하는 단계와, 상기 제 1 반도체층 영역에서 p형 반도체층, 활성층, 언도프트 반도체층을 제거하여 상기 n형 반도체층을 노출시키는 단계를 더 포함할 수 있다.
상기 발광소자 제조 방법은 상기 제 1 반도체층 영역의 n형 반도체층 상부와, 상기 제 2 반도체층 영역의 n형 반도체층 및 p형 반도체층의 상부와, 상기 p형 실리콘 기판의 하부면에 각각 전극 패드를 형성하는 단계를 더 포함할 수 있다.
상기 발광소자 제조 방법은 상기 p형 실리콘 기판의 하부면 및 상기 제 2 반도체층 영역의 n형 반도체층상부에 형성된 각각의 전극 패드에 전기적으로 연결되는 제 1 리드와, 상기 제 1 반도체층 영역의 n형 반도체층 및 상기 제 2 반도체층 영역의 p형 반도체층에 형성된 각각의 전극패드에 전기적으로 연결되는 제 2 리드를 형성하는 단계를 더 포함할 수 있다.
상기 발광소자 제조 방법은 상기 n형 반도체층을 형성하는 단계에서 상기 p형 실리콘 기판위에 질화갈륨계의 언도프트 반도체층을 개재하여 상기 n형 반도체층을 형성하고, 상기 제너 다이오드와 발광 다이오드를 형성하는 단계에서 상기 p형 실리콘 기판과 상기 n형 반도체층 사이에 형성된 언도프트 반도체층까지 패터닝하여 상기 p형 실리콘 기판과 상기 언도프트 반도체층, 상기 n형 반도체층이 p-n접합되어 이루어지는 제너 다이오드를 형성할 수 있다.
본 발명의 다른 측면에 의하면, 제 1 반도체층 영역 및 제 2 반도체층 영역을 갖는 p형 실리콘 기판과, 상기 p형 실리콘 기판상의 제 1 반도체층 영역에 형성되어 상기 p형 실리콘 기판과 함께 제너 다이오드 특성을 나타내는 질화갈륨계의 제 1 n형 반도체층과, 상기 기판상의 제 2 반도체층 영역에 형성되고, 상기 제 1 n형 반도체층으로부터 이격된 질화갈륨계의 제 2 n형 반도체층과, 상기 제 2 n형 반도체층위에 형성된 질화갈륨계의 언도프트 반도체층과, 상기 언도프트 반도체층위에 형성된 질화갈륨계의 활성층과, 상기 활성층위에 형성되어 상기 제 2 n형 반도체층, 언도프트층, 활성층과 함께 발광 다이오드 특성을 나타내는 질화갈륨계의 p형 반도체층을 포함하는 발광소자를 제공한다.
상기 제 1 및 제 2 n형 반도체층들은 상기 p형 실리콘 기판상에 성장된 동일한 n형 반도체층으로부터 형성될 수 있다.
상기 발광소자는 상기 p형 실리콘 기판과 상기 제 1 n형 반도체층 사이에 형성된 질화갈륨계의 제 1 언도프트 반도체층과, 상기 p형 실리콘 기판과 상기 제 2 n형 반도체층 사이에 형성되고, 상기 제 1 언도프트 반도체층과 이격된 질화갈륨계의 제 2 언도프트 반도체층을 더 포함할 수 있다.
상기 발광소자에서 상기 p형 반도체층, 활성층, 언도프트 반도체층은 상기 제 2 n형 반도체층의 일 영역상에 위치하고, 상기 제 2 n형 반도체층의 다른 영역은 노출되도록 형성될 수 있다.
상기 발광소자는 상기 제 1 반도체층 영역의 제 1 n형 반도체층 및 상기 제 2 반도체층 영역의 제 2 n형 반도체층의 상부와, 상기 제 2 반도체층 영역의 p형 반도체층의 상부와, 상기 p형 실리콘 기판의 하부면에 각각 형성된 전극 패드를 더 포함하여 구성될 수 있다.
상기 제 2 반도체층 영역의 제 2 n형 반도체층의 상부 및 상기 p형 실리콘 기판의 하부면에 형성된 각각의 전극 패드에 전기적으로 연결되는 제 1 리드와, 상기 제 1 반도체층 영역의 제 1 n형 반도체층 및 상기 제 2 반도체층 영역의 p형 반도체층에 형성된 각각의 전극패드에 전기적으로 연결되는 제 2 리드를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 발광 다이오드를 제조하는 일련의 공정을 통해 발광 다이오드와 제너 다이오드를 단일 칩 내에 구비할 수 있음에 따라 종래 발광 소자와 함께 탑재되는 제너 다이오드를 생략할 수 있어 발광 소자를 제작하기 위한 패키지 공정수 및 제조 비용을 줄일 수 있을 뿐 아니라, 외부로부터 유입된 정전기에 의한 정전 방전(electrostatic discharge)을 방지하여 역전류에 의한 다이오드의 손상을 막을 수 있음에 따라 발광 소자의 신뢰성을 향상시킬 수 있다.
또한, 열방출 성능이 우수한 실리콘 기판을 채택함으로써 고출력을 달성할 수 있는 발광소자를 제공할 수 있다.
아울러, 발광 다이오드를 구성하는 활성층을 성장시킬 때 활성층과 n형 반도체층사이에 u-Gan층과 같은 언도프트 반도체층을 개재하여 성장시킴으로써 활성층의 결정성이 좋아지고, 이로 인해 활성층에서의 발광 효율을 좋게 함으로써 발광소자의 IR 및 Vf 특성을 개선시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 발광 소자를 설명하기 위한 단면도.
도 2는 본 발명의 일 실시예에 따른 발광소자를 탑재한 발광 다이오드 패키지의 일 예를 나타내는 단면도.
도 3은 도 2의 발광 다이오드 패키지의 등가회로도.
도 4는 도 1에 도시된 발광 소자의 제조 공정을 설명하기 위한 공정 순서도.
도 5 내지 도 7은 도 1에 도시된 발광 소자의 제조 공정에 따른 공정 단면도.
도 2는 본 발명의 일 실시예에 따른 발광소자를 탑재한 발광 다이오드 패키지의 일 예를 나타내는 단면도.
도 3은 도 2의 발광 다이오드 패키지의 등가회로도.
도 4는 도 1에 도시된 발광 소자의 제조 공정을 설명하기 위한 공정 순서도.
도 5 내지 도 7은 도 1에 도시된 발광 소자의 제조 공정에 따른 공정 단면도.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 다음에 소개되는 실시예는 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 발광소자(100)를 설명하기 위한 단면도이다.
도 1을 참조하면, p형 실리콘 기판(110)은 제너 다이오드 영역(A) 및 발광 다이오드 영역(B)을 갖는다.
p형 실리콘 기판(110)은 반도체 제조 공정에서 일반적으로 사용되는 것으로, 사파이어 기판에 비해 더 큰 크기로 제공될 수 있으며, 가격이 싸다. 또한, 상기 p형 실리콘 기판(110)에 임플랜테이션(Implantation)과 같은 이온 주입 기술을 사용하여 p형 불순물들이 추가로 도핑될 수 있다.
제너 다이오드 영역(A) 상에 제 1 u-GaN층(121)이 위치한다.
제 1 u-GaN층(121)위에는 제 1 n-GaN층(131)이 위치한다.
p형 실리콘 기판(110)과 제 1 u-GaN층(121) 및 제 1 n-GaN층(131)은 p-n 접합되어 제너 다이오드(101)를 구성한다.
한편, p형 실리콘 기판(110)의 발광 다이오드 영역(B)상에 제 2 제 2 u-GaN층(122)이 위치한다.
제 2 u-GaN층(122)위에는 제 2 n-GaN층(132)이 위치한다.
제 2 u-GaN층(122), 제 2 n-GaN층(132)는 각각 제 1 u-GaN층(121), 제 1 n-GaN층(131)으로부터 이격된다.
제 1 및 제 2 u-GaN층(121, 122)는 p형 실리콘 기판(110) 상에 성장된 동일한 u-GaN층으로부터 형성될 수 있다. 즉, p형 실리콘 기판(110) 상에 성장된 u-GaN층을 분리함으로써 제 1 및 제 2 u-GaN층(121, 122)을 형성할 수 있다.
제 1 및 제 2 n-GaN층(131, 132)는 제 1 및 제 2 u-GaN층(121, 122) 상에 성장된 동일한 n-GaN층으로부터 형성될 수 있다. 즉, 제 1 및 제 2 u-GaN층(121, 122) 상에 성장된 n-GaN층을 분리함으로써 제 1 및 제 2 n-GaN층(131, 132)을 형성할 수 있다.
한편, 제 2 n-GaN층(132)의 일영역 상에 p-GaN층(160)이 위치한다. 제 2 n-GaN층(132)의 다른 영역은 노출되어 있다.
제 2 n-GaN층(132)과 p-GaN층(160) 사이에는 또 하나의 u-GaN층(140)과 활성층(150)이 개재된다.
이때, 제 2 n-GaN층(132)과 활성층(150)사이에 개재되는 u-GaN층(140)은 제 2 n-GaN층(132)으로부터 공급되는 전자를 활성층(150)에 주입하는 역할을 함과 아울러, u-GaN층(140)위에 성장되는 활성층(150)을 양질의 결정성을 가지는 반도체층으로 성장시키기 위한 것이다.
즉, 활성층(150)은 u-GaN층(140)을 개재하지 않고 제 2 n-GaN층(132)위에서 성장되는 것보다 u-GaN층(140)위에서 성장됨으로써 결정성이 좋아지고, 그로 인해 u-GaN층(140)이 없을 때보다 더욱 개선된 발광 효율을 나타내게 되고 전체적으로 발광소자의 IR과 Vf 특성을 개선시킬 수 있게 된다.
활성층(150)은 단일층으로 형성된 단일 양자웰(single quantum well) 또는 적층 구조의 다중 양자웰(multi-quantum well)일 수 있다.
p-GaN층(160), 활성층(150), u-GaN층(140), 제 2 n-GaN층(132)은 발광 다이오드(102)를 구성한다.
p-GaN층(160) 상에 투명전극층(170)이 위치한다. 투명전극층(170)은 인디움 틴 산화막(ITO) 또는 Ni/Au와 같은 투명금속막으로 형성될 수 있다.
제 1 및 제 2 n-GaN층들(131, 132) 상에 n형 전극패드들(181, 183)이 형성되고, 투명전극층(170)의 상부와 p형 실리콘 기판(110)의 하부면에 p형 전극패드(182, 184)가 형성된다. 전극패드들(181, 182, 183, 184)은 제너 다이오드(101) 및 발광 다이오드(102)를 외부 회로에 전기적으로 연결하는 콘택 패드들로 사용된다.
실시예에서는 제 1, 제 2 u-GaN층(121, 122)과, 제 1 및 제 2 n-GaN층(131, 132)과, u-GaN층(140), 활성층(150), p-GaN층(160)이 사용되었으나, 각 반도체층(121, 122, 131, 132, 140, 150, 160)은 AlxInyGa1 -x- yN(0≤x,y,x+y≤1)으로 표현되는 2 원 내지 4 원 화합물 반도체층으로 형성될 수 있다.
본 실시예에 따르면, p형 실리콘 기판(110) 상에 발광 다이오드(102)를 형성함으로써, 발광 다이오드(102)에서 생성된 열을 쉽게 방출할 수 있다. 또한, 본 실시예에 따른 발광 소자는 제너 다이오드(101)를 내부에 포함하므로, 정전 방전에 의한 손상을 방지할 수 있다. 따라서, 종래, 발광 소자와 함께 탑재되는 제너 다이오드를 생략할 수 있어, 패키지 공정수 및 패키지 제조 비용을 감소시킬 수 있다.
아울러, 발광 다이오드(102)를 구성하는 제 2 n-GaN층(132)와 활성층(150)사이에 u-GaN(140)을 포함하여 활성층(150)의 결정성을 향상시킴으로 발광 다이오드의 Vf를 개선시킬 수 있다.
도 2는 본 발명의 일 실시예에 따른 발광 소자(100)를 탑재한 발광 다이오드 패키지의 일 예를 설명하기 위한 단면도이고, 도 3은 도 2의 발광 다이오드 패키지의 등가회로도이다.
도 2를 참조하면, 발광 다이오드 패키지는 발광소자(100)를 외부전원에 전기적으로 연결하기 위한 리드들(191, 192)을 포함한다. 발광소자(100)는 제 1 리드(191) 상에 다이본딩되며, 이에 따라 p형 실리콘 기판(110)이 제 1 리드(191)에 전기적으로 연결된다.
한편, 발광 다이오드(102) 상의 n형 전극 패드(183)는 본딩와이어를 통해 리드(191)에 전기적으로 연결되고, 제너 다이오드(101) 상의 n형 전극 패드(181)와 발광 다이오드(102) 상의 p형 전극 패드(182)가 본딩와이어들을 통해 리드(192)에 전기적으로 연결된다. 이에 따라, 발광 다이오드(102)와 제너 다이오드(101)가, 도 3에 도시된 회로와 같이, 역병렬로 연결된다.
제 1 리드(191)에 마이너스 전원을 연결하고 제 2 리드(192)에 플러스 전원을 연결하여 순방향 전원을 인가하면 발광 다이오드(102)에 순방향 전압이 인가되어 광이 방출된다. 한편, 제너 다이오드(101)는 발광 다이오드(102)의 순방향 전압이 과도하게 증가하는 것을 방지하여 발광 다이오드(102)가 과전압에 의해 손상되는 것을 방지한다. 제너 다이오드(101)의 항복전압은 p형 실리콘 기판(110)의 도핑농도 및/또는 제 1 n-GaN층(131)의 도핑농도를 조절하여 제어될 수 있다.
도 4는 도 1에 도시된 발광 소자의 제조 공정을 설명하기 위한 공정 순서도이고, 도 5 내지 도 7은 본 발명의 일 실시예에 따른 발광 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 4 및 도 5를 참조하면, 공정 챔버(미도시됨)내에 p형 실리콘 기판(110)을 준비한다(S1). p형 실리콘 기판(110)은 그 위에 형성될 반도체층과 유사한 격자상수를 갖는다.
그 후, p형 실리콘 기판(110)위에 u-GaN(undoped-GaN)층(120)을 형성한다(S2).
u-GaN층(120)은 p형 실리콘 기판(110)과 n-GaN층(130) 사이에 개재되고 언도프트(undoped) GaN으로 이루어진다.
u-GaN(120)은 그 위에 GaN계 물질로 구성되는 n-GaN층(130)을 고품질로 효과적으로 형성시킬 수 있도록 하기 위한 것이다.
u-GaN층(120)위에 n-GaN층(130)을 형성한다(S3).
n-GaN층(130)은 GaN에 실리콘(Si)을 도우핑하여 형성할 수 있다.
u-GaN층(120) 및 n-GaN층(130)은 금속 유기 화학 기상 증착법(metal organic chemical vapor deposition, MOCVD), 수소화물 기상 성장법(hydride vapor phase epitaxy, HVPE) 또는 분자선 성장법(molecular beam epitaxy, MBE) 등을 사용하여 형성할 수 있다.
n-GaN층(130)위에 다시 u-GaN층(140)을 형성한다(S4). u-GaN층(140)은 그 위에 GaN계 물질로 구성되는 활성층(150)을 고품질로 효과적으로 형성시킬 수 있도록 하기 위한 것이다.
u-GaN층(140)위에 활성층(150)을 형성한다(S5).
활성층(150)은 전자 및 정공이 재결합되는 영역으로서, InGaN/GaN을 포함하여 이루어진다. 활성층(150)을 이루는 물질의 종류에 따라 발광 다이오드에서 방출되는 발광 파장이 결정된다. 활성층(150)은 양자우물층과 장벽층이 반복적으로 형성된 다층막일 수 있다. 양자우물층과 장벽층은 일반식 AlxInyGa1 -x- yN (0≤x,y,x+y≤1)으로 표현되는 2원 내지 4원 화합물 반도체층들일 수 있다.
활성층(150)위에 p-GaN층(160)을 형성한다(S6).
p-GaN층(160)은 GaN에 아연(Zn) 또는 마그네슘(Mg)을 도우핑하여 형성할 수 있으며, p형 클래드층을 포함할 수 있다.
도 4 및 도 6을 참조하면, p-GaN층(160), 활성층(150), u-GaN층(140), n-GaN층(130), u-GaN층(120)을 사진 및 식각공정을 사용하여 패터닝하여 상기 층들(120, 130, 140, 150, 160)을 분리시킨다(S7).
이에 따라, 제너 다이오드 영역(A) 상의 제 1 u-GaN층(121), 제 1 n-GaN층(131), u-GaN층(140), 활성층(150), p-GaN층(160)과, 발광 다이오드 영역(B) 상의 제 2 u-GaN층(122), 제 2 n-GaN층(132), u-GaN층(140), 활성층(150), p-GaN층(160)이 서로 이격된다.
도 4 및 도 7을 참조하면, p-GaN층(160), 활성층(150), u-GaN층(140)을 다시 패터닝하여, 발광 다이오드 영역(B) 상의 p-GaN층(160), 활성층(150), u-GaN층(140)의 일부를 제거한다(S8). 그 결과, 발광 다이오드 영역(B) 상의 제 2 n-GaN층(132)의 일 영역 상에 p-GaN층(160), 활성층(150), u-GaN층(140)이 잔존하고, 다른 영역의 제 2 n-GaN층(132)이 노출된다.
한편, 제너 다이오드 영역(A) 상의 p-GaN층(160), 활성층(150), u-GaN층(140)을 제거한다(S9). 제너 다이오드 영역(A) 상의 p-GaN층(160), 활성층(150), u-GaN층(140)은 발광 다이오드 영역(B) 상의 p-GaN층(160), 활성층(150), u-GaN층(140)의 일부를 제거하는 동안 함께 제거될 수 있다.
p-GaN층(160) 상에 투명전극층(170)을 형성한다(S10). 투명전극층(170)은 전자빔 증착법(e-beam evaporation) 또는 도금기술을 사용하여 인디움틴산화막(ITO) 또는 Ni/Au와 같은 투명금속으로 형성될 수 있다. 그 후, 노출된 제 1 및 제 2 n-GaN층들(131, 132) 상에 n형 전극패드들(도 1의 181, 183)을 형성하고, 투명전극층(170) 상에 p형 전극패드(182)를 형성한다(S10). 또한, p형 실리콘 기판(110)의 하부면에 전극패드(184)를 형성할 수 있다. 이에 따라, 도 1의 발광소자(100)가 완성된다.
본 실시예에 있어서, 제너 다이오드 영역(A) 상의 제 1 u-GaN층(121), 제 1 n-GaN층(131), u-GaN층(140), 활성층(150), p-GaN층(160)과, 발광 다이오드 영역(B) 상의 제 2 u-GaN층(122), 제 2 n-GaN층(132), u-GaN층(140), 활성층(150), p-GaN층(160)으로 분리한 후 발광 다이오드 영역(B) 상의 p-GaN층(160), 활성층(150), u-GaN층(140)의 일부 및 제너 다이오드 영역(A) 상의 p-GaN층(160), 활성층(150), u-GaN층(140)을 제거하는 것으로 설명하였으나, p-GaN층(160), 활성층(150), u-GaN층(140)을 먼저 패터닝한 후, 제너 다이오드 영역(A) 상의 제 1 u-GaN층(121), 제 1 n-GaN층(131)과, 발광 다이오드 영역(B) 상의 제 2 u-GaN층(122), 제 2 n-GaN층(132), u-GaN층(140), 활성층(150), p-GaN층(160)으로 분리할 수 도 있다.
또한, 투명전극층(170)은 p-GaN층(160)을 패터닝한 후 형성하는 것으로 설명하였으나, p-GaN층(160)(도 5의 160)을 성장시킨 후, p-GaN층(160) 상에 형성될 수도 있다.
본 실시예에 따르면, 단일 칩 내에 제너 다이오드(101) 및 발광 다이오드(102)를 갖는 발광소자를 제조할 수 있다.
이상의 본 발명은 상기에 기술된 실시예에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 청구항에서 정의되는 본 발명의 취지와 범위에 포함된다.
100 : 발광 소자 110 : p형 실리콘 기판
120 : u-GaN층 121 : 제 1 u-GaN층
122 : 제 2 u-GaN층 130 : n-GaN층
131 : 제 1 n-GaN층 132 : 제 2 n-GaN층
140 : u-GaN층 150 : 활성층
160 : p-GaN층 170 : 투명전극층
181, 182, 183, 184 : 전극패드 191, 192 : 리드
120 : u-GaN층 121 : 제 1 u-GaN층
122 : 제 2 u-GaN층 130 : n-GaN층
131 : 제 1 n-GaN층 132 : 제 2 n-GaN층
140 : u-GaN층 150 : 활성층
160 : p-GaN층 170 : 투명전극층
181, 182, 183, 184 : 전극패드 191, 192 : 리드
Claims (7)
- 동일 p형 실리콘 기판 상에 서로 이격되어 형성된 제1 반도체층 영역과 제2 반도체층 영역을 포함하되,
상기 제1 반도체층 영역 및 제2 반도체층 영역은 각각,
상기 기판 상에 위치하는 n형 반도체층;
상기 기판과 상기 n형 반도체층 사이에 위치하는 언도프트 반도체층; 및
상기 n형 반도체층 상부에 위치하는 적어도 하나의 전극 패드를 포함하고,
상기 제2 반도체층 영역은,
상기 n형 반도체층 상에 위치하는 p형 반도체층;
상기 n형 반도체층과 상기 p형 반도체층 사이에 위치하는 활성층;
상기 n형 반도체층과 상기 활성층 사이에 위치하는 언도프트 반도체층; 및
상기 p형 반도체층 상에 위치하는 투명 전극층을 더 포함하고,
상기 제1 반도체층 영역의 n형 반도체층은 p형 실리콘 기판과 함께 제너 다이오드를 형성하고, 상기 제2 반도체층 영역은 발광 다이오드를 형성하는 발광 소자. - 삭제
- 청구항 1에 있어서,
상기 제1 반도체층 영역은 상기 발광 다이오드에 역병렬 연결된 제너 다이오드를 형성하는 발광 소자. - 청구항 3에 있어서,
상기 제1 반도체층 영역과 상기 제2 반도체층 영역은 상기 전극 패드들의 전기적 연결에 의해 역병렬 연결된 발광 소자. - 청구항 1에 있어서,
상기 투명 전극층 상에 전극 패드가 위치하는 발광 소자. - 삭제
- 삭제
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