KR101421243B1 - Thin film transistor substrate and method of manufacturing the same - Google Patents
Thin film transistor substrate and method of manufacturing the same Download PDFInfo
- Publication number
- KR101421243B1 KR101421243B1 KR1020070050697A KR20070050697A KR101421243B1 KR 101421243 B1 KR101421243 B1 KR 101421243B1 KR 1020070050697 A KR1020070050697 A KR 1020070050697A KR 20070050697 A KR20070050697 A KR 20070050697A KR 101421243 B1 KR101421243 B1 KR 101421243B1
- Authority
- KR
- South Korea
- Prior art keywords
- copper
- layer
- gate
- insulating layer
- base substrate
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 215
- 239000010409 thin film Substances 0.000 title claims abstract description 91
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000010949 copper Substances 0.000 claims abstract description 373
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 323
- 229910052802 copper Inorganic materials 0.000 claims abstract description 312
- 229910052751 metal Inorganic materials 0.000 claims abstract description 236
- 239000002184 metal Substances 0.000 claims abstract description 236
- 239000006104 solid solution Substances 0.000 claims abstract description 108
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 54
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 53
- 239000001301 oxygen Substances 0.000 claims abstract description 53
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 40
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 40
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 39
- 239000010703 silicon Substances 0.000 claims abstract description 39
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 29
- 238000000638 solvent extraction Methods 0.000 claims abstract 2
- 239000004065 semiconductor Substances 0.000 claims description 58
- 238000000034 method Methods 0.000 claims description 42
- 125000004433 nitrogen atom Chemical group N* 0.000 claims description 42
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 26
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 26
- 230000001681 protective effect Effects 0.000 claims description 25
- 239000000243 solution Substances 0.000 claims description 25
- 239000011159 matrix material Substances 0.000 claims description 24
- 125000004429 atom Chemical group 0.000 claims description 22
- 125000004430 oxygen atom Chemical group O* 0.000 claims description 19
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 16
- 238000000059 patterning Methods 0.000 claims description 15
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 claims description 11
- LTYZGLKKXZXSEC-UHFFFAOYSA-N copper dihydride Chemical compound [CuH2] LTYZGLKKXZXSEC-UHFFFAOYSA-N 0.000 claims 2
- 229910000050 copper hydride Inorganic materials 0.000 claims 2
- 238000009413 insulation Methods 0.000 claims 2
- -1 low resistance Chemical compound 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 366
- 229910045601 alloy Inorganic materials 0.000 description 39
- 239000000956 alloy Substances 0.000 description 39
- 238000002161 passivation Methods 0.000 description 28
- 229910052750 molybdenum Inorganic materials 0.000 description 21
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 17
- 239000011733 molybdenum Substances 0.000 description 17
- 229910001182 Mo alloy Inorganic materials 0.000 description 14
- DTSBBUTWIOVIBV-UHFFFAOYSA-N molybdenum niobium Chemical compound [Nb].[Mo] DTSBBUTWIOVIBV-UHFFFAOYSA-N 0.000 description 14
- ZPZCREMGFMRIRR-UHFFFAOYSA-N molybdenum titanium Chemical compound [Ti].[Mo] ZPZCREMGFMRIRR-UHFFFAOYSA-N 0.000 description 14
- MGRWKWACZDFZJT-UHFFFAOYSA-N molybdenum tungsten Chemical compound [Mo].[W] MGRWKWACZDFZJT-UHFFFAOYSA-N 0.000 description 14
- KVMWOOXRTBUMIS-UHFFFAOYSA-N molybdenum zirconium Chemical compound [Zr].[Mo].[Mo] KVMWOOXRTBUMIS-UHFFFAOYSA-N 0.000 description 14
- 101100489584 Solanum lycopersicum TFT1 gene Proteins 0.000 description 7
- VNTLIPZTSJSULJ-UHFFFAOYSA-N chromium molybdenum Chemical compound [Cr].[Mo] VNTLIPZTSJSULJ-UHFFFAOYSA-N 0.000 description 7
- 239000007789 gas Substances 0.000 description 7
- 150000002739 metals Chemical class 0.000 description 7
- JZLMRQMUNCKZTP-UHFFFAOYSA-N molybdenum tantalum Chemical compound [Mo].[Ta] JZLMRQMUNCKZTP-UHFFFAOYSA-N 0.000 description 7
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 6
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 6
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 6
- 101100214488 Solanum lycopersicum TFT2 gene Proteins 0.000 description 6
- 239000010408 film Substances 0.000 description 6
- 239000010955 niobium Substances 0.000 description 6
- 239000002356 single layer Substances 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 101100214491 Solanum lycopersicum TFT3 gene Proteins 0.000 description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 229910052758 niobium Inorganic materials 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 229910052715 tantalum Inorganic materials 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- WUUZKBJEUBFVMV-UHFFFAOYSA-N copper molybdenum Chemical compound [Cu].[Mo] WUUZKBJEUBFVMV-UHFFFAOYSA-N 0.000 description 4
- 229910001882 dioxygen Inorganic materials 0.000 description 4
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 4
- 230000009257 reactivity Effects 0.000 description 4
- 229910000077 silane Inorganic materials 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000012780 transparent material Substances 0.000 description 4
- 229910052720 vanadium Inorganic materials 0.000 description 4
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 4
- 229910052726 zirconium Inorganic materials 0.000 description 4
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- IKUPISAYGBGQDT-UHFFFAOYSA-N copper;dioxido(dioxo)molybdenum Chemical compound [Cu+2].[O-][Mo]([O-])(=O)=O IKUPISAYGBGQDT-UHFFFAOYSA-N 0.000 description 3
- 229910001873 dinitrogen Inorganic materials 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000005012 migration Effects 0.000 description 3
- 238000013508 migration Methods 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 239000005751 Copper oxide Substances 0.000 description 2
- 229910018067 Cu3Si Inorganic materials 0.000 description 2
- 229910018139 Cu5Si Inorganic materials 0.000 description 2
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 2
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 description 2
- 229910000431 copper oxide Inorganic materials 0.000 description 2
- WCCJDBZJUYKDBF-UHFFFAOYSA-N copper silicon Chemical compound [Si].[Cu] WCCJDBZJUYKDBF-UHFFFAOYSA-N 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000007646 gravure printing Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000007641 inkjet printing Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000001272 nitrous oxide Substances 0.000 description 2
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 2
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 2
- 229910016547 CuNx Inorganic materials 0.000 description 1
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 1
- ODUCDPQEXGNKDN-UHFFFAOYSA-N Nitrogen oxide(NO) Natural products O=N ODUCDPQEXGNKDN-UHFFFAOYSA-N 0.000 description 1
- 229910018594 Si-Cu Inorganic materials 0.000 description 1
- 229910008465 Si—Cu Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 229910000069 nitrogen hydride Inorganic materials 0.000 description 1
- 239000012044 organic layer Substances 0.000 description 1
- 125000001181 organosilyl group Chemical group [SiH3]* 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Nonlinear Science (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
박막 트랜지스터 기판은 복수의 화소 영역들을 포함하는 베이스 기판, 베이스 기판 상에 형성되어 화소 영역들을 구획하고, 구리(Cu)부와, 산소(O) 및 질소(N) 원자 중 적어도 어느 하나를 포함하는 구리 고용체부를 포함하는 금속층으로 형성된 금속 배선, 베이스 기판 상에 형성되어 금속 배선을 커버하고, 실리콘(Si)을 포함하는 절연층 및 절연층 상에 형성되어 금속 배선들과 연결된 박막 트랜지스터와 전기적으로 연결된 화소 전극층을 포함한다. 컬러필터는 트랜지스터가 형성된 기판 상에 형성되거나, 기판과 트랜지스터 사이에 형성된다. 이에 따라, 금속 배선과 베이스 기판간의 접착력이 향상되고, 구리의 저저항 특성을 유지시킴으로써 제품의 신뢰성을 향상시킬 수 있다.A thin film transistor substrate includes a base substrate including a plurality of pixel regions, a substrate layer formed on the base substrate and partitioning pixel regions, the substrate including at least one of copper (Cu) and oxygen (O) A metal wiring formed of a metal layer including a copper solid solution portion; a metal wiring formed on the base substrate to cover the metal wiring; an insulating layer including silicon (Si); and an insulating layer formed on the insulating layer and electrically connected to the thin film transistor connected to the metal wirings And a pixel electrode layer. A color filter is formed on the substrate on which the transistor is formed or between the substrate and the transistor. Thus, the adhesion between the metal wiring and the base substrate is improved, and the reliability of the product can be improved by maintaining the low resistance property of copper.
구리, 저저항, 구리 고용체, 산소, 질소, 절연층 Copper, low resistance, copper solid solution, oxygen, nitrogen, insulating layer
Description
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 평면도이다.1 is a plan view of a thin film transistor substrate according to an embodiment of the present invention.
도 2는 도 1의 I-I'라인을 따라 절단한 단면도이다.2 is a cross-sectional view taken along line I-I 'of FIG.
도 3 내지 도 5는 본 발명에 따른 다른 실시예들을 설명하기 위한 박막 트랜지스터 기판의 단면도들이다.3 to 5 are sectional views of a thin film transistor substrate for explaining another embodiment according to the present invention.
도 6은 박막 트랜지스터가 형성된 기판 상에 컬러필터를 형성한 박막 트랜지스터 기판의 단면도이다.6 is a cross-sectional view of a thin film transistor substrate on which a color filter is formed on a substrate on which a thin film transistor is formed.
도 7 a는 상기 도 6에 도시된 게이트라인에서 연장된 본 발명의 일 실시예에 따른 게이트전극의 단면도이다.7A is a cross-sectional view of a gate electrode according to an embodiment of the present invention extending in the gate line shown in FIG.
도 7 b는 상기 도 6에 도시된 게이트라인에서 연장된 본 발명의 다른 실시예에 따른 게이트전극의 단면도이다.7B is a cross-sectional view of a gate electrode according to another embodiment of the present invention extending in the gate line shown in FIG.
도 7 c는 상기 도 6에 도시된 게이트라인에서 연장된 본 발명의 또 다른 실시예에 따른 게이트전극의 단면도이다.7C is a cross-sectional view of a gate electrode according to another embodiment of the present invention extending in the gate line shown in FIG.
도 7d 는 도 6에 도시된 게이트라인에서 연장된 본 발명의 또 다른 실시예에 따른 게이트전극의 단면도이다.7D is a cross-sectional view of a gate electrode according to another embodiment of the present invention extending in the gate line shown in FIG.
도 8a 상기 도 6에 도시된 스위칭 소자에 사용된 본 발명의 일 실시예에 따 른 소스 및 드레인 전극의 단면도이다.8A is a cross-sectional view of a source and a drain electrode according to an embodiment of the present invention used in the switching device shown in FIG.
도 8b 상기 도 6에 도시된 스위칭 소자에 사용된 본 발명의 다른 실시예에 따른 소스 및 드레인 전극의 단면도이다.8B is a cross-sectional view of a source and a drain electrode according to another embodiment of the present invention used in the switching device shown in FIG. 6;
도 8c 상기 도 6에 도시된 스위칭 소자에 사용된 본 발명의 또 다른 실시예에 따른 소스 및 드레인 전극의 단면도이다.8C is a cross-sectional view of a source and drain electrode according to another embodiment of the present invention used in the switching element shown in FIG. 6;
도 8d 는 상기 도 6에 도시된 스위칭 소자에 사용된 본 발명의 또 다른 실시예에 따른 소스 및 드레인 전극의 단면도이다.8D is a cross-sectional view of a source and a drain electrode according to another embodiment of the present invention used in the switching device shown in FIG.
도 9는 박막 트랜지스터가 형성된 기판 상에 컬러필터를 형성한 또다른 실시예의 박막 트랜지스터 기판의 단면도이다.9 is a sectional view of a thin film transistor substrate of another embodiment in which a color filter is formed on a substrate on which a thin film transistor is formed.
도 10 a 는 상기 도 9에 도시된 게이트라인에서 연장된 본 발명의 일 실시예에 따른 게이트 전극의 단면도이다.10A is a cross-sectional view of a gate electrode according to an embodiment of the present invention extending from the gate line shown in FIG.
도 10 b 는 상기 도 9에 도시된 게이트라인에서 연장된 본 발명의 다른 실시예에 따른 게이트 전극의 단면도이다.10B is a cross-sectional view of a gate electrode according to another embodiment of the present invention extending in the gate line shown in FIG.
도 10 c 는 상기 도 9에 도시된 게이트라인에서 연장된 본 발명의 또 다른 실시예에 따른 게이트 전극의 단면도이다.10C is a cross-sectional view of a gate electrode according to another embodiment of the present invention extending from the gate line shown in FIG.
도 10d 는 상기 도 9에 도시된 게이트라인에서 연장된 본 발명의 또 다른 실시예에 따른 게이트전극의 단면도이다.10D is a cross-sectional view of a gate electrode according to another embodiment of the present invention extending from the gate line shown in FIG.
도 11a 는 상기 도 9에 도시된 스위칭 소자에 사용된 본 발명의 일 실시예에 따른 소스 및 드레인 전극의 단면도이다.11A is a cross-sectional view of a source and a drain electrode according to an embodiment of the present invention used in the switching device shown in FIG.
도 11b 는 상기 도 9에 도시된 스위칭 소자에 사용된 본 발명의 다른 실시예 에 따른 소스 및 드레인 전극의 단면도이다.11B is a cross-sectional view of a source and a drain electrode according to another embodiment of the present invention used in the switching device shown in FIG.
도 11c 는 상기 도 9에 도시된 스위칭 소자에 사용된 본 발명의 또 다른 실시예에 따른 소스 및 드레인 전극의 단면도이다.11C is a cross-sectional view of a source and drain electrode according to another embodiment of the present invention used in the switching device shown in FIG.
도 11d 는 상기 도 9에 도시된 스위칭 소자에 사용된 본 발명의 또 다른 실시예에 따른 소스 및 드레인 전극의 단면도이다.11D is a cross-sectional view of a source and a drain electrode according to another embodiment of the present invention used in the switching device shown in FIG.
도 12는 컬러필터가 형성되어 있는 기판상에 박막트랜지스터를 형성한 박막 트랜지스터 기판의 단면도이다.12 is a cross-sectional view of a thin film transistor substrate on which a thin film transistor is formed on a substrate on which a color filter is formed.
도 13 a 는 상기 도 12에 도시된 게이트 라인에서 연장된 본 발명의 일 실시예에 따른 게이트 전극의 단면도이다.13A is a cross-sectional view of a gate electrode according to an embodiment of the present invention extending from the gate line shown in FIG.
도 13 b 는 상기 도 12에 도시된 게이트 라인에서 연장된 본 발명의 다른 실시예에 따른 게이트 전극의 단면도이다.13B is a cross-sectional view of a gate electrode according to another embodiment of the present invention extending from the gate line shown in FIG.
도 13 c 는 상기 도 12에 도시된 게이트 라인에서 연장된 본 발명의 또 다른 실시예에 따른 게이트 전극의 단면도이다.13C is a cross-sectional view of a gate electrode according to another embodiment of the present invention extending from the gate line shown in FIG.
도 13d 는 상기 도 12에 도시된 게이트라인에서 연장된 본 발명의 또 다른 실시예에 따른 게이트전극의 단면도이다.FIG. 13D is a cross-sectional view of a gate electrode according to another embodiment of the present invention extending from the gate line shown in FIG. 12; FIG.
도 14a 는 상기 도 12에 도시된 스위칭 소자에 사용된 본 발명의 일 실시예에 따른 소스 및 드레인 전극의 단면도이다.14A is a cross-sectional view of a source and a drain electrode according to an embodiment of the present invention used in the switching device shown in FIG.
도 14b 는 상기 도 12에 도시된 스위칭 소자에 사용된 본 발명의 다른 실시예에 따른 소스 및 드레인 전극의 단면도이다.14B is a cross-sectional view of a source and drain electrode according to another embodiment of the present invention used in the switching device shown in FIG.
도 14c 는 상기 도 12에 도시된 스위칭 소자에 사용된 본 발명의 또 다른 실 시예에 따른 소스 및 드레인 전극의 단면도이다.FIG. 14C is a cross-sectional view of a source and drain electrode according to another embodiment of the present invention used in the switching device shown in FIG. 12; FIG.
도 14d 는 상기 도 12에 도시된 스위칭 소자에 사용된 본 발명의 또 다른 실시예에 따른 소스 및 드레인 전극의 단면도이다.FIG. 14D is a cross-sectional view of a source and a drain electrode according to another embodiment of the present invention used in the switching device shown in FIG. 12; FIG.
<도면의 주요 부분에 대한 부호의 설명>Description of the Related Art
100, 200, 300, 400 : 제1, 제2, 제3, 제4 박막 트랜지스터 기판100, 200, 300, 400: first, second, third, and fourth thin film transistor substrates
TFT1, TFT2, TFT3, TFT4 : 제1, 제2, 제3, 제4 박막 트랜지스터TFT1, TFT2, TFT3, TFT4: First, second, third, and fourth thin film transistors
122, 124 : 제1 게이트 금속층122, 124: first gate metal layer
222, 224 : 제2 게이트 금속층222, 224: second gate metal layer
322, 324, 326 : 제3 게이트 금속층 322, 324, 326: third gate metal layer
422, 424, 426 : 제4 게이트 금속층422, 424, 426: fourth gate metal layer
522, 524, 526 : 제 5 게이트 금속층522, 524, 526: fifth gate metal layer
622, 624, 626 : 제 6 게이트 금속층622, 624, 626: sixth gate metal layer
722, 724, 726 : 제 7 게이트 금속층722, 724, 726: seventh gate metal layer
130, 230, 330, 432, 530, 630, 730 : 제1, 제2, 제3, 제4, 제 5, 제 6, 제 7 게이트 절연층First, second, third, fourth, fifth, sixth, seventh
160, 260, 360, 462, 560, 660, 760 : 제1, 제2, 제3, 제4, 제 5, 제 6, 제 7패시베이션층The first, second, third, fourth, fifth, sixth,
434, 464 : 제1, 제2 절연층434, 464: first and second insulating layers
본 발명은 박막 트랜지스터 기판 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 제품의 신뢰성을 향상시킨 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. The present invention relates to a thin film transistor substrate and a manufacturing method thereof, and more particularly, to a thin film transistor substrate having improved reliability of a product and a method of manufacturing the same.
일반적으로, 액정표시장치는 스위칭 소자 및 스위칭 소자와 연결된 화소 전극이 형성된 어레이 기판과, 어레이 기판과 대향하고 공통 전극이 형성된 대향 기판과, 어레이 기판 및 대향 기판 사이에 개재된 액정층을 포함한다. 화소 전극과 공통 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 광의 양을 조절하여 화상을 표시한다. In general, a liquid crystal display device includes an array substrate on which pixel electrodes connected to a switching element and a switching element are formed, an opposing substrate facing the array substrate, on which a common electrode is formed, and a liquid crystal layer interposed between the array substrate and the opposing substrate. A voltage is applied to the pixel electrode and the common electrode to rearrange the liquid crystal molecules in the liquid crystal layer to adjust the amount of the transmitted light to display an image.
액정표시장치의 면적이 점점 대형화되는 추세에 따라 어레이 기판의 게이트 배선들 및 소스 배선들의 길이가 점점 길어지게 되고, 이에 따라 신호 지연 등의 문제가 발생한다. 이러한 문제점을 극복하기 위해서 알루미늄, 구리 등의 저저항 금속 배선을 이용하고 있다. 상기 구리로 저저항 금속 배선을 형성하는 경우에는 비저항이 낮고, 전자 이동(Electro migration) 저항성이 다른 금속 배선들보다 우수하며 힐 록(hillock)에 대한 내성이 뛰어난 장점을 가진다.As the area of the liquid crystal display device becomes larger, the lengths of the gate wirings and the source wirings of the array substrate become longer, which causes problems such as signal delay. In order to overcome such a problem, a low-resistance metal wiring such as aluminum or copper is used. In the case of forming a low resistance metal wiring with copper, it has a low resistivity, an excellent resistance to electron migration (migration migration), and an excellent resistance to hillock.
그럼에도 불구하고, 어레이 기판을 형성하는 공정에서 유리 기판인 베이스 기판과 구리배선 사이의 접착력이 좋지 않고, 상기 베이스 기판의 실리콘 원자들이 후속 열공정에 의해 구리 금속층 내로 침투하여 구리의 비저항을 증가시켜 상기 구리배선의 저항이 증가된다. 또한, 구리 배선의 위에 형성된 질화 실리콘으로 이루어진 절연층을 형성하는 공정에서 상기 구리 배선의 구리와 상기 절연층의 실리콘 이 반응함에 따라 상기 구리배선의 저항이 증가된다. Nevertheless, in the process of forming the array substrate, the adhesive force between the base substrate and the copper wiring, which is a glass substrate, is poor, and the silicon atoms of the base substrate penetrate into the copper metal layer by a subsequent thermal process, The resistance of the copper wiring is increased. Further, in the step of forming the insulating layer made of silicon nitride formed on the copper wiring, the resistance of the copper wiring increases as the copper of the copper wiring reacts with the silicon of the insulating layer.
상기 문제점을 해결하기 위해서 상기 구리 배선의 위 및/또는 아래에 몰리브덴(Mo), 지르코늄(Zr) 등의 금속층을 형성하여 이중막 또는 삼중막을 사용하고 있으나, 상기 타 금속층을 이용하는 경우에는 단일막 구리 배선에 비하여 제조공정이 복잡해져서 배선 불량을 유발시키게 된다.In order to solve the above problems, a metal layer such as molybdenum (Mo) or zirconium (Zr) is formed on and / or under the copper wiring to form a double layer or a triple layer. However, The manufacturing process becomes complicated as compared with the wiring, thereby causing wiring failure.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 저저항 금속인 구리로 이루어진 배선을 포함하는 제품의 신뢰성이 향상된 박막 트랜지스터 기판을 제공하는 것이다.Accordingly, it is an object of the present invention to provide a thin film transistor substrate having improved reliability of a product including a wiring made of copper, which is a low resistance metal.
또한, 본 발명의 다른 목적은 상기 박막 트랜지스터 기판의 제조방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing the thin film transistor substrate.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터 기판은 복수의 화소 영역들이 정의된 베이스 기판, 상기 베이스 기판 상에 형성되어 상기 화소 영역들을 구획하고, 구리(Cu)부와, 산소(O) 및 질소(N) 원자 중 적어도 어느 하나를 포함하는 구리 고용체부([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1)를 포함하는 금속층으로 형성된 금속 배선, 상기 베이스 기판 상에 형성되어 상기 금속 배선을 커버하고, 실리콘(Si)을 포함하는 절연층 및 상기 절연층 상에 형성되어 상기 금속 배선들과 연결된 박막 트랜지스터와 전기적으로 연결된 화소 전극층을 포함한다. According to an aspect of the present invention, there is provided a thin film transistor substrate including a base substrate having a plurality of pixel regions defined therein, a plurality of pixel regions formed on the base substrate, (Cu (N (x) O (1-x)) a], 0? X? 1, 0? A? 1) containing at least one of oxygen (O) and nitrogen (N) An insulating layer formed on the base substrate and covering the metal wiring, the insulating layer including silicon (Si), and a thin film transistor formed on the insulating layer and electrically connected to the metal wiring, And a pixel electrode layer connected to the pixel electrode layer.
본 발명의 목적을 실현하기 위한 다른 실시예에 따른 박막 트랜지스터 기판은 트랜지스터가 형성된 기판 상에 배치된 컬러필터를 더 포함할 수 있다. The thin film transistor substrate according to another embodiment for realizing the object of the present invention may further include a color filter disposed on the substrate on which the transistor is formed.
본 발명의 목적을 실현하기 위한 또 다른 실시예에 따른 박막 트랜지스터 기판은 베이스 기판에 형성되어 컬러필터를 커버하는 오버코팅층을 더 포함할 수 있다.The thin film transistor substrate according to another embodiment for realizing the object of the present invention may further include an overcoat layer formed on the base substrate and covering the color filter.
본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조방법에 있어서, 먼저 베이스 기판 위에 구리(Cu)부와, 산소(O) 및 질소(N) 원자 중 적어도 어느 하나를 포함하는 구리 고용체부([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1)를 포함하는 게이트 금속층을 패터닝하여 게이트 배선, 스위칭 소자의 게이트 전극을 포함하는 게이트 금속패턴을 형성한다. 이어서, 상기 게이트 금속패턴이 형성된 베이스 기판 위에 게이트 절연층을 형성한다. 이후에, 상기 게이트 절연층이 형성된 베이스 기판 위에 반도체층 및 오믹 컨택층을 형성한다. 계속해서, 상기 오믹 컨택층상에 데이터 금속층을 패터닝하여 데이터 배선, 상기 스위칭 소자의 소스 및 드레인 전극을 포함하는 데이터 금속패턴을 형성한다. 이어서, 상기 데이터 금속패턴이 형성된 베이스 기판위에 보호 절연층을 형성한다. 이후에, 상기 데이터 배선을 덮으며 상기 드레인 전극을 노출시키는 제 1 접촉 구멍을 가지고 있는 컬러필터 형성한다. 계속해서, 상기 컬러필터 상에 상기 드레인 전극과 전기적으로 연결된 화소 전극을 형성한다.In the method of manufacturing a thin film transistor substrate according to another embodiment of the present invention, a copper (Cu) portion and a copper solid solution portion containing at least one of oxygen (O) and nitrogen (N) A gate metal layer including a gate electrode of a switching element, a gate metal pattern including a gate electrode of the switching element, and a gate metal layer including a gate electrode of the switching element are patterned by patterning a gate metal layer containing Cu (N (x) O (1-x)) a, 0? X? 1, . Then, a gate insulating layer is formed on the base substrate on which the gate metal pattern is formed. Thereafter, a semiconductor layer and an ohmic contact layer are formed on the base substrate on which the gate insulating layer is formed. Subsequently, a data metal layer is patterned on the ohmic contact layer to form a data metal pattern including a data wiring, a source and a drain electrode of the switching element. Next, a protective insulating layer is formed on the base substrate on which the data metal pattern is formed. Thereafter, a color filter having a first contact hole for covering the data line and exposing the drain electrode is formed. Subsequently, a pixel electrode electrically connected to the drain electrode is formed on the color filter.
본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 제조방법에 있어서, 먼저 베이스 기판 위에 게이트 금속층을 패터닝하여 게이트 배선, 스위칭 소자 의 게이트 전극을 포함하는 게이트 금속패턴을 형성한다. 이어서, 상기 게이트 금속패턴이 형성된 베이스 기판 위에 게이트 절연층을 형성한다. 이후에, 상기 게이트 절연층이 형성된 베이스 기판 위에 반도체층 및 오믹 콘택층을 형성한다. 계속해서, 상기 오믹 컨택층상에 구리(Cu)부와, 산소(O) 및 질소(N) 원자 중 적어도 어느 하나를 포함하는 구리 고용체부([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1)를 포함하는 데이터 금속층을 패터닝하여 데이터 배선, 상기 스위칭 소자의 소스 및 드레인 전극을 포함하는 데이터 금속패턴을 형성한다. 이어서, 상기 데이터 금속패턴이 형성된 베이스 기판위에 보호 절연층을 형성한다. 이후에, 상기 데이터 배선을 덮으며 상기 드레인 전극을 노출시키는 제 1 접촉 구멍을 가지고 있는 컬러필터를 형성한다. 계속해서, 상기 컬러필터 상에 상기 드레인 전극과 전기적으로 연결된 화소 전극을 형성한다.In the method of manufacturing a thin film transistor substrate according to another embodiment of the present invention, a gate metal layer is patterned on a base substrate to form a gate metal pattern including a gate wiring and a gate electrode of the switching element. Then, a gate insulating layer is formed on the base substrate on which the gate metal pattern is formed. Thereafter, a semiconductor layer and an ohmic contact layer are formed on the base substrate on which the gate insulating layer is formed. (Cu (N (x) O (1-x)) containing a copper (Cu) portion and at least one of oxygen (O) and nitrogen (N) atoms is formed on the ohmic contact layer, a], 0? x? 1, 0? a? 1) is patterned to form a data metal pattern including data lines and source and drain electrodes of the switching elements. Next, a protective insulating layer is formed on the base substrate on which the data metal pattern is formed. Thereafter, a color filter having a first contact hole for covering the data line and exposing the drain electrode is formed. Subsequently, a pixel electrode electrically connected to the drain electrode is formed on the color filter.
본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 제조방법에 있어서, 먼저 베이스 기판 위에 구리(Cu)부와, 산소(O) 및 질소(N) 원자 중 적어도 어느 하나를 포함하는 구리 고용체부([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1)를 포함하는 게이트 금속층을 패터닝하여 게이트 배선, 스위칭 소자의 게이트 전극을 포함하는 게이트 금속패턴을 형성한다. 이어서, 상기 게이트 금속패턴이 형성된 베이스 기판 위에 게이트 절연층을 형성한다. 이후에, 상기 게이트 절연층이 형성된 베이스 기판 위에 반도체층 및 오믹 콘택층을 형성한다. 계속해서, 상기 오믹 컨택층상에 구리(Cu)부와, 산소(O) 및 질소(N) 원자 중 적어도 어느 하나를 포함하는 구리 고용체부([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1)를 포함하는 데이터 금속층을 패터 닝하여 데이터 배선, 상기 스위칭 소자의 소스 및 드레인 전극을 포함하는 데이터 금속패턴을 형성한다. 이어서, 상기 데이터 금속패턴이 형성된 베이스 기판위에 보호 절연층을 형성한다. 이후에, 상기 데이터 배선을 덮으며 상기 드레인 전극을 노출시키는 제 1 접촉 구멍을 가지고 있는 컬러필터를 형성한다. 계속해서, 상기 컬러필터 상에 상기 드레인 전극과 전기적으로 연결된 화소 전극을 형성한다.In the method of manufacturing a thin film transistor substrate according to another embodiment of the present invention, a copper (Cu) portion and a copper solid solution portion containing at least one of oxygen (O) and nitrogen (N) A gate metal layer including [Cu (N (x) O (1-x)) a], 0 x 1, 0 a 1) is patterned to form a gate wiring, Thereby forming a pattern. Then, a gate insulating layer is formed on the base substrate on which the gate metal pattern is formed. Thereafter, a semiconductor layer and an ohmic contact layer are formed on the base substrate on which the gate insulating layer is formed. (Cu (N (x) O (1-x)) containing a copper (Cu) portion and at least one of oxygen (O) and nitrogen (N) atoms is formed on the ohmic contact layer, a], 0? x? 1, 0? a? 1) is patterned to form a data metal pattern including data lines and source and drain electrodes of the switching elements. Next, a protective insulating layer is formed on the base substrate on which the data metal pattern is formed. Thereafter, a color filter having a first contact hole for covering the data line and exposing the drain electrode is formed. Subsequently, a pixel electrode electrically connected to the drain electrode is formed on the color filter.
본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 제조방법에 있어서, 먼저 베이스 기판의 표시영역상에 배치되고 픽셀영역에 해당하는 부분에 개구부를 가지는 블랙 매트릭스를 형성한다. 이어서, 컬러필터를 상기 베이스 기판 상의 상기 픽셀 영역에 형성한다. 이후에, 상기 베이스 기판 상에 상기 블랙 매트릭스와 상기 컬러필터를 덮는 절연층을 형성한다. 계속해서, 상기 절연층 위에 구리(Cu)부와, 산소(O) 및 질소(N) 원자 중 적어도 어느 하나를 포함하는 구리 고용체부([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1)를 포함하는 게이트 금속층을 패터닝하여 게이트 배선, 및 상기 스위칭 소자의 게이트 전극을 포함하는 게이트 금속패턴을 형성한다. 이어서, 상기 게이트 금속층을 보호하는 절연층을 형성한다. 이후에, 상기 게이트 절연층이 형성된 베이스 기판 위에 반도체층 및 오믹 콘택층을 형성한다. 계속해서, 상기 오믹 컨택층상에 구리(Cu)부와, 산소(O) 및 질소(N) 원자 중 적어도 어느 하나를 포함하는 구리 고용체부([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1)를 포함하는 데이터 금속층을 패터닝하여 데이터 배선, 상기 스위칭 소자의 소스 및 드레인 전극을 포함하는 데이터 금속 패턴을 형성한다. 이어서, 상기 데이터 금속패턴이 형성된 베이스 기판위에 보호 절연층을 형성한다. 이후에, 상기 보호 절 연층 상에 상기 드레인 전극과 전기적으로 연결된 화소 전극을 형성한다.In the method of manufacturing a thin film transistor substrate according to another embodiment of the present invention, a black matrix is first formed on a display region of a base substrate and has an opening in a portion corresponding to a pixel region. Then, a color filter is formed in the pixel region on the base substrate. Then, an insulating layer covering the black matrix and the color filter is formed on the base substrate. (Cu (N (x) O (1-x)) a (1) containing a copper (Cu) portion and at least one of oxygen (O) and nitrogen (N) atoms is formed on the insulating layer ], 0? X? 1, 0? A? 1) is patterned to form a gate wiring and a gate metal pattern including the gate electrode of the switching element. Then, an insulating layer for protecting the gate metal layer is formed. Thereafter, a semiconductor layer and an ohmic contact layer are formed on the base substrate on which the gate insulating layer is formed. (Cu (N (x) O (1-x)) containing a copper (Cu) portion and at least one of oxygen (O) and nitrogen (N) atoms is formed on the ohmic contact layer, a], 0? x? 1, 0? a? 1) is patterned to form a data metal pattern including data lines and source and drain electrodes of the switching elements. Next, a protective insulating layer is formed on the base substrate on which the data metal pattern is formed. Thereafter, a pixel electrode electrically connected to the drain electrode is formed on the protective insulating layer.
본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 제조방법에 있어서, 먼저 베이스 기판의 표시영역상에 배치되고 픽셀영역에 해당하는 부분은 개구부를 가지는 블랙 매트릭스를 형성한다. 이어서, 컬러필터를 상기 베이스 기판상 상기 픽셀 영역에 형성한다. 이후에, 상기 블랙 매트릭스와 상기 컬러필터를 덮는 절연층을 형성한다. 계속해서, 상기 절연층 위에 구리(Cu)부와, 산소(O) 및 질소(N) 원자 중 적어도 어느 하나를 포함하는 구리 고용체부([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1)를 포함하는 게이트 금속층을 패터닝하여 게이트 배선, 상기 스위칭 소자의 게이트 전극을 포함하는 게이트 금속패턴을 형성한다. 이어서, 상기 게이트 금속층을 보호하는 게이트 절연층을 형성한다. 이후에, 상기 게이트 절연층이 형성된 베이스 기판 위에 반도체층 및 오믹 콘택층을 형성한다. 계속해서, 상기 오믹 컨택층상에 데이터 금속층을 패터닝하여 데이터 배선, 상기 스위칭 소자의 소스 및 드레인 전극을 포함하는 데이터 금속 패턴을 형성한다. 이어서, 상기 데이터 금속패턴이 형성된 베이스 기판위에 보호 절연층을 형성한다. 이후에, 상기 보호 절연층 상에 상기 드레인 전극과 전기적으로 연결된 화소 전극을 형성한다.In the method of manufacturing a thin film transistor substrate according to another embodiment of the present invention, a black matrix is formed on a display region of a base substrate, and a portion corresponding to a pixel region has an opening. Then, a color filter is formed in the pixel region on the base substrate. Thereafter, an insulating layer covering the black matrix and the color filter is formed. (Cu (N (x) O (1-x)) a (1) containing a copper (Cu) portion and at least one of oxygen (O) and nitrogen (N) atoms is formed on the insulating layer ], 0? X? 1, 0? A? 1) is patterned to form a gate wiring and a gate metal pattern including the gate electrode of the switching element. Then, a gate insulating layer for protecting the gate metal layer is formed. Thereafter, a semiconductor layer and an ohmic contact layer are formed on the base substrate on which the gate insulating layer is formed. Subsequently, a data metal layer is patterned on the ohmic contact layer to form a data metal pattern including a data wiring, a source and a drain electrode of the switching element. Next, a protective insulating layer is formed on the base substrate on which the data metal pattern is formed. Then, a pixel electrode electrically connected to the drain electrode is formed on the protective insulating layer.
본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 제조방법에 있어서, 먼저 베이스 기판의 표시영역상에 배치되고 픽셀영역에 해당하는 부분은 개구부를 가지는 블랙 매트릭스를 형성한다. 이어서, 컬러필터를 상기 베이스 기판상 상기 픽셀 영역에 형성한다. 이후에, 상기 블랙 매트릭스와 컬러필터를 덮는 절연층을 형성한다. 계속해서, 상기 절연층 위에 게이트 금속층을 패터닝하여 게이트 배선, 상기 스위칭 소자의 게이트 전극을 포함하는 게이트 금속패턴을 형성한다. 이어서, 상기 게이트 금속층을 보호하는 게이트 절연층을 형성한다. 이후에, 상기 게이트 절연층이 형성된 베이스 기판 위에 반도체층 및 오믹 콘택층을 형성한다. 계속해서, 상기 오믹 컨택층상에 구리(Cu)부와, 산소(O) 및 질소(N) 원자 중 적어도 어느 하나를 포함하는 구리 고용체부([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1)를 포함하는 데이터 금속층을 패터닝하여 데이터 배선, 상기 스위칭 소자의 소스 및 드레인 전극을 포함하는 데이터 금속 패턴을 형성한다. 이어서, 상기 데이터 금속패턴이 형성된 베이스 기판위에 보호 절연층을 형성한다. 이후에, 상기 보호 절연층 상에 상기 드레인 전극과 전기적으로 연결된 화소 전극을 형성한다.In the method of manufacturing a thin film transistor substrate according to another embodiment of the present invention, a black matrix is formed on a display region of a base substrate, and a portion corresponding to a pixel region has an opening. Then, a color filter is formed in the pixel region on the base substrate. Then, an insulating layer covering the black matrix and the color filter is formed. Subsequently, a gate metal layer is patterned on the insulating layer to form a gate wiring and a gate metal pattern including the gate electrode of the switching element. Then, a gate insulating layer for protecting the gate metal layer is formed. Thereafter, a semiconductor layer and an ohmic contact layer are formed on the base substrate on which the gate insulating layer is formed. (Cu (N (x) O (1-x)) containing a copper (Cu) portion and at least one of oxygen (O) and nitrogen (N) atoms is formed on the ohmic contact layer, a], 0? x? 1, 0? a? 1) is patterned to form a data metal pattern including data lines and source and drain electrodes of the switching elements. Next, a protective insulating layer is formed on the base substrate on which the data metal pattern is formed. Then, a pixel electrode electrically connected to the drain electrode is formed on the protective insulating layer.
이러한 박막 트랜지스터 기판에 따르면, 상기 금속 배선의 구리와 상기 절연층의 실리콘 사이의 반응을 방지할 수 있고, 상기 금속 배선과 상기 베이스 기판간의 접착력 향상 또는 상기 금속 배선과 아몰퍼스 실리콘으로 이루어진 반도체 패턴간의 방지를 통해 구리의 저저항 특성을 유지시킴으로써 제품의 신뢰성을 향상시킬 수 있다.According to this thin film transistor substrate, it is possible to prevent the reaction between the copper of the metal wiring and the silicon of the insulating layer, and to improve the adhesion between the metal wiring and the base substrate, or between the metal wiring and the semiconductor pattern made of amorphous silicon Resistance property of the copper is maintained through the through-hole, thereby improving the reliability of the product.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 평면도이고, 도 2는 도 1의 I-I'라인을 따라 절단한 단면도이다.FIG. 1 is a plan view of a thin film transistor substrate according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along line I-I 'of FIG.
도 1 및 도 2를 참조하면, 제1 박막 트랜지스터 기판(100)은 제1 베이스 기판(110) 상에 형성된 게이트 배선(GL)들과, 상기 게이트 배선(GL)들과 교차하는 소 스 배선(DL)들과, 각 게이트 배선(GL) 및 소스 배선(DL)과 연결된 스위칭 소자인 제1 박막 트랜지스터(TFT1)와, 상기 제1 박막 트랜지스터(TFT1)와 전기적으로 연결된 제1 화소 전극층(PE1)을 포함한다. 상기 게이트 배선(GL)들과 상기 소스 배선(DL)들이 교차하여 화소 영역(P)을 구획하고, 상기 화소 영역(P)에 상기 제1 박막 트랜지스터(TFT1)와 상기 제1 화소 전극층(PE1)이 형성된다. 상기 제1 박막 트랜지스터 기판(100)은 제1 게이트 절연층(130)과, 제1 반도체 패턴(142, 144)과, 제1 패시베이션층(160)을 더 포함한다.1 and 2, the first thin
상기 제1 박막 트랜지스터(TFT1)는 상기 게이트 배선(GL)과 연결된 제1 게이트 전극(GE1)과, 상기 소스 배선(DL)과 연결된 제1 소스 전극(SE1)과, 상기 제1 소스 전극(SE1)과 이격된 제1 드레인 전극(DE1)을 포함한다. 상기 제1 드레인 전극(DE1)과 상기 제1 화소 전극층(PE1)이 상기 제1 드레인 전극(DE1)의 일단을 노출시키는 제1 콘택홀(CNT1)을 통해 접촉하여 전기적으로 연결된다.The first thin film transistor TFT1 includes a first gate electrode GE1 connected to the gate line GL, a first source electrode SE1 connected to the source line DL, a first source electrode SE1 And a first drain electrode DE1 spaced apart from the first drain electrode DE1. The first drain electrode DE1 and the first pixel electrode layer PE1 are electrically connected to each other through a first contact hole CNT1 exposing one end of the first drain electrode DE1.
상기 제1 박막 트랜지스터 기판(100)의 상기 게이트 배선(GL)과, 상기 제1 게이트 전극(GE1)은 상기 제1 베이스 기판(110) 상에 형성된 제1 게이트 금속층(122, 124)을 패터닝하여 형성한다. 상기 제1 게이트 금속층(122, 124)은 제1 구리 고용체부(122)와, 제1 구리부(124)를 포함한다. 상기 제1 구리 고용체부(122)는 상기 제1 베이스 기판(110)과 직접적으로 접촉하여 상기 제1 구리부(124)의 아래에 형성된다. 상기 제1 구리 고용체부(122)는 구리(Copper, 원소 기호 Cu)의 격자 구조인 FCC(Face Centered Cubic)구조의 빈자리에 산소 원자(Oxygen, 원소 기호 O) 또는 질소 원자(Nitrogen, 원소 기호 N)가 침입한 구조인 구리 고용 체([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1)로 이루어진다. 이때 형성되는 두께는 30Å이상 1000Å 이하인 것이 바람직하다. 상기 제1 구리부(124)는 순수하게 구리만으로 이루어진다. 또는 상기 제 1 구리부(124)는 구리와 Mo, Nb, Ti, Zr, W, Ta, V 중 하나 이상의 금속을 원소로 한 합금층일 수 있다.The gate line GL of the first thin
상기 제1 게이트 금속층(122, 124)은 상기 제1 구리 고용체부(122)를 형성하기 위해 상기 제1 베이스 기판(110)에 구리 금속층을 증착하기 위하여 세팅되어 있는 챔버(미도시) 내에 배치시키고, 상기 챔버 내부에 반응성 가스인 산소 가스(O2) 및/또는 질소 가스(N2)를 주입한다. 상기 제1 베이스 기판(110) 상에 구리 고용체(미도시)가 스퍼터링(Sputtering)됨으로써 상기 제1 베이스 기판(110) 상에 상기 제1 구리 고용체부(122)가 형성된다. 이때, 상기 챔버 내부로 주입하는 상기 산소 가스 및/또는 질소 가스는 구리가 상기 산소 가스 및/또는 질소 가스와 직접적으로 반응하여 산화 구리 및/또는 질화 구리를 형성하지 않도록 조절할 수 있다. 상기 제1 게이트 금속층(122, 124)의 상기 제1 구리부(124)는 상기 제1 구리 고용체부(122)가 형성된 상기 제1 베이스 기판(110) 상에 스퍼터링 방식으로 형성한다. 상기 제1 베이스 기판(110) 상에 형성된 상기 제1 게이트 금속층(122, 124)을 패터닝하여 상기 게이트 배선(GL)과, 상기 제1 박막 트랜지스터(TFT1)의 상기 제1 게이트 전극(GE1)을 형성할 수 있다.The first gate metal layers 122 and 124 are disposed in a chamber (not shown) that is set to deposit a copper metal layer on the first base substrate 110 to form the first copper melt 122 , Oxygen gas (O 2) and / or nitrogen gas (N 2), which are reactive gases, are injected into the chamber. A copper solid solution body (not shown) is sputtered on the first base substrate 110 to form the first copper solid solution body 122 on the first base substrate 110. At this time, the oxygen gas and / or nitrogen gas injected into the chamber can be controlled so that copper reacts directly with the oxygen gas and / or the nitrogen gas to form copper oxide and / or copper nitride. The first copper part 124 of the first gate metal layer 122 and 124 is formed on the first base substrate 110 on which the first copper solution layer 122 is formed by a sputtering method. The first gate metal layer 122 and the first gate metal layer 124 formed on the first base substrate 110 are patterned to form the gate wiring GL and the first gate electrode GE1 of the first thin film transistor TFT1 .
상기 제1 베이스 기판(110)의 표면에는 상기 제1 베이스 기판(110)을 구성하는 산화 실리콘(SiOx)의 실리콘(Si)의 최외곽 전자들 중, 완전하게 결합하지 않은 최외곽 전자들인 댕글링 본드(Dangling Bond)의 전자들(미도시)이 존재한다. 상기 제1 베이스 기판(110)의 표면에 형성된 상기 댕글링 본드의 전자들은 상기 구리 고용체의 구리 원자들과 결합하는 것에 비해 상대적으로 산소 또는 질소와 결합하는 것이 더욱 안정하다. 특히, 상기 제1 베이스 기판(110)과 접촉하는 상기 제1 구리 고용체부(122)를 형성하는 경우, 상기 제1 구리 고용체부(122)는 열처리 공정을 포함하는 후속 공정에 의해서, 상기 구리 고용체의 일부가 상기 구리 고용체 상태의 구리와 상기 산소 또는 질소가 결합하여 상기 구리를 산화시키거나 질화시킨다. 이에 따라, 상기 구리 고용체의 상기 구리는 산화 구리(CuO2, CuO) 또는 질화 구리(CuNx) 상태 또는 구리와 O 또는 N과 단일, 복합으로 혼용된 고용메탈로 변화함으로써 상기 제1 베이스 기판(110)과 상기 제1 게이트 금속층(122, 124) 사이의 접착력 향상에 시너지 효과를 가져올 수 있다. 이와 같이, 상기 제1 베이스 기판(110) 상에 상기 제1 구리 고용체부(122)를 형성함으로써 상기 제1 베이스 기판(110)과 상기 제1 구리부(124) 사이의 접착력을 향상시킬 수 있다. The outermost electrons of silicon (Si) of silicon oxide (SiOx) constituting the first base substrate 110 are formed on the surface of the first base substrate 110, Electrons (not shown) of the dangling bonds are present. The electrons of the dangling bond formed on the surface of the first base substrate 110 are more stable to bond with oxygen or nitrogen relative to bonding with the copper atoms of the copper solid solution. Particularly, in the case of forming the first copper solid solution portion 122 in contact with the first base substrate 110, the first copper solid solution portion 122 is formed by a subsequent process including a heat treatment process, Part of the copper is in a state of copper solid solution and oxygen or nitrogen is bonded to oxidize or nitrify the copper. Accordingly, the copper of the copper solid solution may be converted into a solid metal mixed with copper oxide (CuO2, CuO) or copper nitride (CuNx) state or copper and O or N, And the first gate metal layer (122, 124). As described above, by forming the first copper solid solution portion 122 on the first base substrate 110, the adhesion between the first base substrate 110 and the first copper portion 124 can be improved .
상기 제1 게이트 절연층(130)은 상기 게이트 배선(GL) 및 상기 제1 게이트 전극(GE1)을 포함하는 상기 제1 베이스 기판(110) 상의 전면에 형성된다. 상기 제1 게이트 절연층(130)은 예를 들어, 질화 실리콘(SiNy)으로 이루어진다. 상기 게이트 절연층은 형성시 산소 원자(Oxygen, 원소 기호 O) 및 질소 원자(Nitrogen, 원소 기호 N) 중 적어도 어느 하나의 원자를 포함하는 실리콘층(Si(Ox, ,N(1-x)) (0 ≤ x ≤ 1))을 더 포함할 수 있다. 상기 게이트 절연층은 질화실리콘(SiNy)의 단일막일 수도 있고, 상기 실리콘층(Si(Ox, ,N(1-x)) (0 ≤ x ≤ 1))의 단일막일 수도 있다. 또한 상기 게이트 절연층은 상기 질화실리콘층(SiNy)과 상기 실리콘층 (Si(Ox, ,N(1-x)) (0 ≤ x ≤ 1)) 의 다층구조로 이루어질 수도 있다.The first
상기 제1 반도체 패턴(142, 144)은 상기 제1 게이트 전극(GE1)과 대응하는 상기 제1 게이트 절연층(130) 상에 형성된다. 상기 제1 반도체 패턴(142, 144)은 반도체층(142) 및 오믹 콘택층(144)이 순차적으로 적층된 구조를 갖는다. 상기 반도체층(142)은 예를 들어, 비정질 실리콘(a-Si)으로 이루어지고, 상기 오믹 콘택층(144)은 예를 들어, n형 불순물이 고농도로 도핑된 비정질 실리콘(n+ a-Si)으로 이루어진다.The
상기 소스 배선(DL)과, 상기 제1 박막 트랜지스터(TFT1)의 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 상기 제1 반도체 패턴(142, 144)이 형성된 상기 제1 베이스 기판(110) 상에 형성된다. 상기 소스 배선(DL), 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 제1 소스 금속층(152, 154)을 패터닝하여 형성한다. 상기 제1 소스 금속층(152, 154)은 제2 구리 고용체부(152)와, 제2 구리부(154)를 포함한다. 상기 제2 구리 고용체부(152)는 구리의 FCC 구조의 빈자리에 산소 원자(O) 또는 질소 원자(N)가 침입한 구조인 구리 고용체([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1)로 이루어진다. 상기 제2 구리부(154)는 순수하게 구리만으로 이루어진다. 또는 상기 제 2 구리부(154)는 구리와 몰리브덴(Mo), 니오브(Nb), 티타늄(Ti), 지르코늄(Zr), 텅스텐(W), 탄탈륨(Ta), 바나듐(V) 중 하나 이상의 금속을 원소로 한 합금층일 수 있다. 상기 제2 구리 고용체부(152)는 상기 제2 구리부(154)의 아래에 형성되어 상기 제1 반도체 패턴(142, 144)과, 상기 제2 구리부(154) 사이의 반응을 방지한다. 상기 제2 구리 고용체부(152)의 상기 산소 또 는 질소 원자가 상기 제1 반도체 패턴(142, 144)의 실리콘과 반응함으로써 상기 제1 반도체 패턴(142, 144)의 상기 실리콘이 상기 제2 구리부(154)의 구리와 직접적으로 반응하는 것을 방지할 수 있다.The source line DL and the first source electrode SE1 and the first drain electrode DE1 of the first thin film transistor TFT1 are connected to the first source electrode SE1 and the first drain electrode DE1, And is formed on the base substrate 110. The source line DL, the first source electrode SE1, and the first drain electrode DE1 are formed by patterning the first source metal layers 152 and 154. The first source metal layer 152, 154 includes a second copper solid solution portion 152 and a second copper portion 154. Cu (N (x) O (1-x)), which is a structure in which oxygen atoms (O) or nitrogen atoms (N) are intruded into vacancies of the FCC structure of copper, a], 0? x? 1, 0? a? 1). The second copper part 154 is made of pure copper only. Or the second copper part 154 may be formed of at least one of copper and at least one of molybdenum (Mo), niobium (Nb), titanium (Ti), zirconium (Zr), tungsten (W), tantalum As an element. The second copper solid solution portion 152 is formed below the second copper portion 154 to prevent a reaction between the
상기 반도체 층, 오믹 컨택층, 데이터 라인, 드레인 전극은 단일 포토리쏘그래피 공정에 의해서 형성될 수 있다.The semiconductor layer, the ohmic contact layer, the data line, and the drain electrode may be formed by a single photolithography process.
상기 제1 패시베이션층(160)은 상기 소스 배선(DL), 상기 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함하는 상기 제1 베이스 기판(110) 상에 형성된다. 상기 제1 패시베이션층(160)은 예를 들어, 질화 실리콘(SiNy)으로 이루어질 수 있다. 상기 제1 패시베이션층(160)은 상기 제1 드레인 전극(DE1)을 노출시키는 상기 제1 콘택홀(CNT1)을 포함하고, 상기 제1 패시베이션층(160) 상에 형성된 상기 제1 화소 전극층(PE1)이 상기 제1 박막 트랜지스터(TFT1)와 전기적으로 연결된다. The
상기 제1 화소 전극층(PE1)은 투명하고 도전성 있는 물질, 예를 들어 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO)로 이루어질 수 있다. 도면으로 도시하지 않았으나, 상기 제1 패시베이션층(160) 및 상기 제1 화소 전극층(PE1) 사이에는 상기 제1 박막 트랜지스터 기판(100)을 평탄화시키기 위한 유기층(미도시)이 더 형성될 수 있다.The first pixel electrode layer PE1 may be made of a transparent and conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO). Although not shown, an organic layer (not shown) may be further formed between the
도 3 내지 도 5는 본 발명에 따른 다른 실시예들을 설명하기 위한 박막 트랜지스터 기판의 단면도들이다. 각 박막 트랜지스터 기판에 형성된 게이트 배선은 게이트 배선과 연결된 게이트 전극과, 소스 배선은 소스 배선과 연결된 소스 전극과 대동소이한 구조로 형성되므로, 도 2 내지 도 5에서는 게이트 배선 및 소스 배선의 적층 구조는 박막 트랜지스터의 게이트 전극과 소스 전극의 적층 구조의 도시로 대신하기로 한다. 이하, 도 3 내지 도 5에 도시된 제2 내지 제4 박막 트랜지스터 기판에 대해서는 도 1 및 도 2에 도시된 제1 박막 트랜지스터 기판과 차이가 있는 부분에 대하여 상세히 설명한다. 3 to 5 are sectional views of a thin film transistor substrate for explaining another embodiment according to the present invention. Since the gate wiring formed on each thin film transistor substrate is formed with a gate electrode connected to the gate wiring and the source wiring is formed with a structure that is substantially equivalent to the source electrode connected to the source wiring, the lamination structure of the gate wiring and the source wiring in Figs. The lamination structure of the gate electrode and the source electrode of the thin film transistor is shown instead. Hereinafter, the second to fourth thin film transistor substrates shown in FIGS. 3 to 5 will be described in detail with respect to portions different from the first thin film transistor substrate shown in FIGS. 1 and 2. FIG.
도 3을 참조하면, 제2 박막 트랜지스터 기판(200)은 제2 박막 트랜지스터(TFT2)와, 상기 제2 박막 트랜지스터(TFT2)와 전기적으로 연결된 제2 화소 전극층(PE2)을 포함한다. Referring to FIG. 3, the second thin
상기 제2 박막 트랜지스터(TFT2)의 제2 게이트 전극(GE2)은 제2 베이스 기판(210) 상에 형성된 제2 게이트 금속층(222, 224)을 패터닝하여 형성한다. 상기 제2 게이트 금속층(222, 224)은 순수하게 구리만을 포함하는 제3 구리부(222)와, 상기 제3 구리부(222) 상에 형성된 제3 구리 고용체부(224)를 포함한다. 또는 상기 제 3 구리부(222)는 구리와 Mo, Nb, Ti, Zr, W, Ta, V 중 하나 이상의 금속을 원소로 한 합금층일 수 있다.The second gate electrode GE2 of the second thin film transistor TFT2 is formed by patterning second gate metal layers 222 and 224 formed on the second base substrate 210. [ The second gate metal layers 222 and 224 include a third copper portion 222 that includes pure copper only and a third copper solidified portion 224 that is formed on the third copper portion 222. Or the third copper part 222 may be an alloy layer made of copper and at least one of Mo, Nb, Ti, Zr, W, Ta and V as an element.
상기 제3 구리부(222)는 순수하게 구리만으로 이루어지고, 상기 제3 구리 고용체부(224)는 구리의 FCC구조의 빈자리에 산소 원자(O) 또는 질소 원자(N)가 침입한 구조인 구리 고용체([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1)로 이루어진다. 이때 형성되는 두께는 30Å이상 1000Å 이하가 적당하다. 또는 상기 제3 구리부(222)는 구리와 Mo, Nb, Ti, Zr, W, Ta, V 중 하나 이상의 금속을 원소로 한 합금층일 수 있다.The third copper part 222 is made of pure copper only and the third copper solid solution part 224 is made of copper having a structure in which oxygen atoms (O) or nitrogen atoms (N) A solid solution ([Cu (N (x) O (1-x)) a], 0? X? 1, 0? A? The thickness formed at this time is preferably from 30 Å to 1000 Å. Or the third copper part 222 may be an alloy layer made of copper and at least one of Mo, Nb, Ti, Zr, W, Ta and V as an element.
상기 제2 게이트 전극(GE2)을 포함하는 상기 제2 베이스 기판(210) 상에 질화 실리콘(SiNy)으로 이루어진 제2 게이트 절연층(230)을 형성한다. 상기 게이트 절연층은 형성시 산소 및 질소 원자 중 적어도 어느 하나를 포함하는 실리콘층(Si(Ox, ,N(1-x)) (0 ≤ x ≤ 1))을 더 포함할 수 있다. 상기 게이트 절연층은 질화실리콘(SiNy)의 단일막일 수도 있고, 산소 및 질소 원자 중 적어도 어느 하나를 포함하는 실리콘층(Si(Ox, ,N(1-x)) (0 ≤ x ≤ 1))의 단일막일 수도 있다. 또한 상기 게이트 절연층은 상기 질화실리콘(SiNy)과 산소 및 질소 원자 중 적어도 어느 하나를 포함하는 실리콘층(Si(Ox, ,N(1-x)) (0 ≤ x ≤ 1)) 의 다층구조로 이루어질 수도 있다.A second
상기 제2 게이트 절연층(260)을 포함하는 상기 제2 베이스 기판(210) 상에 제2 반도체 패턴(242, 244)을 형성하고, 상기 제2 반도체 패턴(242, 244)을 포함하는 상기 제2 베이스 기판(210) 상에 형성된 제2 소스 금속층(252, 254)을 패터닝하여 상기 제2 박막 트랜지스터(TFT2)의 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 형성한다. 상기 제2 소스 금속층(252, 254)은 제4 구리부(252)와, 상기 제4 구리부(252) 상에 형성된 제4 구리 고용체부(254)를 포함한다. 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)을 포함하는 상기 제2 베이스 기판(210) 상에 질화 실리콘(SiNy)으로 이루어진 제2 패시베이션층(260) 및 상기 제2 화소 전극층(PE2)이 순차적으로 적층된다. The
일반적으로, 상기 질화 실리콘으로 이루어진 상기 제2 게이트 절연층(230) 및 상기 제2 패시베이션층(260)에 포함된 실리콘은 구리와의 반응성이 좋다. 이에 따라, 상기 제2 게이트 절연층(230) 및 상기 제2 패시베이션층(260)을 형성하는 공정에서 실란 가스(Silane, SiH4)와, 암모니아 가스(NH3)와, 수소 가스(H2)가 주입된 챔버 내에 상기 제2 베이스 기판(210)을 배치시키면, 상기 실란 가스가 구리와 반응하여 구리-실리콘(Cu3Si, Cu5Si)을 형성한다. 상기 구리-실리콘(Cu3Si, Cu5Si)은 일정한 시간이 지난 후에 또는 후속 공정 중의 열처리 공정에서 다시 구리와, 실리콘으로 독립적으로 분리됨으로써 순수 구리층에 불순물인 실리콘이 확산되어 상기 순수 구리층의 비저항을 증가시키는 문제점이 있다. In general, the second
그러나, 본 발명에 따르면, 상기 제2 게이트 금속층(222, 224) 및 상기 제2 소스 금속층(252, 254)의 상기 제3 및 제4 구리부(222, 252) 상에 각각 제3 및 제4 구리 고용체부(224, 254)를 형성함으로써 상기 제2 게이트 절연층(230) 및 상기 제2 패시베이션층(260)의 실리콘이 상기 구리 고용체의 산소 또는 질소와 반응하여 상기 제3 및 제4 구리부(222, 252)의 비저항을 증가시키는 문제점을 해결할 수 있다. 실리콘과 구리(Si-Cu)의 반응성보다, 실리콘과 산소(Si-O) 또는 실리콘과 질소(Si-N)간의 반응성이 상대적으로 좋기 때문이다.However, according to the present invention, on the third and fourth copper portions 222 and 252 of the second gate metal layers 222 and 224 and the second source metal layers 252 and 254, The silicon of the second
도 2 및 도 3에서는 각각 구리부의 아래에 구리 고용체부가 형성된 경우와, 구리부의 위에 구리 고용체부가 형성된 경우의 구조를 통해 각각의 위치에서의 효과를 설명하였고, 도면으로 도시하지는 않았으나 게이트 배선 및 게이트 전극은 베이스 기판 상에 구리 고용체부 및 구리부가 순차적으로 적층된 게이트 금속층으로 형성되며, 소스 배선, 소스 전극 및 드레인 전극은 반도체 패턴 상에 구리부 및 구리 고용체부가 순차적으로 적층된 소스 금속층으로 형성될 수 있다.In FIGS. 2 and 3, the effect at each position is explained through the structure in which the copper solid solution portion is formed below the copper portion and the structure in which the copper solid solution portion is formed on the copper portion, respectively. The source wiring, the source electrode, and the drain electrode may be formed of a source metal layer in which a copper portion and a copper solution portion are sequentially stacked on the semiconductor pattern, and a copper layer and a copper portion are sequentially stacked on the base substrate have.
상기 실시예의 경우 일반적인 박막 트랜지스터 기판에 한정되지 않고, 상기 컬러필터에 박막 트랜지스터가 형성된 기판과 박막 트랜지스터가 형성되어 있는 기판상 컬러필터를 형성한 기판에도 공통적으로 적용될 수 있다. The present invention is not limited to the general thin film transistor substrate but may be applied to a substrate having a color filter formed thereon and a substrate having a color filter formed thereon.
도 4를 참조하면, 제3 박막 트랜지스터 기판(300)은 제3 베이스 기판(310) 상에 형성된 제3 박막 트랜지스터(TFT3)의 제3 게이트 전극(GE3)과, 상기 제3 게이트 전극(GE3) 상에 형성된 제3 게이트 절연층(330)과, 상기 제3 게이트 절연층(330) 상에 형성된 제3 반도체 패턴(342, 344)과, 상기 제3 반도체 패턴(342, 344) 상에 형성된 상기 제3 박막 트랜지스터(TFT3)의 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)과, 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3) 상에 형성된 제3 패시베이션층(360)과, 상기 제3 박막 트랜지스터(TFT3)와 전기적으로 연결된 제3 화소 전극층(PE3)을 포함한다.4, the third thin
상기 제3 게이트 전극(GE3)은 상기 제3 베이스 기판(310) 상에 형성된 제3 게이트 금속층(322, 324, 326)으로 이루어지고, 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)은 상기 제3 반도체 패턴(342, 344)을 포함하는 상기 제3 베이스 기판(310) 상에 형성된 제3 소스 금속층(352, 354, 356)으로 이루어진다. 상기 제3 게이트 금속층(322, 324, 326) 및 상기 제3 소스 금속층(352, 354, 356)은 각각 순차적으로 적층된 제5 구리 고용체부(322, 352), 제5 구리부(324, 354) 및 제6 구리 고용체부(326, 356)를 포함할 수 있다. 상기 제5 구리부(324, 354)는 순수하게 구리만으로 이루어지고, 상기 제5 및 제6 구리 고용체부(322, 352, 324, 354)는 구리의 FCC구조의 빈자리에 산소 원자(O) 또는 질소 원자(N)가 침입한 구조 인 구리 고용체([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1)로 이루어질 수 있다. 이때 형성되는 두께는 30Å이상 1000Å 이하가 적당하다. 또는 상기 제 1 구리부(124)는 구리와 Mo, Nb, Ti, Zr, W, Ta, V 중 하나 이상의 금속을 원소로 한 합금층일 수 있다.The third gate electrode GE3 includes third gate metal layers 322, 324 and 326 formed on the
상기 제3 게이트 절연층(330) 및 상기 제3 패시베이션층(360)은 산소 원자(O) 및 질소 원자(N) 중 적어도 어느 하나의 원자를 포함하는 실리콘층([SiO(y)N(1-y)], 0≤y≤1)으로 이루어진다. 상기 제3 게이트 절연층(330) 및 상기 제3 패시베이션층(360)은 실란 가스(SiH4)와, 아산화 질소 가스(N2O)와, 암모니아 가스(NH3)와, 수소 가스(H2)를 포함하는 챔버 내에 상기 제3 베이스 기판(310)을 배치함으로써 형성할 수 있다. 상기 제3 게이트 절연층(330) 및 상기 제3 패시베이션층(360)의 형성을 위해 기존과 같이 챔버 내부에 실란 가스(SiH4)와, 암모니아 가스(NH3)와, 수소 가스(H2)를 주입하는 경우에는 상기 실란 가스의 실리콘이 구리와 쉽게 반응함으로써 순수 구리층에 불순물이 포함되게 된다. The third
그러나, 실란 가스(SiH4)의 실리콘과의 반응성이 구리보다 좋은 아산화 질소 가스(N2O)를 첨가함으로써 산소 원자(O) 및 질소 원자(N) 중 적어도 어느 하나의 원자를 포함하는 실리콘층([SiO(y)N(1-y)], 0≤y≤1)을 형성하면 상기 제3 게이트 절연층(330) 및 상기 제3 패시베이션층(360)의 아래에 형성된 구리를 포함하는 금속층과 상기 실리콘과의 반응을 방지할 수 있다. 상기 아산화 질소 가스 외에 산화질소(NO), 산소 가스(O2)를 첨가할 수 있다. 이에 따라, 상기 제5 구리부(326, 356)가 상기 제3 게이트 절연층(330) 및 상기 제3 패시베이션층(360)에 의해 저저 항 특성이 저하되는 문제점을 해결할 수 있다. However, by adding a nitrous oxide gas (N2O) whose reactivity with silyl gas (SiH4) is superior to that of silicon by adding a silicon oxide (SiO2) containing at least any one of oxygen atom (O) and nitrogen atom (y) N (1-y)], 0? y? 1), a metal layer including copper formed under the third
도 4에서는 상기 제3 게이트 금속층(322, 324, 326) 및 상기 제3 소스 금속층(352, 354, 356) 상에 각각 상기 제3 게이트 절연층(330) 및 상기 제3 패시베이션층(360)이 형성된 구조를 일례로 설명하였으나, 도 2에 도시된 제1 게이트 금속층(122, 124) 및 제1 소스 금속층(222, 224)과 같이 위에 순수하게 구리만을 포함하는 제1 및 제2 구리부(124, 154)가 형성된 경우에도 상기 제1 및 제2 구리부(124, 154) 상에 각각 상기 제3 게이트 절연층(330) 및 상기 제3 패시베이션층(360)을 형성할 수 있을 것이다. 또한, 게이트 배선 및 게이트 전극은 베이스 기판 상에 구리 고용체부 및 구리부가 순차적으로 적층된 게이트 금속층으로 형성되며, 소스 배선, 소스 전극 및 드레인 전극은 반도체 패턴 상에 구리부 및 구리 고용체부가 순차적으로 적층된 소스 금속층으로 형성된 경우에도, 각각 상기 제3 게이트 절연층(330) 및 상기 제3 패시베이션층(360)을 형성할 수 있을 것이다.4, the third
상기 실시예의 경우 일반적인 박막 트랜지스터 기판에 한정되지 않고, 상기 컬러필터에 박막 트랜지스터가 형성된 기판과 박막 트랜지스터가 형성되어 있는 기판상 컬러필터를 형성한 기판에도 공통적으로 적용될 수 있다. The present invention is not limited to the general thin film transistor substrate but may be applied to a substrate having a color filter formed thereon and a substrate having a color filter formed thereon.
도 5를 참조하면, 제4 박막 트랜지스터 기판(400)은 제4 게이트 전극(GE4), 제4 소스 전극(SE4) 및 제4 드레인 전극(DE4)을 포함하는 제4 박막 트랜지스터(TFT4)와, 상기 제4 박막 트랜지스터(TFT4)와 전기적으로 연결된 제4 화소 전극층(PE4)을 포함한다. 5, the fourth thin
상기 제4 게이트 전극(GE4)은 몰리브덴(Mo)을 포함하는 제1 금속층부(422) 과, 상기 제1 금속층부(422) 상에 순차적으로 적층된 제6 구리부(424) 및 제7 구리 고용체부(426)를 포함하는 제4 게이트 금속층(422, 424, 426)으로 형성된다. 상기 제1 금속층부(422)는 상기 제6 구리부(424)와 제4 베이스 기판(410)과의 접착력을 향상시킬 수 있다. 상기 제1 금속층부(422)는 순수한 몰리브덴(Mo)으로 이루어지거나 몰리브덴(Mo)과 기타 금속이 혼합된 몰리브덴 합금으로 이루어질 수 있다. 상기 몰리브덴 합금은 예를 들어, 몰리브덴 니오브(MoNb) 합금, 몰리브덴 티타늄(MoTi) 합금, 몰리브덴 지르코늄(MoZr) 합금, 몰리브덴 텅스텐(MoW) 합금, 몰리브덴 크롬(MoCr) 합금, 몰리브덴 탄탈늄(MoTa) 등이다. 또한, 상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4)도 제2 금속층부(452)와, 상기 제2 금속층부(452) 상에 순차적으로 적층된 제7 구리부(454) 및 제8 구리 고용체부(456)를 포함하는 제4 소스 금속층(452, 454, 456)으로 이루어질 수 있다.The fourth gate electrode GE4 includes a first metal layer portion 422 including molybdenum (Mo), a sixth copper portion 424 and a seventh copper layer 422 sequentially stacked on the first metal layer portion 422, And a fourth gate metal layer 422, 424, 426 including a solid body portion 426. The first metal layer portion 422 can improve adhesion between the sixth copper portion 424 and the
상기 제4 게이트 전극(GE4)을 포함하는 상기 제4 베이스 기판(410) 상에 형성된 제4 게이트 절연층(432)은 산소 원자(O) 및 질소 원자(N) 중 적어도 어느 하나의 원자를 포함하는 실리콘층([SiO(y)N(1-y)], 0≤y≤1)이다. 상기 제4 게이트 절연층(432) 상에는 질화 실리콘(SiNy)으로 이루어진 제1 절연층(434)이 더 형성된다. 상기 게이트 절연층은 질화실리콘(SiNy)의 단일막일 수도 있고, 산소 및 질소 원자 중 적어도 어느 하나를 포함하는 실리콘층(Si(Ox, ,N(1-x)) (0 ≤ x ≤ 1))의 단일막일 수도 있다. 또한 상기 게이트 절연층은 상기 질화실리콘(SiNy)과 산소 및 질소 원자 중 적어도 어느 하나를 포함하는 실리콘층(Si(Ox, ,N(1-x)) (0 ≤ x ≤ 1))의 다층구조로 이루어질 수도 있다. 상기 제4 게이트 절연층(432)의 밀도는 상 기 제1 절연층(434)의 밀도보다 조밀하지만, 상기 제4 게이트 절연층(432)의 형성 속도는 상기 제1 절연층(434)의 형성 속도보다 느리므로 제작 공정의 시간을 고려할 때에는 상기 제4 게이트 절연층(432)을 일정 두께 형성한 뒤, 상기 제1 절연층(434)을 형성할 수 있다. 상기 제1 절연층(434)을 형성하는 경우에는 상기 제4 게이트 절연층(432)은 상기 제4 게이트 전극(GE4)의 구리와 실리콘과의 반응(Cu-Si)을 방지하기 위해 형성되는 막이고, 상기 제1 절연층(434)이 실질적으로 상기 제4 게이트 전극(GE4)을 절연시킬 수 있다.The fourth
상기 제4 소스 전극(SE4) 및 제4 드레인 전극(DE4) 상에 형성되는 제4 패시베이션층(462)을 산소 원자(O) 및 질소 원자(N) 중 적어도 어느 하나의 원자를 포함하는 실리콘층([SiO(y)N(1-y)], 0≤y≤1)으로 형성한다. 상기 제4 패시베이션층(462) 상에 질화 실리콘(SiNy)으로 이루어진 제2 절연층(464)을 형성하여 상기 제4 패시베이션층(462) 및 상기 제2 절연층(464)이 상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4)을 절연시킬 수 있다. The
도 6은 박막 트랜지스터가 형성된 기판 상에 컬러필터를 형성한 박막 트랜지스터 기판의 단면도이다.6 is a cross-sectional view of a thin film transistor substrate on which a color filter is formed on a substrate on which a thin film transistor is formed.
도 6을 참조하면, 적, 녹, 청 컬러필터(570)가 스위칭 소자(TFT)가 형성되어 있는 층 위에 형성되어 있을 수 있다. 스위칭 소자(TFT)가 형성되어 있는 베이스 기판(510) 상에 컬러필터(570)를 형성한다. 이때, 컬러필터(570)를 증착하는 방법은 포토리쏘그래피 공정에 의할 수도 있고, 그라비아 인쇄법, 잉크젯 프린트법등을 사용할 수 있다.Referring to FIG. 6, red, green, and
베이스 기판(510) 위에 게이트 금속층을 패터닝하여 게이트 배선(미도시), 상기 스위칭 소자(TFT)의 게이트 전극(520)을 포함하는 게이트 금속패턴을 형성한다.A gate metal layer is patterned on the
도 7 a는 상기 도 6에 도시된 게이트라인에서 연장된 본 발명의 일 실시예에 따른 게이트전극의 단면도이다.7A is a cross-sectional view of a gate electrode according to an embodiment of the present invention extending in the gate line shown in FIG.
도 7a를 참조하면, 상기 게이트 금속층은 구리부(524)와, 상기 구리부(524)의 아래에 배치되고 산소 및 질소 원자 중 적어도 어느 하나를 포함하는 구리 고용체부([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1)(522)를 포함할 수 있다. 이때 형성되는 두께는 30Å이상 1000Å 이하가 적당하다.7A, the gate metal layer comprises a
도 7 b는 상기 도 6에 도시된 게이트라인에서 연장된 본 발명의 다른 실시예에 따른 게이트전극의 단면도이다.7B is a cross-sectional view of a gate electrode according to another embodiment of the present invention extending in the gate line shown in FIG.
도 7b를 참조하면, 상기 게이트 금속층은 구리부(522a)와, 상기 구리부(522a)의 위에 배치되고 산소 및 질소 원자 중 적어도 어느 하나를 포함하는 구리 고용체부([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1)(524a)를 포함할 수 있다.7B, the gate metal layer includes a
도 7 c는 상기 도 6에 도시된 게이트라인에서 연장된 본 발명의 또 다른 실시예에 따른 게이트전극의 단면도이다.7C is a cross-sectional view of a gate electrode according to another embodiment of the present invention extending in the gate line shown in FIG.
도 7c를 참조하면, 게이트 금속층의 구리 고용체부(522b,526b)는 구리부(524b)의 아래에 형성되는 제1 구리 고용체부(522b) 및 위에 형성되는 제2 구리 고용체부(526b)의 다층구조를 형성할 수 있다. 본 실시예에서, 상기 제1 및 제2 구리 고용체부(522b, 526b)는 산소 및 질소 원자 중 적어도 하나를 포함하는 구리 고 용체부([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1)를 포함한다.Referring to FIG. 7C, the copper
상기 제1 구리 고용체부(522b)는 상기 구리부(524b)의 아래에 상기 베이스 기판(510)과 직접 접촉하여 형성된다. 상기 제2 구리 고용체부(526b)는 상기 구리부(524b)의 아래에 형성될 수 있다.The first copper
상기 제1 구리 고용체부(522b)상에 구리부(524b)를 형성할 경우 베이스 기판(도 6의 510)과의 접착력이 향상되고, 유리 기판상의 실리콘 성분이 후속 열공정에 의해 구리 금속층 내로 침투하여 구리의 비저항을 증가시키는 것을 방지 할 수 있다. When the
도 7d 는 도 6에 도시된 게이트라인에서 연장된 본 발명의 또 다른 실시예에 따른 게이트전극의 단면도이다.7D is a cross-sectional view of a gate electrode according to another embodiment of the present invention extending in the gate line shown in FIG.
도 7d를 참조하면, 상기 게이트 금속층의 상기 구리 고용체부(526c)는 상기 구리부(524c)의 아래에 형성되는 제1 금속층부(522c) 및 위에 형성되는 제1 구리 고용체부(526c)의 다층구조를 형성할 수 있다. 본 실시예에서, 상기 제1 구리 고용체부( 526c)는 산소 및 질소 원자 중 적어도 하나를 포함하는 구리 고용체부([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1)를 포함한다. 상기 제1 금속층부(522c)는 상기 구리부(524c)와 베이스 기판과의 접착력을 향상시킬 수 있다. 상기 제1 금속층부(522c)는 순수한 몰리브덴(Mo)으로 이루어지거나 몰리브덴(Mo)과 기타 금속이 혼합된 몰리브덴 합금으로 이루어질 수 있다. 상기 몰리브덴 합금은 예를 들어, 몰리브덴 니오브(MoNb) 합금, 몰리브덴 티타늄(MoTi) 합금, 몰리브덴 지르코늄(MoZr) 합금, 몰리브덴 텅스텐(MoW) 합금, 몰리브덴 크롬(MoCr) 합금, 몰리브덴 탄탈 늄(MoTa) 등이다. 도 6을 다시 참조하면, 상기 게이트 금속 패턴이 형성된 베이스 기판 위에 게이트 절연층(530)을 형성하여 게이트 전극(520)을 전기적으로 이후 형성될 반도체 층과 전기적으로 단절되게 한다. 본 발명에 따른 게이트 절연층(530)은 예를 들어, 질화 실리콘(SiNy)으로 이루어진다. 상기 게이트 절연층(530)은 형성시 산소 및 질소 원자 중 적어도 어느 하나를 포함하는 실리콘층(Si(Ox, ,N(1-x)) (0 ≤ x ≤ 1))을 더 포함할 수 있다. 상기 게이트 절연층(530)은 질화실리콘(SiNy)의 단일막일 수도 있고, 산소 및 질소 원자 중 적어도 어느 하나를 포함하는 실리콘층(Si(Ox, ,N(1-x)) (0 ≤ x ≤ 1))의 단일막일 수도 있다. 또한 상기 게이트 절연층(530)은 상기 질화실리콘(SiNy) 와 산소 및 질소 원자 중 적어도 어느 하나를 포함하는 실리콘층(Si(Ox, ,N(1-x)) (0 ≤ x ≤ 1)) 의 다층구조로 이루어질 수도 있다.7D, the copper
상기 게이트 절연층(530)이 형성된 베이스 기판 위에는 반도체 층(542)을 형성하고, 상기 반도체 층(542) 상에 오믹 컨택층(544)을 형성하여 반도체 패턴을 형성하게 된다. 상기 반도체 패턴에서 상기 반도체층(542)은 예를 들어, 비정질 실리콘(a-Si)으로 이루어지고, 상기 오믹 콘택층(544)은 예를 들어, n형 불순물이 고농도로 도핑된 비정질 실리콘(n+ a-Si)으로 이루어진다. 상기 오믹 컨택층(544)상에 데이터 금속층(550)을 패터닝하여 데이터 배선, 상기 스위칭 소자(TFT)의 소스 및 드레인 전극을 포함하는 데이터 금속 패턴을 형성한다.A
도 8a 상기 도 6에 도시된 스위칭 소자에 사용된 본 발명의 일 실시예에 따른 소스 및 드레인 전극의 단면도이다.FIG. 8A is a cross-sectional view of a source and drain electrode according to an embodiment of the present invention used in the switching device shown in FIG. 6; FIG.
도 8a를 참조하면, 상기 데이터 금속층(도 6의 550)은 구리부(554)와, 상기 구리부(554)의 아래에 배치되고 산소 및 질소 원자 중 적어도 어느 하나를 포함하는 구리 고용체부([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1)(552)를 포함할 수 있다. 이때 형성되는 두께는 30Å이상 1000Å 이하가 적당하다.8A, the data metal layer 550 (FIG. 6) includes a
상기 반도체 층(542), 오믹 컨택층(544), 데이터 라인(미도시), 데이터 라인에서 연장되어 형성되는 소스 전극, 드레인 전극(550) 은 단일 포토리쏘그래피 공정에 의해서 형성될 수 있다.The
도 8b 상기 도 6에 도시된 스위칭 소자에 사용된 본 발명의 다른 실시예에 따른 소스 및 드레인 전극의 단면도이다.8B is a cross-sectional view of a source and a drain electrode according to another embodiment of the present invention used in the switching device shown in FIG. 6;
도 8b를 참조하면, 상기 데이터 금속층(도 6의 550)은 구리부(554a)와, 상기 구리부(554a)의 위에 배치되고 산소 및 질소 원자 중 적어도 어느 하나를 포함하는 구리 고용체부([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1)(552a)를 포함할 수 있다.8, the data metal layer (550 in FIG. 6) includes a
도 8c 상기 도 6에 도시된 스위칭 소자에 사용된 본 발명의 또 다른 실시예에 따른 소스 및 드레인 전극의 단면도이다.8C is a cross-sectional view of a source and drain electrode according to another embodiment of the present invention used in the switching element shown in FIG. 6;
도 8c를 참조하면, 상기 데이터 금속층(도 6의 550)의 구리 고용체부(552b, 556b)는 구리부(554b)의 아래에 형성되는 제1 구리 고용체부(552b) 및 위에 형성되는 제2 구리 고용체부(556b)의 다층구조를 형성할 수 있다. 본 실시예에서, 상기 제1 및 제2 구리 고용체부(552b, 556b)는 산소 원자를 포함하는 구리 고용체(CuOa, 0≤a≤1)를 포함한다.Referring to FIG. 8C, the copper
도 8d 는 상기 도 6에 도시된 스위칭 소자에 사용된 본 발명의 또 다른 실시 예에 따른 소스 및 드레인 전극의 단면도이다.8D is a cross-sectional view of a source and a drain electrode according to another embodiment of the present invention used in the switching device shown in FIG.
도 8d를 참조하면, 상기 데이터 금속층의 상기 구리 고용체부(556c)는 상기 구리부(554c)의 아래에 형성되는 제1 금속층부(552c) 및 위에 형성되는 제1 구리 고용체부(556c)의 다층구조를 형성할 수 있다. 본 실시예에서, 상기 제1 구리 고용체부(556c)는 산소 및 질소 원자 중 적어도 하나를 포함하는 구리 고용체부([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1)를 포함한다. 상기 제1 금속층부(552c)는 상기 구리부(554c)와 베이스 기판과의 접착력을 향상시킬 수 있다. 상기 제1 금속층부(552c)는 순수한 몰리브덴(Mo)으로 이루어지거나 몰리브덴(Mo)과 기타 금속이 혼합된 몰리브덴 합금으로 이루어질 수 있다. 상기 몰리브덴 합금은 예를 들어, 몰리브덴 니오브(MoNb) 합금, 몰리브덴 티타늄(MoTi) 합금, 몰리브덴 지르코늄(MoZr) 합금, 몰리브덴 텅스텐(MoW) 합금, 몰리브덴 크롬(MoCr) 합금, 몰리브덴 탄탈늄(MoTa) 등이다. 도 6을 다시 참조하면, 상기 데이터 금속층상에 이를 보호하기 위한 보호 절연층(560)을 더 형성할 수 도 있다. 상기 데이터 금속층(550) 상에 직접 또는 상기 보호 절연층(560) 상에 컬러필터(570)를 형성한다. 상기 컬러필터(570)은 대응하는 픽셀에 따라 적, 녹, 청 컬러필터일 수 있다. 상기 컬러필터(570)의 형성방법은 포토 리쏘그래피 공정, 그라비아 인쇄법, 잉크젯 프린트법 등을 사용하여 형성할 수 있다. 8D, the copper
본 실시예에서, 상기 컬러필터(570)의 상에 질화 절연막(580)을 더 형성하여, 컬러필터(570)를 보호한다.In this embodiment, a
상기 질화 절연막(580) 상에 화소 전극(PE5)을 형성한다. 상기 화소 전 극(PE5)은 투명하고 도전성 있는 물질, 예를 들어 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO)등을 포함할 수 있다. 상기 화소 전극(PE5)은 컬러필터(570) 상에 형성되어 있는 컨택홀을 통하여 드레인 전극과 전기적으로 연결된다. 블랙 매트릭스층(도시되지 않음)이 박막 트랜지스터 기판 상에 형성되어 빛샘을 방지하는 기능을 할 수도 있다. 상기 블랙매트릭스 층은 컬럼 스페이서를 형성하면서 블랙매트릭스의 역할을 할 수도 있다.A pixel electrode PE5 is formed on the
상기와 같은 본 실시예에 따르면, 금속 배선(520, 550)과 베이스 기판(510)간의 접착력 향상되고, 데이터 금속층(550)과 아몰퍼스 실리콘으로 이루어진 반도체 패턴간의 반응을 방지할 수 있다. 또한, 절연층(530, 560)의 실리콘(Si)과 금속 배선(520, 550)의 구리(Cu)의 반응(Cu-Si)을 방지할 수 있다. 이에 따라, 구리의 저저항 특성을 유지시킴으로써 제품의 신뢰성을 향상시킬 수 있다.According to this embodiment, the adhesion between the
도 9는 박막 트랜지스터가 형성된 기판 상에 컬러필터를 형성한 또다른 실시예의 박막 트랜지스터 기판의 단면도이다. 본 실시예에서, 유기 절연막(680)을 제외한 나머지 구성요소들은 도 6 내지 도 8d에 도시된 실시예와 동일하므로 중복되는 설명은 생략된다.9 is a sectional view of a thin film transistor substrate of another embodiment in which a color filter is formed on a substrate on which a thin film transistor is formed. In this embodiment, the remaining components except for the organic insulating
도 9를 참조하면, 적, 녹, 청 컬러필터(670)가 스위칭 소자(TFT)가 형성되어 있는 층 위에 형성되어 있을 수 있다. 스위칭 소자(TFT)가 형성되어 있는 베이스 기판(610) 상에 컬러필터(670)를 형성한다.Referring to FIG. 9, red, green, and
베이스 기판(610) 위에 게이트 금속층을 패터닝하여 게이트 배선(미도시), 상기 스위칭 소자(TFT)의 게이트 전극(620)을 포함하는 게이트 금속패턴을 형성한 다.A gate metal layer is patterned on the
도 10 a 는 상기 도 9에 도시된 게이트라인에서 연장된 본 발명의 일 실시예에 따른 게이트 전극의 단면도이다.10A is a cross-sectional view of a gate electrode according to an embodiment of the present invention extending from the gate line shown in FIG.
도 10a를 참조하면, 상기 게이트 금속층은 구리부(624)와, 상기 구리부(624)의 아래에 배치되고 산소 및 질소 원자 중 적어도 어느 하나를 포함하는 구리 고용체부([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1)(622)를 포함할 수 있다.10A, the gate metal layer comprises a
도 10b는 상기 도 9에 도시된 게이트라인에서 연장된 본 발명의 다른 실시예에 따른 게이트전극의 단면도이다.10B is a cross-sectional view of a gate electrode according to another embodiment of the present invention extending from the gate line shown in FIG.
도 10b를 참조하면, 상기 게이트 금속층은 구리부(622a)와, 상기 구리부(622a)의 위에 배치되고 산소 및 질소 원자 중 적어도 어느 하나를 포함하는 구리 고용체부([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1)(624a)를 포함할 수 있다.10B, the gate metal layer includes a
도 10c는 상기 도 9에 도시된 게이트라인에서 연장된 본 발명의 또 다른 실시예에 따른 게이트전극의 단면도이다.FIG. 10C is a cross-sectional view of a gate electrode according to another embodiment of the present invention extending from the gate line shown in FIG. 9; FIG.
도 10c를 참조하면, 게이트 금속층의 구리 고용체부(622b, 626b)는 구리부(624b)의 아래에 형성되는 제1 구리 고용체부(622b) 및 위에 형성되는 제2 구리 고용체부(626b)의 다층구조를 형성할 수 있다. 본 실시예에서, 상기 제1 및 제2 구리 고용체부(622b, 626b)는 산소 원자를 포함하는 구리 고용체(CuOa, 0≤a≤1)를 포함한다.10C, the copper
도 10d 는 도 9에 도시된 게이트라인에서 연장된 본 발명의 또 다른 실시예에 따른 게이트전극의 단면도이다.10D is a cross-sectional view of a gate electrode according to another embodiment of the present invention extending in the gate line shown in FIG.
도 10d를 참조하면, 상기 게이트 금속층의 상기 구리 고용체부(626c)는 상기 구리부(624c)의 아래에 형성되는 제1 금속층부(622c) 및 위에 형성되는 제1 구리 고용체부(626c)의 다층구조를 형성할 수 있다. 본 실시예에서, 상기 제1 구리 고용체부(626c)는 산소 및 질소 원자 중 적어도 하나를 포함하는 구리 고용체부([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1)를 포함한다. 상기 제1 금속층부(622c)는 상기 구리부(624c)와 베이스 기판과의 접착력을 향상시킬 수 있다. 상기 제1 금속층부(622c)는 순수한 몰리브덴(Mo)으로 이루어지거나 몰리브덴(Mo)과 기타 금속이 혼합된 몰리브덴 합금으로 이루어질 수 있다. 상기 몰리브덴 합금은 예를 들어, 몰리브덴 니오브(MoNb) 합금, 몰리브덴 티타늄(MoTi) 합금, 몰리브덴 지르코늄(MoZr) 합금, 몰리브덴 텅스텐(MoW) 합금, 몰리브덴 크롬(MoCr) 합금, 몰리브덴 탄탈늄(MoTa) 등이다. 10D, the copper
도 9를 다시 참조하면, 상기 게이트 금속 패턴이 형성된 베이스 기판 위에 게이트 절연층(630)을 형성한다.Referring again to FIG. 9, a
상기 게이트 절연층(630)이 형성된 베이스 기판 위에는 반도체 층(642)을 형성하고, 상기 반도체 층(642) 상에 오믹 컨택층(644)을 형성하여 반도체 패턴을 형성하게 된다.A
상기 오믹 컨택층(644)상에 데이터 금속층(650)을 패터닝하여 데이터 배선, 상기 스위칭 소자(TFT)의 소스 및 드레인 전극을 포함하는 데이터 금속 패턴을 형성한다.A
도 11a는 상기 도 9에 도시된 스위칭 소자에 사용된 본 발명의 일 실시예에 따른 소스 및 드레인 전극의 단면도이다.11A is a cross-sectional view of a source and a drain electrode according to an embodiment of the present invention used in the switching device shown in FIG.
도 11a를 참조하면, 상기 데이터 금속층(도 11의 650)은 구리부(654)와, 상기 구리부(654)의 아래에 배치되고 산소 및 질소 원자 중 적어도 어느 하나를 포함하는 구리 고용체부([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1)(652)를 포함할 수 있다.11A, the data metal layer (650 in FIG. 11) includes a
도 11b 상기 도 9에 도시된 스위칭 소자에 사용된 본 발명의 다른 실시예에 따른 소스 및 드레인 전극의 단면도이다.11B is a cross-sectional view of a source and drain electrode according to another embodiment of the present invention used in the switching device shown in FIG. 9;
도 11b를 참조하면, 상기 데이터 금속층(도 9의 650)은 구리부(654a)와, 상기 구리부(654a)의 위에 배치되고 산소 및 질소 원자 중 적어도 어느 하나를 포함하는 구리 고용체부([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1)(652a)를 포함할 수 있다.9B, the
도 11c 상기 도 9에 도시된 스위칭 소자에 사용된 본 발명의 또 다른 실시예에 따른 소스 및 드레인 전극의 단면도이다.11C is a cross-sectional view of a source and a drain electrode according to another embodiment of the present invention used in the switching element shown in FIG. 9;
도 11c를 참조하면, 상기 데이터 금속층(도 9의 650)의 구리 고용체부(652b, 656b)는 구리부(654b)의 아래에 형성되는 제1 구리 고용체부(652b) 및 위에 형성되는 제2 구리 고용체부(656b)의 다층구조를 형성할 수 있다. 본 실시예에서, 상기 제1 및 제2 구리 고용체부(652b, 656b)는 산소 원자를 포함하는 구리 고용체(CuOa, 0≤a≤1)를 포함한다.Referring to FIG. 11C, the copper
도 11d 는 상기 도 9에 도시된 스위칭 소자에 사용된 본 발명의 또 다른 실시예에 따른 소스 및 드레인 전극의 단면도이다.11D is a cross-sectional view of a source and a drain electrode according to another embodiment of the present invention used in the switching device shown in FIG.
도 11d를 참조하면, 상기 데이터 금속층의 상기 구리 고용체부(656c)는 상기 구리부(654c)의 아래에 형성되는 제1 금속층부(652c) 및 위에 형성되는 제1 구리 고용체부(656c)의 다층구조를 형성할 수 있다. 본 실시예에서, 상기 제1 구리 고용체부(656c)는 산소 및 질소 원자 중 적어도 하나를 포함하는 구리 고용체부([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1)를 포함한다. 상기 제1 금속층부(652c)는 상기 구리부(654c)와 베이스 기판과의 접착력을 향상시킬 수 있다. 상기 제1 금속층부(652c)는 순수한 몰리브덴(Mo)으로 이루어지거나 몰리브덴(Mo)과 기타 금속이 혼합된 몰리브덴 합금으로 이루어질 수 있다. 상기 몰리브덴 합금은 예를 들어, 몰리브덴 니오브(MoNb) 합금, 몰리브덴 티타늄(MoTi) 합금, 몰리브덴 지르코늄(MoZr) 합금, 몰리브덴 텅스텐(MoW) 합금, 몰리브덴 크롬(MoCr) 합금, 몰리브덴 탄탈늄(MoTa) 등이다.11D, the copper
도 9를 다시 참조하면, 상기 데이터 금속층상에 이를 보호하기 위한 보호 절연층(660)을 더 형성할 수 도 있다. 상기 데이터 금속층(650) 상에 직접 또는 상기 보호 절연층(660) 상에 컬러필터(670)를 형성한다.Referring again to FIG. 9, a protective
본 실시예에서, 상기 컬러필터(670)의 상에 유기 절연막(680)을 더 형성하여, 컬러필터(670)를 보호한다. 상기 유기 컬러필터(670) 및 상기 유기 절연막(680)은 상기 드레인 전극을 부분적으로 노출하는 콘택홀을 포함한다.In this embodiment, an organic
상기 유기 절연막(680) 상에 화소 전극(PE6)을 형성한다. 상기 화소 전극(PE6)은 투명하고 도전성 있는 물질, 예를 들어 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO)등을 포함할 수 있다. 상기 화소 전극(PE6)은 컬러필터(670) 및 상기 유기 절연막(680)에 형성되어 있는 상기 컨택홀을 통하여 상기 드레인 전극과 전기적으로 연결된다.A pixel electrode PE6 is formed on the organic insulating
블랙 매트릭스층(도시되지 않음)이 박막 트랜지스터 기판 상에 형성되어 빛샘을 방지하는 기능을 할 수도 있다. 상기 블랙매트릭스 층은 컬럼 스페이서와 동일한 층으로부터 형성되어 광을 차단 할 수도 있다.A black matrix layer (not shown) may be formed on the thin film transistor substrate to prevent light leakage. The black matrix layer may be formed from the same layer as the column spacer to block light.
상기와 같은 본 실시예에 따르면, 상기 유기 절연막(680)에 의해 상기 컬러필터(670)가 보호되고 상기 기판의 표면균일도가 향상된다.According to this embodiment, the
도 12는 컬러필터가 형성되어 있는 기판상에 박막트랜지스터를 형성한 박막 트랜지스터 기판의 단면도이다.12 is a cross-sectional view of a thin film transistor substrate on which a thin film transistor is formed on a substrate on which a color filter is formed.
도 12를 참조하면, 컬러필터(780)가 형성되어 있는 기판 상에 트랜지스터를 형성할 수 있다. 본 발명에 의하면 박막 트랜지스터 기판의 베이스 기판(710)은 표시 영역(미도시)과 주변영역(미도시)으로 나눌 수 있다.Referring to FIG. 12, a transistor can be formed on a substrate on which the
본 실시예에서, 베이스 기판(710) 상에 블랙 매트릭스(770)를 형성한다. 상기 블랙 매트릭스(770)는 픽셀영역에 해당하는 부분에 개구부를 가지고, 베이스 기판(710)의 표시영역상에 형성되어 진다.In this embodiment, a
다음으로, 상기 블랙 매트릭스(770)가 형성된 베이스 기판(710) 상에 컬러필터(780)를 형성한다. 컬러필터(780)는 경계부에서 서로 중첩될 수 있다.Next, a
상기 컬러필터(780)에 평탄화 작용 및 상기 컬러필터(780)의 보호를 위해 오버코팅층(790) 또는 절연층(미도시)이 형성될 수도 있다.An
상기 오버코팅층(790) 또는 절연층 위에 게이트 금속층을 패터닝하여 게이트 배선, 상기 스위칭 소자의 게이트 전극(720)을 포함하는 게이트 금속 패턴을 형성한다.A gate metal layer is patterned on the
도 13 a 는 상기 도 12에 도시된 게이트 라인에서 연장된 본 발명의 일 실시예에 따른 게이트 전극의 단면도이다.13A is a cross-sectional view of a gate electrode according to an embodiment of the present invention extending from the gate line shown in FIG.
도 13a를 참조하면, 상기 게이트 금속층은 구리(Cu)(724)부와, 산소(O) 및 질소(N) 원자 중 적어도 어느하나를 포함하는 구리고용체부([Cu(N(x)O(1-x))a],0≤x≤1,0≤a≤1) (722)를 포함할 수 있다. 이때 형성되는 두께는 30Å이상 1000Å 이하가 적당하다.13A, the gate metal layer includes a copper (Cu)
도 13 b 는 상기 도 12에 도시된 게이트 라인에서 연장된 본 발명의 다른 실시예에 따른 게이트 전극의 단면도이다.13B is a cross-sectional view of a gate electrode according to another embodiment of the present invention extending from the gate line shown in FIG.
도 13b를 참조하면, 상기 게이트 금속층은 구리(Cu)(724a)부와, 산소(O) 및 질소(N) 원자 중 적어도 어느하나를 포함하는 구리고용체부([Cu(N(x)O(1-x))a],0≤x≤1,0≤a≤1) (722a)를 포함할 수 있다.13B, the gate metal layer includes a copper (Cu)
도 13 c 는 상기 도 12에 도시된 게이트 라인에서 연장된 본 발명의 또 다른 실시예에 따른 게이트 전극의 단면도이다.13C is a cross-sectional view of a gate electrode according to another embodiment of the present invention extending from the gate line shown in FIG.
도 13c를 참조하면, 게이트 금속층의 구리 고용체부(722b, 726b)는 구리부(724b)의 아래에 형성되는 제1 구리 고용체부(722b) 및 위에 형성되는 제2 구리 고용체부(726b)의 다층구조를 형성할 수 있다. 본 실시예에서, 상기 제1 및 제2 구리 고용체부(722b, 726b)는 산소 원자를 포함하는 구리 고용체(CuOa, 0≤a≤1)를 포함한다.13C, the copper
도 13d 는 상기 도 12에 도시된 게이트라인에서 연장된 본 발명의 또 다른 실시예에 따른 게이트전극의 단면도이다.FIG. 13D is a cross-sectional view of a gate electrode according to another embodiment of the present invention extending from the gate line shown in FIG. 12; FIG.
도 13d를 참조하면, 상기 게이트 금속층의 상기 구리 고용체부(726c)는 상기 구리부(724c)의 아래에 형성되는 제1 금속층부(722c) 및 위에 형성되는 제1 구리 고용체부(726c)의 다층구조를 형성할 수 있다. 본 실시예에서, 상기 제1 구리 고용체부(726c)는 산소 및 질소 원자 중 적어도 하나를 포함하는 구리 고용체부([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1)를 포함한다. 상기 제1 금속층부(722c)는 상기 구리부(724c)와 베이스 기판과의 접착력을 향상시킬 수 있다. 상기 제1 금속층부(722c)는 순수한 몰리브덴(Mo)으로 이루어지거나 몰리브덴(Mo)과 기타 금속이 혼합된 몰리브덴 합금으로 이루어질 수 있다. 상기 몰리브덴 합금은 예를 들어, 몰리브덴 니오브(MoNb) 합금, 몰리브덴 티타늄(MoTi) 합금, 몰리브덴 지르코늄(MoZr) 합금, 몰리브덴 텅스텐(MoW) 합금, 몰리브덴 크롬(MoCr) 합금, 몰리브덴 탄탈늄(MoTa) 등이다. Referring to FIG. 13D, the copper
도 12를 다시 참조하면, 다음으로 상기 오버코팅층(790) 상에 상기 게이트 금속층을 덮는 게이트 절연층(730)을 형성한다. 본 발명에 따른 게이트 절연층(730)은 예를 들어, 질화 실리콘(SiNy)으로 이루어진다. 상기 게이트 절연층(730)은 형성시 산소 및 질소 원자 중 적어도 어느 하나를 포함하는 실리콘층(Si(Ox, ,N(1-x)) (0 ≤ x ≤ 1))을 더 포함할 수 있다. 상기 게이트 절연층(730)은 질화실리콘(SiNy)의 단일막일 수도 있고, 산소 및 질소 원자 중 적어도 어느 하나를 포함하는 실리콘층(Si(Ox, ,N(1-x)) (0 ≤ x ≤ 1))의 단일막일 수도 있다. 또한 상기 게이트 절연층(730)은 상기 질화실리콘(SiNy)과 산소 및 질소 원자 중 적어도 어느 하나를 포함하는 실리콘층(Si(Ox, ,N(1-x)) (0 ≤ x ≤ 1)) 의 다층구조로 이루어질 수도 있다.Referring again to FIG. 12, a
상기 게이트 절연층(730)이 형성된 베이스 기판(710) 위에는 반도체 층(742)을 형성하고, 상기 반도체 층(742) 상에 오믹 컨택층(744)을 형성하여 반도체 패턴을 형성하게 된다. 상기 반도체 패턴에서 상기 반도체층(742)은 예를 들어, 비정질 실리콘(a-Si)으로 이루어지고, 상기 오믹 콘택층(144)은 예를 들어, n형 불순물이 고농도로 도핑된 비정질 실리콘(n+ a-Si)으로 이루어진다.A
상기 오믹 컨택층상(744)에 데이터 금속층을 패터닝하여 데이터 배선, 상기 스위칭 소자의 소스 및 드레인 전극을 포함하는 데이터 금속 패턴(750)을 형성한다.A data metal layer is patterned on the
도 14a 는 상기 도 12에 도시된 스위칭 소자에 사용된 본 발명의 일 실시예에 따른 소스 및 드레인 전극의 단면도이다.14A is a cross-sectional view of a source and a drain electrode according to an embodiment of the present invention used in the switching device shown in FIG.
도 14a를 참조하면, 상기 데이터 금속층은 구리부(754)와, 상기 구리부(754)의 아래에 배치되고 산소 및 질소 원자 중 적어도 어느 하나를 포함하는 구리 고용체부([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1) (752)를 포함할 수 있다. 이때 형성되는 두께는 30Å이상 1000Å 이하가 적당하다. 상기 반도체 층, 오믹 컨택층, 데이터 라인, 드레인 전극은 단일 포토리쏘그래피 공정에 의해서 형성될 수 있다.14A, the data metal layer includes a
도 14b 는 상기 도 12에 도시된 스위칭 소자에 사용된 본 발명의 다른 실시예에 따른 소스 및 드레인 전극의 단면도이다.14B is a cross-sectional view of a source and drain electrode according to another embodiment of the present invention used in the switching device shown in FIG.
도 14b를 참조하면, 상기 데이터 금속층은 구리부(754a)와, 상기 구리부(754a)의 위에 배치되고 산소 및 질소 원자 중 적어도 어느 하나를 포함하는 구리 고용체부([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1) (752a)를 포함할 수 있다.14B, the data metal layer includes a
도 14c 는 상기 도 12에 도시된 스위칭 소자에 사용된 본 발명의 또 다른 실시예에 따른 소스 및 드레인 전극의 단면도이다.14C is a cross-sectional view of a source and a drain electrode according to another embodiment of the present invention used in the switching element shown in FIG.
도 14c를 참조하면, 상기 데이터 금속층(750)의 상기 구리 고용체부(752b, 756b)는 상기 구리부(754b)의 아래에 형성되는 제1 구리 고용체부(752b) 및 위에 형성되는 제2 구리 고용체부(756b)의 3층 구조로 형성될 수도 있다. 본 실시예에서, 상기 제1 및 제2 구리 고용체부(752b, 756b)는 산소 원자를 포함하는 구리 고용체(CuOa, 0≤a≤1)를 포함한다.Referring to FIG. 14C, the copper
도 14d 는 상기 도 12에 도시된 스위칭 소자에 사용된 본 발명의 또 다른 실시예에 따른 소스 및 드레인 전극의 단면도이다.FIG. 14D is a cross-sectional view of a source and a drain electrode according to another embodiment of the present invention used in the switching device shown in FIG. 12; FIG.
도 14d를 참조하면, 상기 데이터 금속층의 상기 구리 고용체부(756c)는 상기 구리부(754c)의 아래에 형성되는 제1 금속층부(752c) 및 위에 형성되는 제1 구리 고용체부(756c)의 다층구조를 형성할 수 있다. 본 실시예에서, 상기 제1 구리 고용체부(756c)는 산소 및 질소 원자 중 적어도 하나를 포함하는 구리 고용체부([Cu(N(x)O(1-x))a], 0≤x≤1, 0≤a≤1)를 포함한다. 상기 제1 금속층부(752c)는 상기 구리부(754c)와 베이스 기판과의 접착력을 향상시킬 수 있다. 상기 제1 금속층부(752c)는 순수한 몰리브덴(Mo)으로 이루어지거나 몰리브덴(Mo)과 기타 금속이 혼합된 몰리브덴 합금으로 이루어질 수 있다. 상기 몰리브덴 합금은 예를 들어, 몰 리브덴 니오브(MoNb) 합금, 몰리브덴 티타늄(MoTi) 합금, 몰리브덴 지르코늄(MoZr) 합금, 몰리브덴 텅스텐(MoW) 합금, 몰리브덴 크롬(MoCr) 합금, 몰리브덴 탄탈늄(MoTa) 등이다.14D, the copper
도 12를 다시 참조하면, 상기 데이터 금속층상에 이를 보호하기 위한 보호 절연층(760)을 더 형성할 수 도 있다.Referring again to FIG. 12, a protective
상기 보호 절연층(760) 상에 화소 전극(PE7)을 형성한다. 상기 화소 전극(PE7)은 투명하고 도전성 있는 물질, 예를 들어 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO)로 이루어질 수 있다. 상기 화소 전극(PE7)은 상기 보호 절연층(760)에 형성되어 있는 컨택홀을 통하여 드레인 전극과 전기적으로 연결될 수 있다.And the pixel electrode PE7 is formed on the protective insulating
화소 전극(PE7) 상에 상기 반도체층(742)에 대응하여 빛으로 인한 트랜지스터(TFT)의 광전류 발생 방지를 위한 블랙매트릭스(미도시)가 더 형성될 수 있다. 상기 블랙 매트릭스는 빛샘방지를 위한 기능을 갖고 있는 흑색 컬럼스페이서(미도시)를 통해 그 기능을 대체 할 수 있다. A black matrix (not shown) may be further formed on the pixel electrode PE7 to prevent generation of photocurrent of the transistor TFT due to light corresponding to the
상기 실시예의 경우 일반적인 박막 트랜지스터 기판에 한정되지 않고, 상기 컬러필터에 박막 트랜지스터가 형성된 기판과 박막 트랜지스터가 형성되어 있는 기판상 컬러필터를 형성한 기판에도 공통적으로 적용될 수 있다. The present invention is not limited to the general thin film transistor substrate but may be applied to a substrate having a color filter formed thereon and a substrate having a color filter formed thereon.
도면으로 도시하지 않았으나, 베이스 기판 상에 게이트 배선 및 게이트 전극이 형성되고, 상기 게이트 전극을 포함하는 상기 베이스 기판 상에 소스 배선, 소스 전극 및 드레인 전극이 형성된 바텀 게이트 박막 트랜지스터를 일례로 설명하였 으나, 탑 게이트 박막 트랜지스터의 경우에도 동일하게 적용될 수 있을 것이다.Although not shown in the drawings, a bottom gate thin film transistor having a gate wiring and a gate electrode formed on a base substrate and a source wiring, a source electrode, and a drain electrode formed on the base substrate including the gate electrode has been described as an example , And a top gate thin film transistor.
또한, 도면으로 도시하지 않았으나, 구리부 및 구리 고용체부를 포함하는 금속층으로 이루어진 게이트 배선 및/또는 소스 배선을 포함하고, 산소 원자(O) 및 질소 원자(N) 중 적어도 어느 하나의 원자를 포함하는 실리콘으로 이루어진 게이트 절연층 및/또는 패시베이션층의 조합으로 다양한 구조를 형성할 수 있을 것이다.Although not shown in the figure, the gate insulating film 22 may include at least one of oxygen atoms (O) and nitrogen atoms (N), including a gate wiring and / or a source wiring made of a metal layer including a copper part and a copper solid solution part A variety of structures may be formed by a combination of a gate insulating layer and / or a passivation layer made of silicon.
이와 같은 박막 트랜지스터 기판에 따르면, 금속 배선과 베이스 기판간의 접착력 향상을 향상시키거나, 금속 배선과 아몰퍼스 실리콘으로 이루어진 반도체 패턴간의 반응을 방지할 수 있다. 또한, 절연층의 실리콘(Si)과 금속 배선의 구리(Cu)의 반응(Cu-Si)을 방지할 수 있다. 이에 따라, 구리의 저저항 특성을 유지시킴으로써 제품의 신뢰성을 향상시킬 수 있다.According to such a thin film transistor substrate, it is possible to improve the adhesion between the metal wiring and the base substrate, or to prevent the reaction between the metal wiring and the semiconductor pattern made of amorphous silicon. Further, the reaction (Cu-Si) between the silicon (Si) of the insulating layer and copper (Cu) of the metal wiring can be prevented. Accordingly, the reliability of the product can be improved by maintaining the low resistance property of copper.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined in the appended claims. It will be possible.
Claims (48)
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/961,149 US7919795B2 (en) | 2006-12-21 | 2007-12-20 | Wire structure, method for fabricating wire, thin film transistor substrate, and method for fabricating the thin film transistor substrate |
| US13/051,904 US8507956B2 (en) | 2006-12-21 | 2011-03-18 | Wire structure, method for fabricating wire, thin film transistor substrate, and method for fabricating the thin film transistor substrate |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20060131473 | 2006-12-21 | ||
| KR1020060131473 | 2006-12-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080058136A KR20080058136A (en) | 2008-06-25 |
| KR101421243B1 true KR101421243B1 (en) | 2014-07-21 |
Family
ID=39803823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070050697A KR101421243B1 (en) | 2006-12-21 | 2007-05-25 | Thin film transistor substrate and method of manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101421243B1 (en) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100907255B1 (en) * | 2007-09-18 | 2009-07-10 | 한국전자통신연구원 | Display Device Having Organic Thin Film Transistor |
| KR101603666B1 (en) | 2009-07-27 | 2016-03-28 | 삼성디스플레이 주식회사 | Sensing device and method of sening a light by using the same |
| JP5912046B2 (en) * | 2012-01-26 | 2016-04-27 | 株式会社Ｓｈカッパープロダクツ | THIN FILM TRANSISTOR, MANUFACTURING METHOD THEREOF, AND DISPLAY DEVICE USING THE THIN FILM TRANSISTOR |
| KR102037406B1 (en) * | 2012-04-05 | 2019-11-26 | 엘지디스플레이 주식회사 | Display device and method of manufacturing the same |
| KR101968115B1 (en) * | 2012-04-23 | 2019-08-13 | 엘지디스플레이 주식회사 | Array substrate and method of fabricating the same |
| KR102044971B1 (en) * | 2013-02-12 | 2019-11-15 | 삼성디스플레이 주식회사 | Thin film transistor substrate and method of manufacturing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020042468A (en) * | 2000-11-30 | 2002-06-05 | 무라세 하루오 | Semiconductor device and method of manufacturing the same |
| KR20040062090A (en) * | 2002-12-31 | 2004-07-07 | 엘지.필립스 엘시디 주식회사 | method for fabricating of an array substrate for LCD |
-
2007
- 2007-05-25 KR KR1020070050697A patent/KR101421243B1/en active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020042468A (en) * | 2000-11-30 | 2002-06-05 | 무라세 하루오 | Semiconductor device and method of manufacturing the same |
| KR20040062090A (en) * | 2002-12-31 | 2004-07-07 | 엘지.필립스 엘시디 주식회사 | method for fabricating of an array substrate for LCD |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20080058136A (en) | 2008-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7081938B1 (en) | Electro-optical device and method for manufacturing the same | |
| US8507956B2 (en) | Wire structure, method for fabricating wire, thin film transistor substrate, and method for fabricating the thin film transistor substrate | |
| US7879662B2 (en) | Thin film transistor, thin film transistor substrate including the same and method of manufacturing the same | |
| JP4928665B2 (en) | Wiring contact structure, method for forming the same, thin film transistor substrate including the same, and method for manufacturing the same | |
| JP4663829B2 (en) | Thin film transistor and liquid crystal display device using the thin film transistor | |
| KR101412761B1 (en) | Thin film transistor array substrate and method of fabricating the same | |
| JP5240964B2 (en) | Thin film transistor array panel and manufacturing method thereof | |
| KR101421243B1 (en) | Thin film transistor substrate and method of manufacturing the same | |
| KR101542840B1 (en) | Thin film transistor substrate and method of fabricating thereof | |
| US20100155721A1 (en) | Thin film transistor array substrate and method of fabricating the same | |
| US8743334B2 (en) | Display substrate, and method of manufacturing the same | |
| JP2008028395A (en) | Array substrate, manufacturing method thereof, and display equipped therewith | |
| CN104508808A (en) | Semiconductor device and method for producing same | |
| WO2013150981A1 (en) | Semiconductor device and method for manufacturing same | |
| JP2002055362A (en) | Method for manufacturing thin film transistor substrate for liquid crystal display device | |
| JP2000284326A (en) | Liquid crystal display device and its production | |
| US20110242476A1 (en) | Liquid crystal display panel and liquid crystal display | |
| US20090185126A1 (en) | Metal line, method of forming the same, and a display using the same | |
| JP5201298B2 (en) | Liquid crystal display device and manufacturing method thereof | |
| KR20080043092A (en) | Thin film transistor substrate and manufacturing method of the same | |
| KR101085450B1 (en) | Tft substrate and manufacturing method of the same | |
| WO2013151002A1 (en) | Semiconductor device and method for manufacturing same | |
| KR100390112B1 (en) | A semiconductor device | |
| JPH06281923A (en) | Liquid crystal display device | |
| JP2023153641A (en) | Active matrix substrate and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20170704 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20180702 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20190701 Year of fee payment: 6 |