KR101420513B1 - Asymmetrical multilayer substrate, rf module and method for manufacturing asymmetrical multilayer substrate - Google Patents

Asymmetrical multilayer substrate, rf module and method for manufacturing asymmetrical multilayer substrate Download PDF

Info

Publication number
KR101420513B1
KR101420513B1 KR1020120117043A KR20120117043A KR101420513B1 KR 101420513 B1 KR101420513 B1 KR 101420513B1 KR 1020120117043 A KR1020120117043 A KR 1020120117043A KR 20120117043 A KR20120117043 A KR 20120117043A KR 101420513 B1 KR101420513 B1 KR 101420513B1
Authority
KR
South Korea
Prior art keywords
pattern
layer
signal line
metal plate
impedance
Prior art date
Application number
KR1020120117043A
Other languages
Korean (ko)
Other versions
KR20130047589A (en
Inventor
로메로 크리스틴
박승욱
권영도
박미진
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to US13/664,358 priority Critical patent/US9204533B2/en
Publication of KR20130047589A publication Critical patent/KR20130047589A/en
Application granted granted Critical
Publication of KR101420513B1 publication Critical patent/KR101420513B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/025—Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance
    • H05K1/0251—Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance related to vias or transitions between vias and transmission lines
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/09336—Signal conductors in same plane as power plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명은 비대칭 멀티레이어 기판, RF 모듈 및 비대칭 멀티레이어 기판 제조방법에 관한 것이다. 본 발명의 실시예에 따라, 상하부를 관통하여 연결하는 관통홀이 형성된 코어층; 코어층의 상부 또는 하부에 형성되며, 관통홀과 연결되는 제1 신호라인 패턴을 포함하는 제1 패턴층; 코어층의 상하부 중 다른 하나에 형성되며, 관통홀과 연결되는 제2 경로 패턴 및 이웃하는 외곽 패턴층의 패턴과의 사이에서 커패시턴스를 제공하는 제2 금속 플레이트를 포함하는 제2 패턴층; 제2 패턴층 상에 코어층의 두께보다 적은 두께로 형성되며, 제2 경로 패턴과 연결되는 제1 비아가 형성된 제1 절연층; 및 제1 절연층 상에 형성되며, 제1 비아와 연결되는 제3 신호라인 패턴을 포함하는 제3 패턴층;을 포함하고, 코어층의 상하방향에 형성된 신호라인 패턴들 사이의 신호전송에서 임피던스 매칭을 위하여, 전송선로 상의 임피던스 부하 및 전송선로 상의 기생 커패시턴스 부하를 포함하는 임피던스 변환 회로가 형성되고, 임피던스 부하는 전송선로를 이루는 관통홀, 제2 경로 패턴 및 제1 비아의 임피던스를 포함하고, 기생 커패시턴스 부하는 제2 금속 플레이트에 의해 제공되는 상기 커패시턴스를 포함하는, 비대칭 멀티레이어 기판이 제안된다.The present invention relates to an asymmetric multilayer substrate, an RF module, and a method of manufacturing an asymmetric multilayer substrate. According to an embodiment of the present invention, there is provided a semiconductor device, comprising: a core layer having through holes for connecting upper and lower portions thereof to each other; A first pattern layer formed on an upper portion or a lower portion of the core layer and including a first signal line pattern connected to the through hole; A second pattern layer formed on the other one of the upper and lower portions of the core layer and including a second path pattern connected to the through hole and a second metal plate for providing a capacitance between the pattern of the neighboring outer pattern layer and the second path pattern connected to the through hole; A first insulating layer formed on the second pattern layer to a thickness smaller than the thickness of the core layer and having a first via connected to the second path pattern; And a third pattern layer formed on the first insulating layer and including a third signal line pattern connected to the first via, wherein the impedance in the signal transmission between the signal line patterns formed in the vertical direction of the core layer An impedance conversion circuit including an impedance load on a transmission line and a parasitic capacitance load on a transmission line is formed for matching, the impedance load includes a through hole forming a transmission line, a second path pattern, and an impedance of the first via, The parasitic capacitance load comprises the capacitance provided by the second metal plate, an asymmetric multilayer substrate is proposed.

Description

비대칭 멀티레이어 기판, RF 모듈 및 비대칭 멀티레이어 기판 제조방법{ASYMMETRICAL MULTILAYER SUBSTRATE, RF MODULE AND METHOD FOR MANUFACTURING ASYMMETRICAL MULTILAYER SUBSTRATE}TECHNICAL FIELD [0001] The present invention relates to an asymmetric multi-layer substrate, an RF module, and an asymmetric multilayer substrate manufacturing method.

본 발명은 비대칭 멀티레이어 기판, RF 모듈 및 비대칭 멀티레이어 기판 제조방법에 관한 것이다. 구체적으로는 비대칭구조로 홀수 층을 갖는 고밀도의 비대칭 멀티레이어 기판, RF 모듈 및 비대칭 멀티레이어 기판 제조방법에 관한 것이다.
The present invention relates to an asymmetric multilayer substrate, an RF module, and a method of manufacturing an asymmetric multilayer substrate. And more particularly, to a high density asymmetric multilayer substrate, an RF module, and a method of manufacturing an asymmetric multilayer substrate having an odd layer in an asymmetric structure.

전자제품, 예컨대 전자 모바일 기기에서 논리 및 RF 회로들의 처리속도 및 복잡성의 증가는 비용, 재료 선택, 제조가능성(manufacturability) 및 신호 완전성 요구들 사이에서 중대한 트레이드-오프 관계(trade-off)에 계속 유지하게 하고 있다. 이들 목표 중 오직 두 가지만이 하나의 디자인에서 함께 쉽게 달성되는 것이 대다수의 경우에 해당한다. 최종 제품에서 그러한 트레이드-오프의 임팩트는 스택-업(stack-up) 층들의 수에 대한 고려를 요구하고, 전체적인 두께와 전송 라인들의 임피던스 매칭을 요구한다.The increase in processing speed and complexity of logic and RF circuits in electronic products such as electronic mobile devices continues to be a significant trade-off between cost, material selection, manufacturability, and signal integrity requirements. . It is in most cases that only two of these goals are easily achieved together in one design. The impact of such a trade-off in the final product requires consideration of the number of stack-up layers and requires an overall thickness and impedance matching of the transmission lines.

통상적인 제조 공정에서, 다층 기판은 통상 유전물질로 보강된 도전성 금속으로 이루어진 2-, 4-, 6-층과 같은 스택-업 재분배 층의 대칭적 수로 구성되고, EMI(Electro Magnetic Interference)를 억제하기 위해 신호라인과 파워라인에 대한 그라운드 기준을 쌍으로 생성하도록 실시되고 있다. 작은 폼 팩터(form factor)를 갖는 고사양 퍼포먼스 패키지를 설계하기 위해, 시스템 노이즈, RF 손실 및 타이밍 마진(timing margin)에 대한 타협없이 다수의 I/O를 수용하도록 다수의 층이 늘어나고 있다.In a typical manufacturing process, the multilayer substrate is typically made up of a symmetric number of stack-up redistribution layers, such as 2-, 4-, or 6-layers of conductive metal that are reinforced with dielectric materials and suppress EMI (Electro Magnetic Interference) To produce a pair of ground references for the signal line and the power line. In order to design a high-performance package with a small form factor, multiple layers are being added to accommodate multiple I / Os without compromising system noise, RF loss, and timing margins.

HDI 기판에서 통상적인 설계 이슈는 다수의 고 스피드 I/O 및 I/Q 데이터 사이의 혼선이다. 이는 주로 리턴 경로의 불연속성과 적절한 기준 그라운드 구조의 부재에 기인한다. 통상의 HDI 기판에서, 이러한 이슈는 신호/RF 인터컨넥트 레이어 다음에 그라운드 면으로 사용되는 더 많은 층을 삽입함으로써 해결될 수 있는데, 결국 기판 빌드-업(build-up)의 전체 수, 자재 두께 및 전체 제조비용에서 증대를 가져온다.
Conventional design issues on HDI substrates are cross-talk between a number of high-speed I / O and I / Q data. This is mainly due to the discontinuity of the return path and the absence of a proper reference ground structure. In a conventional HDI substrate, this issue can be overcome by inserting more layers that are used as a ground plane after the signal / RF interconnect layer, resulting in a total number of substrate build-ups, material thicknesses, Thereby increasing the overall manufacturing cost.

본 발명에서는 전술한 문제를 해결하기 위한 것으로, 비대칭구조로 홀수 패턴층을 갖는 고밀도의 비대칭 멀티레이어 기판, 그 비대칭 멀티레이어 기판을 사용하는 RF 모듈 및 그러한 비대칭 멀티레이어 기판의 제조방법을 제공하고자 한다.
In order to solve the above problems, the present invention provides a high density asymmetric multilayer substrate having an odd patterned layer in an asymmetric structure, an RF module using the asymmetric multilayer substrate, and a method of manufacturing such an asymmetric multilayer substrate .

전술한 문제를 해결하기 위하여, 본 발명의 제1 실시예에 따라, 상하부를 관통하여 연결하는 관통홀이 형성된 코어층; 코어층의 상부 또는 하부에 형성되며, 관통홀과 연결되는 제1 신호라인 패턴을 포함하는 제1 패턴층; 코어층의 상하부 중 다른 하나에 형성되며, 관통홀과 연결되는 제2 경로 패턴 및 이웃하는 외곽 패턴층의 패턴과의 사이에서 커패시턴스를 제공하는 제2 금속 플레이트를 포함하는 제2 패턴층; 제2 패턴층 상에 코어층의 두께보다 적은 두께로 형성되며, 제2 경로 패턴과 연결되는 제1 비아가 형성된 제1 절연층; 및 제1 절연층 상에 형성되며, 제1 비아와 연결되는 제3 신호라인 패턴을 포함하는 제3 패턴층;을 포함하고, 코어층의 상하방향에 형성된 신호라인 패턴들 사이의 신호전송에서 임피던스 매칭을 위하여, 전송선로 상의 임피던스 부하 및 전송선로 상의 기생 커패시턴스 부하를 포함하는 임피던스 변환 회로가 형성되고, 임피던스 부하는 전송선로를 이루는 관통홀, 제2 경로 패턴 및 제1 비아의 임피던스를 포함하고, 기생 커패시턴스 부하는 제2 금속 플레이트에 의해 제공되는 상기 커패시턴스를 포함하는, 비대칭 멀티레이어 기판이 제안된다.
In order to solve the above-mentioned problems, according to a first embodiment of the present invention, there is provided a semiconductor device, comprising: a core layer having through holes for connecting upper and lower portions to each other; A first pattern layer formed on an upper portion or a lower portion of the core layer and including a first signal line pattern connected to the through hole; A second pattern layer formed on the other one of the upper and lower portions of the core layer and including a second path pattern connected to the through hole and a second metal plate for providing a capacitance between the pattern of the neighboring outer pattern layer and the second path pattern connected to the through hole; A first insulating layer formed on the second pattern layer to a thickness smaller than the thickness of the core layer and having a first via connected to the second path pattern; And a third pattern layer formed on the first insulating layer and including a third signal line pattern connected to the first via, wherein the impedance in the signal transmission between the signal line patterns formed in the vertical direction of the core layer An impedance conversion circuit including an impedance load on a transmission line and a parasitic capacitance load on a transmission line is formed for matching, the impedance load includes a through hole forming a transmission line, a second path pattern, and an impedance of the first via, The parasitic capacitance load comprises the capacitance provided by the second metal plate, an asymmetric multilayer substrate is proposed.

이때, 하나의 예에 따르면, 제2N-3 패턴층 상에 코어층의 두께보다 적은 두께로 형성되며, 제2N-3 패턴층에 포함된 제2N-3 신호라인 패턴과 연결되는 제2N-2 비아가 형성된 제2N-2 절연층; 제2N-2 절연층 상에 형성되며, 제 2N-2 비아와 연결되는 제2N 경로 패턴 및 그라운드를 제공하는 제2N 금속 플레이트를 포함하는 제2N 패턴층; 제2N 패턴층 상에 코어층의 두께보다 적은 두께로 형성되며, 제2N 경로 패턴과 연결되는 제2N-1 비아가 형성된 제2N-1 절연층; 및 제2N-1 절연층 상에 형성되며, 제2N-1 비아와 연결되는 제2N+1 신호라인 패턴을 포함하는 제2N+1 패턴층;을 포함하는 소정의 적층구조가 2이상의 자연수인 N의 증가에 따라 N-1회만큼 적층되되 각 회마다 코어층을 기준으로 상하방향으로 번갈아 적층되고, 제1 내지 제2N+1 패턴층에 의해 2N+1층의 비대칭 레이어가 형성될 수 있다.At this time, according to one example, a second N-3 signal line pattern formed to a thickness less than the thickness of the core layer on the second N-3 pattern layer and connected to the second N-3 signal line pattern included in the second N- A second N-2 insulating layer on which a via is formed; A second N-patterned layer formed on the second N-2 insulating layer, the second N-patterned layer including a second N-path pattern connected to the second N-2 vias and a second N-metal plate providing a ground; A second N-1 insulating layer formed on the second N-patterned layer to a thickness smaller than the thickness of the core layer and having a second N-1 via connected to the second N-path pattern; And a second N + 1 pattern layer formed on the second N-1 insulating layer and including a second N + 1 signal line pattern connected to the second N-1 via, And the layers are alternately laminated in N-1 times with respect to the core layer in each case, and asymmetric layers of 2N + 1 layers may be formed by the first to second N + 1 pattern layers.

이때, 또 하나의 예에서, 전송선로 상의 임피던스 부하는 신호전송의 입력단과 출력단을 이루는 신호라인 패턴들 사이 경로 상에 형성된 제1 비아를 포함한 적어도 2 이상의 비아들, 제2 경로 패턴을 포함한 적어도 하나의 경로 패턴과 적어도 하나의 신호라인 패턴, 및 관통홀에 의한 임피던스 부하이고, 전송선로 상의 기생 커패시턴스 부하는 제2 금속 플레이트에 의해 제공되는 커패시턴스 및 신호전송의 입력단과 출력단을 이루는 신호라인 패턴들 사이에서 그라운드를 제공하는 적어도 하나의 금속플레이트에 의해 제공되는 커패시턴스들에 의한 커패시턴스 부하일 수 있다.
At this time, in another example, the impedance load on the transmission line includes at least two vias including a first via formed on a path between signal line patterns constituting the input and output terminals of the signal transmission, at least one And the parasitic capacitance load on the transmission line is a capacitance between the signal line patterns constituting the input and output terminals of the capacitance and signal transmission provided by the second metal plate, Lt; RTI ID = 0.0 > provided < / RTI > by at least one metal plate that provides ground at.

또한, 하나의 예에 있어서, 코어층의 상하부에 형성된 제1 신호라인 패턴 및 제2 경로 패턴의 임피던스는 제1 절연층 상에 형성된 제3 신호라인 패턴의 임피던스보다 작을 수 있다.
In one example, the impedances of the first signal line pattern and the second path pattern formed on the upper and lower portions of the core layer may be smaller than the impedance of the third signal line pattern formed on the first insulating layer.

또 하나의 예에 따르면, 제1 패턴층은 제2 금속 플레이트와 마주하는 제1 금속 플레이트를 더 포함하고, 기생 커패시턴스 부하는 제2 금속 플레이트와 제3 신호라인 패턴 사이의 제1 커패시턴스 및 제1 및 제2 금속 플레이트 사이의 제2 커패시턴스에 의해 형성되는 병렬 기생 커패시턴스 부하일 수 있다.
According to yet another example, the first pattern layer further comprises a first metal plate facing the second metal plate, the parasitic capacitance load having a first capacitance between the second metal plate and the third signal line pattern, And a second parasitic capacitance load formed by a second capacitance between the second metal plate.

또한, 하나의 예에서, 제2 금속 플레이트는 제3 신호라인 패턴에 대한 그라운드를 형성할 수 있다.Also, in one example, the second metal plate may form a ground for the third signal line pattern.

이때, 하나의 예에서, 기생 커패시턴스 부하는 제2 금속 플레이트와 제3 신호라인 사이의 커패시턴스 및 제2 금속 플레이트와 제1 신호라인 패턴 사이의 커패시턴스에 의해 형성되는 병렬 기생 커패시턴스일 수 있다.
Here, in one example, the parasitic capacitance load may be a parallel parasitic capacitance formed by the capacitance between the second metal plate and the third signal line and the capacitance between the second metal plate and the first signal line pattern.

또한, 하나의 예에 따르면, 제1 패턴층은 제2 금속 플레이트와 마주하는 제1 금속 플레이트를 더 포함하고, 기생 커패시턴스 부하는 제2 금속 플레이트와 제3 신호라인 패턴 사이의 제1 커패시턴스 및 제1 및 제2 금속 플레이트 사이의 제2 커패시턴스에 의해 형성되는 병렬 기생 커패시턴스 부하이고, 제3 패턴층은 제3 신호라인 패턴 및 제2 경로 패턴과의 사이에서 커패시턴스를 제공하는 제3 금속 플레이트를 포함하고, 제1 신호라인 패턴 및 제2 경로 패턴의 임피던스가 제3 신호라인 패턴의 임피던스보다 작을 수 있다.In addition, according to one example, the first pattern layer further comprises a first metal plate facing the second metal plate, the parasitic capacitance load comprising a first capacitance between the second metal plate and the third signal line pattern, 1 and the second metal plate, and the third pattern layer includes a third metal plate providing capacitance between the third signal line pattern and the second path pattern And the impedances of the first signal line pattern and the second path pattern may be smaller than the impedance of the third signal line pattern.

이때, 또 하나의 예에서, 제3 신호라인 패턴은 제2 금속 플레이트와 함께 마이크로스트립 라인을 형성하고, 제3 금속 플레이트는 제2 경로 패턴의 임피던스를 일정하게 조절하도록 형성될 수 있다.At this time, in another example, the third signal line pattern may form a microstrip line together with the second metal plate, and the third metal plate may be formed to adjust the impedance of the second path pattern to be constant.

또한, 하나의 예에서, 제2 금속 플레이트 및 제1 금속 플레이트의 폭은 제3 신호라인 패턴의 폭보다 클 수 있다.
Also, in one example, the width of the second metal plate and the first metal plate may be greater than the width of the third signal line pattern.

또 하나의 예에 있어서, 비대칭 멀티레이어 기판은 모바일 기기에 사용될 수 있다.
In another example, an asymmetric multilayer substrate can be used in a mobile device.

다음으로, 전술한 문제를 해결하기 위하여, 본 발명의 제2 실시예에 따라, RF 모듈에 있어서, RF신호 전송선로가 형성된 비대칭 멀티레이어 기판이 사용되되, 비대칭 멀티레이어 기판은: 상하부를 관통하여 연결하는 관통홀이 형성된 코어층; 코어층의 상부 또는 하부에 형성되며, 관통홀과 연결되는 제1 신호라인 패턴을 포함하는 제1 패턴층; 코어층의 상하부 중 다른 하나에 형성되며, 관통홀과 연결되는 제2 경로 패턴 및 이웃하는 외곽 패턴층의 패턴과의 사이에서 커패시턴스를 제공하는 제2 금속 플레이트를 포함하는 제2 패턴층; 제2 패턴층 상에 코어층의 두께보다 적은 두께로 형성되며, 제2 경로 패턴과 연결되는 제1 비아가 형성된 제1 절연층; 및 제1 절연층 상에 형성되며, 제1 비아와 연결되는 제3 신호라인 패턴을 포함하는 제3 패턴층;을 포함하고, 코어층의 상하방향에 형성된 신호라인 패턴들 사이의 신호전송에서 임피던스 매칭을 위하여, 전송선로 상의 임피던스 부하 및 전송선로 상의 기생 커패시턴스 부하를 포함하는 임피던스 변환 회로가 형성되고, 임피던스 부하는 전송선로를 이루는 관통홀, 제2 경로 패턴 및 제1 비아의 임피던스를 포함하고, 기생 커패시턴스 부하는 제2 금속 플레이트에 의해 제공되는 상기 커패시턴스를 포함하는, RF 모듈이 제안된다.
Next, an asymmetric multilayer substrate on which an RF signal transmission line is formed is used in an RF module according to a second embodiment of the present invention. The asymmetric multilayer substrate includes: A core layer on which a through hole is formed; A first pattern layer formed on an upper portion or a lower portion of the core layer and including a first signal line pattern connected to the through hole; A second pattern layer formed on the other one of the upper and lower portions of the core layer and including a second path pattern connected to the through hole and a second metal plate for providing a capacitance between the pattern of the neighboring outer pattern layer and the second path pattern connected to the through hole; A first insulating layer formed on the second pattern layer to a thickness smaller than the thickness of the core layer and having a first via connected to the second path pattern; And a third pattern layer formed on the first insulating layer and including a third signal line pattern connected to the first via, wherein the impedance in the signal transmission between the signal line patterns formed in the vertical direction of the core layer An impedance conversion circuit including an impedance load on a transmission line and a parasitic capacitance load on a transmission line is formed for matching, the impedance load includes a through hole forming a transmission line, a second path pattern, and an impedance of the first via, The parasitic capacitance load comprises the capacitance provided by the second metal plate.

이때, 하나의 예에 따르면, 제1 패턴층은 제2 금속 플레이트와 마주하는 제1 금속 플레이트를 더 포함하고, 기생 커패시턴스 부하는 제2 금속 플레이트와 제3 신호라인 패턴 사이의 제1 커패시턴스 및 제1 및 제2 금속 플레이트 사이의 제2 커패시턴스에 의해 형성되는 병렬 기생 커패시턴스 부하이고, 제3 패턴층은 제3 신호라인 패턴 및 제2 경로 패턴과의 사이에서 커패시턴스를 제공하는 제3 금속 플레이트를 포함하고, 제1 신호라인 패턴 및 제2 경로 패턴의 임피던스가 제3 신호라인 패턴의 임피던스보다 작을 수 있다.
In this case, according to one example, the first pattern layer further includes a first metal plate facing the second metal plate, the parasitic capacitance load including a first capacitance between the second metal plate and the third signal line pattern, 1 and the second metal plate, and the third pattern layer includes a third metal plate providing capacitance between the third signal line pattern and the second path pattern And the impedances of the first signal line pattern and the second path pattern may be smaller than the impedance of the third signal line pattern.

다음으로, 전술한 문제를 해결하기 위하여, 본 발명의 제3 실시예에 따라, 상하부를 관통하여 연결하는 관통홀이 형성된 코어층을 준비하는 단계; 코어층의 상부 또는 하부에, 관통홀과 연결되는 제1 신호라인 패턴을 포함하는 제1 패턴층을 형성하는 단계; 코어층의 상하부 중 다른 하나에, 관통홀과 연결되는 제2 경로 패턴 및 이웃하는 외곽 패턴층의 패턴과의 사이에서 커패시턴스를 제공하는 제2 금속 플레이트를 포함하는 제2 패턴층을 형성하는 단계; 제2 패턴층 상에 코어층보다 적은 두께의 제1 절연층을 형성하는 단계; 제1 절연층을 관통하여 제2 경로 패턴과 연결되는 제1 비아를 형성하고, 제1 절연층 상에, 제1 비아와 연결되는 제3 신호라인 패턴을 포함하는 제3 패턴층을 형성하는 단계;를 포함하고, 코어층의 상하방향에 형성된 신호라인 패턴들 사이의 신호전송에서 임피던스 매칭을 위하여, 전송선로 상의 임피던스 부하 및 전송선로 상의 기생 커패시턴스 부하를 포함하는 임피던스 변환 회로가 형성되고, 임피던스 부하는 전송선로를 이루는 관통홀, 제2 경로 패턴 및 제1 비아의 임피던스를 포함하고, 기생 커패시턴스 부하는 제2 금속 플레이트에 의해 제공되는 상기 커패시턴스를 포함하는, 비대칭 멀티레이어 기판 제조방법이 제안된다.
Next, in order to solve the above-mentioned problems, according to a third embodiment of the present invention, there is provided a method of manufacturing a semiconductor device, comprising the steps of: preparing a core layer in which through holes connecting through upper and lower portions are formed; Forming a first pattern layer on the upper or lower portion of the core layer, the first pattern layer including a first signal line pattern connected to the through hole; Forming a second pattern layer on the other of the upper and lower portions of the core layer, the second pattern layer including a second metal pattern providing a capacitance between a second path pattern connected to the through hole and a pattern of the neighboring outer pattern layer; Forming a first insulating layer having a thickness less than that of the core layer on the second pattern layer; Forming a first via connected to the second path pattern through the first insulating layer and forming a third pattern layer including a third signal line pattern connected to the first via on the first insulating layer An impedance conversion circuit including an impedance load on a transmission line and a parasitic capacitance load on a transmission line is formed for impedance matching in signal transmission between signal line patterns formed in the vertical direction of the core layer, A second path pattern, and an impedance of the first via, and the parasitic capacitance load includes the capacitance provided by the second metal plate.

이때, 하나의 예에서, 2이상의 자연수인 N의 증가에 따라 소정의 적층구조를 N-1회만큼 적층하되, 각 회마다 이전 적층된 적층체의 최외곽 패턴층 상에 적층구조를 적층하는 단계를 더 포함할 수 있다. 이때, 적층구조의 1회 적층은: 최외각 패턴층인 제2N-3 패턴층 상에 코어층보다 적은 두께의 제2N-2 절연층을 형성하는 단계; 제2N-2 절연층을 관통하며 제2N-3 패턴층에 포함된 제2N-3 신호라인 패턴과 연결되는 제2N-2 비아를 형성하고, 제2N-2 절연층 상에, 제 2N-2 비아와 연결되는 제2N 경로 패턴 및 그라운드를 제공하는 제2N 금속 플레이트를 포함하는 제2N 패턴층을 형성하는 단계; 제2N 패턴층 상에 코어층보다 적은 두께의 제2N-1 절연층을 형성하는 단계; 및 제2N-1 절연층을 관통하며 제2N 경로 패턴과 연결되는 제2N-1 비아를 형성하고, 제2N-1 절연층 상에, 제2N-1 비아와 연결되는 제2N+1 신호라인 패턴을 포함하는 제2N+1 패턴층을 형성하는 단계;를 포함하고, 코어층을 기준으로 상하방향으로 동일 순번의 절연층들은 동시 또는 순차로 적층되고, 상하방향으로 동일 순번의 패턴층들은 순차로 적층되고, 제1 내지 제2N+1 패턴층에 의해 2N+1층의 비대칭 레이어를 형성할 수 있다.At this time, in one example, a predetermined laminated structure is stacked N-1 times in accordance with an increase of N, which is a natural number of 2 or more, and lamination of a laminated structure on the outermost pattern layer of the laminated body As shown in FIG. At this time, the one-time lamination of the laminated structure includes: forming a second N-2 insulating layer having a thickness smaller than that of the core layer on the second N-3 pattern layer as the outermost pattern layer; Forming a second N-2 via through the second N-2 insulating layer and connected to the second N-3 signal line pattern included in the second N-3 pattern layer, forming a second N-2 via on the second N- Forming a second N-patterned layer comprising a second N-path pattern coupled to the via and a second N-metal plate providing a ground; Forming a second N-1 insulating layer having a thickness smaller than that of the core layer on the second N-patterned layer; And a second N + 1 signal line pattern formed on the second N-1 insulating layer, the second N + 1 signal line connected to the second N-1 via, And forming a second N + 1 pattern layer including the second N + 1 pattern layer, wherein the insulating layers in the same order in the up and down direction are laminated simultaneously or sequentially, and the pattern layers in the same order in the up- And the asymmetric layer of the (2N + 1) -th layer can be formed by the first to (N + 1) th pattern layers.

이때, 하나의 예에 따르면, 전송선로 상의 임피던스 부하는 신호전송의 입력단과 출력단을 이루는 신호라인 패턴들 사이 경로 상에 형성된 제1 비아를 포함한 적어도 2 이상의 비아들, 제2 경로 패턴을 포함한 적어도 하나의 경로 패턴과 적어도 하나의 신호라인 패턴, 및 관통홀에 의한 임피던스 부하이고, 전송선로 상의 기생 커패시턴스 부하는 제2 금속 플레이트에 의해 제공되는 커패시턴스 및 신호전송의 입력단과 출력단을 이루는 신호라인 패턴들 사이에서 그라운드를 제공하는 적어도 하나의 금속플레이트에 의해 제공되는 커패시턴스들에 의한 커패시턴스 부하일 수 있다.
At this time, according to one example, the impedance load on the transmission line includes at least two vias including a first via formed on the path between the signal line patterns constituting the input and output terminals of the signal transmission, at least one And the parasitic capacitance load on the transmission line is a capacitance between the signal line patterns constituting the input and output terminals of the capacitance and signal transmission provided by the second metal plate, Lt; RTI ID = 0.0 > provided < / RTI > by at least one metal plate that provides ground at.

또 하나의 예에 따르면, 코어층의 상하부에 형성된 제1 신호라인 패턴 및 제2 경로 패턴의 임피던스가 제1 절연층 상에 형성된 제3 신호라인 패턴의 임피던스보다 작게 비대칭 멀티레이어 기판을 제조할 수 있다.According to another example, an asymmetric multilayer substrate can be manufactured in which the impedances of the first signal line pattern and the second path pattern formed on the upper and lower portions of the core layer are smaller than the impedance of the third signal line pattern formed on the first insulating layer have.

또 하나의 예에 있어서, 제2 금속 플레이트는 제3 신호라인 패턴에 대한 그라운드를 형성할 수 있다.
In another example, the second metal plate may form a ground for the third signal line pattern.

또한, 하나의 예에서, 제1 패턴층을 형성하는 단계에서, 제1 패턴층은 제2 금속 플레이트와 마주하는 제1 금속 플레이트를 더 포함하여 형성되고, 제3 패턴층을 형성하는 단계에서, 제3 패턴층은 제2 경로 패턴과의 사이에서 커패시턴스를 제공하는 제3 금속 플레이트를 더 포함하여 형성되고, 제3 패턴층의 제3 신호라인 패턴의 임피던스는 제1 신호라인 패턴 및 제2 경로 패턴의 임피던스보다 크고, 제3 패턴층의 제3 신호라인 패턴과 제2 금속 플레이트 사이에서 형성되는 제1 커패시턴스 및 제2 금속 플레이트와 제1 금속 플레이트 사이에서 형성되는 제2 커패시턴스가 병렬된 기생 커패시턴스 부하가 형성될 수 있다.Further, in one example, in the step of forming the first pattern layer, the first pattern layer is formed by further comprising a first metal plate facing the second metal plate, and in the step of forming the third pattern layer, The third pattern layer is formed by further including a third metal plate that provides a capacitance with the second path pattern and the impedance of the third signal line pattern of the third pattern layer is formed by the first signal line pattern and the second path pattern, The first capacitance formed between the third signal line pattern of the third pattern layer and the second metal plate, and the second capacitance formed between the second metal plate and the first metal plate are larger than the impedance of the pattern, and the parasitic capacitance A load can be formed.

이때, 또 하나의 예에서, 제3 패턴층을 형성하는 단계에서, 제3 신호라인 패턴은 제2 금속 플레이트와 함께 마이크로스트립 라인을 형성하고, 제3 금속 플레이트는 제2 경로 패턴의 임피던스를 일정하게 조절하도록 형성할 수 있다.
At this time, in another example, in the step of forming the third pattern layer, the third signal line pattern forms a microstrip line together with the second metal plate, and the third metal plate changes the impedance of the second path pattern to a constant As shown in FIG.

본 발명의 실시예에 따라, 층간 인터컨넥션의 임피던스 변환을 개선하여 저비용 설계 및 제작이 가능하고 간단한 구조의 비대칭구조로 홀수 패턴층을 갖는 고밀도의 비대칭 멀티레이어 기판을 제공할 수 있다.According to an embodiment of the present invention, it is possible to provide a high-density asymmetric multilayer substrate having an odd patterned layer with a simple structure and a simple structure which can be designed and manufactured at a low cost by improving the impedance conversion of interlayer interconnection.

또한, 본 발명의 하나의 예에서, 임피던스 변환 회로를 통한 표준 임피던스 제어가 가능하고, 적어도 하나의 그라운드 트레이스(gorund trace)를 통하여 EMI에 대한 대책을 마련하고, 고속신호의 전송에서 최적의 시그널 인터그리티(integrity)를 위한 임피던스 매칭이 구현될 수 있다.
Also, in one example of the present invention, standard impedance control through an impedance conversion circuit is possible, measures against EMI are provided through at least one ground trace, and an optimum signal interface Impedance matching for integrity can be implemented.

본 발명의 다양한 실시예에 따라 직접적으로 언급되지 않은 다양한 효과들이 본 발명의 실시예들에 따른 다양한 구성들로부터 당해 기술분야에서 통상의 지식을 지닌 자에 의해 도출될 수 있음은 자명하다.
It is apparent that various effects not directly referred to in accordance with various embodiments of the present invention can be derived by those of ordinary skill in the art from the various configurations according to the embodiments of the present invention.

도 1은 본 발명의 하나의 실시예에 따른 비대칭 멀티레이어 기판을 개략적으로 나타내는 단면도이다.
도 2는 본 발명의 또 하나의 예에 따른 비대칭 멀티레이어 기판을 개략적으로 나타내는 단면도이다.
도 3은 본 발명의 또 하나의 예에 따른 비대칭 멀티레이어 기판을 개략적으로 나타내는 단면도이다.
도 4a는 본 발명의 또 하나의 예에 따른 비대칭 멀티레이어 기판을 개략적으로 나타내는 단면도이다.
도 4b는 본 발명의 또 하나의 예에 따른 비대칭 멀티레이어 기판을 개략적으로 나타내는 단면도이다.
도 5는 도 4b에 따른 비대칭 멀티레이어 기판의 패턴 층을 개략적으로 나타내는 단면도이다.
도 6은 본 발명의 하나의 실시예에 따른 비대칭 멀티레이어 기판에서의 임피던스 변환을 개략적으로 나타내는 회로도이다.
도 7a 및 7b는 본 발명의 또 하나의 예에 따른 비대칭 멀티레이어 기판의 금속패턴 층을 개략적으로 나타내는 도면이다.
도 8a 내지 8e는 본 발명의 하나의 예에 따른 비대칭 멀티레이어 기판의 제조과정을 개략적으로 나타낸 도면이다.
도 9는 본 발명의 또 하나의 실시예에 따른 비대칭 멀티레이어 기판 제조방법을 개략적으로 나타내는 흐름도이다.
도 10은 본 발명의 또 하나의 예에 따른 비대칭 멀티레이어 기판 제조방법을 개략적으로 나타내는 흐름도이다.
도 11은 본 발명의 또 하나의 예에 따른 비대칭 멀티레이어 기판 제조방법에서 소정의 적층구조의 적층공정을 개략적으로 나타내는 흐름도이다.
도 12는 본 발명의 또 하나의 예에 따른 비대칭 멀티레이어 기판 제조방법을 개략적으로 나타내는 흐름도이다.1 is a cross-sectional view schematically showing an asymmetric multilayer substrate according to one embodiment of the present invention.
2 is a cross-sectional view schematically showing an asymmetric multilayer substrate according to another example of the present invention.
3 is a cross-sectional view schematically showing an asymmetric multilayer substrate according to another example of the present invention.
4A is a cross-sectional view schematically showing an asymmetric multilayer substrate according to another example of the present invention.
4B is a cross-sectional view schematically showing an asymmetric multilayer substrate according to another example of the present invention.
5 is a cross-sectional view schematically showing a pattern layer of the asymmetric multilayer substrate according to FIG. 4B.
6 is a circuit diagram schematically showing impedance conversion in an asymmetric multilayer substrate according to an embodiment of the present invention.
7A and 7B are views schematically showing a metal pattern layer of an asymmetric multilayer substrate according to another example of the present invention.
8A to 8E are views schematically showing a manufacturing process of an asymmetric multilayer substrate according to an example of the present invention.
9 is a flowchart schematically showing a method of manufacturing an asymmetric multilayer substrate according to another embodiment of the present invention.
10 is a flowchart schematically illustrating a method of manufacturing an asymmetric multilayer substrate according to another example of the present invention.
11 is a flowchart schematically showing a lamination process of a predetermined lamination structure in a method of manufacturing an asymmetric multilayer substrate according to another example of the present invention.
12 is a flowchart schematically showing a method of manufacturing an asymmetric multilayer substrate according to another example of the present invention.

전술한 과제를 달성하기 위한 본 발명의 실시예들이 첨부된 도면을 참조하여 설명될 것이다. 본 설명에 있어서, 동일부호는 동일한 구성을 의미하고, 중복되거나 발명의 의미를 한정적으로 해석되게 할 수 있는 부가적인 설명은 생략될 수 있다.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a block diagram showing the configuration of a first embodiment of the present invention; Fig. In the description, the same reference numerals denote the same components, and additional descriptions that may overlap or limit the meaning of the invention may be omitted.

본 명세서에서 하나의 구성요소가 다른 구성요소와 연결, 결합 또는 배치 관계에서 '직접'이라는 한정이 없는 이상, '직접 연결, 결합 또는 배치'되는 형태뿐만 아니라 그들 사이에 또 다른 구성요소가 개재됨으로써 연결, 결합 또는 배치되는 형태로도 존재할 수 있다. 또한, '상에', '상에', '하부에', '아래에' 등의 '접촉'의 의미를 내포할 수 있는 용어들이 포함된 경우도 마찬가지이다. 방향을 나타내는 용어들은 기준이 되는 요소가 뒤집어지거나 그의 방향이 바뀌는 경우 그에 따른 대응되는 상대적인 방향 개념을 내포하는 것으로 해석될 수 있다.As used herein, unless an element is referred to as being 'direct' in connection, combination, or placement with other elements, it is to be understood that not only are there forms of being 'directly connected, They may also be present in the form of being connected, bonded or disposed. The same is true of the terms "on", "on", "under", "under", and so on. Directional terms may be construed to encompass corresponding relative directional concepts as the reference element is inverted or its direction is changed.

본 명세서에 비록 단수적 표현이 기재되어 있을지라도, 발명의 개념에 반하거나 명백히 다르거나 모순되게 해석되지 않는 이상 복수의 구성 전체를 대표하는 개념으로 사용될 수 있음에 유의하여야 한다. 본 명세서에서 '포함하는', '갖는', '구비하는', '포함하여 이루어지는' 등의 기재는 하나 또는 그 이상의 다른 구성요소 또는 그들의 조합의 존재 또는 부가 가능성이 있는 것으로 이해되어야 한다.It should be noted that, even though a singular expression is described in this specification, it can be used as a concept representing the entire constitution unless it is contrary to, or obviously different from, or inconsistent with the concept of the invention. It is to be understood that the phrases "including", "having", "having", "including", and the like in the present specification are to be construed as present or absent from one or more other elements or combinations thereof.

본 명세서에서 참조되는 도면들은 본 발명의 실시예를 설명하기 위한 이상적이거나 추상적인 예시로써, 모양, 크기, 두께 등은 기술적 특징의 효과적인 설명을 위해 비례하지 않고 과장되게 표현될 수 있다.The drawings referred to in this specification are ideal or abstract examples for explaining the embodiments of the present invention, and shapes, sizes, thicknesses, and the like can be expressed in an exaggerated manner for an effective explanation of technical features.

본 명세서에서 제1, 제2, 제3, 제4, 제5, ... 제2N+1 등은 각 구성요소들 사이의 순위 내지 선후관계를 나타내기 위한 것이 아니고, 구성요소 각각을 다른 구성들과 구별짓기 위한 용어일 뿐이다.
In this specification, the first, second, third, fourth, fifth,..., 2N + 1, etc. are not intended to represent the ranking or posterior relationship among the respective components, It is only a term to distinguish it from the others.

우선, 본 발명의 제1 실시예들에 따른 비대칭 멀티레이어 기판을 도면을 참조하여 구체적으로 살펴본다.First, the asymmetric multilayer substrate according to the first embodiment of the present invention will be described in detail with reference to the drawings.

도 1은 본 발명의 하나의 실시예에 따른 비대칭 멀티레이어 기판을 개략적으로 나타내는 단면도이고, 도 2는 본 발명의 또 하나의 예에 따른 비대칭 멀티레이어 기판을 개략적으로 나타내는 단면도이고, 도 3은 본 발명의 또 하나의 예에 따른 비대칭 멀티레이어 기판을 개략적으로 나타내는 단면도이고, 도 4a는 본 발명의 또 하나의 예에 따른 비대칭 멀티레이어 기판을 개략적으로 나타내는 단면도이고, 도 4b는 본 발명의 하나의 예에 따른 비대칭 멀티레이어 기판을 개략적으로 나타내는 단면도이고, 도 5는 도 4b에 따른 비대칭 멀티레이어 기판의 금속패턴 층을 개략적으로 나타내는 단면도이고, 도 6은 본 발명의 하나의 실시예에 따른 비대칭 멀티레이어 기판에서의 임피던스 변환을 개략적으로 나타내는 회로도이고, 도 7a는 본 발명의 하나의 예에 따른 비대칭 멀티레이어 기판의 금속패턴 층을 개략적으로 나타내는 평면도이고, 도 7b는 본 발명의 하나의 예에 따른 비대칭 멀티레이어 기판의 금속패턴 층을 개략적으로 나타내는 사시도이다.
FIG. 1 is a cross-sectional view schematically showing an asymmetric multilayer substrate according to one embodiment of the present invention, FIG. 2 is a cross-sectional view schematically showing an asymmetric multilayer substrate according to another example of the present invention, 4A is a cross-sectional view schematically showing an asymmetric multilayer substrate according to another example of the present invention, and FIG. 4B is a cross-sectional view schematically showing one asymmetric multilayer substrate according to another embodiment of the present invention. 5 is a cross-sectional view schematically showing an asymmetric multilayer substrate according to an exemplary embodiment of the present invention, FIG. 5 is a cross-sectional view schematically showing a metal pattern layer of an asymmetric multilayer substrate according to FIG. FIG. 7A is a circuit diagram schematically illustrating impedance conversion in a layer substrate according to one example of the present invention The other is a plan view schematically showing a metal pattern layer of the asymmetric multi-layer substrate, and Fig. 7b is a perspective view schematically illustrating a metal pattern layer of the asymmetric multi-layer substrate in accordance with one embodiment of the present invention.

도 1 내지 6을 참조하여, 본 발명 비대칭 멀티레이어 기판의 실시예들을 살펴본다. 이때, 도 1, 4a, 4b 및 5는 3층 구조의 패턴층들을 갖는 비대칭 멀티레이어 기판의 예를 도시하고 있고, 도 2는 5층 구조의 예, 도 3은 7층 구조의 예를 도시하고 있다. 또한, 도 6은 임피턴스 변환회로도를 나타내고 있다.Referring to Figs. 1 to 6, embodiments of the asymmetric multilayer substrate of the present invention will be described. 1, 4A, 4B and 5 show an example of an asymmetric multilayer substrate having pattern layers of a three-layer structure, Fig. 2 shows an example of a five-layer structure, Fig. 3 shows an example of a seven- have. Fig. 6 shows an impedance conversion circuit diagram.

도 1 내지 5를 참조하면, 본 발명의 제1 실시예에 따른 비대칭 멀티레이어 기판은 코어층(20), 제1 패턴층(10), 제2 패턴층(30), 제1 절연층(40) 및 제3 패턴층(50)을 포함한다. 하나의 예에서, 비대칭 멀티레이어 기판은 RF 모듈의 기판에 적용되어 모바일 기기에 사용될 수 있다.1 to 5, an asymmetric multilayer substrate according to a first embodiment of the present invention includes a core layer 20, a first pattern layer 10, a second pattern layer 30, a first insulating layer 40 And a third pattern layer 50. The second pattern layer 50 is formed of a second pattern layer. In one example, an asymmetric multilayer substrate can be applied to a substrate of an RF module and used in a mobile device.

이하에서, 코어층(20), 제1 패턴층(10), 제2 패턴층(30), 제1 절연층(40) 및 제3 패턴층(50)의 순서로 설명할 것이다.
Hereinafter, the core layer 20, the first pattern layer 10, the second pattern layer 30, the first insulating layer 40, and the third pattern layer 50 will be described in this order.

도 1, 2, 3, 4a 및 4b를 참조하면, 코어층(20)은 상하부를 관통하여 연결하는 관통홀(20a)을 포함하고 있다. 코어층(20)은 제1 절연층(40)보다 두꺼운 두께로 형성될 수 있다. 이때, 코어층(20)은 제1 패턴층(10)으로부터 제2 패턴층(30) 및 제3 패턴층(50)을 분리하는 역할을 한다. 하나의 예에서, 코어층(20)은 일반적인 코어 재질 또는 저 손실 재질의 코어로 이루어질 수 있으며, 이에 한정되지 않는다. 코어층(20)은 상하부에 형성되는 패턴층들이 전기적으로 분리되도록 제1 절연층(40)보다 두꺼운 절연재료를 사용할 수 있다. 도 5에서는 관통홀(20a)이 형성된 층이 코어층(20)에 해당된다. Referring to FIGS. 1, 2, 3, 4a and 4b, the core layer 20 includes a through hole 20a which penetrates through the upper and lower portions. The core layer 20 may be thicker than the first insulating layer 40. At this time, the core layer 20 separates the second pattern layer 30 and the third pattern layer 50 from the first pattern layer 10. In one example, the core layer 20 may be made of a common core material or a core of low loss material, but is not limited thereto. The core layer 20 may use an insulating material thicker than the first insulating layer 40 so that the pattern layers formed on the upper and lower portions are electrically separated. In FIG. 5, the layer in which the through hole 20a is formed corresponds to the core layer 20.

또한, 관통홀(20a)은 홀 내부 표면에 도전성 물질이 코팅되거나 홀 전부가 도전성 물질로 채워지도록 형성될 수 있다. 이때, 도전성 물질은 적층 기판의 비아의 코팅 또는 충진에 사용되는 물질일 수 있고, 예컨대, Al, Cu, Ag 등이 이에 해당될 수 있으나, 이에 한정되지 않는다. 하나의 예에서, 도전성 물질로 Cu가 사용될 수 있다.
The through hole 20a may be formed such that a conductive material is coated on the inner surface of the hole or the entire hole is filled with a conductive material. At this time, the conductive material may be a material used for coating or filling vias of the laminated substrate, and examples thereof include, but are not limited to, Al, Cu, and Ag. In one example, Cu may be used as the conductive material.

도 1, 2, 3, 4a 및 4b를 참조하면, 제1 패턴층(10)이 코어층(20) 상부 또는 하부에 형성된다. 이하에서, 도 1, 3, 4a 및 4b에 도시된 바와 같이, 제1 패턴층(10)이 코어층(20) 하부에 형성된 예를 중심으로 설명될 것이지만, 도 2에 도시된 바와 같이 제1 패턴층(10)이 코어층(20) 상부에 형성될 수도 있다. 이때, 제1 패턴층(10)은 코어층(20)에 형성된 관통홀(20a)과 연결되는 제1 신호라인 패턴(11)을 포함하고 있다. 이때, 제1 패턴층(10)은 적층 기판의 금속 패턴에 사용되는 도전성 금속을 사용하여 형성될 수 있다. 도전성 금속으로는, 예컨대 Cu 재질을 사용할 수 있고, 이에 한정되지는 않는다. 하나의 예에서, 3층 구조의 예를 참조하면, 제1 패턴층(10)에는 높은 방열 요소들(thermal dissipation factors)을 갖는 구성들이 배치될 수 있다. 또한, 3층 구조의 예를 참조하면, 제1 패턴층(10)은 코어층(20)을 중심으로 제3 패턴층(50) 및 제2 패턴층(30)의 반대편에 배치되므로, 제3 패턴층(50) 및 제2 패턴층(30)보다 노이즈에 덜 민감할 수 있다.Referring to FIGS. 1, 2, 3, 4a and 4b, a first pattern layer 10 is formed on top or bottom of the core layer 20. Hereinafter, as shown in Figs. 1, 3, 4A, and 4B, the first pattern layer 10 will be described with reference to an example in which the first pattern layer 10 is formed under the core layer 20, The pattern layer 10 may be formed on the core layer 20. The first pattern layer 10 includes a first signal line pattern 11 connected to the through hole 20a formed in the core layer 20. At this time, the first pattern layer 10 may be formed using a conductive metal used for the metal pattern of the laminated substrate. As the conductive metal, for example, a Cu material can be used, but the present invention is not limited thereto. In one example, referring to the example of a three-layer structure, the first pattern layer 10 may be arranged with structures having high thermal dissipation factors. The first pattern layer 10 is disposed on the opposite side of the third pattern layer 50 and the second pattern layer 30 with respect to the core layer 20, Can be less sensitive to noise than the pattern layer (50) and the second pattern layer (30).

도 1, 2, 3, 4a 및 4b를 참조하면, 제1 패턴층(10)의 제1 신호라인 패턴(11)은 코어층(20)의 관통홀(20a)과 연결된다. 제1 신호라인 패턴(11)은 관통홀(20a)을 통해 제2 패턴층(30)의 제2 경로 패턴(33)과의 사이에서 신호 전달을 수행한다. 하나의 예에서, 제1 신호라인 패턴(11)은 제2 경로 패턴(33)으로부터 관통홀(20a)을 통해 신호를 전달받을 수 있다. 예컨대, 제1 신호라인 패턴(11)은 전달받은 신호를 금속 패턴 포트를 통해 외부로 전달할 수 있다. 이때, 금속 패턴 포트는 외부와 연결되는 단자일 수 있다. 예컨대, 제1 신호라인 패턴(11)은 전달받은 신호를 금속 패턴 포트를 통해 외부로 전달하는 배선 패턴으로, 예컨대, 전력분배망(PDN, Power Distribution Network) 패턴 또는 다른 신호배선 패턴일 수 있다. 예컨대, 도 1, 4a, 4b 및/또는 5의 3층 구조에서 제1 신호라인 패턴(11)은 파워라인, 즉 PDN 패턴이고 제3 신호라인 패턴(51)은 RF 신호라인일 수 있다.Referring to FIGS. 1, 2, 3, 4a and 4b, the first signal line pattern 11 of the first pattern layer 10 is connected to the through hole 20a of the core layer 20. The first signal line pattern 11 performs signal transmission with the second path pattern 33 of the second pattern layer 30 through the through hole 20a. In one example, the first signal line pattern 11 may receive a signal from the second path pattern 33 through the through hole 20a. For example, the first signal line pattern 11 may transmit the received signal to the outside via the metal pattern port. At this time, the metal pattern port may be a terminal connected to the outside. For example, the first signal line pattern 11 may be a wiring pattern for transferring the received signal to the outside through the metal pattern port, for example, a power distribution network (PDN) pattern or another signal wiring pattern. For example, in the three-layer structure of FIGS. 1, 4A, 4B and / or 5, the first signal line pattern 11 may be a power line or PDN pattern and the third signal line pattern 51 may be an RF signal line.

또한, 하나의 예에서, 제1 신호라인 패턴(11)의 임피던스는 제3 패턴층(50)의 제3 신호라인 패턴(51)의 임피던스보다 작을 수 있다. 제1 패턴층(10)의 제1 신호라인 패턴(11)은 스트라이프(stripe) 라인으로 이루어질 수 있다. 이때, 제1 신호라인 패턴(11)의 폭이 제3 신호라인 패턴(51)의 폭보다 넓을 수 있다.
In addition, in one example, the impedance of the first signal line pattern 11 may be smaller than the impedance of the third signal line pattern 51 of the third pattern layer 50. The first signal line pattern 11 of the first pattern layer 10 may be a stripe line. At this time, the width of the first signal line pattern 11 may be wider than the width of the third signal line pattern 51.

또한, 도 4a, 4b, 5, 7a 및 7b를 참조하면, 제1 패턴층(10)은 제2 금속 플레이트(31)와 마주하는 제1 금속 플레이트(12)를 더 포함할 수 있다. 이때, 제1 패턴층(10)의 제1 금속 플레이트(12)는 제2 패턴층(30)의 제2 금속 플레이트(31)와의 사이에서 제2 커패시턴스(도 5의 C23 참조)를 갖도록 배치될 수 있다. 예컨대, 도 5을 참조하면, 제2 커패시턴스(도 5의 C23 참조)는 제3 신호라인 패턴(51)으로부터 제1 신호라인 패턴(11)으로의 신호 전달시 기생 커패시턴스가 되며, 제3 신호라인 패턴(51)과 제1 신호라인 패턴(11) 사이의 신호전송에서 임피던스 매칭을 위하여 임피던스 변환 회로의 일부를 형성할 수 있다. 제2 커패시턴스(도 5의 C23 참조)는 제3 신호라인 패턴(51)과 제1 신호라인 패턴(11) 사이의 신호 전달 경로 상의 전체 기생 커패시턴스를 조절하는 역할을 할 수 있다. 이때, 제1 금속 플레이트(12)는 제2 금속 플레이트(31)와의 사이에서 제2 커패시턴스(도 5의 C23 참조)를 제공하는 것으로서, 예컨대, 그라운드 패턴이거나 다른 신호라인 패턴일 수 있다. 예컨대, 제1 금속 플레이트(12)는 그라운드 및 파워라인으로 모두 사용 가능하며, 제2 커패시턴스를 형성할 수 있도록 평면 플레이트이면 족하다.Referring to FIGS. 4A, 4B, 5, 7A and 7B, the first pattern layer 10 may further include a first metal plate 12 facing the second metal plate 31. At this time, the first metal plate 12 of the first pattern layer 10 is arranged so as to have a second capacitance (see C 23 in FIG. 5) between the second metal plate 31 and the second pattern layer 30 . For example, referring to FIG. 5, the second capacitance (see C 23 in FIG. 5) becomes a parasitic capacitance when the signal is transmitted from the third signal line pattern 51 to the first signal line pattern 11, It is possible to form a part of the impedance conversion circuit for impedance matching in the signal transmission between the line pattern 51 and the first signal line pattern 11. [ The second capacitance (see C 23 in FIG. 5) may serve to adjust the total parasitic capacitance on the signal transmission path between the third signal line pattern 51 and the first signal line pattern 11. At this time, the first metal plate 12 provides a second capacitance (see C 23 in FIG. 5) with the second metal plate 31 and may be, for example, a ground pattern or another signal line pattern. For example, the first metal plate 12 may be used both as a ground and a power line, and a flat plate may be sufficient to form a second capacitance.

예컨대, 제1 금속 플레이트(12)와 제2 금속 플레이트(31) 사이에 형성되는 제2 커패시턴스는 제2 금속 플레이트(31)와 제3 신호라인 패턴(51) 사이에 형성되는 제1 커패시턴스와 병렬되어 제3 신호라인 패턴(51)과 제1 신호라인 패턴(11) 사이의 신호 전달 경로 상의 임피던스 변환 회로의 기생 커패시턴스 부하(도 6의 Ct 참조)를 형성할 수 있다.For example, the second capacitance formed between the first metal plate 12 and the second metal plate 31 is parallel to the first capacitance formed between the second metal plate 31 and the third signal line pattern 51, (See Ct in Fig. 6) of the impedance conversion circuit on the signal transmission path between the third signal line pattern 51 and the first signal line pattern 11 can be formed.

또한, 제1 금속 플레이트(12)의 폭은 제3 신호라인 패턴(51)의 폭보다 클 수 있다. 이때, 제1 금속 플레이트(12)의 폭은 코어층(20)의 두께 또는 관통홀(20a)의 높이와 대략 1:1 비를 가질 수 있고, 제1 금속 플레이트(12)의 폭은 제2 금속 플레이트(31)의 폭과 같도록 할 수 있다. 이때, 제3 신호라인 패턴(51)과 제1 신호라인 패턴(11) 사이의 신호 전달 경로 상의 전체 기생 커패시턴스를 조절하는 제2 커패시턴스가 형성되면 족하므로, 제1 금속 플레이트(12)의 폭의 비가 한정될 필요가 없다.
In addition, the width of the first metal plate 12 may be larger than the width of the third signal line pattern 51. At this time, the width of the first metal plate 12 may have a ratio of about 1: 1 with the thickness of the core layer 20 or the height of the through hole 20a, The width of the metal plate 31 can be made equal to the width of the metal plate 31. At this time, it suffices to form a second capacitance for adjusting the total parasitic capacitance on the signal transmission path between the third signal line pattern 51 and the first signal line pattern 11, so that the width of the first metal plate 12 The ratio need not be limited.

다음, 도 1, 2, 3, 4a 및 4b를 참조하면, 제2 패턴층(30)이 코어층(20) 상에 형성된다. 이때, 제2 패턴층(30)은 코어층(20)을 기준으로 제1 패턴층(10)의 반대편 측에 형성된다. 제2 패턴층(30)은 제2 금속 플레이트(31)와 제2 경로 패턴(33)을 포함하고 있다. 제2 패턴층(30) 또한 제1 패턴층(10)과 마찬가지로 적층 기판의 금속 패턴에 사용되는 도전성 금속, 예컨대 Cu 재질의 금속을 사용하여 형성될 수 있다. 제2 패턴층(30)의 제2 경로 패턴(33)은 코어층(20)에 형성된 관통홀(20a)과 연결된다. 제2 금속플레이트(31)는 이웃하는 외곽 패턴층의 패턴과의 사이에서 커패시턴스를 제공한다. 제2 금속플레이트(31)에 의해 제공되는 기생 커패시턴스 부하는 제3 신호라인 패턴(51)과 제1 신호라인 패턴(11) 사이의 신호전송에서 임피던스 매칭을 위한 회로의 일부를 구성할 수 있다. 예컨대, 이때, 기생 커패시턴스 부하는 제2 금속 플레이트(31)와 제3 신호라인 패턴(51) 사이의 커패시턴스일 수 있고, 또는 도 4b 및 5를 참조하면, 제2 금속 플레이트(31)와 제3 신호라인 패턴(51) 사이의 제1 커패시턴스 및 제2 금속 플레이트(31)와 제1 금속 플레이트(12) 사이의 제2 커패시턴스로 이루어진 병렬 커패시턴스일 수 있다. Next, referring to FIGS. 1, 2, 3, 4a and 4b, a second pattern layer 30 is formed on the core layer 20. At this time, the second pattern layer 30 is formed on the opposite side of the first pattern layer 10 with respect to the core layer 20. The second pattern layer 30 includes a second metal plate 31 and a second path pattern 33. The second pattern layer 30 may also be formed using a conductive metal such as a Cu metal used for the metal pattern of the laminated substrate in the same manner as the first pattern layer 10. The second path pattern 33 of the second pattern layer 30 is connected to the through hole 20a formed in the core layer 20. The second metal plate 31 provides a capacitance between the pattern of the neighboring outer pattern layers. The parasitic capacitance load provided by the second metal plate 31 can constitute a part of the circuit for impedance matching in the signal transmission between the third signal line pattern 51 and the first signal line pattern 11. [ For example, at this time, the parasitic capacitance load may be the capacitance between the second metal plate 31 and the third signal line pattern 51, or with reference to Figures 4b and 5, the second metal plate 31 and the third A first capacitance between the signal line pattern 51 and a second capacitance between the second metal plate 31 and the first metal plate 12. [

또는, 도시되지 않았으나, 제2 금속 플레이트(31)와 제3 신호라인 패턴(51) 사이의 커패시턴스, 즉 제1 커패시턴스, 및 제2 금속 플레이트(31)와 제1 신호라인 패턴(11) 사이의 커패시턴스에 의한 병렬 커패시턴스일 수 있다.The capacitance between the second metal plate 31 and the third signal line pattern 51 and the second capacitance between the second metal plate 31 and the first signal line pattern 11, May be a parallel capacitance due to the capacitance.

도 5를 참조하면, 제2 패턴층(30)의 제2 금속 플레이트(31)는 제3 패턴층(50)의 제3 신호라인 패턴(51)과의 사이에 제1 커패시턴스(도 5의 C12 참조)를 제공한다. 제2 금속 플레이트(31)는 제1 패턴층(10)의 제1 신호라인 패턴(11)으로의 신호 전달과정에서 로우 임피던스로 전달되도록 신호라인과의 사이에서 폐쇄적 커플링을 제공하면서 제3 신호라인 패턴(51)에 대한 향상된 임피던스 매칭을 제공할 수 있다. 예컨대, 제2 금속 플레이트(31)는 제3 신호라인 패턴(51)에 대한 그라운드로서 작용할 수 있다. 예컨대, 제2 금속 플레이트(31)는 제3 신호라인 패턴(51)과 사이에 커패시턴스를 제공할 수 있는 평면 플레이트 형상으로, 예컨대, 파워 라인이거나 그라운드 패턴일 수도 있다.5, the second metal plate 31 of the second pattern layer 30 is connected to the third signal line pattern 51 of the third pattern layer 50 by a first capacitance (C 12 ). The second metal plate 31 provides closed coupling between the first pattern layer 10 and the signal line so that the first pattern layer 10 is transferred to the first signal line pattern 11 in a low impedance state, It is possible to provide an improved impedance matching to the line pattern 51. For example, the second metal plate 31 may serve as a ground for the third signal line pattern 51. [ For example, the second metal plate 31 may be in the form of a flat plate, which may provide capacitance between the third signal line pattern 51 and, for example, a power line or a ground pattern.

이때, 제2 금속 플레이트(31)와 제3 신호라인 패턴(51) 사이에 형성되는 제1 커패시턴스(도 5의 C12 참조)는 제3 신호라인 패턴(51)으로부터 제1 신호라인 패턴(11)로의 신호 전달시 임피던스 매칭을 위한 임피던스 변환 회로의 일부를 형성할 수 있다. The first capacitance (see C 12 in FIG. 5) formed between the second metal plate 31 and the third signal line pattern 51 is shifted from the third signal line pattern 51 to the first signal line pattern 11 A part of the impedance conversion circuit for impedance matching can be formed.

또한, 하나의 예에서, 도 4a, 4b, 5, 7a 및 7b를 참조하면, 제2 금속 플레이트(31)는 제1 패턴층(10), 예컨대 제1 금속 플레이트(12)와의 사이에 제2 커패시턴스(도 5의 C23 참조)를 갖도록 배치될 수 있다. 이때, 제2 커패시턴스(도 5의 C23 참조)는 제3 신호라인 패턴(51)으로부터 제1 신호라인 패턴(11)으로의 신호 전달시 기생 커패시턴스가 되며 전체 기생 커패시턴스를 조절하는 역할을 할 수 있다. 이에 따라, 제2 커패시턴스(도 5의 C23 참조)는 제3 신호라인 패턴(51)과 제1 신호라인 패턴(11)의 임피던스 매칭을 위한 임피던스 변환 회로의 일부를 형성할 수 있다.4A, 4B, 5, 7A and 7B, the second metal plate 31 is bonded to the first pattern layer 10, such as the first metal plate 12, (See C 23 in FIG. 5). At this time, the second capacitance (see C 23 in FIG. 5) becomes a parasitic capacitance at the time of transferring the signal from the third signal line pattern 51 to the first signal line pattern 11 and can control the entire parasitic capacitance have. Accordingly, the second capacitance (see C 23 in FIG. 5) can form a part of the impedance conversion circuit for impedance matching between the third signal line pattern 51 and the first signal line pattern 11.

하나의 예에서, 제2 금속 플레이트(31)는 제3 패턴층(50)의 제3 신호라인 패턴(51)에 그라운드로 작용하면서 제3 신호라인 패턴(51)과 함께 마이크로스트립 라인을 형성할 수 있다. 또한, 제2 금속 플레이트(31)의 폭은 제3 신호라인 패턴(51)의 폭보다 클 수 있다.In one example, the second metal plate 31 forms a microstrip line with the third signal line pattern 51 while acting as a ground to the third signal line pattern 51 of the third pattern layer 50 . In addition, the width of the second metal plate 31 may be larger than the width of the third signal line pattern 51.

또한, 하나의 예에 따른 비대칭 빌드-업(build-up) 구조에서는 금속패턴 층의 신호 전달에 관계되는 절연 물질(dielectric material) 두께(T)에 대한 금속패턴 라인의 폭(W)의 애스펙트 비(aspect ratio)가 대략 1:1이 될 수 있다. 예컨대, 제2 금속 플레이트(31)의 폭은 코어층(20)의 두께 혹은 제1 비아(40a)의 높이와 대략 1:1 비를 가질 수 있다. 또한, 제2 금속 플레이트(31)의 폭은 제1 금속 플레이트(12)의 폭과 실질적으로 동일하게 할 수 있다. 위의 예시에도 불구하고, 제3 신호라인 패턴(51)과 제1 신호라인 패턴(11) 사이의 신호 전달 경로 상의 기생 커패시턴스 부하를 형성하여 전송 임피던스를 매칭시키기 위한 것이므로, 타 패턴층과의 사이에서 형성된 커패시턴스에 의해 임피던스 매칭이 이루어지면 족하므로, 제2 금속 플레이트(31)의 폭의 비가 한정될 필요가 없다.
In an asymmetric build-up structure according to one example, the aspect ratio of the width (W) of the metal pattern line to the dielectric material thickness (T) related to the signal transmission of the metal pattern layer the aspect ratio can be about 1: 1. For example, the width of the second metal plate 31 may have a ratio of approximately 1: 1 to the thickness of the core layer 20 or the height of the first via 40a. In addition, the width of the second metal plate 31 may be substantially the same as the width of the first metal plate 12. [ The parasitic capacitance load on the signal transmission path between the third signal line pattern 51 and the first signal line pattern 11 is formed to match the transmission impedance, The width of the second metal plate 31 does not need to be limited.

또한, 제2 패턴층(30)의 제2 경로 패턴(33)은 코어층(20)의 관통홀(20a)에 연결되어 있다. 이때, 제2 경로 패턴(33)은 관통홀(20a)을 통해 제1 패턴층(10)의 제1 신호라인 패턴(11)과 연결된다. 또한, 제2 경로 패턴(33)은 제2 패턴층(30) 상부의 제1 절연층(40)에 형성된 제1 비아(40a)를 통해 제3 패턴층(50)의 제3 신호라인 패턴(51)과 연결된다. 이에 따라, 제2 경로 패턴(33)은 제1 비아(40a)와 관통홀(20a)을 통하여 제3 패턴층(50)의 제3 신호라인 패턴(51)과 제1 패턴층(10)의 제1 신호라인 패턴 또는 금속 패턴 포트 사이에서 신호의 전달을 수행할 수 있고, 이때, 제2 경로 패턴(33)은 예컨대, 입출력(I/O) 라인 패턴이거나 기타 다른 신호전달 라인일 수 있다. 예컨대, 제3 신호라인 패턴(51)을 통해 입력된 신호는 제1 비아(40a), 제2 경로 패턴(33) 및 관통홀(20a)을 통해 제1 패턴층(10)의 제1 신호라인 패턴(11)으로 전달될 수 있다. 이때, 제2 경로 패턴(33) 및 제1 신호라인 패턴(11)의 임피던스는 제3 패턴층(50)의 제3 신호라인 패턴(51)의 임피던스보다 작을 수 있다. 이에 따라, 제3 패턴층(50)의 제3 신호라인 패턴(51)으로부터 제2 경로 패턴(33)을 통하여 제1 패턴층(10)의 제1 신호라인 패턴(11)으로의 신호 전송이 원활해질 수 있다.The second path pattern 33 of the second pattern layer 30 is connected to the through hole 20a of the core layer 20. At this time, the second path pattern 33 is connected to the first signal line pattern 11 of the first pattern layer 10 through the through hole 20a. The second path pattern 33 is formed on the third signal line pattern of the third pattern layer 50 through the first via 40a formed in the first insulating layer 40 on the second pattern layer 30 51). The second path pattern 33 is electrically connected to the third signal line pattern 51 and the first pattern layer 10 of the third pattern layer 50 through the first via 40a and the through hole 20a. The second path pattern 33 may be, for example, an input / output (I / O) line pattern or some other signal transmission line. For example, a signal input through the third signal line pattern 51 is transmitted through the first via 40a, the second path pattern 33, and the through hole 20a, Pattern 11 as shown in Fig. The impedance of the second path pattern 33 and the first signal line pattern 11 may be smaller than the impedance of the third signal line pattern 51 of the third pattern layer 50. The signal transmission from the third signal line pattern 51 of the third pattern layer 50 to the first signal line pattern 11 of the first pattern layer 10 through the second path pattern 33 It can be smooth.

제2 경로 패턴(33) 및 제3 신호라인 패턴(51)은 노이즈에 민감한 신호 전송라인인데, 이때, EMI와 노이즈 레벨을 줄이기 위해 기준 그라운드에 대한 폐쇄적 커플링(closed coupling)이 요구될 수 있다. 이에 따라, 예컨대 3층 구조의 비대칭 기판의 경우에 도 4b, 5, 7a 및 7b를 참조하면, 제2 경로 패턴(33)은 제3 패턴층(50)의 제3 금속 플레이트(53)와 폐쇄적 커플링(closed coupling)을 이룰 수 있다. 그리고, 도 1, 2, 3, 4a, 4b, 5, 7a 및 7b를 참조하면, 제3 신호라인 패턴(51)은 제2 금속 플레이트(31)와 폐쇄적 커플링(closed coupling)을 이룰 수 있다.The second path pattern 33 and the third signal line pattern 51 are noise-sensitive signal transmission lines, in which closed coupling to the reference ground may be required to reduce the EMI and noise level . 4B, 5A, and 7B in the case of an asymmetric substrate having a three-layer structure, for example, the second path pattern 33 is formed between the third metal plate 53 of the third pattern layer 50 and the third metal plate 53, A closed coupling can be achieved. Referring to Figs. 1, 2, 3, 4a, 4b, 5, 7a and 7b, the third signal line pattern 51 can form a closed coupling with the second metal plate 31 .

또한, 도 4b, 5, 7a 및 7b를 참조하면, 제2 패턴층(30)의 제2 경로 패턴(33)은 제3 패턴층(50)의 제3 금속 플레이트(53)와의 폐쇄적 커플링에 의한 커패시턴스 때문에 혼선(crosstalk) 감소와 노이즈 감소의 이점을 제공할 수 있다.4B, 5, 7A, and 7B, the second path pattern 33 of the second pattern layer 30 is formed in a closed coupling with the third metal plate 53 of the third pattern layer 50 Can provide the advantages of crosstalk reduction and noise reduction due to the capacitance caused by the capacitance.

제2 패턴층(30)의 제2 경로 패턴(33)은 스트라이프(stripe) 라인으로 이루어질 수 있다. 이때, 제2 경로 패턴(33) 및 제1 신호라인 패턴(11)이 제3 신호라인 패턴(51)보다 작은 임피던스를 갖도록 제2 경로 패턴(33) 및 제1 신호라인 패턴(11)의 폭이 제3 신호라인 패턴(51)의 폭보다 넓을 수 있다.
The second path pattern 33 of the second pattern layer 30 may be a stripe line. At this time, the width of the second path pattern 33 and the width of the first signal line pattern 11 are set such that the second path pattern 33 and the first signal line pattern 11 have an impedance smaller than that of the third signal line pattern 51, May be wider than the width of the third signal line pattern (51).

계속하여, 도 1, 2, 3, 4a 및 4b를 참조하면, 제1 절연층(40)은 제2 패턴층(30) 상에 코어층(20)의 두께(t1)보다 작은 두께(t2)로 형성된다. 제2 패턴층(30)과 제3 패턴층(50) 사이에 제1 절연층(40)이 형성되어 있다. 코어층(20)의 두께(t1)이 두꺼운 반면 제1 절연층(40)의 두께(t2)는 고밀도 적층을 위해 가능한 작게 형성될 수 있다. 이에 따라, 제1 절연층(40)의 상하부에 형성된 제3 신호라인 패턴(51)과 제2 금속 플레이트(31) 사이에 형성된 타이트한 전기적 커필링은 전송 임피던스 감소에 도움이 되며, 그에 따라 커먼-모드 EMI 및 혼선(crosstalk)을 줄일 수 있다. 또한, 제1 절연층(40)에는 제2 패턴층(30)의 제2 경로 패턴(33)과 제3 패턴층(50)의 제3 신호라인 패턴(51)을 도통시키는 제1 비아(40a)가 형성되어 있다. 제1 절연층(40)을 형성하는 물질로는 적층 기판에 사용되는 절연 물질을 사용할 수 있고, 이때, 저 유전율(Dk) 패시베이션 물질을 사용할 수 있다. 이때, 제1 비아(40a)는 제2 경로 패턴(33) 및 관통홀(20a)과 함께, 제3 신호라인 패턴(51)과 제1 신호라인 패턴(11) 사이의 신호전송에서 임피던스 매칭을 위한 임피던스 변환 회로의 일부인 임피던스 부하(100, 100a)를 구성할 수 있다. 1, 2, 3, 4a and 4b, the first insulating layer 40 is formed on the second pattern layer 30 with a thickness t2 smaller than the thickness t1 of the core layer 20, . A first insulating layer 40 is formed between the second pattern layer 30 and the third pattern layer 50. The thickness t1 of the core layer 20 is thick while the thickness t2 of the first insulating layer 40 can be formed as small as possible for high density lamination. Accordingly, tight electrical kerfing formed between the third signal line pattern 51 and the second metal plate 31 formed on the upper and lower portions of the first insulation layer 40 helps to reduce the transmission impedance, Mode EMI and crosstalk can be reduced. The first insulating layer 40 is provided with a first via pattern 40a for electrically connecting the second path pattern 33 of the second pattern layer 30 and the third signal line pattern 51 of the third pattern layer 50, Is formed. As the material for forming the first insulating layer 40, an insulating material used for a laminate substrate may be used, and a low dielectric constant (Dk) passivation material may be used. At this time, the first via 40a, together with the second path pattern 33 and the through hole 20a, performs impedance matching in signal transmission between the third signal line pattern 51 and the first signal line pattern 11 The impedance loads 100 and 100a, which are a part of the impedance conversion circuit, can be configured.

예컨대, 제2 패턴층(30)과 제3 패턴층(50) 사이의 제1 절연층(40)은 제3 패턴층(50)의 제3 신호라인 패턴(51)의 폭과 대략 1:1 정도의 두께를 가질 수 있으나 이에 한정되지 않는다. 도 5에서는 제1 비아(40a)가 형성된 층이 제1 절연층(40)에 해당된다. 이때, 제1 비아(40a)는 관통홀(20a)과 마찬가지로 적층 기판의 비아의 코팅 또는 충진에 사용되는 도전성 물질로 홀 내부 표면을 코팅하거나 홀 전부를 채워서 형성될 수 있다. 이때, 도전성 물질은, 예컨대, Al, Cu, Ag 등이 이에 해당될 수 있으나, 이에 한정되지 않는다.
For example, the first insulating layer 40 between the second pattern layer 30 and the third pattern layer 50 has a width of about 1: 1 (the width of the third signal line pattern 51 of the third pattern layer 50) But it is not limited thereto. In FIG. 5, the layer in which the first via 40a is formed corresponds to the first insulating layer 40. In this case, the first vias 40a may be formed by coating the inner surface of the hole with a conductive material used for coating or filling the vias of the laminate substrate, or filling the entire hole, like the through hole 20a. Here, the conductive material may be, for example, Al, Cu, Ag or the like, but is not limited thereto.

또한, 도 1, 2, 3, 4a 및 4b를 참조하면, 제3 패턴층(50)은 제1 절연층(40) 상에 형성된다. 즉, 제2 패턴층(30) 상에 형성된 제1 절연층(40) 상에 제3 패턴층(50)이 형성된다. 이때, 제3 패턴층(50)은 제1 절연층(40)에 형성된 제1 비아(40a)와 연결되는 제3 신호라인 패턴(51)을 포함하고 있다. 제3 패턴층(50) 또한 제2 패턴층(30)이나 제1 패턴층(10)과 마찬가지로 적층 기판의 신호라인 패턴에 사용되는 도전성 금속, 예컨대 Cu 재질의 금속을 사용하여 형성될 수 있다.1, 2, 3, 4A, and 4B, the third pattern layer 50 is formed on the first insulating layer 40. In addition, That is, the third pattern layer 50 is formed on the first insulating layer 40 formed on the second pattern layer 30. At this time, the third pattern layer 50 includes a third signal line pattern 51 connected to the first via 40a formed in the first insulating layer 40. The third pattern layer 50 may also be formed using a conductive metal such as a Cu metal used for a signal line pattern of the laminated substrate as in the case of the second pattern layer 30 and the first pattern layer 10.

도 1, 2, 3, 4a 및 4b를 참조하면, 제3 패턴층(50)의 제3 신호라인 패턴(51)은 제1 절연층(40)에 형성된 제1 비아(40a)를 통해 제2 패턴층(30)의 제2 경로 패턴(33)과 연결된다. 이때, 제3 신호라인 패턴(51)은 예컨대, RF 신호를 전달받아 전송하는 RF 신호라인이거나 기타 다른 신호전달 라인일 수 있다. 예컨대, 제3 신호라인 패턴(51)은 전달받은 신호를 제1 비아(40a)를 거쳐 제2 경로 패턴(33)으로 전달할 수 있다. 또한, 제3 패턴층(50)의 제3 신호라인 패턴(51)의 임피던스는 제2 경로 패턴(33) 및 제1 신호라인 패턴(11)의 임피던스보다 클 수 있다. 예컨대, 제3 신호라인 패턴(51)은 노이즈에 민감한 신호 전송라인이므로, EMI와 노이즈 레벨을 줄이기 위해 기준 그라운드에 대한 폐쇄적 커플링(closed coupling)이 요구될 수 있다. 이에 따라, 제3 신호라인 패턴(51)은 제2 패턴층(30)의 제2 금속 플레이트(31)와 폐쇄적 커플링(closed coupling)을 이룰 수 있다. 이때, 제3 신호라인 패턴(51)은 제2 금속 플레이트(31)와의 사이에서 제1 커패시턴스(도 5의 C12 참조)를 가질 수 있다. Referring to FIGS. 1, 2, 3, 4a and 4b, the third signal line pattern 51 of the third pattern layer 50 is electrically connected to the second via 40a through the first via 40a formed in the first insulating layer 40, Is connected to the second path pattern (33) of the pattern layer (30). At this time, the third signal line pattern 51 may be, for example, an RF signal line that receives and transmits an RF signal or another signal transmission line. For example, the third signal line pattern 51 may transmit the received signal to the second path pattern 33 via the first via 40a. The impedance of the third signal line pattern 51 of the third pattern layer 50 may be larger than the impedance of the second path pattern 33 and the first signal line pattern 11. For example, since the third signal line pattern 51 is a noise-sensitive signal transmission line, closed coupling to the reference ground may be required to reduce EMI and noise level. Accordingly, the third signal line pattern 51 can form a closed coupling with the second metal plate 31 of the second pattern layer 30. At this time, the third signal line pattern 51 may have a first capacitance (see C 12 in FIG. 5) with the second metal plate 31.

제3 패턴층(50)의 제3 신호라인 패턴(51)은 스트라이프(stripe) 라인으로 이루어질 수 있다. 이때, 제3 패턴층(50)의 제3 신호라인 패턴(51)이 제2 경로 패턴(33) 및 제1 신호라인 패턴(11)보다 큰 임피던스를 갖도록 제3 신호라인 패턴(51)의 폭이 제2 경로 패턴(33) 및 제1 신호라인 패턴(11)의 폭보다 좁을 수 있다. 또한, 하나의 예에 따른 비대칭 빌드-업(build-up) 구조에서는 금속패턴 층의 신호 전달에 관계되는 절연 물질(dielectric material) 두께(T)에 대한 금속패턴 라인의 폭(W)의 애스펙트 비(aspect ratio)가 대략 1:1이 될 수 있다. 예컨대, 제3 신호라인 패턴(51)의 폭은 제3 신호라인 패턴(51)과 제2 금속 플레이트(31) 사이의 두께 또는 제1 비아(40a)의 높이와 대략 1:1 비를 가질 수 있다. 위의 예시에도 불구하고, 제3 신호라인 패턴(51)과 제2 금속 플레이트(31) 사이의 커패시턴스는 제3 신호라인 패턴(51)과 제1 신호라인 패턴(11) 사이의 신호 전달 경로 상에서 전송 임피던스를 매칭시키기 위한 것이므로, 제3 신호라인 패턴(51)과 제2 금속 플레이트(31) 사이의 커패시턴스를 포함하는 기생 커패시턴스 부하에 의해 임피던스 매칭이 이루어지면 족하므로, 제3 신호라인 패턴(51)의 폭의 비가 한정될 필요가 없다.The third signal line pattern 51 of the third pattern layer 50 may be a stripe line. At this time, the width of the third signal line pattern 51 is set such that the third signal line pattern 51 of the third pattern layer 50 has an impedance larger than that of the second path pattern 33 and the first signal line pattern 11, May be narrower than the width of the second path pattern 33 and the width of the first signal line pattern 11. In an asymmetric build-up structure according to one example, the aspect ratio of the width (W) of the metal pattern line to the dielectric material thickness (T) related to the signal transmission of the metal pattern layer the aspect ratio can be about 1: 1. For example, the width of the third signal line pattern 51 may have a ratio of about 1: 1 to the thickness between the third signal line pattern 51 and the second metal plate 31 or the height of the first via 40a have. The capacitance between the third signal line pattern 51 and the second metal plate 31 is larger than the capacitance between the third signal line pattern 51 and the first signal line pattern 11 on the signal transmission path Impedance matching is performed by the parasitic capacitance load including the capacitance between the third signal line pattern 51 and the second metal plate 31. Therefore, the third signal line pattern 51 Is not necessarily limited.

또 하나의 예에 따르면, 제3 신호라인 패턴(51)은 패턴 폭을 작게 스트라이프 형상으로 이루어지도록 하여 제2 패턴층(30)의 제2 금속 플레이트(31)와 함께 마이크로스트립 라인을 형성할 수 있다. 이때, 제3 신호라인 패턴(51)과 제2 금속 플레이트(31) 사이에 제1 커패시턴스(도 5의 C12 참조)가 형성될 수 있다. 제1 커패시턴스(도 5의 C12 참조)는 제3 신호라인 패턴(51)으로부터 제1 신호라인 패턴(11)으로의 신호 전달시 기생 커패시턴스가 될 수 있다. 이때, 신호 전달시의 전체 기생 커패시턴스는 제2 금속 플레이트(31)와 제1 금속 플레이트(12) 사이의 제2 커패시턴스(도 5의 C23 참조)에 의해 조절되며, 제3 신호라인 패턴(51)과 제1 신호라인 패턴(11)의 임피던스 매칭을 위한 임피던스 변환 회로의 일부를 형성할 수 있다.According to another example, the third signal line pattern 51 may be formed in a stripe shape with a small pattern width to form a microstrip line together with the second metal plate 31 of the second pattern layer 30 have. At this time, a first capacitance (see C 12 in FIG. 5) may be formed between the third signal line pattern 51 and the second metal plate 31. The first capacitance (see C 12 in FIG. 5) may be a parasitic capacitance in signal transmission from the third signal line pattern 51 to the first signal line pattern 11. At this time, the total parasitic capacitance at the time of signal transmission is controlled by the second capacitance (refer to C 23 in FIG. 5) between the second metal plate 31 and the first metal plate 12, and the third signal line pattern 51 And the impedance of the first signal line pattern 11 can be formed.

또한, 도 4b, 5, 7a 및 7b를 참조하면, 제3 패턴층(50)은 제3 금속 플레이트(53)를 더 포함할 수 있다. 이때, 제3 패턴층(50)의 제3 금속 플레이트(53)는 제2 패턴층(30)의 제2 경로 패턴(33)과의 사이에 소정의 커패시턴스를 제공한다. 예컨대, 제3 금속 플레이트(53)는 제2 경로 패턴(33)에 대해 그라운드로서 작용할 수 있다. 제3 금속 플레이트(53)는 제2 경로 패턴(33)과의 사이에 커패시턴스를 제공하는 것으로서, 예컨대 그라운드 패턴이거나 기타 다른 신호라인일 수 있다. 제2 경로 패턴(33)과의 사이에 소정의 커패시턴스를 제공함으로써, 제3 금속 플레이트(53)는 제2 패턴층(30)의 제2 경로 패턴(33)의 임피던스를 일정하게 조절하도록 형성될 수 있다. 이때, 제3 금속 플레이트(53)는 제2 경로 패턴(33)의 길이 전체에 대하여 일정하게 임피던스를 조절하기 위해 제2 경로 패턴(33)에 대한 그라운드로 작용할 수 있다.4B, 5, 7A, and 7B, the third pattern layer 50 may further include a third metal plate 53. In addition, At this time, the third metal plate 53 of the third pattern layer 50 provides a predetermined capacitance with the second path pattern 33 of the second pattern layer 30. For example, the third metal plate 53 may act as a ground for the second path pattern 33. The third metal plate 53 provides a capacitance with the second path pattern 33 and may be, for example, a ground pattern or some other signal line. The third metal plate 53 is formed to adjust the impedance of the second path pattern 33 of the second pattern layer 30 to be constant by providing a predetermined capacitance between the first path pattern 33 and the second path pattern 33 . At this time, the third metal plate 53 may act as a ground for the second path pattern 33 to adjust the impedance constantly with respect to the entire length of the second path pattern 33.

하나의 예에서, 제3 금속 플레이트(53)는 제2 및 제1 금속 플레이트(31 및 12)와 동일한 폭을 구비할 수 있고, 이때, 제3 금속 플레이트(53)의 폭은 코어층(20)의 두께 또는 관통홀(20a)의 높이와 대략 1:1 비를 가질 수 있다.
In one example, the third metal plate 53 may have the same width as the second and first metal plates 31 and 12, wherein the width of the third metal plate 53 is greater than the width of the core layer 20 And a height of the through hole 20a of about 1: 1.

통상의 비대칭 빌드-업(build-up) 구조에서는, 제3 패턴층(50)에서 제1 패턴층(10)으로의 경로(routing)를 갖는 인터컨넥션(interconnection)에서 신호 라인의 모든 임피던스 변환은 부정합(mismatch)을 야기시킬 수 있고, 그에 따라 일부 신호가 소스(source)로 반사되어 되돌아 오기 때문에 전압 정재파비(VSWR, Voltage Standing Wave Ratio)가 더 나빠질 수 있다. 이러한 것들은 전체 인터컨넥션 라우팅에서 높은 신호 손실을 야기할 수 있고, 신호 전달 시스템에서 실질적인 퍼포먼스 열화(performance degration)를 일으킬 수 있다. 그러므로, 층간 인터컨넥션의 임피던스 변환(impedance transformation)을 개선할 필요가 있다.In a typical asymmetric build-up structure, all impedance conversions of the signal lines at the interconnection with the routing from the third pattern layer 50 to the first pattern layer 10 Can cause mismatches, and as a result, some signals are reflected back to the source, which can make the voltage standing wave ratio (VSWR) worse. These can lead to high signal loss in the entire interconnection routing and can cause substantial performance degradation in the signaling system. Therefore, there is a need to improve the impedance transformation of the interlayer interconnection.

한편, 도 1은 이웃하는 제1 및 제2 패턴층들(10, 30) 사이에 두터운 코어재료로 이루어진 코어층(20)이 구비되는 기본적인 비대칭 멀티레이어 기판의 기본 구조를 나타내고 있는데, 단순히 코어층(20)만 두꺼운 구조에서는 예컨대, 파워라인을 구성하는 제1 신호라인 패턴(11)과 그라운드를 제공하는 제2 금속 플레이트(31) 사이의 내측면(inter-plane) 커패시턴스는 저주파에서 적절한 디커플링을 제공하기에 충분하지 못할 수도 있다. 또한, 그러한 형상에서는 임피던스 부정합이 주요한 이슈가 된다. 그러므로, 다른 방법으로 디커플링이 이루어지도록 해야 할 것이다. 1 shows a basic structure of a basic asymmetric multilayer substrate having a core layer 20 made of a thick core material between neighboring first and second pattern layers 10 and 30, The inter-plane capacitance between the first signal line pattern 11 constituting the power line and the second metal plate 31 providing the ground, for example, in the thick structure of only the second electrode 20, It may not be enough to provide. Also, in such a shape, impedance mismatch is a major issue. Therefore, you will have to decouple it in other ways.

그 해결방법으로, 코어층의 상하방향에 형성된 신호라인 패턴들 사이의 신호전송의 경로 상에서 형성되는 인터컨넥션(interconnection)에서 야기될 수 있는 전송 임피던스의 부정합(mismatch)을 개선하여 임피던스를 매칭하기 위해 임피던스 변화 회로가 형성된다. 이때, 임피던스 변환 회로는 코어층(20)의 상하방향에 형성된 신호라인 패턴들 사이의 신호전송에서, 전송선로 상의 임피던스 부하(100) 및 전송선로 상의 기생 커패시턴스 부하를 포함하고 있다. 이때, 임피던스 부하(200)는 전송선로를 이루는 관통홀(20a), 제2 경로 패턴(33) 및 제1 비아(40a)의 임피던스를 포함할 수 있다. 또한, 기생 커패시턴스 부하는 임피던스 변환 회로의 커패시턴스 값을 조절하여 매칭 임피던스를 구현하기 위한 것으로, 신호전송이 입력측 또는/및 출력측을 이루는 코어층의 상하방향에 형성된 신호라인 패턴(들)에 대한 기생 커패시턴스를 포함할 수 있다. 예컨대, 기생 커패시턴스 부하는 제2 금속 플레이트(31)에 의해 제공되는 커패시턴스를 포함할 수 있다. 이때, 임피던스 변환 회로에 의해 종래와 다른 홀수 층의 비대칭 구조에서 전송 임피던스 및 EMI 제어 임피던스에 대한 대책이 구현될 수 있다. In order to solve this problem, it is necessary to improve the mismatch of the transmission impedances that can be caused in the interconnection formed on the path of the signal transmission between the signal line patterns formed in the up and down direction of the core layer to match the impedances An impedance change circuit is formed. At this time, the impedance conversion circuit includes the impedance load 100 on the transmission line and the parasitic capacitance load on the transmission line in the signal transmission between the signal line patterns formed in the vertical direction of the core layer 20. At this time, the impedance load 200 may include the impedance of the through hole 20a, the second path pattern 33, and the first via 40a constituting the transmission line. The parasitic capacitance load is for realizing the matching impedance by adjusting the capacitance value of the impedance conversion circuit. The parasitic capacitance load is a parasitic capacitance for the signal line pattern (s) formed in the upper and lower directions of the core layer constituting the input side and / . ≪ / RTI > For example, the parasitic capacitance load may comprise a capacitance provided by the second metal plate 31. [ At this time, a countermeasure against the transmission impedance and the EMI control impedance can be implemented by an impedance conversion circuit in an asymmetric structure of an odd layer different from the conventional one.

예컨대, 도 6을 참조하면, 제3 신호라인 패턴(51)과 제1 신호라인 패턴(11) 사이에서 신호전송이 이루어지는 경우, 제3 신호라인 패턴(51)의 임피던스를 제1 신호라인 패턴(11)과 매치시키기 위한 임피던스 변환 회로가 구비될 수 있다. 이때, 도 1 내지 6을 참조하면, 제3 신호라인 패턴(51)과 제1 신호라인 패턴(11) 사이의 임피던스 매칭을 위한 임피던스 변환 회로는 관통홀(20a), 제2 경로 패턴(33) 및 제1 비아(40a)의 임피던스 부하(100)(도 6의 Zt 참조), 및 임피던스 변환 회로의 커패시턴스 값을 조절하여 매칭 임피던스를 구현하기 위한 기생 커패시턴스 부하, 예컨대, 제2 금속 플레이트(31)에 의한 기생 커패시턴스 부하(도 6의 Ct 참조)에 의해 형성될 수 있다. 패턴층의 일부 패턴, 예컨대, 3층 구조의 경우 제2 경로 패턴(33), 5층 이상의 구조에서 제2 경로 패턴(33) 및 타 패턴층에서의 신호라인 패턴이, 임피던스 변환 회로를 구성하는 전송선로 임피던스 부하에 포함될 수 있다. 이때, 전송선로 임피던스 부하에 포함된 패턴층의 일부 패턴이 소정 길이를 갖는 경우 그의 임피던스를 조절하기 위하여 해당 패턴층의 상부 또는 하부 패턴층에 그라운드를 제공하는 평면 플레이트가 추가될 수 있다. 예컨대, 도 4b에서 제3 금속 플레이트(53)는 제2 경로 패턴(33)의 임피던스를 조절하기 위한 것으로 하나의 예가 될 수 있다.For example, referring to FIG. 6, when signal transmission is performed between the third signal line pattern 51 and the first signal line pattern 11, the impedance of the third signal line pattern 51 is set to the first signal line pattern 11 may be provided. 1 to 6, the impedance conversion circuit for impedance matching between the third signal line pattern 51 and the first signal line pattern 11 includes a through hole 20a, a second path pattern 33, A parasitic capacitance load for realizing the matching impedance by adjusting the impedance load 100 (refer to Zt in Fig. 6) of the first via 40a and the capacitance value of the impedance conversion circuit, for example, the second metal plate 31, (Refer to Ct in Fig. 6) by the parasitic capacitance load caused by the parasitic capacitance. A part of the pattern layer, for example, the second path pattern 33 in the case of a three-layer structure, the second path pattern 33 in the structure of five or more layers, and the signal line pattern in the other pattern layer constitute an impedance conversion circuit May be included in the impedance load of the transmission line. At this time, if some pattern of the pattern layer included in the impedance of the transmission line has a predetermined length, a flat plate may be added to provide ground to the upper or lower pattern layer of the corresponding pattern layer to adjust its impedance. For example, in FIG. 4B, the third metal plate 53 may be an example for adjusting the impedance of the second path pattern 33.

이때, 도 4b, 5, 7a 및 7b를 참조하면, 하나의 예에서, 제3 신호라인 패턴(51)과 제1 신호라인 패턴(11) 사이의 임피던스 변환 회로를 구성하는 기생 커패시턴스 부하는 제2 금속 플레이트(31)와 제3 신호라인 패턴(51) 사이에서 형성되는 제1 커패시턴스 및 제2 금속 플레이트(31)와 제1 금속 플레이트(12)와의 사이에서 형성되는 제2 커패시턴스의 병렬 기생 커패시턴스 부하일 수 있다. 제2 금속 플레이트(31)와 제1 금속 플레이트(12)에 의한 기생 커패시턴스 부하(도 6의 Ct 참조)는 제2 금속 플레이트(31)와 제3 신호라인 패턴(51) 사이의 제1 커패시턴스(도 5의 C12 참조) 및 제2 금속 플레이트(31)와 제1 금속 플레이트(12) 사이의 제2 커패시턴스(도 5의 C23 참조)의 병렬 커패시턴스 값에 해당될 수 있다. 이때, 도 6에서, 기생 커패시턴스 부하 Ct = C12 //C23 이고, 제3 신호라인 패턴(51)의 임피던스 Zo 및 제1 신호라인 패턴(11)의 임피던스 Zo" 사이에는 Zo > Zo" 인 관계가 있다.4B, 5A, and 7B, in one example, the parasitic capacitance load constituting the impedance conversion circuit between the third signal line pattern 51 and the first signal line pattern 11 is the second A parallel parasitic capacitance load of a first capacitance formed between the metal plate 31 and the third signal line pattern 51 and a second capacitance formed between the second metal plate 31 and the first metal plate 12 Lt; / RTI > The parasitic capacitance load (see Ct in FIG. 6) caused by the second metal plate 31 and the first metal plate 12 is larger than the first capacitance (see FIG. 6) between the second metal plate 31 and the third signal line pattern 51 (See C 12 in FIG. 5) and a second capacitance (see C 23 in FIG. 5) between the second metal plate 31 and the first metal plate 12. In this case, in Figure 6, the parasitic capacitance load Ct = C 12 // C 23, and the third signal line patterns 51 ", the Zo> Zo between the" impedance Zo and the impedance of the first signal line pattern (11) Zo of There is a relationship.

예컨대, 이때, 제2 경로 패턴(33)에 대한 그라운드로 작용하는 제3 금속 플레이트(53)가 더 구비되어, 제2 경로 패턴(33)과의 사이에 소정의 커패시턴스를 제공함으로써, 제2 경로 패턴(33)의 임피던스를 조절할 수 있다.
For example, at this time, a third metal plate 53, which serves as a ground for the second path pattern 33, is further provided to provide a predetermined capacitance between the second path pattern 33 and the second path pattern 33, The impedance of the pattern 33 can be adjusted.

또한, 하나의 예에서, 도 4b에 도시된 바와 같이, 3층 구조의 비대칭 멀티레이어 기판은 패턴층의 패턴들을 보호하기 위한 보호층(60, 80)이 형성될 수 있다. 즉, 절연재로 형성되는 보호층(60, 80)은 제1 패턴층(10)의 하부와 제3 패턴층(50)의 상부에 각각 형성될 수 있다. 이때, 제2 패턴층(30)과 제3 패턴층(50) 사이의 제1 절연층(40), 제1 패턴층(10)의 하부 보호층(80) 및 제3 패턴층(50)의 상부 보호층(60)은 적층된 후 압착되어 형성될 수 있다. 예컨대, 이때, 보호층(60, 80)은 상부에 형성되는 메탈 랜드 및 메탈 패드 주위에 비아 및/또는 오픈 비아를 구비할 수 있다.In addition, in one example, as shown in FIG. 4B, the asymmetric multilayer substrate of the three-layer structure may be formed with protective layers 60 and 80 for protecting the patterns of the pattern layer. That is, the protective layers 60 and 80 formed of an insulating material may be formed on the lower portion of the first pattern layer 10 and the upper portion of the third pattern layer 50, respectively. At this time, the first insulating layer 40 between the second pattern layer 30 and the third pattern layer 50, the lower protective layer 80 of the first pattern layer 10, The upper protective layer 60 may be formed after being laminated. For example, at this time, the passivation layers 60 and 80 may have vias and / or open vias around the metal lands and metal pads formed thereon.

도시되지 않았으나, 도 4b와 마찬가지 방식으로, 비대칭 멀티레이어 기판이 5층 이상의 다층 구조인 경우, 예컨대, 도 2 및/또는 3의 경우에도 최외각 패턴층 상에 각각 상부 보호층과 하부 보호층이 형성될 수 있다.
Although not shown in the figure, in the case where the asymmetric multilayer substrate has a multilayer structure of five or more layers, for example, in the case of FIGS. 2 and / or 3, an upper protective layer and a lower protective layer .

다음으로, 도 2 및 3을 참조하여, 하나의 예에 따른 비대칭 멀티레이어 기판을 살펴본다. 도 2를 참조하면, 비대칭 멀티레이어 기판은 제2 절연층(120), 제4 패턴층(130), 제3 절연층(140) 및 제5 패턴층(150)을 더 포함할 수 있고, 도 3을 참조하면, 도 2의 구조 상에 제4 절연층(220), 제6 패턴층(230), 제5 절연층(240) 및 제7 패턴층(250)을 더 포함할 수 있다. Next, an asymmetric multilayer substrate according to one example will be described with reference to FIGS. 2 and 3. FIG. Referring to FIG. 2, the asymmetric multilayer substrate may further include a second insulating layer 120, a fourth pattern layer 130, a third insulating layer 140, and a fifth pattern layer 150, 3, a fourth insulating layer 220, a sixth pattern layer 230, a fifth insulating layer 240, and a seventh pattern layer 250 may be further formed on the structure of FIG.

이때, 도 2에서 추가된 제2 절연층(120), 제4 패턴층(130), 제3 절연층(140) 및 제5 패턴층(150)의 적층구조는 도 3에서도 유사하게 반복 적층됨을 알 수 있다. 즉, 도 2 및 3을 참조하면, 소정의 적층구조가 코어층(20)을 기준으로 상하방향으로 번갈아 적층되고 있다. 예컨대, 도 2에서 5층 구조의 패턴층들을 갖는 비대칭 멀티레이어 기판은 소정의 적층구조가 코어층(20)의 제1 패턴층(10) 측에 적층되고, 도 3에서 7층 구조의 경우 소정의 적층구조가 코어층(20)을 기준으로 제1 패턴층(10)의 반대편인 제3 패턴층(50) 상에 적층되고 있다. 바꿔 말하면, 소정의 적층구조가 추가 적층되는 각 회마다 코어층(20)을 기준으로 상하방향으로 번갈아 적층되고 있다.
In this case, the laminated structure of the second insulating layer 120, the fourth pattern layer 130, the third insulating layer 140, and the fifth pattern layer 150 added in FIG. 2 is similarly repeatedly laminated in FIG. 3 Able to know. 2 and 3, a predetermined laminated structure is alternately stacked in the vertical direction with respect to the core layer 20. [ For example, in FIG. 2, an asymmetric multilayer substrate having five-layer pattern layers has a predetermined lamination structure stacked on the first pattern layer 10 side of the core layer 20, and in the case of a seven- Is laminated on the third pattern layer 50 which is opposite to the first pattern layer 10 with respect to the core layer 20. In other words, the predetermined lamination structure is alternately laminated in the vertical direction on the basis of the core layer 20 every time the additional lamination structure is laminated.

도 2 및 3을 참조하여, 소정의 적층구조를 살펴본다. 이하에서 N은 2이상의 자연수이다. 소정의 적층구조는 제2N-2 절연층, 제2N 패턴층, 제2N-1 절연층 및 제2N+1 패턴층을 포함한다. 예컨대, N=2이면, 도 2에 도시된 바와 같이, 제2N-2 절연층은 제2 절연층(120)이 되고, 제2N 패턴층은 제4 패턴층(130)이 되고, 제2N-1 절연층은 제3 절연층(140)이 되고, 제2N+1 패턴층은 제5 패턴층(150)이 된다. N=3이면, 도 3에 도시된 바와 같이, 제2N-2 절연층은 제4 절연층(220)이 되고, 제2N 패턴층은 제6 패턴층(230)이 되고, 제2N-1 절연층은 제5 절연층(240)이 되고, 제2N+1 패턴층은 제7 패턴층(250)이 된다. 이하에서, 일반화된 소정의 적층구조의 예시로 도 2를 가지고 설명되고 있으나, 도 7에 대해서도 마찬가지 방식으로 적용될 수 있다.
Referring to Figs. 2 and 3, a predetermined laminated structure will be described. Herein, N is a natural number of 2 or more. The predetermined laminated structure includes a second N-2 insulating layer, a second N-patterned layer, a second N-1 insulating layer, and a second N + 1 patterned layer. 2, the second N-2 insulating layer becomes the second insulating layer 120, the second N patterned layer becomes the fourth patterned layer 130, and the second N- 1 insulating layer becomes the third insulating layer 140, and the second N + 1 pattern layer becomes the fifth pattern layer 150. [ 3, the second N-2 insulating layer becomes the fourth insulating layer 220, the second N patterned layer becomes the sixth patterned layer 230, and the second N- Layer becomes the fifth insulating layer 240, and the (2N + 1) -th pattern layer becomes the seventh pattern layer 250. [ Hereinafter, although a generalized laminated structure is described with reference to FIG. 2 as an example, the same method can also be applied to FIG.

먼저, 소정의 적층구조에서, 제2N-2 절연층은 코어층(20)보다 작은 두께로 제2N-3 패턴층 상에 형성된다. 예컨대, 도 2에서는 제2 절연층(120)이 제1 패턴층(10) 상에 형성되고, 도 3에서는 제4 절연층(220)이 제3 패턴층(50) 상에 형성된다. 이때, 제2N-2 절연층에는 제2N-3 패턴층에 포함된 제2N-3 신호라인 패턴과 연결되는 제2N-2 비아가 형성된다. 도 2를 참조하면, 제2 절연층(120)은 코어층(20)의 두께(t1)보다 작은 두께(t3)로 제1 패턴층(10) 상에 형성되고, 제2 절연층(120)에는 제1 패턴층(10)의 제1 신호라인 패턴(11)과 연결되는 제2 비아(120a)가 형성되어 있다.
First, in a predetermined lamination structure, a second N-2 insulating layer is formed on the second N-3 pattern layer with a thickness smaller than that of the core layer 20. [ For example, in FIG. 2, a second insulating layer 120 is formed on the first pattern layer 10, and in FIG. 3, a fourth insulating layer 220 is formed on the third pattern layer 50. At this time, a second N-2 via connected to the second N-3 signal line pattern included in the second N-3 pattern layer is formed in the second N-2 insulating layer. 2, the second insulating layer 120 is formed on the first pattern layer 10 with a thickness t3 smaller than the thickness t1 of the core layer 20 and the second insulating layer 120 is formed on the first pattern layer 10, A second via 120a connected to the first signal line pattern 11 of the first pattern layer 10 is formed.

다음, 제2N 패턴층은 제2N-2 절연층 상에 형성된다. 예컨대, 도 2에서는 제4 패턴층(130)이 제2 절연층(120) 상에 형성되고, 도 3에서는 제6 패턴층(230)이 제4 절연층(220) 상에 형성된다. 이때, 제2N 패턴층은 제2N 경로 패턴 및 제2N 금속 플레이트를 포함한다. 제2N 경로 패턴은 제2N-2 절연층에 형성된 제 2N-2 비아와 연결된다. 도 2를 참조하면, 제4 패턴층(130)은 제4 경로 패턴(133) 및 제4 금속 플레이트(131)를 포함하고 있다. 제4 경로 패턴(133)은 제2 비아(120a)와 연결되어 있다.Next, a second N-patterned layer is formed on the second N-2 insulating layer. For example, in FIG. 2, the fourth pattern layer 130 is formed on the second insulating layer 120, and the sixth pattern layer 230 is formed on the fourth insulating layer 220 in FIG. At this time, the second N-pattern layer includes a second N-path pattern and a second N-metal plate. And the second N-path pattern is connected to the second N-2 via formed in the second N-2 insulating layer. Referring to FIG. 2, the fourth pattern layer 130 includes a fourth path pattern 133 and a fourth metal plate 131. And the fourth path pattern 133 is connected to the second via 120a.

또한, 제2N 금속 플레이트는 이웃하는 패턴층에 대한 그라운드를 제공한다. 이때, 제2N 금속 플레이트는 제2N+1 패턴층을 제2N 패턴층과 차폐시킬 수 있다. 제2N+1 패턴층의 제2N+1 신호라인 패턴과의 사이에서 그리고 제2N-3 패턴층의 제2N-3 신호라인 패턴과의 사이에서 각각 소정의 커패시턴스들을 갖도록 배치될 수 있다. 도 2를 참조하면, 제4 금속 플레이트(131)는 이웃하는 제5 패턴층(150)과 제1 패턴층(10)를 차폐시키도록 그들 사이에서 그라운드로 제공될 수 있다. 예컨대, 제4 금속 플레이트(131)는 제5 신호라인 패턴(151)과 사이에서 제3 절연층(140)을 매개한 소정의 커패시턴스를 형성시키고 제1 신호라인 패턴(11)과 사이에서 제2 절연층(120)을 매개한 소정의 커패시턴스를 형성시킬 수 있다. 예컨대, 5 이상의 다층구조에서는, 제2N 금속 플레이트와 그 하부 또는 상부의 금속 플레이트에 의한 2개의 그라운드 사이에 고속 전송라인을 매립시키고 2개의 그라운드에 의한 차폐를 제공할 수 있다. 또한, 5 이상의 다층구조에서는, 임피던스 제어를 위한 폐쇄적 커플링을 제공하기 위해 모든 신호 및/또는 PDN 라인 층에 대해 인접한 그라운드 층이 형성될 수 있다.
Also, the second N metal plate provides a ground for the neighboring pattern layer. At this time, the second N metal plate can shield the second N + 1 pattern layer from the second N pattern layer. And the second N-3 signal line pattern of the second N-3 pattern layer, and between the second N + 1 signal line pattern of the second N + 1 pattern layer and the second N-3 signal line pattern of the second N-3 pattern layer, respectively. Referring to FIG. 2, a fourth metal plate 131 may be provided on the ground between the adjacent fifth pattern layer 150 and the first pattern layer 10 so as to shield them. For example, the fourth metal plate 131 forms a predetermined capacitance between the fifth signal line pattern 151 and the third insulating layer 140, and a second capacitance between the first signal line pattern 11 and the second signal line pattern 151, A predetermined capacitance mediated by the insulating layer 120 may be formed. For example, in a multi-layer structure of 5 or more, a high-speed transmission line can be buried between the second N metal plate and two grounds by the metal plate below or above it, and shielding by two grounds can be provided. Also, in a multi-layer structure of five or more, an adjacent ground layer may be formed for all signal and / or PDN line layers to provide closed coupling for impedance control.

또한, 제2N-1 절연층은 코어층(20)보다 작은 두께로 제2N 패턴층 상에 형성된다. 이때, 제2N-1 절연층에는 제2N 경로 패턴과 연결되는 제2N-1 비아가 형성되어 있다. 도 2를 참조하면, 제3 절연층(140)은 코어층(20)의 두께(t1)보다 작은 두께(t4)로 제4 패턴층(130) 상에 형성되고, 제3 절연층(140)에는 제4 경로 패턴(133)과 연결되는 제3 비아(140a)가 형성되어 있다.
Further, the second N-1 insulating layer is formed on the second N-patterned layer with a thickness smaller than that of the core layer 20. At this time, a second N-1 via connected to the second N-path pattern is formed in the 2N-1 insulating layer. 2, the third insulating layer 140 is formed on the fourth pattern layer 130 with a thickness t4 smaller than the thickness t1 of the core layer 20 and the third insulating layer 140 is formed on the third pattern layer 130. [ A third via 140a connected to the fourth path pattern 133 is formed.

계속하여, 제2N+1 패턴층은 제2N-1 절연층 상에 형성된다. 예컨대, 도 2에서는 제5 패턴층(150)이 제3 절연층(140) 상에 형성되고, 도 3에서는 제7 패턴층(250)이 제5 절연층(240) 상에 형성된다. 이때, 제2N+1 패턴층은 제2N-1 비아와 연결되는 제2N+1 신호라인 패턴을 포함한다. 도 2를 참조하면, 제5 패턴층(150)은 제3 비아(140a)와 연결되는 제5 신호라인 패턴(151)을 포함하고 있다.
Subsequently, the second N + 1 pattern layer is formed on the second N-1 insulating layer. For example, in FIG. 2, the fifth pattern layer 150 is formed on the third insulating layer 140, and the seventh pattern layer 250 is formed on the fifth insulating layer 240 in FIG. At this time, the second N + 1 pattern layer includes a second N + 1 signal line pattern connected to the second N-1 vias. Referring to FIG. 2, the fifth pattern layer 150 includes a fifth signal line pattern 151 connected to the third vias 140a.

이에 따라, 소정의 적층구조는 2이상의 자연수인 N의 증가에 따라 N-1회만큼 적층되며, 제1 내지 제2N+1 패턴층에 의해 2N+1층의 비대칭 레이어가 형성될 수 있다. 이때, 다수의 신호라인 패턴들 중의 적어도 하나는 전력분배라인일 수 있다.Accordingly, the predetermined laminated structure is laminated by N-1 times in accordance with the increase of N, which is a natural number of 2 or more, and an asymmetric layer of 2N + 1 layer can be formed by the first to second N + 1 pattern layers. At this time, at least one of the plurality of signal line patterns may be a power distribution line.

예컨대, 도 2에서는, 제1 내지 제5 패턴층(50, 30, 10, 130, 150)에 의해 5층의 비대칭 레이어가 형성될 수 있다. 이때, 제1, 제3 및 제5 신호라인 패턴(11, 51, 151) 중의 하나는 전력분배라인일 수 있다. 예를 들면, 제3 신호라인 패턴(51)은 전력분배망 라인이고, 제5 신호라인 패턴(151)은 RF 신호 라인일 수 있다.
For example, in FIG. 2, asymmetric layers of five layers may be formed by the first to fifth pattern layers 50, 30, 10, 130, and 150. At this time, one of the first, third, and fifth signal line patterns 11, 51, and 151 may be a power distribution line. For example, the third signal line pattern 51 may be a power distribution network line, and the fifth signal line pattern 151 may be an RF signal line.

이때, 하나의 예에 따르면, 전송선로 상의 임피던스 부하는 신호전송의 입력단과 출력단을 이루는 신호라인 패턴들 사이 경로 상에 형성된 제1 비아(40a)를 포함한 적어도 2 이상의 비아들, 제2 경로 패턴(33)을 포함한 적어도 하나의 경로 패턴과 적어도 하나의 신호라인 패턴, 및 관통홀(20a)에 의한 임피던스 부하일 수 있다. 또한, 전송선로 상의 기생 커패시턴스 부하는 제2 금속 플레이트(31)에 의해 제공되는 커패시턴스 및 신호전송의 입력단과 출력단을 이루는 신호라인 패턴들 사이에서 그라운드를 제공하는 적어도 하나의 금속플레이트에 의해 제공되는 커패시턴스들에 의한 커패시턴스 부하일 수 있다.At this time, according to one example, the impedance load on the transmission line includes at least two vias including a first via 40a formed on the path between the signal line patterns constituting the input and output terminals of the signal transmission, 33, at least one signal line pattern, and an impedance load by the through hole 20a. In addition, the parasitic capacitance load on the transmission line is further reduced by the capacitance provided by the second metal plate 31 and by the capacitance provided by the at least one metal plate providing the ground between the signal line patterns constituting the input and output ends of the signal transmission Lt; / RTI >

예컨대, 도 2에서 제3 신호라인 패턴(51)과 제5 신호라인 패턴(151) 사이의 신호전송의 경우를 가정하면, 임피던스 부하는 제1 비아(40a), 제2 경로 패턴(33) 및 관통홀(20a)에 의한 제1 임피던스 부하(100a)와, 제2 비아(120a), 제4 경로 패턴(133) 및 제3 비아(140a)에 의한 제2 임피던스 부하(100b)와, 제1 신호라인 패턴(11)의 임피던스 부하에 의해 형성될 수 있다. 또한, 이때, 기생 커패시턴스 부하는 제2 금속 플레이트(31)와 제3 신호라인 패턴(51) 사이의 커패시턴스와, 제4 금속 플레이트(131)와 제5 및 제1 신호라인 패턴(151, 11) 사이의 커패시턴스들에 의한 부하일 수 있다.
For example, assuming the case of signal transmission between the third signal line pattern 51 and the fifth signal line pattern 151 in FIG. 2, the impedance load is determined by the first via 40a, the second path pattern 33, The first impedance load 100a by the through hole 20a and the second impedance load 100b by the second via 120a, the fourth path pattern 133 and the third via 140a, Can be formed by the impedance load of the signal line pattern 11. The capacitance between the second metal plate 31 and the third signal line pattern 51 and the capacitance between the fourth metal plate 131 and the fifth and first signal line patterns 151 and 11, Lt; RTI ID = 0.0 > capacitance. ≪ / RTI >

신호라인, 예컨대 I/O 라인이 늘어나는 경우, 경로 밀도(routing density)에 대한 추가적 고려가 요구된다. 이때, 도 2에 도시된 바와 같이, 도 1의 기본 비대칭 구조의 어느 일측에 소정 개수의 패턴층, 예컨대 도 2에서의 제4 및 제5 패턴층(130, 150)이 적층될 수 있다. 이에 따라, 추가적인 적층구조의 비대칭 멀티레이어 기판은 더 높은 경로 밀도를 가지고 EMI 제어에 관한 추가적인 이점들을 구비할 수 있다. 도 2에 도시된 5층 구조의 예에서, 제1 및 제5 패턴층(10, 150)에서 2개의 신호라인이 형성되고, 제1 패턴층(10)의 신호라인 패턴은 고속 전송 라인용 경로로 제공되도록 그라운드를 제공하는 제4 패턴층 및 제2 패턴층 사이에 매립시키고, 또한, 예컨대 전력분배망(PDN) 라인용으로 멀리 떨어진 제3 패턴층의 신호라인 패턴을 구비하도록 하여 EMI 제어에 관하여 도 1의 기본 구조보다 나은 이점을 갖도록 할 수 있다. If signal lines, such as I / O lines, extend, additional consideration for routing density is required. At this time, as shown in FIG. 2, a predetermined number of pattern layers, for example, the fourth and fifth pattern layers 130 and 150 in FIG. 2, may be stacked on either side of the basic asymmetric structure of FIG. Thus, the asymmetric multilayer substrate of the additional lamination structure may have a higher path density and have the additional advantages of EMI control. In the example of the five-layer structure shown in Fig. 2, two signal lines are formed in the first and fifth pattern layers 10 and 150, and the signal line pattern of the first pattern layer 10 is formed in the high- For example, a signal line pattern of a third pattern layer which is far away for a power distribution network (PDN) line, and is provided in the EMI control Can have an advantage over the basic structure of FIG.

또한, 도 3의 7층 구조를 참조하면, 예컨대, 제2 패턴층(30), 제4 패턴층(130) 및 제6 패턴층(230)에서 다수의 그라운드를 제공할 수 있기 때문에 전기적 특성에서 최적의 성과를 이룰 수 있는 최소 층수를 가질 수 있고, 이에 따라, 예컨대, 제1 패턴층(10)의 파워라인, 제3 및 제5 패턴층(50, 150)의 신호라인 및 제7 패턴층(250)의 신호 또는 파워라인에서 매우 낮은 그라운드 임피던스를 제공할 수 있다.
3, since a plurality of grounds can be provided in the second pattern layer 30, the fourth pattern layer 130, and the sixth pattern layer 230, The power line of the first pattern layer 10, the signal lines of the third and fifth pattern layers 50 and 150, and the signal line of the seventh pattern layer 10, Lt; RTI ID = 0.0 > 250 < / RTI >

다음으로, 본 발명의 제2 실시예에 따른 RF 모듈을 살펴본다. 본 실시예들의 설명에 있어서, 전술한 제1 실시예들에 따른 비대칭 멀티레이어 기판 및 도 1 내지 7b가 참조될 것이고, 그에 따라 중복되는 설명들은 생략될 수 있다.Next, an RF module according to a second embodiment of the present invention will be described. In the description of the embodiments, an asymmetric multilayer substrate according to the first embodiment described above and FIGS. 1 to 7B will be referred to, and redundant explanations can be omitted.

본 발명의 제2 실시예에 따른 RF 모듈은 RF신호 전송선로가 형성된 비대칭 멀티레이어 기판을 RF 모듈의 기판으로 사용한다. 이때, 비대칭 멀티레이어 기판 상에는 RF 칩 등이 실장될 수 있다. 이때, 예컨대 RF 수신칩이 실장될 수 있다. 하나의 예에서, RF 모듈은 모바일 기기에 사용될 수 있다. 이하에서 RF 모듈에 사용되는 비대칭 멀티레이어 기판에 대해 누락된 설명은 전술한 제1 실시예들의 설명으로 대체될 수 있다.
The RF module according to the second embodiment of the present invention uses an asymmetric multilayer substrate formed with an RF signal transmission line as a substrate of an RF module. At this time, an RF chip or the like may be mounted on the asymmetric multilayer substrate. At this time, for example, an RF receiving chip can be mounted. In one example, the RF module may be used in a mobile device. In the following, a description that is omitted for the asymmetric multilayer substrate used in the RF module can be replaced with the description of the first embodiment described above.

제2 실시예에서 RF 모듈에 사용되는 비대칭 멀티레이어 기판을 도 1 내지 6을 참조하여 살펴보면, 비대칭 멀티레이어 기판은 코어층(20), 제1 패턴층(10), 제2 패턴층(30), 제1 절연층(40) 및 제3 패턴층(50)을 포함할 수 있다. 또한, 도 2를 참조하면, 제1 패턴층(10) 상에, 제2 절연층(120), 제4 패턴층(130), 제3 절연층(140) 및 제5 패턴층(150)을 포함하는 적층구조가 더 적층될 수 있고, 도 3을 참조하면, 도 2의 구조 상에, 제4 절연층(220), 제6 패턴층(230), 제5 절연층(240) 및 제7 패턴층(250)을 포함하는 적층구조가 더 적층될 수 있다. 또한, 도 4b에 도시된 바와 같이, 보호층(60, 80)이 제1 패턴층(10) 및 제3 패턴층(50)의 상에 각각 형성될 수도 있다. 예컨대, 도 4b의 3층 구조 외에 예컨대, 도 2 및/또는 3 또는 그 이상의 다층구조에서도, 도 4b와 마찬가지 방식으로 보호층이 최외곽 패턴층상에 형성될 수 있다.
1 to 6, an asymmetric multilayer substrate includes a core layer 20, a first pattern layer 10, a second pattern layer 30, A first insulating layer 40, and a third pattern layer 50, 2, a second insulating layer 120, a fourth pattern layer 130, a third insulating layer 140, and a fifth pattern layer 150 are formed on the first pattern layer 10, Referring to FIG. 3, a fourth insulating layer 220, a sixth pattern layer 230, a fifth insulating layer 240, and a seventh insulating layer 240 are formed on the structure of FIG. The laminated structure including the pattern layer 250 may be further laminated. Also, as shown in FIG. 4B, the protective layers 60 and 80 may be formed on the first pattern layer 10 and the third pattern layer 50, respectively. For example, in addition to the three-layer structure shown in Fig. 4B, the protective layer can also be formed on the outermost pattern layer in the same manner as in Fig. 4B, for example, in Fig. 2 and / or three or more multi-layer structures.

이하에서, 비대칭 멀티레이어 기판을 설명함에 있어서, 코어층(20), 제1 패턴층(10), 제2 패턴층(30), 제1 절연층(40) 및 제3 패턴층(50) 순으로 설명한다.Hereinafter, the asymmetric multilayer substrate will be described in the order of the core layer 20, the first pattern layer 10, the second pattern layer 30, the first insulating layer 40, and the third pattern layer 50 .

비대칭 멀티레이어 기판의 코어층(20)은 관통홀(20a)을 포함하고 있다. 관통홀(20a)은 제1 패턴층(10)의 제1 신호라인 패턴(11)과 제2 패턴층(30)의 제2 경로 패턴(33)을 연결한다.
The core layer 20 of the asymmetric multilayer substrate includes a through hole 20a. The through hole 20a connects the first signal line pattern 11 of the first pattern layer 10 and the second path pattern 33 of the second pattern layer 30. [

또한, 제1 패턴층(10)은 코어층(20) 상부 또는 하부에 형성된다. 이때, 제1 패턴층(10)은 관통홀(20a)과 연결된 제1 신호라인 패턴(11)을 포함한다. 하나의 예에서, 제1 신호라인 패턴(11)은 제2 경로 패턴(33)으로부터 관통홀(20a)을 통해 신호를 전달받을 수 있다. 이때, 제1 신호라인 패턴(11)의 임피던스는 제3 패턴층(50)의 제3 신호라인 패턴(51)의 임피던스보다 작을 수 있다. The first pattern layer 10 is formed on the upper or lower surface of the core layer 20. At this time, the first pattern layer 10 includes a first signal line pattern 11 connected to the through hole 20a. In one example, the first signal line pattern 11 may receive a signal from the second path pattern 33 through the through hole 20a. At this time, the impedance of the first signal line pattern 11 may be smaller than the impedance of the third signal line pattern 51 of the third pattern layer 50.

예컨대, 도 4a, 4b, 5, 7a 및 7b를 참조하면, 제1 패턴층(10)은 제2 패턴층(30)의 제2 금속 플레이트(31)와의 사이에서 제2 커패시턴스(도 5의 C23 참조)를 갖도록 배치되는 제1 금속 플레이트(12)를 더 포함할 수 있다. 이때, 제1 금속 플레이트(12)와 제2 패턴층(30)의 제2 금속 플레이트(31) 사이의 제2 커패시턴스(도 5의 C23 참조)는 제3 신호라인 패턴(51)으로부터 제1 신호라인 패턴(11)으로의 신호 전달시 전체 기생 커패시턴스의 일부를 형성하며, 제3 신호라인 패턴(51)과 제1 신호라인 패턴(11)의 임피던스 매칭을 위한 임피던스 변환 회로의 일부를 형성할 수 있다. 제1 금속 플레이트(12)는 제2 금속 플레이트(31)와의 사이에 커패시턴스를 제공하는 것으로서, 예컨대 그라운드 패턴이거나 기타 다른 신호라인일 수 있다.Referring to FIGS. 4A, 4B, 5, 7A and 7B, the first pattern layer 10 has a second capacitance (C in FIG. 5) between the second pattern layer 30 and the second metal plate 31 23 ). The first metal plate (12) is arranged to have the first metal plate (12). At this time, the second capacitance (see C 23 in FIG. 5) between the first metal plate 12 and the second metal plate 31 of the second pattern layer 30 is changed from the third signal line pattern 51 to the first Forms part of the total parasitic capacitance when the signal is transmitted to the signal line pattern 11 and forms part of the impedance conversion circuit for impedance matching between the third signal line pattern 51 and the first signal line pattern 11 . The first metal plate 12 provides capacitance between itself and the second metal plate 31 and may be, for example, a ground pattern or some other signal line.

하나의 예에서, 제2 금속 플레이트(31) 및 제1 금속 플레이트(12)는 각각 그라운드로 작용할 수 있고, 각각의 폭은 코어층(20)의 두께 또는 관통홀(20a)의 높이와 대략 1:1 비를 가질 수 있다.
In one example, each of the second metal plate 31 and the first metal plate 12 may serve as a ground, and each width may be approximately equal to the thickness of the core layer 20 or the height of the through hole 20a : 1 ratio.

또한, 제2 패턴층(30)은 제1 패턴층(10)의 반대편 측 코어층(20) 상에 형성된다. 이때, 제2 패턴층(30)은 제3 패턴층(50)의 제3 신호라인 패턴(51)과의 사이에서 제1 커패시턴스(도 5의 C12 참조)를 제공하는 제2 금속 플레이트(31) 및 관통홀(20a)에 연결된 제2 경로 패턴(33)을 포함한다. 제3 신호라인 패턴(51)은 노이즈에 민감한 신호 전송라인으로서, EMI와 노이즈 레벨을 줄이기 위해 기준 그라운드에 대한 폐쇄적 커플링(closed coupling)이 요구될 수 있다. 제2 금속 플레이트(31)는 제3 신호라인 패턴(51)과의 사이에 커패시턴스를 제공하는 것으로서, 예컨대 그라운드 패턴이거나 기타 다른 신호라인일 수 있다.Further, the second pattern layer 30 is formed on the opposite core layer 20 of the first pattern layer 10. In this case, the second pattern layer 30 is a first capacitance between itself and the third signal line pattern 51 of the third pattern layer 50 (see Fig. 5 of the C 12), a second metal plate (31, to provide a And a second path pattern 33 connected to the through hole 20a. The third signal line pattern 51 is a noise-sensitive signal transmission line, and closed coupling to the reference ground may be required to reduce EMI and noise level. The second metal plate 31 provides a capacitance with the third signal line pattern 51 and may be, for example, a ground pattern or some other signal line.

예컨대, 제2 경로 패턴(33)은 노이즈에 민감한 신호 전송라인으로서, EMI와 노이즈 레벨을 줄이기 위해 기준 그라운드에 대한 폐쇄적 커플링(closed coupling)이 요구될 수 있다. 이에 따라, 하나의 예에서, 제2 경로 패턴(33)은 제3 패턴층(50)의 제3 금속 플레이트(53)와 폐쇄적 커플링(closed coupling)을 이룰 수 있다. 또한, 제2 금속 플레이트(31)는 제1 금속 플레이트(12)와의 사이에 제2 커패시턴스(도 5의 C23 참조)를 제공하고, 제3 신호라인 패턴(51)으로부터 제1 신호라인 패턴(11)으로의 신호 전달시 생기는 전체 기생 커패시턴스를 조절하도록 형성될 수 있다. 이때, 제2 커패시턴스(도 5의 C23 참조)는 전체 기생 커패시턴스의 일부로서 제3 신호라인 패턴(51)과 제1 신호라인 패턴(11)의 임피던스 매칭을 위한 임피던스 변환 회로의 일부를 형성할 수 있다. For example, the second path pattern 33 may be a noise-sensitive signal transmission line, and closed coupling to the reference ground may be required to reduce EMI and noise level. Thus, in one example, the second path pattern 33 may form a closed coupling with the third metal plate 53 of the third pattern layer 50. The second metal plate 31 also provides a second capacitance (see C 23 in FIG. 5) between the third signal line pattern 51 and the first metal plate 12, 11). ≪ / RTI > At this time, the first (see Fig. 5 of the C 23) 2 capacitance is the third signal line patterns 51 and the first signal line to form a part of the impedance conversion circuit for impedance matching of the pattern 11 as part of the overall parasitic capacitance .

하나의 예에서, 제2 금속 플레이트(31)의 폭은 제1 금속 플레이트(12)의 폭과 실질적으로 동일하게 할 수 있다. 이때, 제2 금속 플레이트(31) 및 제1 금속 플레이트(12) 각각의 폭은 코어층(20)의 두께 또는 관통홀(20a)의 높이와 대략 1:1 비를 가질 수 있다.In one example, the width of the second metal plate 31 may be substantially the same as the width of the first metal plate 12. At this time, the width of each of the second metal plate 31 and the first metal plate 12 may have a ratio of about 1: 1 to the thickness of the core layer 20 or the height of the through hole 20a.

또한, 하나의 예에서, 제2 금속 플레이트(31)는 제3 패턴층(50)의 제3 신호라인 패턴(51)에 대하여 그라운드로 작용하며, 제3 신호라인 패턴(51)과 함께 마이크로스트립 라인을 형성할 수 있다. 이때, 제3 신호라인 패턴(51)의 폭은 제1 비아(40a)의 높이 또는 제3 패턴층(50)과 제2 패턴층(30) 사이의 제1 절연층(40)의 두께와 대략 1:1 비를 가질 수 있다.
In one example, the second metal plate 31 serves as a ground for the third signal line pattern 51 of the third pattern layer 50, and the third signal line pattern 51, together with the third signal line pattern 51, Lines can be formed. The width of the third signal line pattern 51 may be about the same as the height of the first via 40a or the thickness of the first insulating layer 40 between the third pattern layer 50 and the second pattern layer 30, 1: 1 ratio.

또한, 제1 절연층(40)은 제2 패턴층(30) 상에 코어층(20)의 두께(t1)보다 작은 두께(t2)로 형성된다. 제1 절연층(40)에는 제2 패턴층(30)의 제2 경로 패턴(33)과 제3 패턴층(50)의 제3 신호라인 패턴(51)을 도통시키는 제1 비아(40a)가 형성되어 있다. 이때, 제1 비아(40a)는 제2 경로 패턴(33) 및 관통홀(20a)과 함께, 제3 신호라인 패턴(51)과 제1 신호라인 패턴(11) 사이의 신호전송에서 임피던스 매칭을 위한 임피던스 변환 회로의 일부인 임피던스 부하(100, 100a)를 구성할 수 있다.
The first insulating layer 40 is formed on the second pattern layer 30 with a thickness t2 smaller than the thickness t1 of the core layer 20. [ The first insulating layer 40 is provided with a first via 40a for conducting the second path pattern 33 of the second pattern layer 30 and the third signal line pattern 51 of the third pattern layer 50 Respectively. At this time, the first via 40a, together with the second path pattern 33 and the through hole 20a, performs impedance matching in signal transmission between the third signal line pattern 51 and the first signal line pattern 11 The impedance loads 100 and 100a, which are a part of the impedance conversion circuit, can be configured.

그리고 제3 패턴층(50)은 제1 절연층(40)을 사이에 두고 제2 패턴층(30) 상부에 형성된다. 이때, 제3 패턴층(50)은 제1 절연층(40)에 형성된 제1 비아(40a)를 통해 제2 경로 패턴(33)과 연결된 제3 신호라인 패턴(51)을 포함한다. 이때, 제2 경로 패턴(33) 및 제1 신호라인 패턴(11)의 임피던스가 제3 신호라인 패턴(51)의 임피던스보다 작을 수 있다.The third pattern layer 50 is formed on the second pattern layer 30 with the first insulating layer 40 therebetween. The third pattern layer 50 includes a third signal line pattern 51 connected to the second path pattern 33 via the first via 40a formed in the first insulating layer 40. The third pattern layer At this time, the impedance of the second path pattern 33 and the first signal line pattern 11 may be smaller than the impedance of the third signal line pattern 51.

제3 신호라인 패턴(51)은 노이즈에 민감한 신호 전송라인으로, EMI와 노이즈 레벨을 줄이기 위해 기준 그라운드에 대한 폐쇄적 커플링(closed coupling)이 요구될 수 있다. 이에 따라, 제3 신호라인 패턴(51)은 제2 패턴층(30)의 제2 금속 플레이트(31)와 폐쇄적 커플링(closed coupling)을 이룰 수 있다. 이때, 제3 신호라인 패턴(51)은 제2 금속 플레이트(31)와의 사이에서 제2 커패시턴스(도 5의 C23 참조)를 가질 수 있다.The third signal line pattern 51 may be a noise-sensitive signal transmission line, and closed coupling to the reference ground may be required to reduce EMI and noise level. Accordingly, the third signal line pattern 51 can form a closed coupling with the second metal plate 31 of the second pattern layer 30. At this time, the third signal line pattern 51 may have a second capacitance (see C 23 in FIG. 5) with the second metal plate 31.

예컨대, 도 4a, 4b, 5, 7a 및 7b를 참조하면, 제3 패턴층(50)은 제2 경로 패턴(33)과의 사이에서 커패시턴스를 제공하는 제3 금속 플레이트(53)를 더 포함할 수 있다. 제3 금속 플레이트(53)는 제2 경로 패턴(33)과의 사이에 커패시턴스를 제공하는 것으로서, 예컨대 그라운드 패턴이거나 기타 다른 신호라인일 수 있다.For example, referring to FIGS. 4A, 4B, 5, 7A and 7B, the third pattern layer 50 further comprises a third metal plate 53 providing a capacitance with the second path pattern 33 . The third metal plate 53 provides a capacitance with the second path pattern 33 and may be, for example, a ground pattern or some other signal line.

또한, 하나의 예에서, 제3 패턴층(50)의 제3 신호라인 패턴(51)은 제2 금속 플레이트(31)와 함께 마이크로스트립 라인을 형성할 수 있고, 제3 금속 플레이트(53)는 제2 경로 패턴(33)의 임피던스를 일정하게 조절하도록 형성될 수 있다.In addition, in one example, the third signal line pattern 51 of the third pattern layer 50 may form a microstrip line with the second metal plate 31, and the third metal plate 53 And the impedance of the second path pattern 33 can be controlled to be constant.

통상의 비대칭 빌드-업(build-up) 구조에서는, 제3 패턴층(50)에서 제1 패턴층(10)으로의 인터컨넥션 라우팅에서 신호 라인의 임피던스 변환은 높은 신호 손실과 신호 전달 시스템에서의 실질적인 퍼포먼스 열화(performance degration)를 일으킬 수 있으므로, 층간 인터컨넥션의 임피던스 변환(impedance transformation)을 개선할 필요가 있다. 이에 따라, 비대칭 멀티레이어 기판은 제3 신호라인 패턴(51)과 제1 신호라인 패턴(11)의 임피던스 매칭을 위한 임피던스 변환 회로로서, 관통홀(20a), 제2 경로 패턴(33) 및 제1 비아(40a)의 임피던스 부하(도 6의 Zt 참조), 및 임피던스 변환 회로의 커패시턴스 값을 조절하여 매칭 임피던스를 구현하기 위한 기생 커패시턴스 부하, 예컨대, 제2 금속 플레이트(31)에 의한 기생 커패시턴스 부하(도 6의 Ct 참조)에 의해 형성되는 임피던스 변환 회로를 구비할 수 있다.In a typical asymmetric build-up structure, the impedance conversion of the signal lines in the interconnection routing from the third pattern layer 50 to the first pattern layer 10 results in high signal loss and high signal- There is a need to improve the impedance transformation of the interlayer interconnection since it may cause substantial performance degradation. Thus, the asymmetric multilayer substrate is an impedance conversion circuit for impedance matching between the third signal line pattern 51 and the first signal line pattern 11, and is provided with a through hole 20a, a second path pattern 33, The parasitic capacitance load for realizing the matching impedance by adjusting the impedance load (see Zt in Fig. 6) of the first via 40a and the capacitance value of the impedance conversion circuit, for example, the parasitic capacitance load by the second metal plate 31 (Refer to Ct in Fig. 6).

이때, 도 5 및 6을 참조하면, 하나의 예에서, 제2 금속 플레이트(31)와 제1 금속 플레이트(12)에 의한 기생 커패시턴스 부하(도 6의 Ct 참조)는 제2 금속 플레이트(31)와 제3 신호라인 패턴(51) 사이의 제1 커패시턴스(도 5의 C12 참조) 및 제2 금속 플레이트(31)와 제1 금속 플레이트(12) 사이의 제2 커패시턴스(도 5의 C23 참조)의 병렬 커패시턴스 값에 해당될 수 있다.
5 and 6, in one example, the parasitic capacitance load (see Ct in FIG. 6) by the second metal plate 31 and the first metal plate 12 is greater than the parasitic capacitance load (See C 12 in FIG. 5) between the second metal plate 31 and the third signal line pattern 51 and the second capacitance (see C 23 in FIG. 5) between the second metal plate 31 and the first metal plate 12 ) ≪ / RTI >

다음으로, 본 발명의 제3 실시예들에 따른 비대칭 멀티레이어 기판 제조방법을 도면을 참조하여 구체적으로 살펴본다. 본 실시예들의 설명에 있어서, 도 8a 내지 8e, 9, 10, 11 및 12뿐만 아니라 전술한 비대칭 멀티레이어 기판의 실시예들 및 도 1 내지 7b가 참조될 것이고, 그에 따라 중복되는 설명들은 생략될 수 있다.Next, a method of manufacturing an asymmetric multilayer substrate according to a third embodiment of the present invention will be described in detail with reference to the drawings. In the description of the embodiments, reference will be made to FIGS. 8A to 8E, 9, 10, 11 and 12 as well as to the embodiments of the above-described asymmetric multilayer substrate and FIGS. 1 to 7B, .

도 8a 내지 8e는 본 발명의 하나의 예에 따른 비대칭 멀티레이어 기판의 제조과정을 개략적으로 나타낸 도면이고, 도 9는 본 발명의 또 하나의 실시예에 따른 비대칭 멀티레이어 기판 제조방법을 개략적으로 나타내는 흐름도이고, 도 10은 본 발명의 또 하나의 예에 따른 비대칭 멀티레이어 기판 제조방법을 개략적으로 나타내는 흐름도이고, 도 11은 본 발명의 또 하나의 예에 따른 비대칭 멀티레이어 기판 제조방법에서 소정의 적층구조의 적층공정을 개략적으로 나타내는 흐름도이고, 도 12는 본 발명의 또 하나의 예에 따른 비대칭 멀티레이어 기판 제조방법을 개략적으로 나타내는 흐름도이다.
FIGS. 8A to 8E are views schematically showing a manufacturing process of an asymmetric multilayer substrate according to an example of the present invention, and FIG. 9 is a view schematically showing a method of manufacturing an asymmetric multilayer substrate according to another embodiment of the present invention. 10 is a flowchart schematically illustrating a method of manufacturing an asymmetric multilayer substrate according to another example of the present invention, and Fig. 11 is a flowchart illustrating a method of manufacturing an asymmetric multilayer substrate according to another example of the present invention. FIG. 12 is a flow chart schematically showing a method of manufacturing an asymmetric multilayer substrate according to another example of the present invention.

도 8a 내지 8d, 9, 10 및 12를 참조하면, 제3 실시예에 따른 비대칭 멀티레이어 기판 제조방법은 코어층 형성 단계(도 8a 및 S100 참조), 제1 패턴층 형성 단계(도 8b, S200 및 S201 참조), 제2 패턴층 형성 단계(도 8b 및 S300 참조), 제1 절연층 형성 단계(도 8c 및 S400 참조) 및 제1 비아 및 제3 패턴층 형성 단계(도 8d S500 및 S501 참조)를 포함하여 이루어진다.
8A to 8D, 9, 10 and 12, the asymmetric multilayer substrate manufacturing method according to the third embodiment includes a core layer forming step (see FIGS. 8A and S100), a first pattern layer forming step And S201), a second pattern layer forming step (see FIGS. 8B and S300), a first insulating layer forming step (see FIGS. 8C and S400), a first via pattern and a third pattern layer forming step ).

도 8a, 9, 10 및 12를 참조하면, 코어층 형성 단계(S100)에서, 상하부를 관통하여 연결하는 관통홀(20a)을 포함하는 코어층(20)이 준비된다. 이때, 도 8a를 참조하면, 코어층(20)의 상하부에는 패턴층을 형성하기 위한 도전성 금속층, 예컨대 동박층(10')이 부착되어 있을 수 있다. 예컨대, 코어층(20)은 일반적인 코어재료를 사용하거나 예컨대, 저 손실 재질의 코어 물질을 사용하여 이루어질 수 있고, 이에 한정되지 않는다.8A, 9, 10 and 12, in the core layer forming step (S100), a core layer 20 including a through hole 20a penetrating through the upper and lower portions is prepared. 8A, a conductive metal layer, for example, a copper foil layer 10 'for forming a pattern layer may be adhered to upper and lower portions of the core layer 20. For example, the core layer 20 may be formed using a common core material or using, for example, a core material of a low loss material, but is not limited thereto.

예컨대, 코어층 형성 단계(도 8a 및 S100 참조)에서, 코어층(20)의 두께가 제1 절연층(40)의 두께보다 두껍게 하여 비대칭 멀티레이어 기판을 제조할 수 있다.
For example, in the core layer forming step (see FIGS. 8A and S100), the thickness of the core layer 20 is thicker than the thickness of the first insulating layer 40, so that an asymmetric multilayer substrate can be manufactured.

다음, 도 8b, 9, 10 및 12를 참조하면, 제1 패턴층 형성 단계(S200, S201)에서, 코어층(20) 상부 또는 하부 상에 제1 패턴층(10)이 형성된다. 또한, 제2 패턴층 형성 단계(도 8b 및 S300 참조)에서, 코어층(20) 상하부 중 다른 하나에 제2 패턴층(30)이 형성된다. 즉, 코어층(20)의 상하부의 일측에는 제1 패턴층(10)이, 타측에는 제2 패턴층(30)이 형성된다. 이때, 제1 패턴층 형성 단계(도 8b, S200 및 S201 참조)와 제2 패턴층 형성 단계(도 8b 및 S300 참조)는 하나의 공정에서 순차로 이루어질 수 있다. 제1, 제2 및 제3 패턴층(10, 20, 30)을 형성하는 단계에서는 다양한 패턴 형성 공정들 중의 하나 또는 그 이상의 방법으로 각각의 패턴들이 형성될 수 있다. Next, referring to FIGS. 8B, 9, 10 and 12, the first pattern layer 10 is formed on the upper or lower surface of the core layer 20 in the first pattern layer forming step (S200, S201). In the second pattern layer forming step (see Figs. 8B and S300), the second pattern layer 30 is formed on the other one of the upper and lower portions of the core layer 20. That is, the first pattern layer 10 is formed on one side of the upper and lower sides of the core layer 20, and the second pattern layer 30 is formed on the other side. In this case, the first pattern layer forming step (see FIGS. 8B, S200 and S201) and the second pattern layer forming step (see FIGS. 8B and S300) may be sequentially performed in one process. In the step of forming the first, second and third pattern layers 10, 20 and 30, respective patterns may be formed by one or more of various pattern forming processes.

먼저, 도 8b, 9, 10 및 12를 참조하여 제1 패턴층 형성 단계(S200, S201)를 살펴본다. 이때, 제1 패턴층(10)은 관통홀(20a)과 연결된 제1 신호라인 패턴(11)을 포함한다. 도 8b를 참조하면, 코어층(20)의 상부 또는 하부에 형성된 도전성 금속층, 예컨대 동박층(10')을 가공하여 관통홀(20a)과 연결되는 제1 신호라인 패턴(11)을 형성한다. 이때, 제1 신호라인 패턴(11)의 임피던스는 추후 형성되는 제3 신호라인 패턴(51)의 임피던스보다 작도록 제1 신호라인 패턴(11)이 형성된다. 제1 신호라인 패턴(11)은 스트라이프(stripe) 라인으로 이루어질 수 있다. 제1 신호라인 패턴(11)은, 예컨대, 전력분배망 패턴 또는 다른 신호배선 패턴일 수 있다.First, a first pattern layer forming step (S200, S201) will be described with reference to FIGS. 8B, 9, 10 and 12. FIG. At this time, the first pattern layer 10 includes a first signal line pattern 11 connected to the through hole 20a. Referring to FIG. 8B, a conductive metal layer such as a copper foil layer 10 'formed on the top or bottom of the core layer 20 is processed to form a first signal line pattern 11 connected to the through hole 20a. At this time, the first signal line pattern 11 is formed such that the impedance of the first signal line pattern 11 is smaller than the impedance of the third signal line pattern 51 formed later. The first signal line pattern 11 may be a stripe line. The first signal line pattern 11 may be, for example, a power distribution network pattern or another signal wiring pattern.

예컨대, 코어층(20) 상에 형성된 제1 신호라인 패턴(11)은 제1 절연층(40) 상에 형성된 제3 신호라인 패턴(51)보다 임피던스가 작게 패턴 형성될 수 있다.For example, the first signal line pattern 11 formed on the core layer 20 may be patterned with a lower impedance than the third signal line pattern 51 formed on the first insulating layer 40.

도 12를 참조하면, 하나의 예에서, 제1 패턴층 형성 단계(S201)에서, 제1 신호라인 패턴(11) 및 제2 금속 플레이트(31)와 마주하는 제1 금속 플레이트(12)를 포함하는 제1 패턴층(10)을 형성할 수 있다. 이때, 제1 금속 플레이트(12)는 추후 형성된 제2 패턴층(30)의 제2 금속 플레이트(31)와의 사이에 제2 커패시턴스(도 5의 C23 참조)를 갖는데, 이러한 제2 커패시턴스(도 5의 C23 참조)는 제3 신호라인 패턴(51)과 제1 신호라인 패턴(11)의 임피던스 매칭을 위한 임피던스 변환 회로의 일부를 형성할 수 있다. 이때, 제1 금속 플레이트(12)는 그라운드 패턴이거나 다른 신호전달라인 패턴일 수 있다.12, in one example, the first metal plate 12 facing the first signal line pattern 11 and the second metal plate 31 is included in the first pattern layer forming step (S201) The first pattern layer 10 can be formed. At this time, the first metal plate 12 has a second capacitance (refer to C 23 in FIG. 5) between the second metal plate 31 of the second pattern layer 30 formed later and the second capacitance reference 5, C 23) may form a first part of the impedance conversion circuit for impedance matching between the third signal line patterns 51 and the first signal line pattern (11). At this time, the first metal plate 12 may be a ground pattern or another signal transmission line pattern.

또한, 하나의 예에서, 제1 신호라인 패턴(11)의 폭은 코어층(20)의 두께 또는 관통홀(20a)의 높이와 1:1 비를 갖도록 제1 신호라인 패턴(11)이 형성될 수 있다.
In one example, the first signal line pattern 11 is formed such that the width of the first signal line pattern 11 has a 1: 1 ratio with the thickness of the core layer 20 or the height of the through hole 20a .

다음으로, 도 8b, 9, 10 및 12를 참조하여 제2 패턴층 형성 단계(도 8b 및 S300 참조)를 살펴본다. 제2 패턴층 형성 단계(도 8b 및 S300 참조)에서는 코어층(20)을 기준으로 제1 패턴층(10)과 반대측 상에 제2 패턴층(30)이 형성된다. 이때, 제2 패턴층(30)은 제2 금속 플레이트(31) 및 제2 경로 패턴(33)을 포함한다. 제2 금속 플레이트(31)는 이웃하는 외곽 패턴층의 패턴과의 사이에서 커패시턴스를 제공하도록 형성된다. 이때, 제2 금속 플레이트(31)는 제3 패턴층(50)의 제3 신호라인 패턴(51)과의 사이에 제1 커패시턴스(도 5의 C12 참조)가 형성되도록 배치된다. 예컨대, 제2 금속 플레이트(31)는 제3 신호라인 패턴(51)에 대한 그라운드로서 작용할 수 있다. 제2 금속 플레이트(31)는 제3 신호라인 패턴(51)과의 사이에 제1 커패시턴스(도 5의 C12 참조)를 제공하기 위한 것으로서, 예컨대 그라운드 패턴이거나 다른 신호전달 라인일 수 있다. 그리고 제2 경로 패턴(33)은 관통홀(20a)을 통해 제1 신호라인 패턴(11)과 연결되도록 형성된다. 이때, 제2 경로 패턴(33)의 임피던스는 추후 형성되는 제3 신호라인 패턴(51)의 임피던스보다 작도록 제2 경로 패턴(33)이 형성될 수 있다. 제2 경로 패턴(33)은 스트라이프 라인으로 이루어질 수 있다.Next, a second pattern layer forming step (see FIGS. 8B and S300) will be described with reference to FIGS. 8B, 9, 10 and 12. FIG. The second pattern layer 30 is formed on the opposite side of the first pattern layer 10 with respect to the core layer 20 in the second pattern layer forming step (see FIGS. 8B and S300). At this time, the second pattern layer 30 includes a second metal plate 31 and a second path pattern 33. The second metal plate 31 is formed to provide a capacitance between the pattern of the neighboring outer pattern layers. At this time, the second metal plate 31 is arranged so that a first capacitance (see C 12 in FIG. 5) is formed between the second metal plate 31 and the third signal line pattern 51 of the third pattern layer 50. For example, the second metal plate 31 may serve as a ground for the third signal line pattern 51. [ The second metal plate 31 is for providing a first capacitance (see C 12 in FIG. 5) with the third signal line pattern 51, and may be, for example, a ground pattern or another signal transmission line. The second path pattern 33 is formed to be connected to the first signal line pattern 11 through the through hole 20a. At this time, the second path pattern 33 may be formed such that the impedance of the second path pattern 33 is smaller than the impedance of the third signal line pattern 51 to be formed later. The second path pattern 33 may be a stripe line.

예컨대, 도 12를 참조하면, 제1 패턴층 형성 단계(S201)에서, 제1 금속 플레이트(12)가 형성되는 경우, 제2 패턴층 형성 단계(S300)에서 형성되는 제2 금속 플레이트(31)와 제1 금속 플레이트(12) 사이에 제2 커패시턴스(도 5의 C23 참조)가 형성되도록 제2 금속 플레이트(31)와 제1 금속 플레이트(12)를 배치시킬 수 있다. 예컨대, 이때, 추후 형성될 제3 패턴층(50)의 제3 신호라인 패턴(51)과 제2 금속 플레이트(31) 사이에서 형성되는 제1 커패시턴스 및 제2 금속 플레이트(31)와 제1 금속 플레이트(12) 사이에서 형성되는 제2 커패시턴스가 병렬된 기생 커패시턴스 부하(도 6의 Ct 참조)를 형성됨으로써, 제1 비아(40a), 제2 경로 패턴(33) 및 관통홀(20a)에 의한 임피던스 부하(100, 100a)와 함께 제3 신호라인 패턴(51)과 제1 신호라인 패턴(11) 사이의 신호전송에서 임피던스 매칭을 위한 임피던스 변환 회로의 일부를 구성할 수 있다.For example, referring to FIG. 12, when the first metal plate 12 is formed in the first pattern layer forming step S201, the second metal plate 31 formed in the second pattern layer forming step S300, The second metal plate 31 and the first metal plate 12 may be disposed such that a second capacitance (see C 23 in FIG. 5) is formed between the first metal plate 12 and the first metal plate 12. For example, at this time, the first capacitance formed between the third signal line pattern 51 and the second metal plate 31 of the third pattern layer 50 to be formed later, and the first capacitance formed between the second metal plate 31 and the first metal plate 31, The parasitic capacitance load (see Ct in Fig. 6) in which the second capacitances are formed in parallel between the plates 12 is formed so that the first via patterns 40a, the second path patterns 33 and the through holes 20a A part of the impedance conversion circuit for impedance matching in the signal transmission between the third signal line pattern 51 and the first signal line pattern 11 together with the impedance loads 100 and 100a can be constituted.

하나의 예에서, 제2 금속 플레이트(31) 및 제1 금속 플레이트(12) 각각의 폭은 실질적으로 동일하게 형성될 수 있고, 또한 각각의 폭은 코어층(20)의 두께 또는 관통홀(20a)의 높이와 1:1 비를 갖도록 할 수 있다.
In one example, the widths of each of the second metal plate 31 and the first metal plate 12 may be substantially the same, and each width may be a thickness of the core layer 20, ) And a 1: 1 ratio.

다음, 도 8c, 9, 10 및 12를 참조하여, 제1 절연층 형성 단계(도 8c 및 S400)를 살펴본다. 제1 절연층 형성 단계(도 8c 및 S400 참조)에서, 제2 패턴층(30) 상에 코어층(20)의 두께(t1)보다 작은 두께(t2)의 제1 절연층(40)이 적층 형성된다. 제1 절연층(40)은 예컨대 프리프레그(PPG) 등을 적층하여 예컨대, 프레스로 가열 압착시켜 형성되거나, 다른 기판용 절연재를 사용하여 형성될 수 있다. 예컨대, 도 8c를 참조하면, 제1 절연층 형성 단계에서, 제1 절연층(40)의 상부에 패턴층을 형성하기 위한 도전성 금속층, 예컨대 동박층(10')이 부착될 수 있다. 또는, 도 8c와 달리, 제1 비아 및 제3 패턴층 형성 단계에서 제1 절연층(40) 상에 도전성 금속층, 예컨대 동박층이 부착될 수도 있다. 도 4b의 구조를 참조하면, 3층 구조의 비대칭 기판을 제조하는 경우에, 제1 패턴층(10)의 하부에 형성되는 보호층(80)도 동시 또는 순차로 형성될 수 있다. 그리고 다음의 제1 비아 및 제3 패턴층 형성 단계 이후에 제3 패턴층(50)의 상부에도 보호층(60)이 형성될 수 있다. 예컨대, 도 2 및/또는 3 의 구조 또는 도 10을 참조하면, 제1 절연층 형성 단계(S400)과 동시 또는 순차로 제3 절연층(120)을 제1 패턴층(10) 상에 형성할 수 있다(S2200).
8C, 9, 10 and 12, a first insulating layer forming step (Figs. 8C and S400) will be described. A first insulating layer 40 having a thickness t2 smaller than the thickness t1 of the core layer 20 is formed on the second pattern layer 30 in the first insulating layer forming step (see Figs. 8C and S400) . The first insulating layer 40 may be formed, for example, by laminating a prepreg (PPG) or the like, for example, by heat pressing with a press, or may be formed using another insulating material for a substrate. For example, referring to FIG. 8C, a conductive metal layer, for example, a copper foil layer 10 ', for forming a pattern layer may be attached on the first insulating layer 40 in the first insulating layer forming step. Alternatively, unlike FIG. 8C, a conductive metal layer such as a copper foil layer may be attached on the first insulating layer 40 in the first via and the third pattern layer forming step. Referring to FIG. 4B, when the asymmetric substrate having a three-layer structure is manufactured, the protective layer 80 formed under the first pattern layer 10 may be formed simultaneously or sequentially. A protective layer 60 may also be formed on the third pattern layer 50 after the first via and the third pattern layer forming step. For example, referring to the structure of FIGS. 2 and / or 3 or FIG. 10, a third insulating layer 120 may be formed on the first pattern layer 10 simultaneously or sequentially with the first insulating layer forming step S400 (S2200).

다음으로, 도 8d, 9, 10 및 12를 참조하여, 제1 비아 및 제3 패턴층 형성 단계(도 8d, S500 및 S501)를 살펴본다. 이때, 제1 비아 및 제3 패턴층 형성 단계(도 8d, S500 및 S501)는 제1 비아(40a)를 형성하는 단계와 제3 신호라인 패턴(51)을 포함하는 제3 패턴층(50)을 형성하는 단계로 이루어질 수 있다. 제1 비아(40a)를 형성하는 단계에서 도전성 재료로 제1 비아(40a)를 형성하기 전에 제1 절연층(40)을 관통하는 비아홀이 가공되어야 한다. 비아홀은 제1 절연층 형성 단계(S400)에서 가공되거나 제1 비아(40a)를 형성하는 단계(도 8d, S500 및 S501 참조)에서 가공될 수 있다. 비아홀이 가공된 후, 제1 비아(40a)를 형성하는 단계(도 8d, S500 및 S501 참조)에서, 제1 절연층(40)을 관통하여 제2 경로 패턴(33)과 연결되는 제1 비아(40a)가 형성된다. 이때, 제1 비아(40a)는 제2 경로 패턴(33) 및 관통홀(20a)과 함께, 제3 신호라인 패턴(51)과 제1 신호라인 패턴(11) 사이의 신호전송에서 임피던스 매칭을 위한 임피던스 변환 회로의 일부인 임피던스 부하(100, 100a)를 구성할 수 있다. Next, referring to FIGS. 8D, 9, 10 and 12, the first via and the third pattern layer forming step (FIGS. 8D, S500 and S501) will be described. 8D, S500, and S501) includes forming the first via 40a and forming the third pattern layer 50 including the third signal line pattern 51. In this case, To form a second electrode. A via hole passing through the first insulating layer 40 must be machined before forming the first via 40a with a conductive material in the step of forming the first via 40a. The via hole may be processed in the first insulating layer forming step S400 or forming the first via 40a (see Figs. 8D, S500 and S501). After the via hole is formed, a first via hole (not shown) is formed through the first insulating layer 40 and connected to the second path pattern 33 in the step of forming the first via 40a (see Figs. 8D, S500, and S501) (40a) is formed. At this time, the first via 40a, together with the second path pattern 33 and the through hole 20a, performs impedance matching in signal transmission between the third signal line pattern 51 and the first signal line pattern 11 The impedance loads 100 and 100a, which are a part of the impedance conversion circuit, can be configured.

또한, 제3 패턴층을 형성하는 단계(도 8d, S500 및 S501 참조)에서, 제1 절연층(40) 상에 제1 비아(40a)와 연결된 제3 신호라인 패턴(51)을 포함하는 제3 패턴층(50)이 형성된다. 이때, 제3 패턴층(50)은 제1 비아(40a)를 통해 제2 경로 패턴(33)과 연결되는 제3 신호라인 패턴(51)을 포함한다. 예컨대, 제3 신호라인 패턴(51)의 임피던스가 제2 경로 패턴(33) 및 제1 신호라인 패턴(11)의 임피던스보다 크도록 제3 신호라인 패턴(51)이 형성될 수 있다. 제3 신호라인 패턴(51)은 스트라이프 라인으로 이루어질 수 있다. In addition, in the step of forming the third pattern layer (see Fig. 8D, S500 and S501), the first insulating layer 40 is formed with the third signal line pattern 51 connected to the first via 40a. 3 pattern layer 50 is formed. At this time, the third pattern layer 50 includes a third signal line pattern 51 connected to the second path pattern 33 through the first via 40a. For example, the third signal line pattern 51 may be formed such that the impedance of the third signal line pattern 51 is larger than the impedance of the second path pattern 33 and the first signal line pattern 11. The third signal line pattern 51 may be a stripe line.

또한, 도 4b, 5, 7a 및 7b의 구조 또는 도 12를 참조하면, 하나의 예에서, 제3 패턴층(50)을 형성하는 단계(S501 참조)에서, 제3 신호라인 패턴(51) 및 제3 금속 플레이트(53)를 포함하는 제3 패턴층(50)을 형성할 수 있다. 이때, 제3 금속 플레이트(53)는 제2 경로 패턴(33)과의 사이에서 커패시턴스를 제공할 수 있도록 형성된다. 제3 금속 플레이트(53)는 제2 경로 패턴(33)과의 사이에 커패시턴스를 제공하기 위한 것으로서, 예컨대 그라운드 패턴이거나 다른 신호전달 라인일 수 있다. 예컨대, 제3 금속 플레이트(53)는 제2 패턴층(30)의 제2 경로 패턴(33)의 임피던스를 일정하게 조절하도록 형성될 수 있다.12, in one example, in the step of forming the third pattern layer 50 (see S501), the third signal line pattern 51 and the third signal line pattern 51 A third pattern layer 50 including a third metal plate 53 may be formed. At this time, the third metal plate 53 is formed so as to provide a capacitance with the second path pattern 33. The third metal plate 53 is for providing a capacitance with the second path pattern 33 and may be, for example, a ground pattern or another signal transmission line. For example, the third metal plate 53 may be formed to adjust the impedance of the second path pattern 33 of the second pattern layer 30 to be constant.

하나의 예에서, 제2 금속 플레이트(31)는 제3 신호라인 패턴(51)에 대한 그라운드로서 작용하고, 이때, 제3 신호라인 패턴(51)은 제2 금속 플레이트(31)와 함께 마이크로스트립 라인을 형성할 수 있다.In one example, the second metal plate 31 serves as a ground for the third signal line pattern 51, at which time the third signal line pattern 51, together with the second metal plate 31, Lines can be formed.

또한, 하나의 예에서, 제3 신호라인 패턴(51)의 폭이 제2 경로 패턴(33) 및 제1 신호라인 패턴(11)의 폭보다 작게 형성될 수 있다. 예컨대, 제3 신호라인 패턴(51)의 폭은 제3 신호라인 패턴(51)과 제2 금속 플레이트(31) 사이의 제1 절연층(40)의 두께 또는 제1 비아(40a)의 높이와 1:1 비를 갖도록 제3 신호라인 패턴(51)이 형성될 수 있다.
In one example, the width of the third signal line pattern 51 may be smaller than the width of the second path pattern 33 and the first signal line pattern 11. For example, the width of the third signal line pattern 51 may be equal to the thickness of the first insulating layer 40 between the third signal line pattern 51 and the second metal plate 31 or the height of the first via 40a The third signal line pattern 51 may be formed to have a 1: 1 ratio.

통상의 비대칭 빌드-업(build-up) 구조에서는, 제3 패턴층(50)에서 제1 패턴층(10)으로의 인터컨넥션 라우팅에서 신호 라인의 임피던스 변환은 높은 신호 손실과 신호 전달 시스템에서의 실질적인 퍼포먼스 열화를 야기할 수 있으므로, 층간 인터컨넥션의 임피던스 변환(impedance transformation)을 개선할 필요가 있다. In a typical asymmetric build-up structure, the impedance conversion of the signal lines in the interconnection routing from the third pattern layer 50 to the first pattern layer 10 results in high signal loss and high signal- There is a need to improve the impedance transformation of the interlayer interconnection since it may cause substantial performance deterioration.

본 발명의 실시예에서는 코어층의 상하방향에 형성된 신호라인 패턴들 사이의 신호전송의 경로 상의 전송 임피던스의 부정합(mismatch)을 개선하고 임피던스를 매칭시키기 위해 임피던스 변화 회로가 형성된다. 임피던스 변환 회로는 코어층(20)의 상하방향에 형성된 신호라인 패턴들 사이의 신호전송에서, 전송선로 상의 임피던스 부하(200) 및 전송선로 상의 기생 커패시턴스 부하를 포함하고 있다. 이때, 임피던스 부하(200)는 전송선로를 이루는 관통홀(20a), 제2 경로 패턴(33) 및 제1 비아(40a)의 임피던스를 포함할 수 있다. 또한, 기생 커패시턴스 부하는 임피던스 변환 회로의 커패시턴스 값을 조절하여 매칭 임피던스를 구현하기 위한 것으로, 신호전송이 입력측 또는/및 출력측을 이루는 코어층의 상하방향에 형성된 신호라인 패턴(들)에 대한 기생 커패시턴스를 포함할 수 있다. 예컨대, 기생 커패시턴스 부하는 제2 금속 플레이트(31)에 의해 제공되는 커패시턴스를 포함할 수 있다.In the embodiment of the present invention, an impedance changing circuit is formed to improve the mismatch of the transmission impedance on the path of the signal transmission between the signal line patterns formed in the vertical direction of the core layer and to match the impedances. The impedance conversion circuit includes the impedance load 200 on the transmission line and the parasitic capacitance load on the transmission line in the signal transmission between the signal line patterns formed in the vertical direction of the core layer 20. At this time, the impedance load 200 may include the impedance of the through hole 20a, the second path pattern 33, and the first via 40a constituting the transmission line. The parasitic capacitance load is for realizing the matching impedance by adjusting the capacitance value of the impedance conversion circuit. The parasitic capacitance load is a parasitic capacitance for the signal line pattern (s) formed in the upper and lower directions of the core layer constituting the input side and / . ≪ / RTI > For example, the parasitic capacitance load may comprise a capacitance provided by the second metal plate 31. [

예컨대, 도 9, 10 및 12를 참조하면, 제3 신호라인 패턴(51)과 제1 신호라인 패턴(11) 사이의 신호전송에서 임피던스 매칭을 위한 임피던스 변환 회로는 관통홀(20a), 제2 경로 패턴(33) 및 제1 비아(40a)의 임피던스 부하(도 6의 Zt 참조) 및 제2 금속 플레이트(31)에 의한 기생 커패시턴스 부하(도 6의 Ct 참조)에 의해 형성될 수 있다. 9, 10, and 12, an impedance conversion circuit for impedance matching in signal transmission between the third signal line pattern 51 and the first signal line pattern 11 includes a through hole 20a, (Refer to Zt in Fig. 6) of the path pattern 33 and the first via 40a and the parasitic capacitance load (see Ct in Fig. 6) by the second metal plate 31. [

또한, 도 5 및 6을 참조하면, 하나의 예에서, 제2 금속 플레이트(31)와 제1 금속 플레이트(12)에 의한 기생 커패시턴스 부하(도 6의 Ct 참조)는 제2 금속 플레이트(31)와 제3 신호라인 패턴(51) 사이의 제1 커패시턴스(도 5의 C12 참조) 및 제2 금속 플레이트(31)와 제1 금속 플레이트(12) 사이의 제2 커패시턴스(도 5의 C23 참조)의 병렬 커패시턴스 값에 해당될 수 있다.5 and 6, in one example, the parasitic capacitance load (see Ct in FIG. 6) by the second metal plate 31 and the first metal plate 12 is greater than the load of the second metal plate 31 (See C 12 in FIG. 5) between the second metal plate 31 and the third signal line pattern 51 and the second capacitance (see C 23 in FIG. 5) between the second metal plate 31 and the first metal plate 12 ) ≪ / RTI >

게다가, 하나의 예에서, 제3 패턴층(50)을 형성하는 단계(도 8d, S500 및 S501 참조)에서, 제3 신호라인 패턴(51)은 제2 금속 플레이트(31)와 함께 마이크로스트립 라인을 형성하도록 제3 패턴층(50)이 형성될 수 있다. 또한, 제3 금속 플레이트(53)는 제2 경로 패턴(33)의 임피던스를 일정하게 조절하도록 제3 패턴층(50)이 형성될 수 있다.
8D, S500 and S501), the third signal line pattern 51 is formed with the second metal plate 31 along with the microstrip line 51. In this case, The third pattern layer 50 may be formed. Also, the third patterned layer 50 may be formed on the third metal plate 53 to adjust the impedance of the second path pattern 33 to be constant.

또한, 하나의 예에서, 도 4b에 도시된 바를 참조하면, 비대칭 멀티레이어 기판 제조방법은 패턴층의 패턴들을 보호하기 위한 보호층(60, 80)이 최외곽 패턴층 상에 형성될 수 있다.
In addition, in one example, referring to FIG. 4B, in the asymmetric multilayer substrate fabrication method, the protective layers 60 and 80 for protecting the patterns of the pattern layer may be formed on the outermost pattern layer.

다음으로, 도 8e, 10 및 11을 참조하여, 하나의 예에 따른 비대칭 멀티레이어 기판 제조방법을 살펴본다. 도 10을 참조하면, 비대칭 기판 제조방법은 제2 절연층(120)을 형성하는 단계(S2200), 제2 비아(120a) 및 제4 패턴층(130)을 형성하는 단계(S2300), 제3 절연층(140)을 형성하는 단계(S2400), 그리고 제3 비아(140a) 및 제5 패턴층(150)을 더 포함할 수 있다. 도 8e을 참조하면, 제1 패턴층(10) 상에 제2 비아(120a)를 구비한 제2 절연층(120)이 형성되고, 제2 절연층(120) 상에 제4 패턴층(130)이 형성되고, 제4 패턴층(130) 상에 제3 비아(140a)를 구비한 제3 절연층(140)을 형성하고, 제3 절연층(140) 상에 제5 패턴층(150)이 형성되어 있다. Next, with reference to Figs. 8E, 10 and 11, a method of manufacturing an asymmetric multilayer substrate according to one example will be described. 10, the asymmetric substrate manufacturing method includes forming a second insulating layer 120 (S2200), forming a second via 120a and a fourth pattern layer 130 (S2300) Forming the insulating layer 140 (S2400), and forming the third vias 140a and the fifth pattern layer 150. [0064] Referring to FIG. 8E, a second insulating layer 120 having a second via 120a is formed on the first pattern layer 10, a fourth pattern layer 130 (not shown) is formed on the second insulating layer 120, The third insulating layer 140 having the third vias 140a is formed on the fourth pattern layer 130 and the fifth pattern layer 150 is formed on the third insulating layer 140. [ Respectively.

이때, 도 2 및 3의 구조 및 도 11을 더 참조하여, 일반화시켜 살펴본다. 도 11을 참조하면, 하나의 예에서, 비대칭 기판 제조방법은 소정의 적층구조를 이전까지 적층된 적층체의 최외곽 패턴층 상에 코어층(20)을 기준으로 상하로 번갈아 적층하는 단계를 더 포함할 수 있다. 이에 따라, 제1 내지 제2N+1 패턴층에 의해 2N+1층의 비대칭 레이어를 형성할 수 있다. 이때, N은 2이상의 자연수이고, N의 증가에 따라 소정의 적층구조를 N-1회만큼 적층할 수 있다. 예컨대, 도 10은 N이 2인 경우를 예시한 것으로, 소정의 적층구조가 1회 추가 적층된 것이다.At this time, the structure of FIG. 2 and FIG. 3 and FIG. 11 are further referred to and generalized. 11, in one example, the asymmetric substrate fabrication method includes a step of alternately stacking a predetermined stacked structure on the outermost pattern layer of the stacked stacked body up and down on the basis of the core layer 20 . Accordingly, the asymmetric layer of the (2N + 1) -th layer can be formed by the first to (N + 1) th pattern layers. At this time, N is a natural number of 2 or more, and a predetermined laminated structure can be stacked N-1 times as N increases. For example, FIG. 10 exemplifies a case where N is 2, and a predetermined laminated structure is further laminated once.

도 11을 참조하면, 소정의 적층구조의 1회 적층은 제2N-2 절연층을 형성하는 단계(S1200), 제2N-2 비아 및 제2N 패턴층을 형성하는 단계(S1300), 제2N-1 절연층을 형성하는 단계(S1400), 그리고 제2N-1 비아 및 제2N+1 패턴층을 형성하는 단계(S1500)를 포함할 수 있다. Referring to FIG. 11, the first lamination of a predetermined laminated structure includes forming a second N-2 insulating layer (S1200), forming a second N-2 via and a second N patterned layer (S1300) 1 insulating layer (S1400), and forming a second N-1 via and a second N + 1 pattern layer (S1500).

제2N-2 절연층을 형성하는 단계(S1200)에서, 이전까지 적층된 적층체의 최외각 패턴층인 제2N-3 패턴층 상에 코어층(20)보다 적은 두께의 제2N-2 절연층을 형성한다. 도 2 및 도 10을 참조하면, N=2인 경우에, 제2N-2 절연층인 제2 절연층(120)이 제2N-3 패턴층인 제1 패턴층(10) 상에 형성된다. 이때, 제1 패턴층(10)은 이전까지 적층된 적층체의 최외각 패턴층들 중의 하나이다.In the step of forming the second N-2 insulating layer (S1200), on the second N-3 pattern layer which is the outermost pattern layer of the stacked layers, a second N-2 insulating layer . Referring to FIGS. 2 and 10, when N = 2, a second insulating layer 120, which is a second N-2 insulating layer, is formed on the first pattern layer 10, which is a second N- 3 patterned layer. At this time, the first pattern layer 10 is one of the outermost pattern layers of the stacked layers.

다음, 제2N-2 비아 및 제2N 패턴층을 형성하는 단계(S1300)에서, 제2N-3 신호라인 패턴과 연결되는 제2N-2 비아는 제2N-2 절연층을 관통하며 제2N-3 패턴층에 포함된 제2N-3 신호라인 패턴과 연결시켜 형성된다. 또한, 제2N 경로 패턴 및 제2N 금속 플레이트를 포함하는 제2N 패턴층이 제2N-2 절연층 상에 형성된다. 이때, 제2N 경로 패턴은 제 2N-2 비아와 연결되고, 제2N 금속 플레이트는 이웃하는 패턴층의 패턴에 대한 그라운드를 제공하도록 형성된다. 예컨대, N=2인 경우에, 도 2 및 도 10을 참조하면, 제2N-2 비아인 제2 비아(120a)는 제2N-2 절연층인 제2 절연층(120)을 관통하여 제1 신호라인 패턴(11)과 연결된다. 또한, 제2 절연층(120) 상에 제2N 패턴층인 제4 패턴층(130)이 형성된다. 제2N 경로 패턴인 제4 경로 패턴(131)은 제2 비아(120a)와 연결되고, 제2N 금속 플레이트인 제4 금속 플레이트(133)는 이웃하게 되는 제5 패턴층(150)과 제1 패턴층(10)을 차폐시키시도록 그들 사이에서 그라운드를 제공할 수 있다. 또한, 제2N 금속 플레이트인 제4 금속 플레이트(133)는 이후 형성될 제5 패턴층(150), 예컨대 제5 신호라인 패턴(151)과 사이에서 소정의 커패시턴스를 갖도록 형성될 수 있고, 또한, 제1 패턴층(10)의 제1 신호라인 패턴(11)과의 사이에서 소정의 커패시턴스를 갖도록 형성될 수 있다. Next, the second N-2 via connected to the second N-3 signal line pattern penetrates the second N-2 insulating layer and the second N-3 via the second N-3 insulating layer in the step (S1300) of forming the second N- And a second N-3 signal line pattern included in the pattern layer. Further, a second N-patterned layer including a second N-path pattern and a second N-metal plate is formed on the second N-2 insulating layer. At this time, the second N-path pattern is connected to the second N-2 vias, and the second N metal plate is formed to provide a ground for the pattern of the neighboring pattern layer. 2 and 10, the second via 120a, which is the second N-2 via, penetrates the second insulation layer 120, which is the second N-2 insulation layer, And is connected to the signal line pattern 11. Also, a fourth pattern layer 130, which is a second N patterned layer, is formed on the second insulating layer 120. The fourth path pattern 131 as the second N path pattern is connected to the second via 120a and the fourth metal plate 133 as the second N metal plate is connected to the neighboring fifth pattern layer 150, It is possible to provide ground between them to shield layer 10. In addition, the fourth metal plate 133, which is the second N metal plate, may be formed to have a predetermined capacitance between the fifth pattern layer 150 to be formed later, for example, the fifth signal line pattern 151, And the first signal line pattern 11 of the first pattern layer 10 may have a predetermined capacitance.

다음으로, 제2N-1 절연층을 형성하는 단계(S1400)에서, 제2N 패턴층 상에 코어층(20)보다 적은 두께의 제2N-1 절연층이 형성된다. 이때, N=2인 경우에, 도 2 및 도 10을 참조하면, 제4 패턴층(130) 상에 제2N-1 절연층인 제3 절연층(140)이 형성된다. Next, in step S1400 of forming the second N-1 insulating layer, a second N-1 insulating layer having a thickness smaller than that of the core layer 20 is formed on the second N-patterned layer. 2 and 10, a third insulating layer 140, which is a second N-1 insulating layer, is formed on the fourth pattern layer 130. In the case of N = 2,

계속하여, 제2N-1 비아 및 제2N+1 패턴층을 형성하는 단계(S1500)에서, 제2N-1 절연층을 관통하며 제2N 경로 패턴과 연결되는 제2N-1 비아를 형성한다. 또한, 제2N-1 절연층 상에, 제2N-1 비아와 연결되는 제2N+1 신호라인 패턴을 포함하는 제2N+1 패턴층을 형성한다. 이때, N=2인 경우에, 도 2 및 도 10을 참조하면, 제2N-1 비아인 제3 비아(140a)는 제2N-1 절연층인 제3 절연층(140)을 관통하여 제4 경로 패턴(131)과 연결된다. 제2N+1 신호라인 패턴인 제5 신호라인 패턴(151)은 제2N-1 절연층인 제3 절연층(140) 상에, 제3 비아(140a)와 연결된다.
Subsequently, in step S1500 of forming the second N-1 vias and the second N + 1 patterned layers, a second N-1 via is formed which is connected to the second N-path pattern through the second N-1 insulating layer. Further, a second N + 1 pattern layer including a second N + 1 signal line pattern connected to the second N-1 via is formed on the second N-1 insulating layer. 2 and 10, the third via 140a, which is the second N-1 via, passes through the third insulating layer 140, which is the second N-1 insulating layer, And is connected to the path pattern 131. The fifth signal line pattern 151 as the second N + 1 signal line pattern is connected to the third via 140a on the third insulating layer 140 as the second N-1 insulating layer.

이때, 코어층(20)을 기준으로 상하방향으로 동일 순번의 절연층들은 동시 또는 순차로 적층될 수 있다. 이때, 순차적이란 연속적인 것뿐만 중간에 다른 과정이 삽입되며 시간적으로 순차로 이루어지는 것을 포함한다. 예컨대, 도 2에서, 제1 절연층(20)과 제2 절연층(120)은 동시에 상하로 적층되거나 또는 순차로 적층될 수 있다. 또한, 코어층(20)을 기준으로 상하방향으로 동일 순번의 패턴층들은 동일 공정에서 순차로 또는 순차적인 공정으로 형성될 수 있다. 예컨대, 도 2에서, 제3 패턴층(50)과 제4 패턴층(130)은 동일 공정에서 순차로 패턴 형성되거나 순차적인 공정으로 패턴 형성될 수 있다.
At this time, the insulating layers in the same order in the up and down direction on the basis of the core layer 20 may be laminated simultaneously or sequentially. In this case, the term " sequential " includes not only continuous but also other sequences inserted in the middle and sequential in time. For example, in FIG. 2, the first insulating layer 20 and the second insulating layer 120 may be stacked on top of each other, or sequentially stacked. The pattern layers in the same order in the up-and-down direction on the basis of the core layer 20 can be formed sequentially or sequentially in the same process. For example, in FIG. 2, the third pattern layer 50 and the fourth pattern layer 130 may be sequentially patterned in the same process or may be patterned in a sequential process.

또한, 하나의 예에서, 전송선로 상의 임피던스 부하는 신호전송의 입력단과 출력단을 이루는 신호라인 패턴들 사이 경로 상에 형성된 제1 비아(40a)를 포함한 적어도 2 이상의 비아들, 제2 경로 패턴(33)을 포함한 적어도 하나의 경로 패턴과 적어도 하나의 신호라인 패턴, 및 관통홀(20a)에 의한 임피던스 부하일 수 있다. 또한, 전송선로 상의 기생 커패시턴스 부하는 제2 금속 플레이트(31)에 의해 제공되는 커패시턴스 및 신호전송의 입력단과 출력단을 이루는 신호라인 패턴들 사이에서 그라운드를 제공하는 적어도 하나의 금속플레이트에 의해 제공되는 커패시턴스들에 의한 커패시턴스 부하일 수 있다.
Also, in one example, the impedance load on the transmission line includes at least two vias including a first via 40a formed on the path between the signal line patterns forming the input and output terminals of the signal transmission, the second path pattern 33 And at least one signal line pattern, and an impedance load by the through hole 20a. In addition, the parasitic capacitance load on the transmission line is further reduced by the capacitance provided by the second metal plate 31 and by the capacitance provided by the at least one metal plate providing the ground between the signal line patterns constituting the input and output ends of the signal transmission Lt; / RTI >

또한, 도시되지 않았으나, 5층 이상의 비대칭 멀티레이어 기판 제조 시, 도 4b와 마찬가지 방식으로, 최외각 패턴층이 형성된 후 최외곽 패턴층 상에 각각 상부 보호층과 하부 보호층이 형성될 수 있다.
In addition, although not shown, in manufacturing the asymmetric multilayer substrate having five or more layers, the upper protective layer and the lower protective layer may be formed on the outermost pattern layer after the outermost pattern layer is formed in the same manner as in FIG. 4B.

이상에서, 전술한 실시예 및 첨부된 도면들은 본 발명의 범주를 제한하는 것이 아니라 본 발명에 대한 당해 기술분야에서 통상의 지식을 가진 자의 이해를 돕기 위해 예시적으로 설명된 것이다. 또한, 전술한 구성들의 다양한 조합에 따른 실시예들이 앞선 구체적인 설명들로부터 당업자에게 자명하게 구현될 수 있다. 따라서, 본 발명의 다양한 실시예는 본 발명의 본질적인 특성에서 벗어나지 않는 범상에서 변형된 형태로 구현될 수 있고, 본 발명의 범위는 특허청구범상에 기재된 발명에 따라 해석되어야 하며, 당해 기술분야에서 통상의 지식을 가진 자에 의한 다양한 변경, 대안, 균등물들을 포함하고 있다.
The foregoing embodiments and accompanying drawings are not intended to limit the scope of the present invention but to illustrate the present invention in order to facilitate understanding of the present invention by those skilled in the art. Embodiments in accordance with various combinations of the above-described configurations can also be implemented by those skilled in the art from the foregoing detailed description. Accordingly, various embodiments of the present invention may be embodied in various forms without departing from the essential characteristics thereof, and the scope of the present invention should be construed in accordance with the invention as set forth in the appended claims, Alternatives, and equivalents by those skilled in the art.

10 : 제1 패턴층 11 : 제1 신호라인 패턴
12 : 제1 금속 플레이트 20 : 코어층
21 : 관통홀 30 : 제2 패턴층
31 : 제2 금속 플레이트 33 : 제2 경로 패턴
40 : 제1 절연층 40a : 제1 비아
50 : 제3 패턴층 51 : 제3 신호라인 패턴
53 : 제3 금속 플레이트 60, 80 : 보호층
100 : 전송 임피던스 부하10: first pattern layer 11: first signal line pattern
12: first metal plate 20: core layer
21: through hole 30: second pattern layer
31: second metal plate 33: second path pattern
40: first insulating layer 40a: first via
50: third pattern layer 51: third signal line pattern
53: third metal plate 60, 80: protective layer
100: Transfer Impedance Load

Claims (20)

상하부를 관통하여 연결하는 관통홀이 형성된 코어층;
상기 코어층의 상부 또는 하부에 형성되며, 상기 관통홀과 연결되는 제1 신호라인 패턴을 포함하는 제1 패턴층;
상기 코어층의 상하부 중 다른 하나에 형성되며, 상기 관통홀과 연결되는 제2 경로 패턴 및 이웃하는 외곽 패턴층의 패턴과의 사이에서 커패시턴스를 제공하는 제2 금속 플레이트를 포함하는 제2 패턴층;
상기 제2 패턴층 상에 상기 코어층의 두께보다 적은 두께로 형성되며, 상기 제2 경로 패턴과 연결되는 제1 비아가 형성된 제1 절연층; 및
상기 제1 절연층 상에 형성되며, 상기 제1 비아와 연결되는 제3 신호라인 패턴을 포함하는 제3 패턴층;을 포함하고,
상기 코어층의 상하방향에 형성된 신호라인 패턴들 사이의 신호전송에서 임피던스 매칭을 위하여, 전송선로 상의 임피던스 부하 및 상기 전송선로 상의 기생 커패시턴스 부하를 포함하는 임피던스 변환 회로가 형성되고,
상기 임피던스 부하는 상기 전송선로를 이루는 상기 관통홀, 제2 경로 패턴 및 제1 비아의 임피던스를 포함하고, 상기 기생 커패시턴스 부하는 상기 제2 금속 플레이트에 의해 제공되는 상기 커패시턴스를 포함하는,
비대칭 멀티레이어 기판.
A core layer having a through hole for connecting the upper and lower portions thereof;
A first pattern layer formed on an upper portion or a lower portion of the core layer and including a first signal line pattern connected to the through hole;
A second pattern layer formed on the other one of upper and lower portions of the core layer and including a second path pattern connected to the through hole and a second metal plate for providing a capacitance between the pattern of the neighboring outer pattern layer and the second path pattern connected to the through hole;
A first insulating layer formed on the second pattern layer to a thickness smaller than the thickness of the core layer and having a first via connected to the second path pattern; And
And a third pattern layer formed on the first insulating layer and including a third signal line pattern connected to the first via,
An impedance conversion circuit including an impedance load on a transmission line and a parasitic capacitance load on the transmission line is formed for impedance matching in signal transmission between signal line patterns formed in the vertical direction of the core layer,
Wherein the impedance load comprises an impedance of the through hole, the second path pattern and the first via, which constitute the transmission line, and the parasitic capacitance load comprises the capacitance provided by the second metal plate.
Asymmetric multilayer substrate.
청구항 1에 있어서,
제2N-3 패턴층 상에 상기 코어층의 두께보다 적은 두께로 형성되며, 상기 제2N-3 패턴층에 포함된 제2N-3 신호라인 패턴과 연결되는 제2N-2 비아가 형성된 제2N-2 절연층;
상기 제2N-2 절연층 상에 형성되며, 상기 제 2N-2 비아와 연결되는 제2N 경로 패턴 및 그라운드를 제공하는 제2N 금속 플레이트를 포함하는 제2N 패턴층;
상기 제2N 패턴층 상에 상기 코어층의 두께보다 적은 두께로 형성되며, 상기 제2N 경로 패턴과 연결되는 제2N-1 비아가 형성된 제2N-1 절연층; 및
상기 제2N-1 절연층 상에 형성되며, 상기 제2N-1 비아와 연결되는 제2N+1 신호라인 패턴을 포함하는 제2N+1 패턴층;을 포함하는 소정의 적층구조가 2이상의 자연수인 상기 N의 증가에 따라 N-1회만큼 적층되되 각 회마다 상기 코어층을 기준으로 상하방향으로 번갈아 적층되고,
상기 제1 내지 제2N+1 패턴층에 의해 2N+1층의 비대칭 레이어가 형성되는,
비대칭 멀티레이어 기판.
The method according to claim 1,
A second N-3 pattern layer formed on the second N-3 pattern layer to a thickness smaller than the thickness of the core layer and having a second N-2 via connected to a second N-3 signal line pattern included in the second N- 2 insulating layer;
A second N-patterned layer formed on the second N-2 insulating layer, the second N-patterned layer including a second N-path pattern coupled to the second N-2 vias and a second N-metal plate providing a ground;
A second N-1 insulating layer formed on the second N-pattern layer to a thickness smaller than the thickness of the core layer and having a second N-1 via connected to the second N-path pattern; And
And a second N + 1 pattern layer formed on the second N-1 insulating layer and including a second N + 1 signal line pattern connected to the second N-1 via, N-1 times as the N increases, and alternately laminated in the vertical direction with respect to the core layer at each time,
The asymmetric layer of the (2N + 1) -th layer is formed by the first to (N + 1) -th pattern layers,
Asymmetric multilayer substrate.
청구항 2에 있어서,
상기 전송선로 상의 상기 임피던스 부하는 상기 신호전송의 입력단과 출력단을 이루는 신호라인 패턴들 사이 경로 상에 형성된 상기 제1 비아를 포함한 적어도 2 이상의 비아들, 상기 제2 경로 패턴을 포함한 적어도 하나의 경로 패턴과 적어도 하나의 신호라인 패턴, 및 상기 관통홀에 의한 임피던스 부하이고,
상기 전송선로 상의 상기 기생 커패시턴스 부하는 상기 제2 금속 플레이트에 의해 제공되는 커패시턴스 및 상기 신호전송의 입력단과 출력단을 이루는 신호라인 패턴들 사이에서 상기 그라운드를 제공하는 적어도 하나의 금속플레이트에 의해 제공되는 커패시턴스들에 의한 커패시턴스 부하인,
비대칭 멀티레이어 기판.
The method of claim 2,
Wherein the impedance load on the transmission line includes at least two vias including the first via formed on a path between signal line patterns forming an input and an output terminal of the signal transmission, at least one via pattern including the second path pattern At least one signal line pattern, and an impedance load by the through hole,
Wherein the parasitic capacitance load on the transmission line is a capacitance provided by the at least one metal plate providing the ground between the capacitance provided by the second metal plate and the signal line patterns forming the input and output ends of the signal transmission Lt; RTI ID = 0.0 >
Asymmetric multilayer substrate.
청구항 1에 있어서,
상기 코어층의 상하부에 형성된 상기 제1 신호라인 패턴 및 상기 제2 경로 패턴의 임피던스는 상기 제1 절연층 상에 형성된 상기 제3 신호라인 패턴의 임피던스보다 작은 것을 특징으로 하는,
비대칭 멀티레이어 기판.
The method according to claim 1,
The impedance of the first signal line pattern and the second path pattern formed on the upper and lower portions of the core layer is smaller than the impedance of the third signal line pattern formed on the first insulating layer.
Asymmetric multilayer substrate.
청구항 1에 있어서,
상기 제1 패턴층은 상기 제2 금속 플레이트와 마주하는 제1 금속 플레이트를 더 포함하고,
상기 기생 커패시턴스 부하는 상기 제2 금속 플레이트와 상기 제3 신호라인 패턴 사이의 제1 커패시턴스 및 상기 제1 및 제2 금속 플레이트 사이의 제2 커패시턴스에 의해 형성되는 병렬 기생 커패시턴스 부하인 것을 특징으로 하는,
비대칭 멀티레이어 기판.
The method according to claim 1,
Wherein the first pattern layer further comprises a first metal plate facing the second metal plate,
Wherein the parasitic capacitance load is a parallel parasitic capacitance load formed by a first capacitance between the second metal plate and the third signal line pattern and a second capacitance between the first and second metal plates.
Asymmetric multilayer substrate.
청구항 1에 있어서,
상기 제2 금속 플레이트는 상기 제3 신호라인 패턴에 대한 그라운드를 형성하는 것을 특징으로 하는,
비대칭 멀티레이어 기판.
The method according to claim 1,
And the second metal plate forms a ground for the third signal line pattern.
Asymmetric multilayer substrate.
청구항 6에 있어서,
상기 기생 커패시턴스 부하는 상기 제2 금속 플레이트와 상기 제3 신호라인 사이의 커패시턴스 및 상기 제2 금속 플레이트와 상기 제1 신호라인 패턴 사이의 커패시턴스에 의해 형성되는 병렬 기생 커패시턴스인 것을 특징으로 하는,
비대칭 멀티레이어 기판.
The method of claim 6,
Wherein the parasitic capacitance load is a parallel parasitic capacitance formed by a capacitance between the second metal plate and the third signal line and a capacitance between the second metal plate and the first signal line pattern.
Asymmetric multilayer substrate.
청구항 1에 있어서,
상기 제1 패턴층은 상기 제2 금속 플레이트와 마주하는 제1 금속 플레이트를 더 포함하고,
상기 기생 커패시턴스 부하는 상기 제2 금속 플레이트와 상기 제3 신호라인 패턴 사이의 제1 커패시턴스 및 상기 제1 및 제2 금속 플레이트 사이의 제2 커패시턴스에 의해 형성되는 병렬 기생 커패시턴스 부하이고,
상기 제3 패턴층은 상기 제3 신호라인 패턴 및 상기 제2 경로 패턴과의 사이에서 커패시턴스를 제공하는 제3 금속 플레이트를 포함하고,
상기 제1 신호라인 패턴 및 제2 경로 패턴의 임피던스가 상기 제3 신호라인 패턴의 임피던스보다 작은 것을 특징으로 하는,
비대칭 멀티레이어 기판.
The method according to claim 1,
Wherein the first pattern layer further comprises a first metal plate facing the second metal plate,
Wherein the parasitic capacitance load is a parallel parasitic capacitance load formed by a first capacitance between the second metal plate and the third signal line pattern and a second capacitance between the first and second metal plates,
Wherein the third pattern layer includes a third metal plate providing a capacitance between the third signal line pattern and the second path pattern,
The impedance of the first signal line pattern and the impedance of the second path pattern is smaller than the impedance of the third signal line pattern.
Asymmetric multilayer substrate.
청구항 8에 있어서,
상기 제3 신호라인 패턴은 상기 제2 금속 플레이트와 함께 마이크로스트립 라인을 형성하고,
상기 제3 금속 플레이트는 상기 제2 경로 패턴의 임피던스를 일정하게 조절하도록 형성된,
비대칭 멀티레이어 기판.
The method of claim 8,
The third signal line pattern forms a microstrip line together with the second metal plate,
Wherein the third metal plate is formed to adjust the impedance of the second path pattern to be constant,
Asymmetric multilayer substrate.
청구항 8에 있어서,
상기 제2 금속 플레이트 및 제1 금속 플레이트의 폭은 상기 제3 신호라인 패턴의 폭보다 큰,
비대칭 멀티레이어 기판.
The method of claim 8,
Wherein the width of the second metal plate and the first metal plate is larger than the width of the third signal line pattern,
Asymmetric multilayer substrate.
청구항 1 내지 10 중의 어느 하나에 있어서,
상기 비대칭 멀티레이어 기판은 모바일 기기에 사용되는,
비대칭 멀티레이어 기판.
The method according to any one of claims 1 to 10,
The asymmetric multilayer substrate is used in a mobile device,
Asymmetric multilayer substrate.
RF 모듈에 있어서,
RF신호 전송선로가 형성된 비대칭 멀티레이어 기판이 사용되되,
상기 비대칭 멀티레이어 기판은:
상하부를 관통하여 연결하는 관통홀이 형성된 코어층;
상기 코어층의 상부 또는 하부에 형성되며, 상기 관통홀과 연결되는 제1 신호라인 패턴을 포함하는 제1 패턴층;
상기 코어층의 상하부 중 다른 하나에 형성되며, 상기 관통홀과 연결되는 제2 경로 패턴 및 이웃하는 외곽 패턴층의 패턴과의 사이에서 커패시턴스를 제공하는 제2 금속 플레이트를 포함하는 제2 패턴층;
상기 제2 패턴층 상에 상기 코어층의 두께보다 적은 두께로 형성되며, 상기 제2 경로 패턴과 연결되는 제1 비아가 형성된 제1 절연층; 및
상기 제1 절연층 상에 형성되며, 상기 제1 비아와 연결되는 제3 신호라인 패턴을 포함하는 제3 패턴층;을 포함하고,
상기 코어층의 상하방향에 형성된 신호라인 패턴들 사이의 신호전송에서 임피던스 매칭을 위하여, 전송선로 상의 임피던스 부하 및 상기 전송선로 상의 기생 커패시턴스 부하를 포함하는 임피던스 변환 회로가 형성되고,
상기 임피던스 부하는 상기 전송선로를 이루는 상기 관통홀, 제2 경로 패턴 및 제1 비아의 임피던스를 포함하고, 상기 기생 커패시턴스 부하는 상기 제2 금속 플레이트에 의해 제공되는 상기 커패시턴스를 포함하는,
RF 모듈.
In an RF module,
An asymmetric multilayer substrate on which an RF signal transmission line is formed is used,
Wherein the asymmetric multilayer substrate comprises:
A core layer having a through hole for connecting the upper and lower portions thereof;
A first pattern layer formed on an upper portion or a lower portion of the core layer and including a first signal line pattern connected to the through hole;
A second pattern layer formed on the other one of upper and lower portions of the core layer and including a second path pattern connected to the through hole and a second metal plate for providing a capacitance between the pattern of the neighboring outer pattern layer and the second path pattern connected to the through hole;
A first insulating layer formed on the second pattern layer to a thickness smaller than the thickness of the core layer and having a first via connected to the second path pattern; And
And a third pattern layer formed on the first insulating layer and including a third signal line pattern connected to the first via,
An impedance conversion circuit including an impedance load on a transmission line and a parasitic capacitance load on the transmission line is formed for impedance matching in signal transmission between signal line patterns formed in the vertical direction of the core layer,
Wherein the impedance load comprises an impedance of the through hole, the second path pattern and the first via, which constitute the transmission line, and the parasitic capacitance load comprises the capacitance provided by the second metal plate.
RF module.
청구항 12에 있어서,
상기 제1 패턴층은 상기 제2 금속 플레이트와 마주하는 제1 금속 플레이트를 더 포함하고,
상기 기생 커패시턴스 부하는 상기 제2 금속 플레이트와 상기 제3 신호라인 패턴 사이의 제1 커패시턴스 및 상기 제1 및 제2 금속 플레이트 사이의 제2 커패시턴스에 의해 형성되는 병렬 기생 커패시턴스 부하이고,
상기 제3 패턴층은 상기 제3 신호라인 패턴 및 상기 제2 경로 패턴과의 사이에서 커패시턴스를 제공하는 제3 금속 플레이트를 포함하고,
상기 제1 신호라인 패턴 및 제2 경로 패턴의 임피던스가 상기 제3 신호라인 패턴의 임피던스보다 작은 것을 특징으로 하는,
RF 모듈.
The method of claim 12,
Wherein the first pattern layer further comprises a first metal plate facing the second metal plate,
Wherein the parasitic capacitance load is a parallel parasitic capacitance load formed by a first capacitance between the second metal plate and the third signal line pattern and a second capacitance between the first and second metal plates,
Wherein the third pattern layer includes a third metal plate providing a capacitance between the third signal line pattern and the second path pattern,
The impedance of the first signal line pattern and the impedance of the second path pattern is smaller than the impedance of the third signal line pattern.
RF module.
상하부를 관통하여 연결하는 관통홀이 형성된 코어층을 준비하는 단계;
상기 코어층의 상부 또는 하부에, 상기 관통홀과 연결되는 제1 신호라인 패턴을 포함하는 제1 패턴층을 형성하는 단계;
상기 코어층의 상하부 중 다른 하나에, 상기 관통홀과 연결되는 제2 경로 패턴 및 이웃하는 외곽 패턴층의 패턴과의 사이에서 커패시턴스를 제공하는 제2 금속 플레이트를 포함하는 제2 패턴층을 형성하는 단계;
상기 제2 패턴층 상에 상기 코어층보다 적은 두께의 제1 절연층을 형성하는 단계;
상기 제1 절연층을 관통하여 상기 제2 경로 패턴과 연결되는 제1 비아를 형성하고, 상기 제1 절연층 상에, 상기 제1 비아와 연결되는 제3 신호라인 패턴을 포함하는 제3 패턴층을 형성하는 단계;를 포함하고,
상기 코어층의 상하방향에 형성된 신호라인 패턴들 사이의 신호전송에서 임피던스 매칭을 위하여, 전송선로 상의 임피던스 부하 및 상기 전송선로 상의 기생 커패시턴스 부하를 포함하는 임피던스 변환 회로가 형성되고,
상기 임피던스 부하는 상기 전송선로를 이루는 상기 관통홀, 제2 경로 패턴 및 제1 비아의 임피던스를 포함하고, 상기 기생 커패시턴스 부하는 상기 제2 금속 플레이트에 의해 제공되는 상기 커패시턴스를 포함하는,
비대칭 멀티레이어 기판 제조방법.
Preparing a core layer having through holes for connecting through upper and lower portions thereof;
Forming a first pattern layer on the upper or lower portion of the core layer, the first pattern layer including a first signal line pattern connected to the through hole;
And forming a second pattern layer on the other of the upper and lower portions of the core layer, the second pattern layer including a second path pattern connected to the through hole and a second metal plate providing a capacitance between the pattern of the neighboring outer pattern layer step;
Forming a first insulating layer having a thickness smaller than that of the core layer on the second pattern layer;
Forming a first via hole through the first insulating layer and connected to the second path pattern, forming a third pattern layer including a third signal line pattern connected to the first via on the first insulating layer, The method comprising:
An impedance conversion circuit including an impedance load on a transmission line and a parasitic capacitance load on the transmission line is formed for impedance matching in signal transmission between signal line patterns formed in the vertical direction of the core layer,
Wherein the impedance load comprises an impedance of the through hole, the second path pattern and the first via, which constitute the transmission line, and the parasitic capacitance load comprises the capacitance provided by the second metal plate.
Asymmetric multilayer substrate manufacturing method.
청구항 14에 있어서,
2이상의 자연수인 N의 증가에 따라 소정의 적층구조를 N-1회만큼 적층하되, 각 회마다 이전 적층된 적층체의 최외곽 패턴층 상에 상기 적층구조를 적층하는 단계를 더 포함하되,
상기 적층구조의 1회 적층은:
상기 최외각 패턴층인 제2N-3 패턴층 상에 상기 코어층보다 적은 두께의 제2N-2 절연층을 형성하는 단계;
상기 제2N-2 절연층을 관통하며 상기 제2N-3 패턴층에 포함된 제2N-3 신호라인 패턴과 연결되는 제2N-2 비아를 형성하고, 상기 제2N-2 절연층 상에, 상기 제 2N-2 비아와 연결되는 제2N 경로 패턴 및 그라운드를 제공하는 제2N 금속 플레이트를 포함하는 제2N 패턴층을 형성하는 단계;
상기 제2N 패턴층 상에 상기 코어층보다 적은 두께의 제2N-1 절연층을 형성하는 단계; 및
상기 제2N-1 절연층을 관통하며 상기 제2N 경로 패턴과 연결되는 제2N-1 비아를 형성하고, 상기 제2N-1 절연층 상에, 상기 제2N-1 비아와 연결되는 제2N+1 신호라인 패턴을 포함하는 제2N+1 패턴층을 형성하는 단계;를 포함하고,
상기 코어층을 기준으로 상하방향으로 동일 순번의 상기 절연층들은 동시 또는 순차로 적층되고, 상기 상하방향으로 동일 순번의 상기 패턴층들은 순차로 적층되고,
상기 제1 내지 제2N+1 패턴층에 의해 2N+1층의 비대칭 레이어를 형성하는,
비대칭 멀티레이어 기판 제조방법.
15. The method of claim 14,
Further comprising the step of laminating a predetermined laminated structure by N-1 times in accordance with an increase of N which is a natural number of 2 or more, and laminating the laminated structure on the outermost pattern layer of the laminated body previously stacked each time,
The one-time lamination of the laminated structure comprises:
Forming a second N-2 insulating layer having a thickness smaller than that of the core layer on the second N-3 pattern layer as the outermost pattern layer;
Forming a second N-2 via through the second N-2 insulating layer and connected to a second N-3 signal line pattern included in the second N-3 pattern layer; Forming a second N-patterned layer including a second N-path pattern coupled to the second N-2 vias and a second N-metal plate providing a ground;
Forming a second N-1 insulating layer having a thickness smaller than that of the core layer on the second N-patterned layer; And
Forming a second N-1 via through the second N-1 insulating layer and connected to the second N-path pattern, and forming a second N + 1 insulating layer on the second N- And forming a second (N + 1) -th pattern layer including a signal line pattern,
The insulating layers in the same order in the up and down direction on the basis of the core layer are laminated simultaneously or sequentially, the pattern layers in the same order in the up-down direction are sequentially laminated,
Forming an asymmetric layer of a 2N + 1 layer by the first to second (N + 1) -th pattern layers,
Asymmetric multilayer substrate manufacturing method.
청구항 15에 있어서,
상기 전송선로 상의 상기 임피던스 부하는 상기 신호전송의 입력단과 출력단을 이루는 신호라인 패턴들 사이 경로 상에 형성된 상기 제1 비아를 포함한 적어도 2 이상의 비아들, 상기 제2 경로 패턴을 포함한 적어도 하나의 경로 패턴과 적어도 하나의 신호라인 패턴, 및 상기 관통홀에 의한 임피던스 부하이고,
상기 전송선로 상의 상기 기생 커패시턴스 부하는 상기 제2 금속 플레이트에 의해 제공되는 커패시턴스 및 상기 신호전송의 입력단과 출력단을 이루는 신호라인 패턴들 사이에서 상기 그라운드를 제공하는 적어도 하나의 금속플레이트에 의해 제공되는 커패시턴스들에 의한 커패시턴스 부하인,
비대칭 멀티레이어 기판 제조방법.
16. The method of claim 15,
Wherein the impedance load on the transmission line includes at least two vias including the first via formed on a path between signal line patterns forming an input and an output terminal of the signal transmission, at least one via pattern including the second path pattern At least one signal line pattern, and an impedance load by the through hole,
Wherein the parasitic capacitance load on the transmission line is a capacitance provided by the at least one metal plate providing the ground between the capacitance provided by the second metal plate and the signal line patterns forming the input and output ends of the signal transmission Lt; RTI ID = 0.0 >
Asymmetric multilayer substrate manufacturing method.
청구항 14에 있어서,
상기 코어층의 상하부에 형성된 상기 제1 신호라인 패턴 및 상기 제2 경로 패턴의 임피던스가 상기 제1 절연층 상에 형성된 상기 제3 신호라인 패턴의 임피던스보다 작게 비대칭 멀티레이어 기판을 제조하는,
비대칭 멀티레이어 기판 제조방법.
15. The method of claim 14,
Wherein the impedance of the first signal line pattern and the second path pattern formed on the upper and lower portions of the core layer is smaller than the impedance of the third signal line pattern formed on the first insulating layer.
Asymmetric multilayer substrate manufacturing method.
청구항 14에 있어서,
상기 제2 금속 플레이트는 제3 신호라인 패턴에 대한 그라운드를 형성하는 것을 특징으로 하는,
비대칭 멀티레이어 기판 제조방법.
15. The method of claim 14,
And the second metal plate forms a ground for the third signal line pattern.
Asymmetric multilayer substrate manufacturing method.
청구항 14에 있어서,
상기 제1 패턴층을 형성하는 단계에서, 상기 제1 패턴층은 상기 제2 금속 플레이트와 마주하는 제1 금속 플레이트를 더 포함하여 형성되고,
상기 제3 패턴층을 형성하는 단계에서, 상기 제3 패턴층은 상기 제2 경로 패턴과의 사이에서 커패시턴스를 제공하는 제3 금속 플레이트를 더 포함하여 형성되고, 상기 제3 패턴층의 상기 제3 신호라인 패턴의 임피던스는 상기 제1 신호라인 패턴 및 제2 경로 패턴의 임피던스보다 크고,
상기 제3 패턴층의 상기 제3 신호라인 패턴과 상기 제2 금속 플레이트 사이에서 형성되는 제1 커패시턴스 및 상기 제2 금속 플레이트와 상기 제1 금속 플레이트 사이에서 형성되는 제2 커패시턴스가 병렬된 상기 기생 커패시턴스 부하를 형성하는,
비대칭 멀티레이어 기판 제조방법.
15. The method of claim 14,
In the forming of the first pattern layer, the first pattern layer may further include a first metal plate facing the second metal plate,
Wherein the third pattern layer is formed by further forming a third metal plate that provides a capacitance with the second path pattern in the step of forming the third pattern layer, The impedance of the signal line pattern is larger than the impedance of the first signal line pattern and the second path pattern,
A first capacitance formed between the third signal line pattern of the third pattern layer and the second metal plate, and a second capacitance formed between the second metal plate and the first metal plate are connected in parallel, the parasitic capacitance Forming a load,
Asymmetric multilayer substrate manufacturing method.
청구항 19에 있어서,
상기 제3 패턴층을 형성하는 단계에서,
상기 제3 신호라인 패턴은 상기 제2 금속 플레이트와 함께 마이크로스트립 라인을 형성하고,
상기 제3 금속 플레이트는 상기 제2 경로 패턴의 임피던스를 일정하게 조절하도록 형성하는,
비대칭 멀티레이어 기판 제조방법.
The method of claim 19,
In the step of forming the third pattern layer,
The third signal line pattern forms a microstrip line together with the second metal plate,
And the third metal plate is formed to adjust the impedance of the second path pattern to be constant,
Asymmetric multilayer substrate manufacturing method.
KR1020120117043A 2011-10-31 2012-10-22 Asymmetrical multilayer substrate, rf module and method for manufacturing asymmetrical multilayer substrate KR101420513B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US13/664,358 US9204533B2 (en) 2011-10-31 2012-10-30 Asymmetrical multilayer substrate, RF module, and method for manufacturing asymmetrical multilayer substrate

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020110112389 2011-10-31
KR20110112389 2011-10-31

Publications (2)

Publication Number Publication Date
KR20130047589A KR20130047589A (en) 2013-05-08
KR101420513B1 true KR101420513B1 (en) 2014-07-17

Family

ID=48659022

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120117043A KR101420513B1 (en) 2011-10-31 2012-10-22 Asymmetrical multilayer substrate, rf module and method for manufacturing asymmetrical multilayer substrate

Country Status (1)

Country Link
KR (1) KR101420513B1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100643231B1 (en) 2004-10-01 2006-11-10 삼성전자주식회사 4 layer printed circuit board
KR20070027017A (en) * 2005-08-29 2007-03-09 엘지이노텍 주식회사 Intergrated circuit board structure of radio frequency communication module
KR20070047926A (en) * 2005-11-03 2007-05-08 삼성전자주식회사 Substrate for differential singnaling and method for manufacturing the same
KR20080037468A (en) * 2006-10-26 2008-04-30 삼성전자주식회사 Printed circuit board

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100643231B1 (en) 2004-10-01 2006-11-10 삼성전자주식회사 4 layer printed circuit board
KR20070027017A (en) * 2005-08-29 2007-03-09 엘지이노텍 주식회사 Intergrated circuit board structure of radio frequency communication module
KR20070047926A (en) * 2005-11-03 2007-05-08 삼성전자주식회사 Substrate for differential singnaling and method for manufacturing the same
KR20080037468A (en) * 2006-10-26 2008-04-30 삼성전자주식회사 Printed circuit board

Also Published As

Publication number Publication date
KR20130047589A (en) 2013-05-08

Similar Documents

Publication Publication Date Title
US9204533B2 (en) Asymmetrical multilayer substrate, RF module, and method for manufacturing asymmetrical multilayer substrate
EP1981314B1 (en) Printed circuit board, fabrication method thereof and mainboard of terminal product
US8847696B2 (en) Flexible interconnect cable having signal trace pairs and ground layer pairs disposed on opposite sides of a flexible dielectric
US7349196B2 (en) Composite distributed dielectric structure
JP2005183949A (en) Printed circuit board of low crosstalk noise and its manufacturing method
EP2785155B1 (en) Circuit board and electronic device
US10219367B2 (en) Multilayer resin substrate, and method of manufacturing multilayer resin substrate
US8975986B2 (en) High-frequency signal transmission line and electronic device
US20150282317A1 (en) Edge contacts of circuit boards, and related apparatus and methods
JP7160180B2 (en) Transmission line board and mounting structure of the transmission line board
EP3547363B1 (en) Electronic assembly and electronic system with impedance matched interconnect structures
JP4983906B2 (en) Electronic component built-in module
JP5472551B2 (en) High frequency signal lines and electronic equipment
JP7408493B2 (en) Multilayer substrates and electronic devices
JP6841287B2 (en) Multi-layer board
TWI761723B (en) Omnidirectional embedded module, method for manufacturing omnidirectional embedded module, packaging structure and method for manufacturing packaging structure
WO2014157031A1 (en) High-frequency transmission line and electronic device
CN112996286A (en) Golden finger outgoing line design method based on SFP + series optical modules
KR101420513B1 (en) Asymmetrical multilayer substrate, rf module and method for manufacturing asymmetrical multilayer substrate
CN103945638A (en) Multi-layer composite medium substrate in system-level packaging
GB2565453A (en) Flexible printed board
CN212034479U (en) Interposer and electronic device
TWI542265B (en) Complex circuit board
CN104080268A (en) Pcb
JP7143954B2 (en) Transmission line substrates and electronics

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170703

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180702

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190701

Year of fee payment: 6